JP2959542B2 - 半導体装置 - Google Patents
半導体装置Info
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、プリント配線された基板に、メモリＩＣ等のＩＣ
を搭載したメモリモジュールを備える半導体装置に関す
る。
特に、プリント配線された基板に、メモリＩＣ等のＩＣ
を搭載したメモリモジュールを備える半導体装置に関す
る。
【０００２】
【従来の技術】従来におけるメモリモジュールには、ア
ンバッファタイプ（ＵｎｂｕｆｆｅｒＴｙｐｅ）と呼ば
れるメモリモジュールと、バッファタイプと呼ばれるメ
モリモジュールの２種類のタイプがある。従来における
メモリモジュールの構成を図３及び図４に示す。なお、
図３は、アンバッファタイプ（Ｕｎｂｕｆｆｅｒ Ｔｙ
ｐｅ）と呼ばれるメモリモジュールの概略平面図であ
り、図４は、バッファタイプ（Ｂｕｆｆｅｒ Ｔｙｐ
ｅ）と呼ばれるメモリモジュールの概略平面図である。
ンバッファタイプ（ＵｎｂｕｆｆｅｒＴｙｐｅ）と呼ば
れるメモリモジュールと、バッファタイプと呼ばれるメ
モリモジュールの２種類のタイプがある。従来における
メモリモジュールの構成を図３及び図４に示す。なお、
図３は、アンバッファタイプ（Ｕｎｂｕｆｆｅｒ Ｔｙ
ｐｅ）と呼ばれるメモリモジュールの概略平面図であ
り、図４は、バッファタイプ（Ｂｕｆｆｅｒ Ｔｙｐ
ｅ）と呼ばれるメモリモジュールの概略平面図である。
【０００３】図３に示すようなアンバッファタイプのメ
モリモジュール３０は、プリント配線基板３１に、複数
のメモリＩＣ３２が搭載されている。このメモリＩＣの
制御信号は、それぞれバス配線３３を通して直接基板パ
ッド３４に接続されている。そして、例えば入力信号
（ＲＡＳ信号／ＣＡＳ信号）は、プリント配線基板３１
の片側に配置された接続端子群（以後、単に“パッド
群”ともという）の一部の端子からバス配線３３を通っ
て直接メモリＩＣ３２のＲＡＳピン３６及びＣＡＳピン
３７に接続されている。
モリモジュール３０は、プリント配線基板３１に、複数
のメモリＩＣ３２が搭載されている。このメモリＩＣの
制御信号は、それぞれバス配線３３を通して直接基板パ
ッド３４に接続されている。そして、例えば入力信号
（ＲＡＳ信号／ＣＡＳ信号）は、プリント配線基板３１
の片側に配置された接続端子群（以後、単に“パッド
群”ともという）の一部の端子からバス配線３３を通っ
て直接メモリＩＣ３２のＲＡＳピン３６及びＣＡＳピン
３７に接続されている。
【０００４】図４に示すバッファタイプ呼ばれるメモリ
モジュール４０は、図３に示すものと異なるところは、
各入力信号が基板パッド４４から一度増幅用ＩＣ４５に
入力されて増幅されたのちに、バス配線４３を通って、
各メモリＩＣ４１に入力されている。また、増幅用ＩＣ
４５には、ＯＥ（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）信号が
あり、通常はＶｃｃレベルに固定されイネイブル状態に
なっている。
モジュール４０は、図３に示すものと異なるところは、
各入力信号が基板パッド４４から一度増幅用ＩＣ４５に
入力されて増幅されたのちに、バス配線４３を通って、
各メモリＩＣ４１に入力されている。また、増幅用ＩＣ
４５には、ＯＥ（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）信号が
あり、通常はＶｃｃレベルに固定されイネイブル状態に
なっている。
【０００５】また、バッファタイプに使用されている増
幅用ＩＣには、図５に示すようなバッファや、図７に示
すような同期式メモリモジュールに用いられているレジ
スタ（Ｒｅｇｉｓｔｅｒ）がある。
幅用ＩＣには、図５に示すようなバッファや、図７に示
すような同期式メモリモジュールに用いられているレジ
スタ（Ｒｅｇｉｓｔｅｒ）がある。
【０００６】図５に示すバッファ５０の動作を示したタ
イミングチャートを図６に示す。図６において、入力信
号は、単純にバッファ５０の回路を通り増幅され出力さ
れる。この場合、入力（ＩＮ）と出力（ＯＵＴ）には遅
延時間が生じるため、セットアップ／ホールド（Ｓｅｔ
ｕｐ／Ｈｏｌｄ）などのＡＣ特性の変化に注意しなけれ
ばならない。
イミングチャートを図６に示す。図６において、入力信
号は、単純にバッファ５０の回路を通り増幅され出力さ
れる。この場合、入力（ＩＮ）と出力（ＯＵＴ）には遅
延時間が生じるため、セットアップ／ホールド（Ｓｅｔ
ｕｐ／Ｈｏｌｄ）などのＡＣ特性の変化に注意しなけれ
ばならない。
【０００７】図７に示すレジスタ７０（Ｒｅｇｉｓｔｅ
ｒ）の動作を示したタイミングチャートを図８に示す。
図８において、入力信号はＤ−Ｆ／Ｆでラッチされた
後、ＣＬＫの立ち上がり信号で出力される構成になって
いる。このレジスタ７０は、同期式メモリモジュールで
使用されているが、この場合、外部から入力されるコマ
ンドは、１サイクル遅れてメモリＩＣに入ることとな
る。そのために、アンバッファタイプ（Ｕｎｂｕｆｆｅ
ｒ Ｔｙｐｅ）用のシステムでは使用出来なくなる。
ｒ）の動作を示したタイミングチャートを図８に示す。
図８において、入力信号はＤ−Ｆ／Ｆでラッチされた
後、ＣＬＫの立ち上がり信号で出力される構成になって
いる。このレジスタ７０は、同期式メモリモジュールで
使用されているが、この場合、外部から入力されるコマ
ンドは、１サイクル遅れてメモリＩＣに入ることとな
る。そのために、アンバッファタイプ（Ｕｎｂｕｆｆｅ
ｒ Ｔｙｐｅ）用のシステムでは使用出来なくなる。
【０００８】
【発明が解決しようとする課題】上記したような従来の
技術において、第１の問題点は、ユーザー側にとって
は、例えば、パーソナルコンピュータ（ＰＣ）の買い換
えにより、そのシステムが、アンバッファタイプ対応か
らバッファタイプ対応型へ変わった場合、またパッドの
数（以後、“ｐｉｎ数”とする）が変わった場合など、
従来のメモリモジュールが使えなくなるために、買い換
えなくてはならないという問題がある。
技術において、第１の問題点は、ユーザー側にとって
は、例えば、パーソナルコンピュータ（ＰＣ）の買い換
えにより、そのシステムが、アンバッファタイプ対応か
らバッファタイプ対応型へ変わった場合、またパッドの
数（以後、“ｐｉｎ数”とする）が変わった場合など、
従来のメモリモジュールが使えなくなるために、買い換
えなくてはならないという問題がある。
【０００９】すなわち、第１の問題点の理由は、メモリ
モジュールでは、バッファタイプとアンバッファタイプ
とがあり、特に、レジスタを使ったバッファタイプで
は、入力コマンドが１サイクル遅れてメモリＩＣに伝達
されるため、アンバッファタイプとは異なる制御システ
ムとなり、両者の互換性が無くなるからである。また、
ｐｉｎ数が変わった場合は、物理的にモジュールとソケ
ットの互換性が無くなるからである。
モジュールでは、バッファタイプとアンバッファタイプ
とがあり、特に、レジスタを使ったバッファタイプで
は、入力コマンドが１サイクル遅れてメモリＩＣに伝達
されるため、アンバッファタイプとは異なる制御システ
ムとなり、両者の互換性が無くなるからである。また、
ｐｉｎ数が変わった場合は、物理的にモジュールとソケ
ットの互換性が無くなるからである。
【００１０】第２の問題点は、バッファタイプのメモリ
モジュールを製造する場合、アンバッファタイプに比べ
て工数が増加する傾向にあるという問題である。
モジュールを製造する場合、アンバッファタイプに比べ
て工数が増加する傾向にあるという問題である。
【００１１】すなわち、第２の問題点の理由は、通常、
組立時の不良（半田付け不良等）を検出する目的でテス
ティングを行い、もし不良のメモリＩＣがある場合は、
そのＩＣだけリペア（良品との置き換え）を行い、最終
的に全てのメモリＩＣが正常動作するようにしている。
組立時の不良（半田付け不良等）を検出する目的でテス
ティングを行い、もし不良のメモリＩＣがある場合は、
そのＩＣだけリペア（良品との置き換え）を行い、最終
的に全てのメモリＩＣが正常動作するようにしている。
【００１２】そして、バッファタイプの場合は、バッフ
ァＩＣに何らかの不良があると、制御信号が正しく出な
くなるため、全てのメモリＩＣが正常動作出来なくな
り、メモリＩＣの不良の有無、また不良があった場合ど
のＩＣが不良なのかが分からない。この場合、まず、バ
ッファＩＣのリペアを行い、その後に２回目のテスティ
ングを行い、それによってメモリＩＣの不良を検出し、
再度不良メモリＩＣのリペアを行うからである。
ァＩＣに何らかの不良があると、制御信号が正しく出な
くなるため、全てのメモリＩＣが正常動作出来なくな
り、メモリＩＣの不良の有無、また不良があった場合ど
のＩＣが不良なのかが分からない。この場合、まず、バ
ッファＩＣのリペアを行い、その後に２回目のテスティ
ングを行い、それによってメモリＩＣの不良を検出し、
再度不良メモリＩＣのリペアを行うからである。
【００１３】第３の問題点は、バッファタイプのメモリ
モジュールを製造する場合、アンバッファタイプに比べ
て、基板や搭載ＬＳＩの信頼性が低下する可能性がある
という問題である。その理由は、上記第２の問題点で述
べた様に、２回のリペア作業を行うことにより、プリン
ト配線基板や搭載ＬＳＩなどのＩＣに対して、リペア作
業による熱ストレスが余分にかかる為である。
モジュールを製造する場合、アンバッファタイプに比べ
て、基板や搭載ＬＳＩの信頼性が低下する可能性がある
という問題である。その理由は、上記第２の問題点で述
べた様に、２回のリペア作業を行うことにより、プリン
ト配線基板や搭載ＬＳＩなどのＩＣに対して、リペア作
業による熱ストレスが余分にかかる為である。
【００１４】
【発明の目的】本発明は上記問題に鑑みてなされたもの
であり、その目的は、ユーザーが、ＰＣの買い換え等で
システムのバッファ／アンバッファ（Ｂｕｆｆｅｒ／Ｕ
ｎｂｕｆｆｅｒ）が変わった場合でも、新たなメモリモ
ジュールを買い換えなくてよいようにでき、また、製造
に際しては、特に、バッファタイプのメモリモジュール
製造において、工数の削減、及び基板の信頼性低下を回
避できる半導体装置を提供することにある。
であり、その目的は、ユーザーが、ＰＣの買い換え等で
システムのバッファ／アンバッファ（Ｂｕｆｆｅｒ／Ｕ
ｎｂｕｆｆｅｒ）が変わった場合でも、新たなメモリモ
ジュールを買い換えなくてよいようにでき、また、製造
に際しては、特に、バッファタイプのメモリモジュール
製造において、工数の削減、及び基板の信頼性低下を回
避できる半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】本発明に係る半導体装置
は、複数のＩＣが搭載されたプリント配線基板の複数の
辺のおのおのにその使用目的の異なる接続端子群を設
け、目的に応じて選択された辺の接続端子群を用いるこ
とを特徴とする（請求項１）、これにより、上記目的を
達成することができる。
は、複数のＩＣが搭載されたプリント配線基板の複数の
辺のおのおのにその使用目的の異なる接続端子群を設
け、目的に応じて選択された辺の接続端子群を用いるこ
とを特徴とする（請求項１）、これにより、上記目的を
達成することができる。
【００１６】また、本発明に係る上記半導体装置におい
て、 ・前記接続端子群は、前記複数のＬＳＩとそれぞれ異な
る形態で接続されていること（請求項２）、 ・前記接続端子群は少なくとも２つ設けられ、一方がバ
ッファタイプのモジュールとして機能し、他方がアンバ
ッファタイプとして機能するように構成されていること
（請求項３）、 ・前記接続端子群は、前記プリント配線基板の長辺に配
置されたこと（請求項４）、 ・前記接続端子群は、それそれの端子数が異なるように
設定されていること（請求項５）、を特徴とする。
て、 ・前記接続端子群は、前記複数のＬＳＩとそれぞれ異な
る形態で接続されていること（請求項２）、 ・前記接続端子群は少なくとも２つ設けられ、一方がバ
ッファタイプのモジュールとして機能し、他方がアンバ
ッファタイプとして機能するように構成されていること
（請求項３）、 ・前記接続端子群は、前記プリント配線基板の長辺に配
置されたこと（請求項４）、 ・前記接続端子群は、それそれの端子数が異なるように
設定されていること（請求項５）、を特徴とする。
【００１７】（作用）本発明に係る半導体装置は、複数
のメモリＩＣ等のＩＣを搭載するプリント配線基板の複
数の辺（例えば長辺の両側）にパッド群があり、そのう
ち何れかを使うことでそれぞれ別構成の半導体装置とし
て使用できる。したがって、 （１）．ユーザーはＰＣの買い替え等でメモリモジュー
ルの対応システムが変わった場合でも、仕様変更に対す
る対応機器を新たに買い替える必要が無くなる。 （２）．半導体装置の製造のときに、バッファタイプの
構成を備えている場合でも、アンバッファタイプの構成
を備えていることにより、テスティングに適したアンバ
ッファ側のパッド群を使用することができ、能率的なテ
スティングを行うことができる。 （３）．また、プリント配線基板に搭載したＩＣ（ＬＳ
Ｉ）に不良があった場合、上記（２）に記載したよう
に、能率的なテスティングにより、不良ＩＣのリペア作
業を能率良く行えるため、プリント配線基板や搭載した
ＩＣに余分な熱ストレスをかけなくてすみ、プリント配
線基板の信頼性の低下を回避できる。
のメモリＩＣ等のＩＣを搭載するプリント配線基板の複
数の辺（例えば長辺の両側）にパッド群があり、そのう
ち何れかを使うことでそれぞれ別構成の半導体装置とし
て使用できる。したがって、 （１）．ユーザーはＰＣの買い替え等でメモリモジュー
ルの対応システムが変わった場合でも、仕様変更に対す
る対応機器を新たに買い替える必要が無くなる。 （２）．半導体装置の製造のときに、バッファタイプの
構成を備えている場合でも、アンバッファタイプの構成
を備えていることにより、テスティングに適したアンバ
ッファ側のパッド群を使用することができ、能率的なテ
スティングを行うことができる。 （３）．また、プリント配線基板に搭載したＩＣ（ＬＳ
Ｉ）に不良があった場合、上記（２）に記載したよう
に、能率的なテスティングにより、不良ＩＣのリペア作
業を能率良く行えるため、プリント配線基板や搭載した
ＩＣに余分な熱ストレスをかけなくてすみ、プリント配
線基板の信頼性の低下を回避できる。
【００１８】
【発明の実施の形態】以下、本発明に係る好ましい実施
の形態について、図１並びに図２を参照して詳細に説明
する。なお、図１は本発明に係る半導体装置の第１の実
施の形態を示す平面図であり、図２は、本発明に係る半
導体装置の第２の実施の形態を示す平面図である。
の形態について、図１並びに図２を参照して詳細に説明
する。なお、図１は本発明に係る半導体装置の第１の実
施の形態を示す平面図であり、図２は、本発明に係る半
導体装置の第２の実施の形態を示す平面図である。
【００１９】（第１の実施の形態）図１に示す第１の実
施の形態における半導体装置であるメモリモジュール１
０は、プリント配線基板１１上に、複数のメモリＩＣ１
２（図示では８個のメモリＩＣ）が搭載されている。そ
して、本実施の形態においては、複数のパッド（接続端
子）からなるパッド群（接続端子群）が、上下両サイド
（図中において、下側のパッド１４Ａからなる下側パッ
ド群、上側のパッド１４Ｂからなる上側パッド群）に設
けられていることが分かる。
施の形態における半導体装置であるメモリモジュール１
０は、プリント配線基板１１上に、複数のメモリＩＣ１
２（図示では８個のメモリＩＣ）が搭載されている。そ
して、本実施の形態においては、複数のパッド（接続端
子）からなるパッド群（接続端子群）が、上下両サイド
（図中において、下側のパッド１４Ａからなる下側パッ
ド群、上側のパッド１４Ｂからなる上側パッド群）に設
けられていることが分かる。
【００２０】実際に使用する場合には、上下どちらか一
方のパッドを適宜ソケットに挿入して使用する。また、
図１に示す増幅用ＩＣ１５は、バッファ（Ｂｕｆｆｅ
ｒ）になっているが、レジスタ（Ｒｅｇｉｓｔｅｒ）に
置き換えることも可能である。
方のパッドを適宜ソケットに挿入して使用する。また、
図１に示す増幅用ＩＣ１５は、バッファ（Ｂｕｆｆｅ
ｒ）になっているが、レジスタ（Ｒｅｇｉｓｔｅｒ）に
置き換えることも可能である。
【００２１】下側のパッド１４Ａを有するパッド群を使
用すると、入力信号（ＲＡＳ信号、ＣＡＳ信号）は、増
幅用ＩＣ１５を通って、バス配線１３を介してメモリＩ
Ｃ１２に入力される。このことにより、このメモリモジ
ュール１０は、バッファタイプのメモリモジュールとし
て使用することが出来る。また、この時、バッファのＯ
Ｅ信号は、Ｖｃｃパッドに接続されており（ただし、基
板内Ｖｃｃとは切り離されている）、バッファはイネイ
ブル状態となっている。
用すると、入力信号（ＲＡＳ信号、ＣＡＳ信号）は、増
幅用ＩＣ１５を通って、バス配線１３を介してメモリＩ
Ｃ１２に入力される。このことにより、このメモリモジ
ュール１０は、バッファタイプのメモリモジュールとし
て使用することが出来る。また、この時、バッファのＯ
Ｅ信号は、Ｖｃｃパッドに接続されており（ただし、基
板内Ｖｃｃとは切り離されている）、バッファはイネイ
ブル状態となっている。
【００２２】一方、上側のパッド１４Ｂを有するパッド
群を使用する場合は、該パッド１４Ｂから入った信号
（ＲＡＳ信号、ＣＡＳ信号）は、バス配線１３を通って
直接メモリＩＣ１２に入力される。このことにより、こ
のメモリモジュール１０は、アンバッファタイプのメモ
リモジュールとして使用することが出来る。この時、バ
ッファのＯＥ信号は、ＧＮＤパッドに接続されており
（ただし、基板内ＧＮＤとは切り離されている）、バッ
ファは、ディセイブル状態、つまり出力はＨ−ｚ状態に
あり、パッドからの入力信号は何ら妨げることはない。
群を使用する場合は、該パッド１４Ｂから入った信号
（ＲＡＳ信号、ＣＡＳ信号）は、バス配線１３を通って
直接メモリＩＣ１２に入力される。このことにより、こ
のメモリモジュール１０は、アンバッファタイプのメモ
リモジュールとして使用することが出来る。この時、バ
ッファのＯＥ信号は、ＧＮＤパッドに接続されており
（ただし、基板内ＧＮＤとは切り離されている）、バッ
ファは、ディセイブル状態、つまり出力はＨ−ｚ状態に
あり、パッドからの入力信号は何ら妨げることはない。
【００２３】（第２の実施の形態）図２に示す第２の実
施の形態の半導体装置であるメモリモジュール２０にお
いては、図中における上側のパッド２４Ｂを有するパッ
ド群と、下側のパッド２４Ａを有するパッド群とで異な
るピン数（ｐｉｎ数）を有する構成である。なお、図中
の符号において、２１はプリント配線基板、２２はメモ
リＩＣ、２３はバス配線、２５はバッファ機能を有する
増幅用ＩＣである。また、本実施の形態においては、上
側のパッド２４Ｂを有するパッド群のピン数は、１６８
ピンであり、下側のパッド２４Ａを有するパッド群は、
２００ピンである。
施の形態の半導体装置であるメモリモジュール２０にお
いては、図中における上側のパッド２４Ｂを有するパッ
ド群と、下側のパッド２４Ａを有するパッド群とで異な
るピン数（ｐｉｎ数）を有する構成である。なお、図中
の符号において、２１はプリント配線基板、２２はメモ
リＩＣ、２３はバス配線、２５はバッファ機能を有する
増幅用ＩＣである。また、本実施の形態においては、上
側のパッド２４Ｂを有するパッド群のピン数は、１６８
ピンであり、下側のパッド２４Ａを有するパッド群は、
２００ピンである。
【００２４】このように、異なるピン数のパッド群を複
数有していると、例えば、上側のパッド２４Ｂを有する
パッド群を使用した場合には、１６８ピン（１６８ｐｉ
ｎ）のアンバッファタイプのメモリモジュールの構成と
して使うことができ、また、下側のパッド２４Ａを有す
るパッド群を使用した場合には、２００ピン（２００ｐ
ｉｎ）のバッファタイプのメモリモジュールの構成とし
て使用することができる。
数有していると、例えば、上側のパッド２４Ｂを有する
パッド群を使用した場合には、１６８ピン（１６８ｐｉ
ｎ）のアンバッファタイプのメモリモジュールの構成と
して使うことができ、また、下側のパッド２４Ａを有す
るパッド群を使用した場合には、２００ピン（２００ｐ
ｉｎ）のバッファタイプのメモリモジュールの構成とし
て使用することができる。
【００２５】
【発明の効果】以上述べたように、本発明に係る半導体
装置は、第１の効果として、プリント配線基板の複数の
辺に配置されたそれそれのパッド群を使用することがで
き、例えば、バッファタイプとアンバッファタイプの両
方のタイプとして選択的に使用することができ、又、パ
ッド群のピン数も複数のものに対して対応可能であるの
で、ユーザーにとっては、ＰＣの買い換えなどでメモリ
モジュールの対応システムが変わった場合でも対応で
き、汎用性を高めることができ、仕様変更に伴う新たな
機器を買い換える必要が無くなることである。
装置は、第１の効果として、プリント配線基板の複数の
辺に配置されたそれそれのパッド群を使用することがで
き、例えば、バッファタイプとアンバッファタイプの両
方のタイプとして選択的に使用することができ、又、パ
ッド群のピン数も複数のものに対して対応可能であるの
で、ユーザーにとっては、ＰＣの買い換えなどでメモリ
モジュールの対応システムが変わった場合でも対応で
き、汎用性を高めることができ、仕様変更に伴う新たな
機器を買い換える必要が無くなることである。
【００２６】また、本発明に係る半導体装置は、第２の
効果として、接続端子群が、複数のＬＳＩとそれぞれ異
なる形態、例えばバッファタイプのモジュール機能を有
する形態と、アンバッファタイプのモジュール機能を有
する形態を構成する端子とされている場合には、増幅用
ＩＣが不良の場合でも、アンバッファタイプでテスティ
ングを行うことでメモリＩＣの不良の有無が、容易に確
認できペア作業が１回ですむので、製造工数を削減する
ことができる。
効果として、接続端子群が、複数のＬＳＩとそれぞれ異
なる形態、例えばバッファタイプのモジュール機能を有
する形態と、アンバッファタイプのモジュール機能を有
する形態を構成する端子とされている場合には、増幅用
ＩＣが不良の場合でも、アンバッファタイプでテスティ
ングを行うことでメモリＩＣの不良の有無が、容易に確
認できペア作業が１回ですむので、製造工数を削減する
ことができる。
【００２７】さらに、本発明に係る半導体装置は、第３
の効果として、前述のように、メモリＩＣ等のＩＣの不
良を発見したときに、リペア作業が１回ですむことより
プリント配線基板や該基板上に搭載されたＩＣへの余分
な熱ストレスを避けることができ、信頼性を高めること
ができる。
の効果として、前述のように、メモリＩＣ等のＩＣの不
良を発見したときに、リペア作業が１回ですむことより
プリント配線基板や該基板上に搭載されたＩＣへの余分
な熱ストレスを避けることができ、信頼性を高めること
ができる。
【図１】本発明に係る半導体装置の第１の実施の形態を
示す概略平面図である。
示す概略平面図である。
【図２】本発明に係る半導体装置の第２の実施の形態を
示す概略平面図である。
示す概略平面図である。
【図３】従来のアンバッファタイプのメモリモジュール
の概略平面図である。
の概略平面図である。
【図４】従来のバッファタイプのメモリモジュールの概
略平面図である。
略平面図である。
【図５】バッファＩＣの概略平面図である。
【図６】バッファＩＣの動作を示したタイミングチャー
トである。
トである。
【図７】レジスタＩＣの概略平面図である。
【図８】レジスタＩＣの動作を示したタイミングチャー
トである。
トである。
10,20 半導体装置（メモリモジュール） 11,21 プリント配線基板 12,22 メモリＩＣ 13,23 バス配線 14A,14B,24A,24B 接続端子（パッド） 15,25 増幅ＩＣ
Claims (5)
- 【請求項１】 複数のＩＣが搭載されたプリント配線基
板の複数の辺のおのおのにその使用目的の異なる接続端
子群を設け、目的に応じて選択された辺の接続端子群を
用いることを特徴とする半導体装置。 - 【請求項２】 前記接続端子群は、前記複数のＬＳＩと
それぞれ異なる形態で接続されていることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 前記接続端子群は少なくとも２つ設けら
れ、一方がバッファタイプのモジュールとして機能し、
他方がアンバッファタイプとして機能するように構成さ
れている特徴とする請求項１又は２記載の半導体装置。 - 【請求項４】 前記接続端子群は、前記プリント配線基
板の長辺に配置されたことを特徴とする請求項１、２又
は３記載の半導体装置。 - 【請求項５】 前記接続端子群は、それそれの端子数が
異なるように設定されていることを特徴とする請求項１
から４の何れかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9326849A JP2959542B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9326849A JP2959542B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163259A JPH11163259A (ja) | 1999-06-18 |
| JP2959542B2 true JP2959542B2 (ja) | 1999-10-06 |
Family
ID=18192411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9326849A Expired - Fee Related JP2959542B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959542B2 (ja) |
Cited By (1)
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| JP4912830B2 (ja) * | 2006-10-18 | 2012-04-11 | シャープ株式会社 | 伝送装置、およびこれを用いたフリップチップ、モジュール |
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-
1997
- 1997-11-28 JP JP9326849A patent/JP2959542B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11163259A (ja) | 1999-06-18 |
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