JP4249175B2 - マザーボードが垂直に設置されたメモリ実装テスタ - Google Patents

Description

本発明は、メモリ実装テスタに係り、より詳しくは、テスト処理量(throughput)を増加させるためにマザーボードが垂直に設置されたメモリ実装テスタに関する。

従来の半導体素子のテストのためには、ＡＴＥ(Automatic test equipment)を用いて特定の信号パターンを半導体素子に印加した後、半導体素子から出力される信号を分析することにより、半導体素子の良好／不良を判断した。

ところが、この種のＡＴＥのようなテスト装置は、高価なので、それぞれの半導体素子をテストする費用が高くなって価格競争力を弱化させ、且つ、半導体素子が実際設置される環境ではなく別途の実験環境でテストが行われるので、実際使用環境における各種雑音などの特性を実現することができず、テストの正確度が低下して良好／不良の正確な判断が難しいという欠点がある。

かかる問題点を改善するために、半導体素子の実際使用環境、すなわち実装環境で実際に半導体素子を電子装置に取り付けてテストを行う実装テスタを採用する場合が増加している。例えば、ＰＣに使用されるＤＲＡＭ素子のテストを行う場合は、実際にＤＲＡＭモジュールをＰＣマザーボードに挿入して実際環境によるテストプログラムを駆動し、駆動が正常的に行われると、これを良好と判断し、駆動が非正常的に行われると、これを不良と判断する。

このようなＰＣに使用される実装テスト装置の例が、特許文献１に開示されている。図１は従来の技術によってモジュール単位でパッケージングされたメモリ素子をテストするための実装テスタの概略的な構成を例示している。

図１に示すように、従来の実装テスタでは、ＰＣ用マザーボード１１０は、水平に設置されるとともに、ＣＰＵ１２０、メモリコントローラ１３０および複数のメモリソケット１４０の設置面が器具的な干渉を回避するために下向きとなるように配置され、前記複数のメモリソケット１４０のいずれか一つに対応してリバースソケット１５０（１種のメモリソケットである）がマザーボードの上面に反対方向に挿入されている。テストしようとするメモリモジュール２００が設置されるインタフェースボード１６０は、マザーボード１１０から隔たって上方に設置され、ハンドラ（図示せず）がメモリモジュール２００をロードしてテストソケット１７０に挿入する。テストソケット１７０は、コネクタ１８０を介してマザーボードのリバースソケット１５０に電気的に連結されることにより、メモリモジュール２００とメモリコントローラ１３０間の信号交換が可能となるように構成されている。

図２は個別コンポーネント単位のメモリ素子をテストするための実装テスタを例示したものであって、図１とは異なり、テストソケット１７０’は個別コンポーネントをハンドラでロードして挿入し得るように構成されており、それ以外の他の部分の構成は図１と同様である。

このように、従来のメモリ実装テスタは、水平に設置されたマザーボードの上部に別途のインタフェースボードを設置して、モジュールまたはコンポーネント単位のメモリ素子をソケットに挿入し得るように構成されている。一方、実装テスタの単位時間当たりテスト処理量を増加させるためには、複数のマザーボードが設置されなければならないが、前述した水平配置構造によれば、各マザーボードが水平面積を過度に占めるうえ、これによりハンドラがメモリ素子をロード／アンロードするのに相当な時間がかかるという欠点がある。

一見、かかる問題点を解決するための方案として、水平に設置された複数のマザーボードを上下に積層することにより、設置面積による問題点を解決することができると考えられるが、実際においては、最下層のマザーボードとインタフェースボード間の信号連結距離(trace length)が許容範囲以上に増加するために、システムの不良によるテスト結果の信頼性低下を回避することができない。したがって、メモリ実装テスタが正常的に動作するためには、マザーボード上のメモリコントローラからリバースソケットを経てインタフェースボードのテストソケットまでの連結距離および信号無欠性(Signal integrity)を精密に維持しなければならない。
大韓民国特許出願第１０−２００２−０００４４２８号明細書

そこで、本発明はこのような問題点に鑑みてなされたもので、その目的とするところは、メモリ実装テスタが同時により多くのメモリ素子をテストすることができるように複数のマザーボードを効率よく集積させることが可能な設置構造を提供することにある。

また、本発明の他の目的は、マザーボードの集積によって発生しうる信号連結長さ(trace length)の制限を効果的に解決することが可能な方案をさらに提供することにある。

上記課題を解決するために、本発明のある態様によれば、マザーボードを用いて半導体メモリ素子の実装テストを行うためのメモリ実装テスタにおいて、チップセット取付け面の裏面に設けられるメモリソケットを含み、垂直に設置される複数のマザーボードと、前記各マザーボードの上段に設けられ、メモリ素子を挿入するためのテストソケットが上方に配置され、前記テストソケットと電気的に接続される高速コネクタが下方に配置されるインタフェースボードと、前記各マザーボードと並んで垂直に配置され、前記マザーボードのメモリソケットに接続されるコネクタと、前記コネクタと電気的に接続され、前記インタフェースボードの高速コネクタが垂直に挿入されるソケットと、を含むハイフィックスボードと、を含む、メモリ実装テスタが提供される。

この際、前記ハイフィックスボードには、前記メモリ素子と前記マザーボード間の信号経路を中間で終端し、前記メモリ素子と前記マザーボード間の信号をバッファリングして中継するリピータが設置されることが好ましい。

上述したように、本発明によれば、複数のマザーボードが垂直に設置されるため、限定された空間にさらに多くのマザーボードを集積することができ、これによりメモリ実装テスタが同時により多くのメモリ素子をテストすることができる。また、このような集積度の向上により、インタフェースボード間の間隔も稠密になるため、ハンドラを用いて複数のマザーボードに対応するメモリモジュールまたはコンポーネントを一挙にロード／アンロードすることができ、メモリモジュールなどの取替えによるリードタイムを相当幅減少させることができるという利点がある。

しかも、マザーボードの垂直設置によって追加されるハイフィックスボードにリピータを採用することにより、リピータによってメモリコントローラとメモリモジュール間の信号経路が２つに分離される。これにより、メモリコントローラとメモリモジュール間の連結距離を最大２倍まで確保することができ、ハイフィックスボードの追加によるテスト信頼性の低下を防止することができるという利点がある。

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付する。

図３および図４は、本発明の好適な実施の形態によってモジュールおよびコンポーネント単位でメモリ素子をテストするためのメモリ実装テスタの設置構造をそれぞれ示したものである。

まず、図３を参照すると、モジュール単位のメモリ実装テスタは、マザーボード１１０が垂直に設置され、その下端と前後方の側端はテスタの内部に固定できる。マザーボード１１０には、ＣＰＵ１２０、メモリコントローラ１３０のようなチップセット、複数のメモリソケット１４０などが一面に配置され、前記複数のメモリソケット１４０のいずれか一つに対応してリバースソケット１５０がその反対面に逆挿入されている。このように、マザーボード１１０のチップセット設置面と反対の面にリバースソケット１５０を設けるのは、後述するインタフェースボード１６０の接続を器具的により容易にするためのことであり、必要に応じてはマザーボード１１０のチップセットと同一の方向にソケットを設けることもできる。

インタフェースボード１６０は、前記マザーボード１１０の上端に設置される。このインタフェースボード１６０には、メモリモジュール２００を挿入するためのテストソケット１７０が上方に配置されており、インタフェースボード１６０のストリップライン（図示せず）などを介してテストソケット１７０と電気的に連結されている高速コネクタ１８０が下方に配置されている。ここで、高速コネクタとは、通常用いられるメモリの動作周波数が例えば４００／５３３／８００ＭＨｚのように高速なので、これに適したコネクタを使用するという意味で当業者の間で通称として使われるものであり、通常のコネクタと異なるものと解釈されるようにその意味を限定するものではない。

ハイフィックス(HiFix)ボード３１０は、マザーボード１１０とインタフェースボード１６０との間に信号経路を提供するためのものであって、マザーボードと並んで垂直に配置されている。ハイフィックスボード３１０は、マザーボード１１０のリバースソケット１５０に接続するためのコネクタ３２０が下端に設けられており、インタフェースボード１６０の高速コネクタ１８０が垂直に挿入できるよう、コネクタ挿入面が上方を向かう直角(Right Angle)型ソケット３３０が上端に設けられている。

また、ハイフィックスボード３１０のリピータ３４０は、コネクタ３２０とソケット３３０に連結されたストリップラインの信号経路を中間で終端(termination)し、マザーボード１１０とメモリモジュール２００間の伝達信号をバッファリングして中継する。このようなリピータ３４０のより詳細な構成および作用は、図５〜図６を参照して後述する。

次に、図４を参照すると、図４のメモリ実装テスタは、コンポーネント単位の実装テストを行うためのものであって、この実装テストのため、図３のモジュール挿入用テストソケット１７０がコンポーネント挿入用テストソケット１７０’で置換されている。このようなテストソケット１７０’は、一つのメモリモジュールにパッケージングされるメモリ素子の個数に対応して複数設置されてもよい。

一方、図３および図４には、説明の便宜を図るために、一つのマザーボードおよびこれに付属する構成要素のみを示したが、このように垂直に配置されたマザーボードを図面の左右方向に平行配列することにより、図９のように拡張することができる。このように複数のマザーボードを垂直に配置してテスタを構成する場合、各マザーボードがＬＡＮ（イーサネット（登録商標））またはＲＣ−２３２Ｃのような通信ラインを介して別途のテスタサーバに連結でき、このような構成により、テスタサーバは各マザーボードからテスト結果を収集しまたはテストに必要な命令を自動伝達することができる。また、テスタサーバとハンドラとの通信によって実装テスタの全過程を自動化することができる。

図５はＦＢ−ＤＩＭＭ(Fully Buffered DIMM)アーキテクチャを用いて図３および図４のリピータ３４０を構成した例を示すものである。この際、使用されるメモリモジュールはＦＢ−ＤＩＭＭモジュールである。

図５に示すように、本発明の好適な実施の形態に係るリピータ３４０は、ＦＢ−ＤＩＭＭアーキテクチャで定義されたＡＭＢ(Advanced Memory Buffer)デバイスを使用し、マザーボード１１０のメモリコントローラ１３０とＦＭ−ＤＩＭＭモジュール２００’間の信号経路を終端し、これらそれぞれと１２インチの範囲以内で連結できる。

ＡＭＢ(Advanced Memory Buffer)デバイスは、図５に示すように、ＦＢ−ＤＩＭＭモジュール２００’に装着され、メモリコントローラ１３０と当該モジュールの各メモリ素子との間で例えばデータ、クロック、Ｃ／Ａなどの信号交換を中継するうえ、図７に示すように、多数のＦＢ−ＤＩＭＭモジュール２００’を直列連結(Daisy Chain)することが可能なポイントツーポイントリンク機能を提供する。このようなポイントツーポイントリンク機能を利用すると、図８に示すように、一つのマザーボード１１０を用いて複数のメモリモジュール２００ａ、２００ｂをテストすることができる。

前述したポイントツーポイントリンク機能のために、ＡＭＢデバイスには、メモリ信号を他のモジュールに伝達する通過ロジック(Pass-through Logic)が別途に設けられている。本発明の好適な実施の形態では、例えばストリップラインから構成されるハイフィックスボード３１０のメモリ信号経路を中間で終端し、その終端点に前述したＡＭＢデバイスまたはその一部である通過ロジックを連結することにより、メモリコントローラ１３０とＦＢ−ＤＩＭＭモジュール２００’間の連結距離を２倍に拡張することができる。これにより、従来の技術とは異なり、ハイフィックスボード３１０が追加されても、連結距離による制約を解消することができる。

一方、前述したようにＦＢ−ＤＩＭＭモジュール２００’を使用する場合、マザーボード１１０のメモリコントローラ１３０および図３のテストソケット１７０などがＦＢ−ＤＩＭＭインタフェースを支援しなければならない。また、ＦＢ−ＤＩＭＭモジュール２００’の場合、メモリコントローラ１３０とＡＭＢとの間で信号交換が行われるという点に着目し、図４のメモリコンポーネントテスタはＡＭＢコンポーネントのテストのために使用できる。すなわち、ＡＭＢデバイスは、いろいろのロジック会社から供給されるため、メモリモジュールにＡＭＢを組み立てるに先立ち、ＡＭＢデバイス自体をテストする必要があり、このために図４のテストソケットにＡＭＢデバイスを装着し、実装環境でテストすることができるように構成できる。

図６は本発明の好適な実施の形態に係るリピータ３４０の回路構成を簡略に示す図であって、個別メモリ信号線が差動ペア(Differential Pair)から構成された場合を例示しており、例えば、前述したＡＭＢデバイスによって実現できる。

図６に示すように、リピータ３４０は、メモリコントローラおよびメモリモジュールの中のいずれか一方から入力される各メモリ信号をバッファリングして他方へ出力するバッファと、インピーダンスマッチングのためにバッファの入力端および出力端にそれぞれ連結される終端抵抗Ｒ_１１、Ｒ_１２、Ｒ_２１、Ｒ_２２から構成されている。このように、リピータ３４０のバッファを基準として入力端と出力端が別途の信号経路を構成してインピーダンスマッチングされるため、前述したようにメモリコントローラ１３０とメモリモジュール２００またはＦＢ−ＤＩＭＭモジュール２００’との間の距離が最大２倍まで拡張できる。

一方、前述した実施の形態において、マザーボード１１０に別途のリバースソケット１５０を逆挿入して使用するものと例示したが、マザーボード１１０に設置されたメモリソケット１５０をそのまま使用してハイフィックスボード３１０を接続することができる。また、マザーボード１１０、ハイフィックスボード３１０およびインタフェースボード１６０相互間の連結手段としてソケットとコネクタを例示したが、これをその他の均等な連結手段で代替しても構わない。

マザーボード１１０に設置された複数のメモリソケット１４０のいずれか一つに対してのみリバースソケット１５０を逆挿入してハイフィックスボード３１０およびインタフェースボード１６０を連結したが、全てのメモリソケット１４０に対してリバースソケット１５０を挿入し、ハイフィックスボード３１０およびインタフェースボード１６０にこれらそれぞれに対する信号経路を設けることができる。このような場合には、各経路に対応して複数のリピータが使用されてもよく、複数の入出力チャネルを支援する一つのリピータが使用されてもよい。

以上、本発明に係る好適な実施の形態を説明したが、これらの実施の形態は例示的なものに過ぎず、当該分野における通常の知識を有する者であれば、これから各種の変形例および均等なその他の実施の形態に想到し得ることを理解するであろう。よって、本発明の保護範囲は特許請求の範囲によって定められるべきである。

従来の技術によってモジュール単位でパッケージングされたメモリ素子をテストするための実装テスタの概略構成図である。 従来の技術によってコンポーネント単位でメモリ素子をテストするための実装テスタの概略構成図である。 本発明の好適な実施の形態によってモジュール単位でパッケージングされたメモリ素子をテストするための実装テスタの組立構造図である。 本発明の好適な実施の形態によってコンポーネント単位でメモリ素子をテストするための実装テスタの組立構造図である。 ＦＢ−ＤＩＭＭアーキテクチャを用いて図３および図４のリピータを構成した例示図である。 本発明の好適な実施の形態に係るリピータ回路の簡略例示図である。 ポイントツーポイントリンク機能を用いて多数のＦＢ−ＤＩＭＭモジュールを直列に連結したブロック構成図である。 一つのマザーボードを用いて複数のＦＢ−ＤＩＭＭモジュールをテストするための実装テスタの組立構造図である。 複数のマザーボードが垂直に設置された実装テスタの組立構造図である。

符号の説明

１０ マザーボード
１２０ ＣＰＵ
１３０ メモリコントローラ
１４０ メモリソケット
１５０ リバースソケット
１６０ インタフェースボード
１７０、１７０’ テストソケット
１８０、３２０ コネクタ
２００、２００ａ、２００ｂ メモリモジュール
２００’ ＦＢ−ＤＩＭＭモジュール
３１０ ハイフィックスボード
３３０ ソケット
３４０ リピータ

Claims (8)

1. マザーボードを用いて半導体メモリ素子の実装テストを行うためのメモリ実装テスタにおいて、
   チップセット取付け面の裏面に設けられるメモリソケットを含み、垂直に設置される複数のマザーボードと、
   前記各マザーボードの上段に設けられ、メモリ素子を挿入するためのテストソケットが上方に配置され、前記テストソケットと電気的に接続される高速コネクタが下方に配置されるインタフェースボードと、
   前記各マザーボードと並んで垂直に配置され、前記マザーボードのメモリソケットに接続されるコネクタと、前記コネクタと電気的に接続され、前記インタフェースボードの高速コネクタが垂直に挿入されるソケットと、を含むハイフィックスボードと、
   を含む、メモリ実装テスタ。
2. 前記ハイフィックスボードには、前記メモリ素子と前記マザーボード間の信号経路を中間で終端し、前記メモリ素子と前記マザーボード間の信号をバッファリングして中継するリピータが設置されることを特徴とする、請求項１に記載のメモリ実装テスタ。
3. 前記マザーボードのメモリソケットは、前記マザーボードのチップセットと反対の方向に逆挿入されるリバースソケットであることを特徴とする、請求項１または２に記載のメモリ実装テスタ。
4. 前記インタフェースボードのテストソケットは、コンポーネント単位の半導体メモリ素子が挿入されるコンポーネントソケットであることを特徴とする、請求項１または２に記載のメモリ実装テスタ。
5. 前記インタフェースボードのテストソケットは、ＡＭＢ(Advanced Memory Buffer)デバイスの装着が可能なソケットであることを特徴とする、請求項４に記載のメモリ実装テスタ。
6. 前記インタフェースボードのテストソケットは、複数の半導体メモリ素子がパッケージングされたメモリモジュールが挿入されるモジュールソケットであることを特徴とする、請求項１または２に記載のメモリ実装テスタ。
7. 前記インタフェースボードのテストソケットは、ＦＢ−ＤＩＭＭ(Fully Buffered DIMM)インタフェースを支援するソケットであることを特徴とする、請求項６に記載のメモリ実装テスタ。
8. 前記インタフェースボードは、電気的に相互接続された前記テストソケットが複数配置されるものであることを特徴とする、請求項７に記載のメモリ実装テスタ。

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