JP4912830B2 - 伝送装置、およびこれを用いたフリップチップ、モジュール - Google Patents

Description

本発明は、情報処理装置の回路基板における伝送装置技術に係り、特に、伝送線路の途中から複数個に分岐し、その分岐先に複数個の受端部を有した伝送線路において、信号の反射を抑えて高速動作を可能にする伝送装置およびこれを用いたフリップチップ、モジュールに関する。

従来、パーソナルコンピュータなどの電子機器に搭載されているＬＳＩ間の信号は、例えばメモリコントローラとメモリデバイス間では、データバス、コマンドバス、アドレスバス、及びクロックバス（以下の説明では、これらを総称して単にバスと呼ぶこともある）が接続されており、このバスを介して伝送される。

パーソナルコンピュータ等に使用されるメモリモジュールや、ＴＶ製品などの映像処理機器では、フレームメモリとして複数のメモリデバイスが搭載されることが一般的になっている。

従って、ＣＰＵまたはチップセット（メモリコントローラ）からバス信号を複数のメモリデバイスに対して直接供給する必要がある。この場合、メモリコントローラからメモリへのバスの基板パターンは、途中で分岐されて各メモリデバイスに接続される構成にするのが通常である。

クロックバス、アドレスバス、コマンドバス信号などのバス信号をシングルエンド伝送路で伝送する場合、伝送線路（以下、伝送路とも記す）の終端を行い、インピーダンスマッチングが必要になる。

これは、インピーダンスのミスマッチがあると、信号ライン沿いに前後に反射し、受端側でリンギングが発生し、このリンギングによって受信側レシーバのダイナミックレンジが狭くなったり、誤ったトリガが発生したりする可能性があるからである。

上記反射を除去するには、適切な終端方法が必要になる。終端方法としては、アルテラ社のホームページ（「ｈｔｔｐ：／／ｗｗｗ．ａｌｔｅｒａ．ｃｏ．ｊｐ／ｌｉｔｅｒａｔｕｒｅ／ｌｉｔ−ａｎ．ｊｓｐ」）に掲載してあるアプリケーションノートのＡＮ２２４「高速ボードレイアウトガイドライン．ｐｄｆ」に一般的な終端方法が記載されているように、テブナン終端、直列終端、並列終端などがある。

また、ＬＶＤＳなどの差動伝送線路の場合、その終端方法としては、１対の信号間の受端部に近接してパラレルに抵抗を付加して終端する方法がある。

さらに、パーソナルコンピュータでは、データレートを２倍にできるＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）を使用したＤＲＡＭに採用されているインターフェースとして、ＳＳＴＬ（ＳｔｕｂＳｅｒｉｅｓ Ｔｅｒｍｉｎａｔｉｏｎ Ｌｏｇｉｃ）が、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）より提案されている。

図９は、ＤＤＲ―ＤＲＡＭのインターフェースに使用したＳＳＴＬ−２の構成を示す図である。

図９に示すＳＳＴＬ−２は、バスからの信号の分岐点（ｓｔｕｂ）５０とＤＤＲメモリ５１との間にシリーズに抵抗を付加して反射の影響を低減したものであり、Ｉ／Ｏ電圧が低電圧（２．５Ｖ）の高速インターフェースである。

分岐直後にシリーズ抵抗であるスタブ抵抗（Ｒｓ）５２の抵抗値を分岐点５０とＤＤＲメモリ間の伝送線路５５の特性インピーダンス（以下、Ｚｏとも記す）の１／２（Ｒｓ＝Ｚｏ／２）とし、多重反射を抑えるようなインターフェースとなっている。

なお、スタブ抵抗（Ｒｓ）５２の抵抗値を約２５Ω（ＤＩＭＭ（「Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ」）では２２Ωが一般的である）、ダンピング抵抗（Ｒｄ）５３の抵抗値を２２Ω、終端電圧（Ｖｔｔ）の端子に抵抗値約２５Ω（ＤＩＭＭでは２７Ωが一般的である）の終端抵抗（Ｒｔ）５４で終端するように推奨されている。

また、ＤＤＲメモリ側では、参照電圧Ｖｒｅｆが、信号のハイレベル、ローレベルを検出するための電圧として使用され、ＶｔｔとＶｒｅｆは一般的に、インターフェースデバイスの電源電圧の１／２が使用される。

また、このインターフェースは、メモリモジュールの増設等で、メモリの構成（メモリの増減）が変更になった場合の多重反射の回避が考慮されている。

上述した図９に示すＳＳＴＬインターフェースのトポロジの動作と特徴については、日経エレクトロ二クス２００１．１．１５（Ｎｏ．７８７）（ｐ．１７２，１７３）に記載されているが、上記スタブ抵抗５２は、多重反射を回避することを目的としている。

このスタブ抵抗５２により、メモリから分岐点をみるとインピーダンス整合している一方、コントローラから分岐点をみるとインピーダンス整合していなため、コントローラからメモリへの伝送信号は、分岐点で反射を起こすが、多重反射を回避するように構成されている。

しかし、このトポロジは、主に双方向データラインに使用されるが、メモリモジュールが固定な組み込み機器においては、増設を考慮しないトポロジ設計の方が容易なこと、また、各受信デバイスへの伝播遅延時間が同じではないため、同一の伝播遅延時間であるほうが設計しやすいため、などの理由により、あえてＳＳＴＬのトポロジを採用するメリットは低いと言える。

他の従来の一対多の信号接続のトポロジの例としては、特許文献１に、ＳＳＴＬインターフェースをベースにしたような「メモリ装置」のトポロジ構成が開示されている（特許文献１、図３参照）。

上記トポロジ構成は、伝送線路が順々に分岐する構造になっており、ＳＳＴＬインターフェースに近い構成になっているため、上記と同様に、分岐点での反射の影響や、配線長や終端抵抗等の検討が必要であると同時に、各受信デバイスへの伝播遅延時間が同じではないため、同一の遅延時間であることが望ましい場合については、上記と同様に、採用しづらい。

そこで、同一の遅延時間が可能な一対多接続の接続構成について考えると、上述のようなＳＳＴＬインターフェースの他に、途中に分岐があるＴブランチの接続構成を用いることが考えられる。

図１０は、Ｔブランチ接続の基板上の配線の一例を示す図である。

図１０では、基板６０上にメモリコントローラ（以下、「ＭＣＴＬ」という）６１とメモリＭ１，Ｍ２があり、ＭＣＴＬ６１からメモリＭ１，メモリＭ２へ信号を伝送する場合の配線パターンを示している（ただし、この図ではインピーダンス整合用の抵抗類は省略している）。実装密度を落とさないためには、この図のように、ＭＣＴＬ６１の信号をメモリＭ１とメモリＭ２の近くまで配線して、そこから分岐をしてから、メモリＭ１とメモリＭ２に配線している。

図１０に示した配線方法ではなく、図１１に示すように、複数個の分岐点を送端側の近傍に設け、この分岐点を起点にして、一対一の接続を複数持ち、個々の線路で独立して整合を取る方法もある。

図１１に示すＴ−ブランチ構造において、Ｚｏ＝７０Ωの伝送路ＴＳ２ａ〜ｄを並列に配置して、ＭＣＴＬのドライバの内部インピーダンスを１０Ω、ＲＳａを２２Ω、配線長を３０ｍｍ＋１４５ｍｍの条件のもとで、シミュレーションをした結果、ＲＸ２ａの受端部の波形には乱れは起きていない。しかし、上述したように、この方法では、４本の伝送路で配線するために、配線パターンの面積を多くとり、実装密度の低下を生じるため実用的ではない。

そこで、Ｔ−ブランチ構造を採用して、上述のような実装密度や配線密度を犠牲にしないためには、図１２に示すように、１本で中間付近まで配線して、その後分岐（ここでは、順次１→２→４分岐のような構成）するようなトポロジが考えられる。

また、他の従来のトポロジの例としては、特許文献２には、Ｔ−ブランチ構造を持ち、分岐後の各線長を対称に構成している「メモリモジュール」のトポロジ構成が記載されている（特許文献２、図８参照）。基本的には、図１２に示すトポロジ構成と同様な構成をとり、受端側の伝播遅延が各分岐で同じになるようにしている。

また、別のＴ−ブランチ構造のトポロジとしては、分岐点に電源電圧の１／２の電源ラインに並列終端を追加したものや、受端部で並列終端したものがある。

図１３は、Ｔ−ブランチ構造で分岐点に並列終端したトポロジを用いたＤＤＲのクロックラインのトポロジの一例を示す図である。

図１４は、図１３に示すトポロジを用いた伝送路（ＭＣＴＬからＤＤＲメモリＲＸ１ａまでの伝送路）のシミュレーション波形を示す図である。

なお、図では、送端部ＴＸのクロック波形を点線で、受端部ＲＸのクロック波形を実線で示している（シミュレーションの計算ポイントは各△の箇所）。

図１３に示すように、ＭＣＴＬ６２から、クロックライン（ＴＸ１，ＴＸ１Ｂ）が、２個のＤＤＲメモリ６３ａ、ｂ向けて送られる。ＴＸ１は、正転クロック信号、ＴＸ１Ｂは、反転クロック信号である。クロック信号は、例えば１３３ＭＨｚ周期で、Ｉ／Ｏ電源電圧は２．５Ｖで、Ｖｔｔは１．２５Ｖで動作する。また、シリーズ抵抗ＲＭｐ，ＲＭｎは、１５ΩでＭＣＬＴデバイスの近傍に配置され、並列抵抗ＲＴｐ，ＲＴｎは、４７Ωで分岐点の近傍（４ｍｍ）に配置され、Ｖｔｔにプルアップされている。

伝送路ＴＭ１ａ〜ＴＭ５ａ、ＴＭ１ｂ〜ＴＭ５ｂの特性インピーダンスＺｏは、５０Ωで線路ごとに等長配線されている。

図１４に示すように、送端部ＴＸ波形の歪みは、シリーズ抵抗による送端終端方式全てに見られるもので、メモリ側に入力される波形ではないので問題はない。メモリに入力される受端部ＴＸ波形（実線）は、振幅が１Ｖｐ−ｐで多少マージンはないが、立ち上り／立ち下りは、段差や波形割れがなく問題のない波形結果を示している。
特開２００３−８５１２１号公報 特開２００３−４５１７２号公報

しかしながら、図１３のようなＴ−ブランチ構造トポロジの場合は、並列終端を行うと常時電流が流れる状態になり、送信側デバイスの消費電力やＶｔｔの電源消費の増加がある。さらに、電源電圧の１／２の電源であるＶｔｔを作り出すための電源回路が必要になる。送信側デバイスのドライバに常時電流が流れることに伴う発熱や、発熱に伴うヒートシンクの追加実装をする可能性もあるなどの問題点がある。

また、各線路が短い場合（３０ｍｍ＋５０ｍｍ＋５０ｍｍ程度の長さ）や、分岐数が２分岐と少ない場合では、受端部の波形は問題にないレベルであったが、各線路が長くなる場合や分岐数が多くなると波形は序々に乱れるとともに、受端部の信号振幅の低下や立ち上がりの傾きが緩くなるという問題点がある。

また、図１２に示したようなＴ−ブランチ構造の場合、分岐後の各ブランチの特性インピーダンスが同一になるようにし、分岐後の各線長を対称となるように設計をする。これは、図１６（ａ）に示すＴ−ブランチ構造において、同図（ｂ）に示すように、分岐前の線路の特性インピーダンスＺｏ１と、分岐後の線路の特性インピーダンスＺｏ２の合成インピーダンスＺｏ２／ｎを極力等価にすることで、送端終端を適用することで反射を抑えることが可能になり、トポロジ構成を簡易化することができるからである。

しかし、分岐前後の特性インピーダンスを一致させるためには、分岐前の特性インピーダンスＺｏ１に対して、分岐後の１線路の特性インピーダンスＺｏ２を、分岐数ｎ（図１２に示す例では、ｎ＝４）で割った値にしないといけない。

一方、特性インピーダンスは基材の仕様や層構成やパターン幅で決まっており、同一基板上で値を大きく変えることはできない。

ＦＲ４の基板で、ある条件下における一例として、マイクロストリップラインでパターン幅を半分にすると特性インピーダンスは約１．３倍程度大きくなる。最小パターン幅は基板ごとに決まっており、それ以上細くすると断線などの影響がでてくる。例えば、通常の１本の配線をストリップライン５０Ωにして、マイクロストリップライン７０Ωになるよう基板設計した場合を考える。ここで、Ｚｏ１をストリップラインに、Ｚｏ２をマイクロストリップラインで配線させる。Ｚｏ１とＺｏ２が整合するためには、Ｚｏ１＝５０Ωの時、Ｚｏ２＝２００Ωにする必要がある。特性インピーダンスは、２００Ω＝７０Ω×（１．３の４乗）となるので、２００Ωを最小パターン幅と設計すると、７０Ωの時は１６倍になる。１６倍だと配線密度の犠牲が大きく現実的でないので４倍程度を考えると、Ｚｏ２＝１１８Ω（７０×１．３倍×１．３倍）になり、合成インピーダンスは、Ｚｏ２／４＝３０Ωとなり、Ｚｏ１＝５０Ωとの整合がずれてくるのがわかる。要するに、基板の配線は、通常のストリップライン５０Ω、マイクロストリップライン７０Ωの配線だけでなく、合成インピーダンスのパターンも考慮すると、基板の最小パターン幅との兼ね合いで、インピーダンス整合が十分に合わせ込みできなかったり、パターン幅を太くしないといけない配線が出てきたりして、基板全体の配線効率を犠牲にしなければならない。

図１２に示すＴ−ブランチ構造において、現実的に配線幅を２倍にした場合のシミュレーションを行った。ＴＵ１，ＴＵ２はＺｏ１＝５０Ω、ＴＵ３ａ〜ｄはＺｏ２＝９１Ω、ＭＣＴＬ６１のドライバの内部インピーダンス＝１０Ω、ＲＵ１＝３９Ω、配線長３０ｍｍ＋７５ｍｍ＋７０ｍｍの条件のもとでシミュレーションをした結果、ＲＸ３ａの受端部の波形は、図１５の実線Ｒｘのような波形になった。図の丸Ａ，Ｂで囲った付近に段差がみられ、この電圧値がスレッシュ付近に近く余裕がないため問題と考える。

パターン幅を４倍にして、Ｚｏ２を１１８Ωにしても、また、分岐点にシリーズ抵抗を挿入したり、２分岐してから４分岐にするなどの検討もしたが、この段差は消えなかった。

結局、Ｚｏ１と等価的に同じになるＺｏ２＝２００Ωに設定すると、上記段差については消えたが、パターン幅は１６倍と太くなるので、採用することはできない。

この理由を考えると、信号は受信デバイスの入力端で全反射をおこし、特性インピーダンスの違う分岐点で反射を起こし、その反射波がまだ受信デバイスの入力端で反射するという多重反射を起こしているものと考える（上述のスタブ抵抗の説明した文献を参照）。

また、クロストークについて言えば、特性インピーダンスが高い場合、配線長が長い場合、隣との配線間隔が近い場合、クロストークを受けやすくなる。他のバス配線からのクロストークは、干渉される側の波形の立ち上りや立ち下りに掛かって重畳するため、わずかな振幅のクロストークを受けても、クロックのスレッシュ付近に重畳することで、クロックのラッチするタイミングにズレが生じる。

上述のように特性インピーダンスを高くするとクロストークは悪化する。一例で、Ｚｏ＝７０Ω→５０Ωにさげると、クロストーク係数ξは、０．３９→０．２３と６０％も低減することがわかっている（日経エレクトロ二クス２００１．１．１（Ｎｏ．７８６）ｐ．１７６，１７７）。クロストークを下げる方法として、特性インピーダンスを低くすることが有効な設計手段であると考えられる。このため、クロストークの悪化を招くという観点から、分岐後の伝送路における特性インピーダンスを低くするほうが良い。

一方、設計する上での課題の一つとして、当初のトポロジ設計通りに、配線長と配線レイアウトするのは難しい点がある。以下に、主な項目を列記する。
（１）１本の信号だけでなく複数のバス信号（８ｂｉｔ／１６ｂｉｔ／３２ｂｉｔ のアドレス、コマンド、データ、データストローブなど）の制約も含めて、信号全体で配線設計を考慮する必要がある。
（２）決められた長さの条件で配線するには、ジャバラのように配線したミアンダ配線が適用するが、反面、配線余裕が少なくなる。
（３）基板の層数を増やしたりすると、配線設計の余裕度は上がるが、材料費のコストアップになる。

以上のような問題点があるため、配線レイアウトでは、配線後に当初のトポロジ通りになることは難しく、配線後にシミュレーション→再レイアウトの作業ループの繰り返しが発生する。現在の配線ツールでは、自動配線（オートルータ）が備えているが、伝送線路部分は制約が厳しいので、自動配線が使用できていなく、ミアンダ配線を含め手配線が主流となっている。

特に、配線密度が高いため、問題がある１本動かすと他の配線も動かさざるを得なくなり、作業ループは簡単に収束しない。このため、トポロジ設計と配線レイアウトの反復が生じるため設計効率は良くない。

更に別の問題点としては、基板バラツキや部品バラツキや配線レイアウトによるクロストーク、パッケージのＲＬＣの影響、ドライバの駆動電流のバラツキが考えられる。

また、実際の基板自体の特性インピーダンスは±１０％ほどバラツキがあり、エッチングにより配線幅が細くなって、特性インピーダンスが設計通りになっていないことがある。

ＢＧＡパッケージで約２ｐＦ、ＱＦＰパッケージで約５〜７ｐＦの容量や、またパッケージにはＲＬＣ分が存在する。また、送信側のドライバの特性は温度で変化して、一般に温度低下で駆動電流があがることで、反射の振幅が大きくなる。

以上のような種々のバラツキ要因がある。

よって、本発明は、上記の問題点に鑑みてなされたものであって、実装密度や配線密度を高めながら、シミュレーション→再レイアウトの作業ループを減らし、所望のトポロジ通りに配線レイアウトを行い、クロストークや反射の低減、基板、ドライバ等のバラツキやパッケージのＲＬＣの影響を低減し、高速伝送を可能にするとともに、送信デバイスの消費電流を軽減した伝送装置を提供することを目的としている。

上記課題を解決するために、本発明に係る伝送装置、これを用いたフリップチップ、モジュールは、以下の特徴を備えている。

本発明に係る伝送装置は、送信側デバイスと、少なくとも２個以上の受信側デバイスと、前記送信側デバイスと前記受信側デバイス間において、途中で分岐する分布定数線路とを用いて、一対多方向に信号を伝送する伝送装置であって、前記分布定数線路の分岐点に挿入されたバッファを備え、前記バッファにより、前記送信側デバイスと該バッファの間の分布定数線路及び該バッファの後の分布定数線路は電気的に分離され、前記バッファの後の２つ以上の該分布定数線路が等伝播遅延となるように配線されたこと特徴とする。

また、本発明に係る伝送装置は、前記送信側デバイスと前記受信側デバイスの間の接続が、互いに極性が相反する関係にある２系統接続により、信号を伝達する場合、前記分岐点に挿入される前記バッファが、入力に対して出力の極性が反転特性を有し、前記バッファと前記受信側デバイス間の接続がクロスになるように接続したことを特徴とする。

また、本発明に係る伝送装置は、前記送信側デバイスと前記受信側デバイスの間の接続が、互いに極性が相反する関係にある２系統接続により、信号を伝達する場合、前記分岐点に挿入される前記バッファが差動バッファであることを特徴とする。

また、本発明に係る伝送装置は、前記送信側デバイスから前記信号と該信号と位相関係のある他の信号とが同タイミングで送出された場合、前記信号と前記他の信号の前記受信側デバイスまでの遅延時間が等しくなるように、回路基板上の配線長及び線路定数を調整して、前記受信側デバイスに同時刻で到達するようにしたことを特徴とする。

また、本発明に係る伝送装置は、前記送信側デバイスは、前記バッファ自体の遅延時間と等しい時間分早めに前記信号を送出するように、予め時間調整するようにしたことを特徴とする。

また、本発明に係る伝送装置において、前記送信側デバイスは、該送信デバイスから送信された前記信号が、前記バッファを介して極性反転して前記受信側デバイスにおいて受信される場合、挿入された前記バッファ自体の遅延時間と、位相１８０度に相当する時間との合計時間に等しい時間分早めに前記信号を送出するように、予め時間調整するようにしたことを特徴とする。

また、本発明に係る伝送装置は、前記送信側デバイスは、正極性の出力ドライバ又は反転極性の出力ドライバのどちらかを選択する選択手段を備え、前記選択手段は、伝送路の配線情報、挿入される前記バッファの極性情報、及び前記受信側デバイスの入力端子の極性情報にもとづき、前記出力ドライバの選択を行うことを特徴とする。

また、本発明に係る伝送装置において、前記バッファは、該バッファの出力端から前記受信側デバイスまでの前記分布定数線路の特性インピーダンスと整合するための送端終端用のシリーズ抵抗を備え、前記シリーズ抵抗は、受端からの反射を抑制すること特徴とする。

また、本発明に係る伝送装置において、さらに、前記バッファは、前記受信側デバイスの数と同数の出力端子を備え、前記シリーズ抵抗は、実際に信号を駆動するバッファ素子の出力端子と１つの前記出力端子の間に挿入され、前記出力端子と前記受信側デバイスの配線は、一対一で接続されることを特徴とする。

また、本発明に係る伝送装置において、前記バッファは、該バッファ入力端子部のラインと電源間並びに該ラインとＧＮＤ間にパラレルに挿入するショットキーバリアダイオードを備え、前記送端側デバイスから前記バッファ入力端子部間までの反射信号を抑制するようにしたことを特徴とする。

本発明に係るフリップチップは、複数のＩＣチップが搭載されたフリップチップにおいて、配線されたインターポーザ上に、本発明に係る伝送装置のいずれかを備えたことを特徴とする。

本発明に係るモジュールは、本発明に係る伝送装置のいずれかを備えたことを特徴とする。

上記構成を備えた本発明に係る伝送装置およびこれを用いたフリップチップ、モジュールによれば、以下のような優れた効果を奏し得る。

本発明の伝送装置によれば、伝送路の途中にバッファを挿入することにより、複雑な伝送路のトポロジ設計や配線レイアウト設計を行うことなく、信号の反射、多重反射を低減して、信号品質の低下を抑制し、高速伝送を行うことができる。

また、トポロジ設計や配線レイアウト設計の繰り返し作業ループを抑えることができ、設計効率を向上することが可能である。

本発明の伝送装置によれば、電源ライン等に並列終端を行う必要がないトポロジ構成とすることができるため、電源系統の追加をなくし、送信デバイス等での消費電流を抑えること、デバイスの発熱を抑えられること、発熱に伴うヒートシンク等の追加実装をなくせることなどの効果がある。

また、本発明の伝送装置によれば、バッファ内に送端終端用のシリーズ抵抗およびショトッキーダイオードを内蔵することで、基板内に実装する抵抗数を削減することが可能である。

以下、本発明の実施形態について図面を参照して説明する。

図１〜図８は発明を実施する形態の一例であって、図中、同一の符号を付した部分は同一物を表わす。

実施形態の説明を行う前に、基板等の基本的な前提条件について簡単に説明する。

配線に用いる回路基板は、ＦＲ４の８層構成で、１層と３層が信号ラインで、２層がＧＮＤライン、４層が電源ラインになるように構成する。この結果、１層がマイクロストリップライン、３層はストリップラインの構造になっており、特性インピーダンスが一定にコントロールできるようにしている。

線路定数や特性インピーダンスは、配線幅、絶縁層厚、比誘電率等からシミュレーションで求めたり、ＴＤＲ（Ｔｉｍｅ Ｄｏｍａｉｎ Ｒｅｆｌｅｃｔｏｍｅｔｒｙ）で実測値を求めたりする。しかし、以下、説明をしやすいように、一般的でかつ適切な線路定数や特性インピーダンスの値を用いる。

特性インピーダンスＺｏは、配線幅をＷ１とした時、１層目が７０Ω、３層目が５０Ωとなり、配線幅をＷ２とした時、１層目が８０Ω、３層目が６０Ωとする。

また、線路の伝播遅延は、１層目のマイクロストリップラインは６．２ｎｓ／ｍ、３層目のストリップラインは７．２ｎｓ／ｍとする。

＜第１の実施形態の説明＞
図１は、本発明の第１の実施形態に係る伝送装置の構成図である。

本発明の第１の実施形態に係る伝送装置の構成及び動作について、図１及び上記前提条件等を踏まえて、以下に説明する。

第１の実施形態に係る伝送装置は、メモリコントローラ（以下、ＭＣＴＬと略称する）１０の出力端部Ａの信号ライン（ＳＩＧ）から、出力信号が、伝送路ＴＬ１、ＴＬ２及びＴＬ３Ｘ（Ｘは、１〜４の番号を表す）を介して、４個のメモリ（ＤＭａ１２，ＤＭｂ１３，ＤＭｃ１４，ＤＭｄ１５）の入力端部Ｂに向けて送信される回路構成となっている。

バッファ（以下、ＢＦと略称する）１１は、伝送路ＴＬ３Ｘの信号ラインの分岐点の直前に挿入されており、ＢＦ１１の直後に設置されているシリーズ抵抗Ｒ２１，Ｒ２２及び伝送路ＴＬ３Ｘを介して各メモリと結線されている。

シリーズ抵抗Ｒ２１，Ｒ２２以降の配線は、スター結線で各メモリ（ＤＭａ１２，ＤＭｂ１３，ＤＭｃ１４，ＤＭｄ１５）と接続される。伝送路ＴＬ１〜ＴＬ２の線長は８０ｍｍ、バッファ出力とメモリ入力間の伝送路ＴＬ３Ｘの線長は７０ｍｍでレイアウトされている。

伝送路ＴＬ１、ＴＬ２は、３層にＺｏ＝５０Ωで配線されており、伝送路ＴＬ３Ｘは、１層にＺｏ＝７０Ωで等長配線されている。

送信デバイスであるＭＣＴＬ１０のドライバとＢＦ１１の出力インピーダンスＲｏは１０Ωで、ＢＦ１１のピン間スキューは７５ｐｓある。シリーズ抵抗ＲＬ１は、ＭＣＴＬ１０の近傍に配置され、伝送路ＴＬ２からの反射を抑えている。

また、シリーズ抵抗ＲＬ１の抵抗値は、３９Ωで、伝送路は、送端終端されており、図１に示すとおり、ＭＴＣＬ１０とＢＦ１１間は、一対一接続であり、シリーズ抵抗Ｒ２１，Ｒ２２には、伝送路ＴＬ３Ｘの２線路づつパラレルで接続されている。

以上のように、伝送路の信号ラインの分岐点に挿入されたＢＦ１１は、インピーダンス変換機能を有することから、伝送路ＴＬ２の特性インピーダンスと伝送路ＴＬ３Ｘの特性インピーダンスを合わせる必要がない。従って、伝送路ＴＬ２と伝送路ＴＬ３Ｘとは、インピーダンス整合において独立に配線パターン設計を行うことができる。

また、ＢＦ１１から見た合成インピーダンスは、２線路でＺｏ／２であるから、３５Ωと低インピーダンスに保持することができ、伝送路の線間クロストークを抑えることができる。

なお、本信号以外に、その他のバス信号などが存在するが図１では省略する。また、ＢＦ１１から見た合成インピーダンスが３５Ωであることから、シリーズ抵抗Ｒ２１、Ｒ２２の抵抗値は、２２Ωとし、信号の動作周期は、１３３ＭＨｚ、Ｉ／Ｏ電源電圧は、２．５Ｖである。

上記回路構成及びパラメータ等の前提条件の下に、ＢＦ１１からＤＭａ１２までの伝送路のシミュレーションを行い、本伝送装置の妥当性についての検討結果を以下に説明する。

図２は、ＢＦ１１からＤＭａ１２までの伝送路のシミュレーション波形である。

図には、ＢＦ１１の送端部の波形を点線で、ＤＭａ１２の受端部Ｂの波形を実線で示す。

ＢＦ１１の入力波形（点線）及びＤＭａ１２の入力波形（実線）を図から判断すると、立ち上り／立ち下り部分の波形の傾きには問題点はなく、また、段差や波形割れ等がなく良好である。

よって、送信デバイスであるＭＣＴＬ１０から受信デバイスであるＤＭａ１２に信号が正常に伝送されていることがわかる。

以上説明したように、伝送路の途中に挿入され、インピーダンス変換器の役目を果たすＢＦ１１により、伝送路ＴＬ２とＴＬ３Ｘを電気的に（インピーダンス等）に分断することで、分断前後の個々の伝送線路が独立の分布定数線路になり、お互いに伝送特性が影響しないようにすること可能である。これにより、信号の反射、多重反射を低減し、高速伝送を行うことができる。さらに、伝送路ＴＬ２及びＴＬ３Ｘのトポロジ設計、配線レイアウト設計の繰り返しを極力抑えることができる。

＜第２の実施形態の説明＞
次に、本発明の第２の実施形態に係る伝送装置について図３を用いて説明する。

図３は、本発明の第２の実施形態に係る伝送装置の構成図である。

図３に示す第２の実施形態に係る伝送装置は、ＭＣＴＬ１６の出力端部Ａ１（△印）の信号ライン（ＳＩＧＡ）及び出力端部Ｂ１（△印）の信号ライン（ＳＩＧＢ）から、出力信号が、伝送路ＴＬ１ａ、ＴＬ１ｂ、ＴＬ２ａ、ＴＬ２ｂ及びＴＬ３Ｘａ（Ｘは、１〜４の番号を表す）、ＴＬ３Ｘｂ（図示していない）を介して、４個のメモリ（ＤＭａ１２，ＤＭｂ１３，ＤＭｃ１４，ＤＭｄ１５）の入力端部Ａ２、Ｂ２（△印）（ＤＭｂ１３，ＤＭｃ１４，ＤＭｄ１５については、図示していない）に向けて送信されるディファレンシャル方式の伝送装置構成となっている。

ここで、ＭＣＴＬ１６及び各メモリデバイスのＳＩＧＡ，ＳＩＧＡ＿ｉｎは正転信号ライン、ＳＩＧＢ，ＳＩＧＢ＿ｉｎは反転信号ラインである。

ＢＦ１７は、２つのバッファ素子ＢＦａ、ＢＦｂから構成されており、上述した実施形態１と同様に、信号ラインの分岐点の直前に挿入される。そして、ＢＦ１７の出力端は、ＢＦ１７の直後に設置されているシリーズ抵抗Ｒ２１ａ，Ｒ２２ａ及び伝送路ＴＬ３Ｘａ、ＴＬ３Ｘｂを介して各メモリの入力端と結線される。図３では、ＢＦ１ｂから各メモリＤＭへの結線については図示していない。

また、送信デバイスであるＭＴＣＬ１６及びＢＦａ、ＢＦｂの出力インピーダンスＲｏは１０Ωである。

シリーズ抵抗ＲＬ１ａ、ＲＬ１ｂは、送信デバイスの近傍に配置され、伝送路に対して送端終端をしている。シリーズ抵抗Ｒ２１ａ，Ｒ２２ａは、バッファ出力端の近傍に配置され、以降の配線は、スター結線で各メモリと結線される。

伝送路ＴＬ１ａの線長は３０ｍｍ，ＴＬ２ａの線長は７５ｍｍ、ＢＦ１７と各メモリ間の伝送路の線長は７０ｍｍでレイアウトされている。

本実施形態では、ＢＦ１７の各バッファ素子ＢＦａ、ｂが反転素子（インバータ）を採用しているため、伝送装置全体の配線系統は、送信側の信号ラインＳＩＧＡに各メモリのＳＩＧＢ＿ｉｎが接続され、送信側の信号ラインＳＩＧＢに各メモリのＳＩＧＡ＿ｉｎが接続されるように結線されており、いわゆる入れ子（クロス）の状態で接続される。

伝送路ＴＬ１ａ、ＴＬ１ｂ、ＴＬ２ａ、ＴＬ２ｂは、３層にＺｏ＝５０Ωで等長配線されている。伝送路ＴＬ３Ｘａは、１層にＺｏ＝７０Ωで等長配線されている。

ＴＬ３１ａとＴＬ３２ａ、ＴＬ３３ａとＴＬ３４ａの２線路づつがシリーズ抵抗Ｒ２１ａ，Ｒ２２ａにパラレルで接続されており、ＢＦ１７から見た合成インピーダンスは、２線路でＺｏ／２なので３５Ωになる。シリーズ抵抗Ｒ２１ａ，Ｒ２２ａの値は、２２Ωの抵抗値が実装されている。

上記出力信号と位相関係のあるバス信号が存在し、送信側デバイスから出力信号と他のバス信号が同タイミングで送出された場合、出力信号と他のバス信号とが受信側デバイスで同時刻に到達する必要がある。

上記のような状態において、ＢＦ１７を伝送路の分岐点に挿入されると、ＢＦ１７の分も遅延時間が発生する。この遅延時間を補償するために、回路基板のマイクロストリップやストリップラインなどの配線長や線路定数（伝播遅延）の差を調整して、受端側での波形スキューをキャンセルする。

さらに、積極的に、受端側での波形スキューをキャンセルする方法として、図４に示すＭＣＴＬ１６内のＴｉｍｉｎｇブロック２２を使用する。

ＭＣＴＬ１６内のＴｉｍｉｎｇブロック２２は、ＤＬＬで構成されおり、このＴｉｍｉｎｇブロック２２の遅延素子（ＤｅｌａｙＥｌｅｍｅｎｔ）３０自体はもともと、ＭＣＴＬに内蔵されている回路で、データバス上のデータを受信する時のクロック同期に用いられている。このため、Ｔｉｍｉｎｇブロック２２には、セレクタ（ＭＵＸ）３１だけを追加するだけで良い。

このセレクタを制御して、ＢＦ１７を挿入しない場合のＤｅｌａｙＥｌｅｍｅｎｔ３０の段数を基準として、挿入後の段数を定め、信号ライン（ＳＩＧＡ，ＳＩＧＢ）に対して、ＢＦ（ＢＦａ，ＢＦｂ）１７の遅延の分だけ早めに信号が送信することで、他のバス信号との同期を図ることができる。

また、本実施形態のＢＦ１７は、反転バッファを使用していることから、すでに位相が１８０度異なる。この位相１８０度分に相当する時間と上記遅延時間を含めて、ＤｅｌａｙＥｌｅｍｅｎｔ３０の段数を定める時間調整することも可能である。

なお、本信号以外に、バス信号などが存在するが図３では省略する。

以上説明したように、本実施形態の伝送装置は、ディファレンシャルタイプの伝送路に応用した例であるが、それぞれの伝送路の分岐点にＢＦを挿入して、第１の実施形態の伝送装置と同様な効果を奏するとともに、ＢＦの遅延時間を考慮して、他のバス信号との同期を図ることができる。

次に、上記実施形態１、２で説明したＢＦ１１、１７以外の代表的な種々の構成例について説明する。

図５（ａ）〜（ｅ）は、抵抗等を内蔵した場合のＢＦの構成例を示した図である。

（ａ）は、シリーズ抵抗を２本内蔵して、出力端子を２系統設けたＢＦを示す図である。

シリーズ抵抗４１ａ、４１ｂは、実施形態１、２で記載したＲ２１、Ｒ２２等に相当するもので、抵抗値は実装される伝送路の特性インピーダンスによって変わってくる。

（ｂ）は、バッファ素子４２ａ、ｂを２個備えたＢＦの構成を示した図であり、このＢＦ４２は、負荷容量が大きく、駆動能力が足りない場合などに使用することができる。

（ｃ）は、入力ラインに並列にショットキーバリアダイオードを内蔵したＢＦ４３の構成を示す図である。

ショットキーバリアダイオード４３ａ、ｂは、ＢＦ４３の入力端子部のラインと電源間並びにこのラインとＧＮＤ間に挿入されることで、入力段に接続される伝送路に対して受端終端される。このショットキーバリアダイオード４３ａ、ｂは、クランプダイオードとして働き、送端側からバッファ入力端間までの反射を抑制することができ、基板内に実装する抵抗数を削減することができる。

なお、ショットキーバリアダイオード４３ａ、ｂは、動作スピードが早いため使用されるが、通常のＣＭＯＳプロセスでは動作スピードが遅いため、通常はバイポーラプロセスが使用される。

（ｄ）は、ＢＦ素子４４ａが差動増幅器であり、シリーズ抵抗が内蔵されたＢＦ構成を示す図である。

なお、図５（ａ）〜（ｄ）に示すバッファは、代表例であり、入力数、出力数、抵抗数、バッファ素子数、バッファ素子の正転／反転、出力制御、配置等については、その限りではない。

例えば、バッファ直後に挿入する反射抑制のシリーズ抵抗を、ブランチ数に追加してバッファデバイスに内蔵することで、ブランチの受端部の波形を見たい場合、プローブをもう一方のブランチの受端部をモニターすることで、波形乱れの影響が低減できる。
また、バッファ出力をイネーブルできる制御端子を設け、バッファ出力をＯＮ／ＯＦＦする構成とすることも可能である。これにより、例えば、２系統の複数のメモリと通信を行うような構成となっている場合、その１系統のメモリとの通信で良い場合、他の系統への信号をＯＦＦすることでＥＭＣ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ Ｃｏｍｐａｔｉｂｉｌｉｔｙ）の効果を高めることができる。

また、特定インピーダンスを一定にするためには、信号線の直下の下層のプレーンはＧＮＤまたは電源にする必要があるが、ＧＮＤプレーンと電源プレーン間には絶縁用にスリットがある。このような場合、信号がそのスリットの上層でまたぐ配線であると、特性インピーダンスはスリットの上層箇所のみ違うため、その箇所で反射が生じる。よって、スリット上にバッファを配置すれば、その影響を低減することができる。

＜第３の実施形態の説明＞
図６は、第３の実施形態に係る伝送装置を示す図である。

図６に示す第３の実施形態に係る伝送装置は、図１に示す第１の実施形態に係る伝送装置のＢＦ１１を図５（ｃ）に示すＢＦ４３に置き換えたものである。

このＢＦ４３を伝送路ＴＬ１２ｃとＴＬ３Ｘｃ間に挿入することによって、図１に示す送端終端用の抵抗であるＲＬ１，ＲＬ２１，ＲＬ２２を取り除き、さらに、伝送路ＴＬ１、ＴＬ２の合計配線長と同じであるＴＬ１２ｃに替えることで、伝送装置の全体構成を簡易化している。
なお、図１に示すように、ＭＴＣＬの外側に送端抵抗ＲＬ１を配置する場合、この送端抵抗ＲＬ１をＭＴＣＬの近傍に配置するが、現実的には、ＭＴＣＬと送端抵抗間に配線が必要であり、この配線が図１に示す伝送路ＴＬ１である。そこで、本実施形態の伝送装置は、ＭＴＣＬの出力バッファに図５（ａ）に記載の抵抗内蔵のバッファを適用することで、伝送路ＴＬ１を取り除き、伝送路ＴＬ１２ｃに一本化したものある。

＜第４の実施形態の説明＞
図７は、第４の実施形態に係る伝送装置の構成を示す図である。

本実施形態に係る伝送装置は、伝送路がシングルエンドタイプの例を示しており、ＢＦ５１は、図５（ａ）、（ｂ）、（ｃ）のいずれかのバッファとすることができる。

本実施形態の伝送装置は、正転ドライバと反転ドライバの２種類のドライバとこれを切り替えるスイッチと、２種類のドライバを選択する選択手段を設けたＭＴＣＬを用いた構成である。

このＭＣＴＬ４５の選択手段は、ＢＦ４６の極性が正転である場合は、ＭＣＴＬ４５の出力ドライバも正転ドライバとし、ＢＦ４６の極性が反転である場合は、ＭＣＴＬ４５の出力ドライバも反転ドライバになるように、ＭＣＴＬ内のレジスタ制御部でスイッチを制御する。

さらに、伝送路の配線情報と、受信デバイスの入力端子の極性に関する情報等にもとづき、出力バッファの選択を行う。

上記構成により、ＭＴＣＬの正又は反転極性のどちらかの極性を有する出力ドライバを選択することによって、伝送装置全体の極性を適切に合わせることが可能である。

なお、例えば、ＢＦ４６が図５（ａ）、（ｂ）に示すバッファである場合には送端終端抵抗が必要であるが、図７では、この送端終端抵抗を省略している。

＜第５の実施形態の説明＞
図８は、本発明に係る伝送路のいずれか１つ以上を、フリップチップに実装した時の簡易的な斜視図を示している。

フリップチップには、メモリデバイスとコンロールデバイス、バッファデバイス（ＢＦ）４７（一番小さい四角）の複数のデバイスが、インターポーザ上に実装され、インターポーザ内で配線されている。よって、インターポーザ内の所望の配線は、特性インピーダンスがコントロールされた仕様になっている。インターポーザの下には、半田ボール４８が取り付けられ、ＢＧＡパッケージのようになっている。

なお、インターポーザの代わりに通常のＦＲ４等の基板を利用しても良いし、ＢＧＡパッケージではなく、コネクタ仕様になったモジュールでも良い。

尚、本発明の伝送装置、フリップチップ、モジュールは、上記した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

以上のように、本発明では分岐後の配線遅延が等伝播遅延になるようにしているが、本発明を実施する上で、実用上、厳密にこのように設定しなければならないわけでなく、反射などの影響がでない範囲でも可能である。分岐後の各配線の伝播遅延量が、センター±１０％以内で、かつバスのクロック周期に対してセンター±１５％以内の範囲であれば、本発明の技術的範囲に属すると言える。

本発明の第１の実施形態に係る伝送装置の構成図である。 ＢＦ１１からＤＭａ１２までの伝送路のシミュレーション波形である。 本発明の第２の実施形態に係る伝送装置の構成図である。 ＭＣＬＴ内のＴｉｍｉｎｇ回路を説明する回路図である。 抵抗等を内蔵した場合のＢＦの構成例を示した図である。 本発明の第３の実施形態に係る伝送装置の構成図である。 本発明の第４の実施形態に係る伝送装置の構成を示す図である。 本発明に係る伝送路をフリップチップに実装した時の簡易的な斜視図である。 ＤＤＲ―ＤＲＡＭのインターフェースに使用したＳＳＴＬ−２の構成を示す図である。 Ｔブランチ接続の基板上の配線の一例を示す図である。 複数個の分岐点を送端側の近傍に設け、この分岐点を起点にして、一対一の接続を複数個有する伝送装置の一例を示す構成図である。 Ｔ−ブランチ構造を持ち、分岐後の各線長を対称に構成している伝送路の一例を示す構成図である。 Ｔ−ブランチ構造で分岐点に並列終端したトポロジを用いたＤＤＲのクロックラインのトポロジの一例を示す図である。 図１３に示したトポロジの送端部と受端部の信号をシミュレーションした波形例を示す図である。 図１２に示したトポロジの送端部と受端部の信号をシミュレーションした波形例を示す図である。 （ａ）は、４つのブランチ構造を有する伝送路の構成図であり、（ｂ）は、（ａ）に示す伝送路において、分岐前の線路の特性インピーダンスＺｏ１と分岐後の線路の特性インピーダンスの合成インピーダンスＺｏ２／ｎを同じとした場合の等価線路を示す図である。

符号の説明

１０、１６、４５ ＭＣＴＬ
１１、１７、４６ ＢＦ
１２、１８ ＤＭａ
１３、１９ ＤＭｂ
１４、２０ ＤＭｃ
１５、２１ ＤＭｄ
２２ タイミングブロック
３０ 遅延素子
３１ セレクタ
４１、４２、４３、４４ ＢＦ
４１ａ、４１ｂ シリーズ抵抗
４２ａ、４２ｂ、４４ａ バッファ素子
４３ａ、４３ｂ ショットキーバリアダイオード
４７ バッファデバイス
４８ 半田ボール
５０ スタブ
５１ ＤＤＲメモリ
５２ スタブ抵抗
５３ ダンピング抵抗
５４ 終端抵抗
５５ 伝送路
６０ 基板
６１ ＭＣＴＬ

Claims (11)

1. 送信側デバイスと、少なくとも２個以上の受信側デバイスと、前記送信側デバイスと前記受信側デバイス間において、途中で分岐する分布定数線路とを用いて、一対多方向に信号を伝送する伝送装置であって、
   前記分布定数線路の分岐点に挿入されたバッファを備え、
   前記バッファにより、前記送信側デバイスと該バッファの間の分布定数線路及び該バッファの後の分布定数線路は電気的に分離され、前記バッファの後の２つ以上の該分布定数線路が等伝播遅延となるように配線され、
   前記送信側デバイスと前記受信側デバイスの間の接続が、互いに極性が相反する関係にある２系統接続により、信号を伝達する場合、前記分岐点に挿入される前記バッファが、入力に対して出力の極性が反転特性を有し、前記バッファと前記受信側デバイス間の接続がクロスになるように接続したことを特徴とする伝送装置。
2. 送信側デバイスと、少なくとも２個以上の受信側デバイスと、前記送信側デバイスと前記受信側デバイス間において、途中で分岐する分布定数線路とを用いて、一対多方向に信号を伝送する伝送装置であって、
   前記分布定数線路の分岐点に挿入されたバッファを備え、
   前記バッファにより、前記送信側デバイスと該バッファの間の分布定数線路及び該バッファの後の分布定数線路は電気的に分離され、前記バッファの後の２つ以上の該分布定数線路が等伝播遅延となるように配線され、
   前記送信側デバイスと前記受信側デバイスの間の接続が、互いに極性が相反する関係にある２系統接続により、信号を伝達する場合、前記分岐点に挿入される前記バッファが差動バッファであることを特徴とする伝送装置。
3. 送信側デバイスと、少なくとも２個以上の受信側デバイスと、前記送信側デバイスと前記受信側デバイス間において、途中で分岐する分布定数線路とを用いて、一対多方向に信号を伝送する伝送装置であって、
   前記分布定数線路の分岐点に挿入されたバッファを備え、
   前記バッファにより、前記送信側デバイスと該バッファの間の分布定数線路及び該バッファの後の分布定数線路は電気的に分離され、前記バッファの後の２つ以上の該分布定数線路が等伝播遅延となるように配線され、
   前記送信側デバイスから前記信号と該信号と位相関係のある他の信号とが同タイミングで送出された場合、前記信号と前記他の信号の前記受信側デバイスまでの遅延時間が等しくなるように、回路基板上の配線長及び線路定数を調整して、前記受信側デバイスに同時刻で到達するようにしたことを特徴とする伝送装置。
4. 送信側デバイスと、少なくとも２個以上の受信側デバイスと、前記送信側デバイスと前記受信側デバイス間において、途中で分岐する分布定数線路とを用いて、一対多方向に信号を伝送する伝送装置であって、
   前記分布定数線路の分岐点に挿入されたバッファを備え、
   前記バッファにより、前記送信側デバイスと該バッファの間の分布定数線路及び該バッファの後の分布定数線路は電気的に分離され、前記バッファの後の２つ以上の該分布定数線路が等伝播遅延となるように配線され、
   前記送信側デバイスは、前記バッファ自体の遅延時間と等しい時間分早めに前記信号を送出するように、予め時間調整するようにしたことを特徴とする伝送装置。
5. 送信側デバイスと、少なくとも２個以上の受信側デバイスと、前記送信側デバイスと前記受信側デバイス間において、途中で分岐する分布定数線路とを用いて、一対多方向に信号を伝送する伝送装置であって、
   前記分布定数線路の分岐点に挿入されたバッファを備え、
   前記バッファにより、前記送信側デバイスと該バッファの間の分布定数線路及び該バッファの後の分布定数線路は電気的に分離され、前記バッファの後の２つ以上の該分布定数線路が等伝播遅延となるように配線され、
   前記送信側デバイスは、該送信デバイスから送信された前記信号が、前記バッファを介して極性反転して前記受信側デバイスにおいて受信される場合、挿入された前記バッファ自体の遅延時間と、位相１８０度に相当する時間との合計時間に等しい時間分早めに前記信号を送出するように、予め時間調整するようにしたことを特徴とする伝送装置。
6. 送信側デバイスと、少なくとも２個以上の受信側デバイスと、前記送信側デバイスと前記受信側デバイス間において、途中で分岐する分布定数線路とを用いて、一対多方向に信号を伝送する伝送装置であって、
   前記分布定数線路の分岐点に挿入されたバッファを備え、
   前記バッファにより、前記送信側デバイスと該バッファの間の分布定数線路及び該バッファの後の分布定数線路は電気的に分離され、前記バッファの後の２つ以上の該分布定数線路が等伝播遅延となるように配線され、
   前記送信側デバイスは、正極性の出力ドライバ又は反転極性の出力ドライバのどちらかを選択する選択手段を備え、
   前記選択手段は、伝送路の配線情報、挿入される前記バッファの極性情報、及び前記受信側デバイスの入力端子の極性情報にもとづき、前記出力ドライバの選択を行うことを特徴とする伝送装置。
7. 送信側デバイスと、少なくとも２個以上の受信側デバイスと、前記送信側デバイスと前記受信側デバイス間において、途中で分岐する分布定数線路とを用いて、一対多方向に信号を伝送する伝送装置であって、
   前記分布定数線路の分岐点に挿入されたバッファを備え、
   前記バッファにより、前記送信側デバイスと該バッファの間の分布定数線路及び該バッファの後の分布定数線路は電気的に分離され、前記バッファの後の２つ以上の該分布定数線路が等伝播遅延となるように配線され、
   前記バッファは、該バッファの出力端から前記受信側デバイスまでの前記分布定数線路の特性インピーダンスと整合するための送端終端用のシリーズ抵抗を備え、
   前記シリーズ抵抗は、受端からの反射を抑制すること特徴とする伝送装置。
8. さらに、前記バッファは、前記受信側デバイスの数と同数の出力端子を備え、
   前記シリーズ抵抗は、実際に信号を駆動するバッファ素子の出力端子と１つの前記出力端子の間に挿入され、前記出力端子と前記受信側デバイスの配線は、一対一で接続されることを特徴とする請求項７に記載の伝送装置。
9. 前記バッファは、該バッファ入力端子部のラインと電源間並びに該ラインとＧＮＤ間にパラレルに挿入するショットキーバリアダイオードを備え、
   前記送端側デバイスから前記バッファ入力端子部間までの反射信号を抑制するようにしたことを特徴とした請求項７又は請求項８に記載の伝送装置。
10. 複数のＩＣチップが搭載されたフリップチップにおいて、
    配線されたインターポーザ上に、請求項１から請求項９のいずれか１項に記載の伝送装置を備えたことを特徴とするフリップチップ。
11. 請求項１から請求項９のいずれか１項に記載の伝送装置を備えたことを特徴とするモジュール。

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