JP2003240826A - 非標準メモリ素子を実際の動作環境で検査するためのインタフェース基板、検査システム及び検査方法 - Google Patents
非標準メモリ素子を実際の動作環境で検査するためのインタフェース基板、検査システム及び検査方法Info
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 標準検査基板に非標準メモリ素子を装着して
実際の動作環境で実装検査できるようにするインタフェ
ース基板、検査システム及び検査方法を提供する。 【解決手段】 実際の動作環境で非標準メモリ素子を検
査する検査システム及び方法は、検査基板１７０上にお
いて非標準ピン構成を標準ピン構成に対応させたインタ
フェース基板１００を使用することによって、非標準メ
モリ素子に適用することができる。インタフェース基板
１００は、非標準メモリ素子５０に実装するための第１
面、ピン整合回路、ならびにピン整合回路を標準ピン構
成に結合するように構成された第２面を有する。インタ
フェース基板１００は、検査基板１７０に直接実装され
ることができ、第２ソケット１２０、ソケット１４０、
連結基板１３０及び支持材１５０の様々な配列によって
検査基板１７０に結合される。
実際の動作環境で実装検査できるようにするインタフェ
ース基板、検査システム及び検査方法を提供する。 【解決手段】 実際の動作環境で非標準メモリ素子を検
査する検査システム及び方法は、検査基板１７０上にお
いて非標準ピン構成を標準ピン構成に対応させたインタ
フェース基板１００を使用することによって、非標準メ
モリ素子に適用することができる。インタフェース基板
１００は、非標準メモリ素子５０に実装するための第１
面、ピン整合回路、ならびにピン整合回路を標準ピン構
成に結合するように構成された第２面を有する。インタ
フェース基板１００は、検査基板１７０に直接実装され
ることができ、第２ソケット１２０、ソケット１４０、
連結基板１３０及び支持材１５０の様々な配列によって
検査基板１７０に結合される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の検査
技術に関するものであり、より詳しくは、非標準メモリ
素子を実際の動作環境で検査するためのインタフェース
基板、検査システム及び検査方法に関するものである。
技術に関するものであり、より詳しくは、非標準メモリ
素子を実際の動作環境で検査するためのインタフェース
基板、検査システム及び検査方法に関するものである。
【０００２】
【従来の技術】図１は、半導体集積回路素子とこれが実
装された印刷回路基板との製造及び検査のための従来工
程を説明するための図である。まず、複数の半導体素子
が半導体ウェーハ１０に形成される。この半導体素子は
ウェーハレベルで検査され、不良素子は分類工程で除去
するために選択的にマークされる。その後、良質な素子
はウェーハから分離される。
装された印刷回路基板との製造及び検査のための従来工
程を説明するための図である。まず、複数の半導体素子
が半導体ウェーハ１０に形成される。この半導体素子は
ウェーハレベルで検査され、不良素子は分類工程で除去
するために選択的にマークされる。その後、良質な素子
はウェーハから分離される。
【０００３】ウェーハレベル検査に合格した各半導体素
子は、パッケージ内に組み立てられる。パッケージ素子
２０は、高電圧及び高温の条件下で初期不良素子を排除
するバーンイン（burn-in）検査によりパッケージレベ
ルで検査され、素子の電気的特性を決定する機能検査が
行われる。このパッケージレベル検査に合格した良質の
素子は、印刷回路基板型の製品（例えば、図１のメモリ
モジュール３０）に組み立てられる。印刷回路基板型の
製品にも組立後、検査工程が行われる。
子は、パッケージ内に組み立てられる。パッケージ素子
２０は、高電圧及び高温の条件下で初期不良素子を排除
するバーンイン（burn-in）検査によりパッケージレベ
ルで検査され、素子の電気的特性を決定する機能検査が
行われる。このパッケージレベル検査に合格した良質の
素子は、印刷回路基板型の製品（例えば、図１のメモリ
モジュール３０）に組み立てられる。印刷回路基板型の
製品にも組立後、検査工程が行われる。
【０００４】上述した従来の検査工程には、検査条件が
半導体素子の実際に動作する環境と常に一致しないとい
う問題がある。従って、バーンイン検査と機能検査に合
格した半導体素子であっても、素子が基板型製品内に組
み立てられるまで検出できなかった不良が存在する恐れ
がある。基板製品のリペアや再検査に必要な費用のため
生産コストが増加し、リペアができない場合は、基板製
品を廃棄しなければならない。
半導体素子の実際に動作する環境と常に一致しないとい
う問題がある。従って、バーンイン検査と機能検査に合
格した半導体素子であっても、素子が基板型製品内に組
み立てられるまで検出できなかった不良が存在する恐れ
がある。基板製品のリペアや再検査に必要な費用のため
生産コストが増加し、リペアができない場合は、基板製
品を廃棄しなければならない。
【０００５】例えば複数の半導体メモリ素子は、ＳＩＭ
Ｍ（Single Inline Memory Module）またはＤＩＭＭ（D
ual Inline Memory Module）のような基板型のメモリモ
ジュールに組み立てられる。このようなメモリモジュー
ルは、コンピュータシステムのマザーボードのようなシ
ステムレベルの基板に設置される。メモリモジュールが
適切に作動しないメモリ素子をただ１つのみ有していて
も、メモリモジュールの設置後は、メモリモジュールに
はんだされた不良メモリ素子を除去し正常なメモリ素子
に切り替えるのに多くの費用がかかるため、全体のメモ
リモジュールを廃棄しなければならない。
Ｍ（Single Inline Memory Module）またはＤＩＭＭ（D
ual Inline Memory Module）のような基板型のメモリモ
ジュールに組み立てられる。このようなメモリモジュー
ルは、コンピュータシステムのマザーボードのようなシ
ステムレベルの基板に設置される。メモリモジュールが
適切に作動しないメモリ素子をただ１つのみ有していて
も、メモリモジュールの設置後は、メモリモジュールに
はんだされた不良メモリ素子を除去し正常なメモリ素子
に切り替えるのに多くの費用がかかるため、全体のメモ
リモジュールを廃棄しなければならない。
【０００６】従来の検査工程の他の問題は、従来の検査
装備が非常に複雑で多くの空間を占め、値段が高いとい
うことである。一般に、半導体メモリ素子の製造業者
は、ヒューレットパッカード社（「ヒューレットパッカ
ード」は登録商標）のＨＰ８３０００検査装置やアドヴ
ァン社（「アドヴァン」は登録商標）の検査設備を使用
して、パッケージされたメモリ素子を検査する。これら
の検査装置は、メモリ素子がシステムレベルの基板に実
装された時、ＣＰＵやチップセットから受信するメモリ
バス信号（例えば、ＲＡＳ、ＣＡＳ、データ信号及びア
ドレス信号）を含む検査信号パターンを生成する。この
ような検査信号は、試験用メモリ素子（ＤＵＴ）の端子
リードに供給され、検査装置はメモリ素子から受信した
信号を分析し、メモリ素子の電気的特性が正しいかを判
断する。このような検査装置は、互換性が高くて多様な
特性を検査することができるが、実際メモリ素子が動作
する実装環境と同一環境を提供することはできない。こ
のような互換性を提供するために、検査装置はより複雑
になって、動作及びプログラミングすることがより難し
くなり且つ高費用になる。
装備が非常に複雑で多くの空間を占め、値段が高いとい
うことである。一般に、半導体メモリ素子の製造業者
は、ヒューレットパッカード社（「ヒューレットパッカ
ード」は登録商標）のＨＰ８３０００検査装置やアドヴ
ァン社（「アドヴァン」は登録商標）の検査設備を使用
して、パッケージされたメモリ素子を検査する。これら
の検査装置は、メモリ素子がシステムレベルの基板に実
装された時、ＣＰＵやチップセットから受信するメモリ
バス信号（例えば、ＲＡＳ、ＣＡＳ、データ信号及びア
ドレス信号）を含む検査信号パターンを生成する。この
ような検査信号は、試験用メモリ素子（ＤＵＴ）の端子
リードに供給され、検査装置はメモリ素子から受信した
信号を分析し、メモリ素子の電気的特性が正しいかを判
断する。このような検査装置は、互換性が高くて多様な
特性を検査することができるが、実際メモリ素子が動作
する実装環境と同一環境を提供することはできない。こ
のような互換性を提供するために、検査装置はより複雑
になって、動作及びプログラミングすることがより難し
くなり且つ高費用になる。
【０００７】より実際の動作環境に近い検査環境を提供
するために、実際の動作環境と対等な検査環境を提供す
るシステムレベルの検査基板上でメモリモジュールのよ
うな基板製品を検査することができる。例えば基板型素
子は、検査基板として使用されるコンピュータシステム
のマザーボードに実装することができ、基板型素子を実
際の動作環境で検査することができる。一般に、基板製
品はＪＥＤＥＣ（Joint Electron Device Engineering
Council）のような国際標準に従い、コンピュータシス
テムのマザーボードのようなシステムレベルの検査基板
は、基板製品を実装するソケットを有する。
するために、実際の動作環境と対等な検査環境を提供す
るシステムレベルの検査基板上でメモリモジュールのよ
うな基板製品を検査することができる。例えば基板型素
子は、検査基板として使用されるコンピュータシステム
のマザーボードに実装することができ、基板型素子を実
際の動作環境で検査することができる。一般に、基板製
品はＪＥＤＥＣ（Joint Electron Device Engineering
Council）のような国際標準に従い、コンピュータシス
テムのマザーボードのようなシステムレベルの検査基板
は、基板製品を実装するソケットを有する。
【０００８】実際検査に使用される検査基板は、ＪＥＤ
ＥＣ標準メモリモジュールには適切であるが、非標準メ
モリモジュール、すなわち注文型メモリモジュールには
適切でない。例えば、高性能サーバー用の注文型モジュ
ールである２００ピンＤＩＭＭがデスクトップコンピュ
ータに使用されているＪＥＤＥＣ標準１６８ピンＤＩＭ
Ｍ用の検査基板に実装されると、検査基板により提供さ
れた動作環境が２００ピンＤＩＭＭのための実際の動作
環境と異なるため、メモリ素子は正しく動作しない。
ＥＣ標準メモリモジュールには適切であるが、非標準メ
モリモジュール、すなわち注文型メモリモジュールには
適切でない。例えば、高性能サーバー用の注文型モジュ
ールである２００ピンＤＩＭＭがデスクトップコンピュ
ータに使用されているＪＥＤＥＣ標準１６８ピンＤＩＭ
Ｍ用の検査基板に実装されると、検査基板により提供さ
れた動作環境が２００ピンＤＩＭＭのための実際の動作
環境と異なるため、メモリ素子は正しく動作しない。
【０００９】
【発明が解決しようとする課題】本発明の目的は、標準
検査基板に非標準メモリ素子を装着して実際の動作環境
で実装検査できるインタフェース基板、検査システム及
び検査方法を提供することにある。
検査基板に非標準メモリ素子を装着して実際の動作環境
で実装検査できるインタフェース基板、検査システム及
び検査方法を提供することにある。
【００１０】本発明の他の目的は、非標準メモリ素子の
信頼性を高めることができる非標準メモリ素子を実際の
動作環境で検査するためのインタフェース基板、検査シ
ステム及び検査方法を提供することにある。 本発明の
さらに他の目的は、非標準メモリ素子の実装検査を標準
メモリ素子の検査基板を使用して実施することにより、
検査工程の効率を高めることができる、非標準メモリ素
子を実際の動作環境で検査するためのインタフェース基
板、検査システム及び検査方法を提供することにある。
信頼性を高めることができる非標準メモリ素子を実際の
動作環境で検査するためのインタフェース基板、検査シ
ステム及び検査方法を提供することにある。 本発明の
さらに他の目的は、非標準メモリ素子の実装検査を標準
メモリ素子の検査基板を使用して実施することにより、
検査工程の効率を高めることができる、非標準メモリ素
子を実際の動作環境で検査するためのインタフェース基
板、検査システム及び検査方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明の一側面は、実際
の動作環境で非標準メモリ素子を検査するための検査シ
ステムに関する。この検査システムは、第１面、第２面
及びピン整合回路を有するインタフェース基板を備え
る。第１面上に形成されたソケットは、非標準メモリ素
子をピン整合回路と結合させることができ、第２面は、
ピン整合回路が標準ピン構成と結合するように構成され
る。インタフェース基板の第２面は、検査基板に直接実
装されることができる。また、インタフェース基板の第
２面上に形成されたソケットは、ピン整合回路を検査基
板と結合させるのに使用される。
の動作環境で非標準メモリ素子を検査するための検査シ
ステムに関する。この検査システムは、第１面、第２面
及びピン整合回路を有するインタフェース基板を備え
る。第１面上に形成されたソケットは、非標準メモリ素
子をピン整合回路と結合させることができ、第２面は、
ピン整合回路が標準ピン構成と結合するように構成され
る。インタフェース基板の第２面は、検査基板に直接実
装されることができる。また、インタフェース基板の第
２面上に形成されたソケットは、ピン整合回路を検査基
板と結合させるのに使用される。
【００１２】ピン整合回路は、標準ピン構成の信号を非
標準ピン構成の信号にそれぞれ一対一に対応させる第１
マッチング部を有する。ピン整合回路は、標準ピン構成
の信号を非標準ピン構成の信号に選択的に割り当てる第
２マッチング部を有する。本発明の他側面は、実際の動
作環境において、非標準ピン構成を有する非標準メモリ
素子を検査する検査方法に関する。この検査方法は、非
標準メモリ素子の非標準ピン構成を検査基板の標準ピン
構成に適合するようにインタフェース基板を非標準メモ
リ素子と結合させる工程と、検査基板を作動させる工程
とを含む。
標準ピン構成の信号にそれぞれ一対一に対応させる第１
マッチング部を有する。ピン整合回路は、標準ピン構成
の信号を非標準ピン構成の信号に選択的に割り当てる第
２マッチング部を有する。本発明の他側面は、実際の動
作環境において、非標準ピン構成を有する非標準メモリ
素子を検査する検査方法に関する。この検査方法は、非
標準メモリ素子の非標準ピン構成を検査基板の標準ピン
構成に適合するようにインタフェース基板を非標準メモ
リ素子と結合させる工程と、検査基板を作動させる工程
とを含む。
【００１３】本発明の他側面は、非標準メモリ素子の実
際の動作環境における検査のためのインタフェース基板
に関する。インタフェース基板は、第１面、第２面及び
回路配線層を含む回路基板を有する。また、インタフェ
ース基板は、回路基板の第１面に形成されて非標準メモ
リ素子を装着し、装着された非標準メモリ素子と回路配
線層とを電気的に連結する第１ソケットを有する。ま
た、インタフェース基板は、回路基板の第２面に形成さ
れ、回路配線層と標準検査基板とを電気的に連結する第
２ソケットを有する。特に、インタフェース基板は、回
路配線層に形成され、標準検査基板の標準ピン構成を非
標準メモリ素子の非標準ピン構成と整合させるピン整合
回路を有する。
際の動作環境における検査のためのインタフェース基板
に関する。インタフェース基板は、第１面、第２面及び
回路配線層を含む回路基板を有する。また、インタフェ
ース基板は、回路基板の第１面に形成されて非標準メモ
リ素子を装着し、装着された非標準メモリ素子と回路配
線層とを電気的に連結する第１ソケットを有する。ま
た、インタフェース基板は、回路基板の第２面に形成さ
れ、回路配線層と標準検査基板とを電気的に連結する第
２ソケットを有する。特に、インタフェース基板は、回
路配線層に形成され、標準検査基板の標準ピン構成を非
標準メモリ素子の非標準ピン構成と整合させるピン整合
回路を有する。
【００１４】ピン整合回路は、第１マッチング部及び第
２マッチング部を有する。第１マッチング部は、標準ピ
ン構成の制御信号及びアドレス信号の標準入力を非標準
ピン構成の制御信号及びアドレス信号の非標準出力にそ
れぞれ一対一に割り当てて対応させる。第２マッチング
部は、標準ピン構成のデータ入出力信号の標準入力を非
標準ピン構成のデータ入出力信号の非標準出力にそれぞ
れ選択的に割り当てて連続的にインターリービングリン
クする。
２マッチング部を有する。第１マッチング部は、標準ピ
ン構成の制御信号及びアドレス信号の標準入力を非標準
ピン構成の制御信号及びアドレス信号の非標準出力にそ
れぞれ一対一に割り当てて対応させる。第２マッチング
部は、標準ピン構成のデータ入出力信号の標準入力を非
標準ピン構成のデータ入出力信号の非標準出力にそれぞ
れ選択的に割り当てて連続的にインターリービングリン
クする。
【００１５】インタフェース基板は、標準ピン構成の一
つのクロック信号ピンに対して非標準ピン構成の２つの
クロック信号ピンを選択的にまたは同時に動作させ、回
路配線層に形成されたクロック反転回路を有する。本発
明の他側面は、非標準メモリ素子用の実際の動作環境に
おける検査システムに関する。この検査システムは、非
標準メモリ素子に実際の検査環境を提供するために複数
の部品を含む標準検査基板を有する。検査システムは、
回路基板と、第１及び第２ソケットと、ピン整合回路と
を含むインタフェース基板を有する。
つのクロック信号ピンに対して非標準ピン構成の２つの
クロック信号ピンを選択的にまたは同時に動作させ、回
路配線層に形成されたクロック反転回路を有する。本発
明の他側面は、非標準メモリ素子用の実際の動作環境に
おける検査システムに関する。この検査システムは、非
標準メモリ素子に実際の検査環境を提供するために複数
の部品を含む標準検査基板を有する。検査システムは、
回路基板と、第１及び第２ソケットと、ピン整合回路と
を含むインタフェース基板を有する。
【００１６】回路基板は、第１面、第２面及び回路配線
層を有する。第１ソケットは、回路基板の第１面に形成
されて非標準メモリ素子を装着し、メモリ素子と回路配
線層とを電気的に連結する。第２ソケットは、回路基板
の第２面上に形成され、回路配線層と標準検査基板とを
電気的に連結する。ピン整合回路は、回路配線層に形成
され、標準検査基板の標準ピン構成を非標準メモリ素子
の非標準ピン構成と整合させる。
層を有する。第１ソケットは、回路基板の第１面に形成
されて非標準メモリ素子を装着し、メモリ素子と回路配
線層とを電気的に連結する。第２ソケットは、回路基板
の第２面上に形成され、回路配線層と標準検査基板とを
電気的に連結する。ピン整合回路は、回路配線層に形成
され、標準検査基板の標準ピン構成を非標準メモリ素子
の非標準ピン構成と整合させる。
【００１７】検査システムにおいて、インタフェース基
板は、回路配線層に形成されたクロック反転回路を有
し、標準ピン構成の１つのクロック信号ピンに対して非
標準ピン構成の２つのクロック信号ピンを選択的にまた
は同時に動作させる。インタフェース基板は、標準検査
基板の任意の表面に実装されることができるが、この表
面は、複数の部品が形成された表面またはその反対側の
表面である。
板は、回路配線層に形成されたクロック反転回路を有
し、標準ピン構成の１つのクロック信号ピンに対して非
標準ピン構成の２つのクロック信号ピンを選択的にまた
は同時に動作させる。インタフェース基板は、標準検査
基板の任意の表面に実装されることができるが、この表
面は、複数の部品が形成された表面またはその反対側の
表面である。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施例について説明する。図２は、本発明の一実施例によ
る検査システムを概略的に示した模式図である。図２の
検査システムは、被検査非標準メモリ素子５０、インタ
フェース基板１００及び検査基板１７０を有する。好ま
しい実施例において、非標準メモリ素子５０はメモリモ
ジュールのような基板製品であり、検査基板１７０はコ
ンピュータシステムのマザーボードに対応する。また、
非標準メモリ素子５０は非標準または注文型素子である
のに対して、検査基板１７０は標準メモリ素子を収容す
るように設計されている。例えば非標準メモリ素子５０
は、２００ピンＤＩＭＭであり、検査基板１７０は１６
８ピンＤＩＭＭが実装されるのに適したマザーボードで
ある。インタフェース基板１００は検査基板の一種であ
って、非標準メモリ素子５０を容易に実装及び分離する
ように設計されている。
施例について説明する。図２は、本発明の一実施例によ
る検査システムを概略的に示した模式図である。図２の
検査システムは、被検査非標準メモリ素子５０、インタ
フェース基板１００及び検査基板１７０を有する。好ま
しい実施例において、非標準メモリ素子５０はメモリモ
ジュールのような基板製品であり、検査基板１７０はコ
ンピュータシステムのマザーボードに対応する。また、
非標準メモリ素子５０は非標準または注文型素子である
のに対して、検査基板１７０は標準メモリ素子を収容す
るように設計されている。例えば非標準メモリ素子５０
は、２００ピンＤＩＭＭであり、検査基板１７０は１６
８ピンＤＩＭＭが実装されるのに適したマザーボードで
ある。インタフェース基板１００は検査基板の一種であ
って、非標準メモリ素子５０を容易に実装及び分離する
ように設計されている。
【００１９】インタフェース基板１００は、支持材１５
０により検査基板に固定されている。またインタフェー
ス基板１００は、第２ソケット１２０、ソケット１４０
及び連結基板１３０を介して検査基板１７０に電気的に
連結されている。検査基板１７０に実装された他の部品
は、図面を簡略化するために図２に図示しない。
０により検査基板に固定されている。またインタフェー
ス基板１００は、第２ソケット１２０、ソケット１４０
及び連結基板１３０を介して検査基板１７０に電気的に
連結されている。検査基板１７０に実装された他の部品
は、図面を簡略化するために図２に図示しない。
【００２０】図２の検査システムは、インタフェース基
板１００に非標準メモリ素子５０を実装し、検査基板１
７０にインタフェース基板１００を電気的に連結し、検
査基板１７０を動作することにより、実際の動作環境で
非標準メモリ素子５０の検査を行うことができる。図２
は、コンピュータのマザーボードのメモリ素子用の実際
検査条件を作るために設計されたシステムを示している
が、ただの一例に過ぎない。半導体素子の他のタイプを
サーバ、通信設備、交換機のマザーボードのような他の
検査基板に実装して検査することができる。
板１００に非標準メモリ素子５０を実装し、検査基板１
７０にインタフェース基板１００を電気的に連結し、検
査基板１７０を動作することにより、実際の動作環境で
非標準メモリ素子５０の検査を行うことができる。図２
は、コンピュータのマザーボードのメモリ素子用の実際
検査条件を作るために設計されたシステムを示している
が、ただの一例に過ぎない。半導体素子の他のタイプを
サーバ、通信設備、交換機のマザーボードのような他の
検査基板に実装して検査することができる。
【００２１】図２及び図３に示したように、インタフェ
ース基板１００は、回路配線層が形成された回路基板を
備える。第１、第２ソケット１１０、１２０は、それぞ
れインタフェース基板１００の第１、第２面１０２、１
０４に形成されている。第２面１０４は、検査基板１７
０に対向している。インタフェース基板１００は、例え
ば電源層、接地層、少なくとも一つの信号層、ならびに
前記層の間に挿入されたガラス繊維層のような絶縁層を
有する多層回路基板であることが好ましい。
ース基板１００は、回路配線層が形成された回路基板を
備える。第１、第２ソケット１１０、１２０は、それぞ
れインタフェース基板１００の第１、第２面１０２、１
０４に形成されている。第２面１０４は、検査基板１７
０に対向している。インタフェース基板１００は、例え
ば電源層、接地層、少なくとも一つの信号層、ならびに
前記層の間に挿入されたガラス繊維層のような絶縁層を
有する多層回路基板であることが好ましい。
【００２２】第１ソケット１１０には非標準メモリ素子
５０が装着され、第２ソケット１２０には連結基板１３
０が実装されている。第１ソケット１１０は、非標準メ
モリ素子５０を容易に実装及び分離するのに適した構造
を有し、非標準素子５０とインタフェース基板１００の
回路配線層とを電気的に連結する。同様に第２ソケット
１２０は、連結基板１３０を容易に実装及び分離するの
に適した構造を有し、インタフェース基板１００と検査
基板１７０とを電気的に連結する。
５０が装着され、第２ソケット１２０には連結基板１３
０が実装されている。第１ソケット１１０は、非標準メ
モリ素子５０を容易に実装及び分離するのに適した構造
を有し、非標準素子５０とインタフェース基板１００の
回路配線層とを電気的に連結する。同様に第２ソケット
１２０は、連結基板１３０を容易に実装及び分離するの
に適した構造を有し、インタフェース基板１００と検査
基板１７０とを電気的に連結する。
【００２３】第１、第２ソケット１１０、１２０は、フ
レキシブル接続型ピン（図示せず）を有し、ＤＩＰ（du
al inline package）と同様なフットプリントを有す
る。第１ソケット１１０は、接続型ピンが形成され非標
準メモリ素子５０が挿入される溝１１２を有する。２つ
のハンドル１１４は、溝１１２の両端部に形成され、旋
回軸により連結されている。非標準メモリ素子５０が溝
１１２に挿入されると、ハンドル１１４は旋回軸の上方
に回転され、接続型ピンは非標準メモリ素子５０との接
続を維持するために曲がる。その後、ハンドル１１４を
押し下げると、溝１１２内の非標準メモリ素子５０を溝
１１２から容易に分離することができる。このような第
１ソケット１１０の構造は、非標準メモリ素子５０の分
離を容易にするだけでなく、第１ソケット１１０の平均
寿命延長を図ることができる。
レキシブル接続型ピン（図示せず）を有し、ＤＩＰ（du
al inline package）と同様なフットプリントを有す
る。第１ソケット１１０は、接続型ピンが形成され非標
準メモリ素子５０が挿入される溝１１２を有する。２つ
のハンドル１１４は、溝１１２の両端部に形成され、旋
回軸により連結されている。非標準メモリ素子５０が溝
１１２に挿入されると、ハンドル１１４は旋回軸の上方
に回転され、接続型ピンは非標準メモリ素子５０との接
続を維持するために曲がる。その後、ハンドル１１４を
押し下げると、溝１１２内の非標準メモリ素子５０を溝
１１２から容易に分離することができる。このような第
１ソケット１１０の構造は、非標準メモリ素子５０の分
離を容易にするだけでなく、第１ソケット１１０の平均
寿命延長を図ることができる。
【００２４】第１ソケット１１０は、２００ピンＤＩＭ
Ｍのような非標準メモリモジュールに適したピン構成を
有するのに対して、第２ソケット１２０は、１６８ピン
ＤＩＭＭのような標準メモリモジュールに適したピン構
成を有する。１６８ピンＤＩＭＭは、現在殆どのデスク
トップコンピュータに利用されている。１６８ピンＤＩ
ＭＭは、ＦＰＭ、ＥＤＯ及びＳＤＲＡＭ（同期型ＤＲＡ
Ｍ）の少なくとも３つのメモリタイプで具現される。こ
れらの構成は、６４-ビット、７２-ビット、８０-ビッ
トの広いデータ経路を有し、ＥＣＣ（Error Check Cod
e）または非-ＥＣＣから構成され、メモリの大きさは１
６、３２、６４、１２８、２５６、５１２及び１０２４
ＭＢの形式がある。
Ｍのような非標準メモリモジュールに適したピン構成を
有するのに対して、第２ソケット１２０は、１６８ピン
ＤＩＭＭのような標準メモリモジュールに適したピン構
成を有する。１６８ピンＤＩＭＭは、現在殆どのデスク
トップコンピュータに利用されている。１６８ピンＤＩ
ＭＭは、ＦＰＭ、ＥＤＯ及びＳＤＲＡＭ（同期型ＤＲＡ
Ｍ）の少なくとも３つのメモリタイプで具現される。こ
れらの構成は、６４-ビット、７２-ビット、８０-ビッ
トの広いデータ経路を有し、ＥＣＣ（Error Check Cod
e）または非-ＥＣＣから構成され、メモリの大きさは１
６、３２、６４、１２８、２５６、５１２及び１０２４
ＭＢの形式がある。
【００２５】実際の動作環境で非標準メモリ素子５０を
検査するために、非標準メモリ素子５０のピン構成を標
準ソケット、すなわち第２ソケット１２０のピン構成と
整合させる必要がある。以下に、インタフェース基板１
００のためのピン整合回路について説明する。インタフ
ェース基板１００は、インピーダンス、信号無欠性（si
gnal integrity）測定により検証された部品を使用する
ことによって、半導体素子のために正確な検査環境を作
り出し、信号歪みや雑音の影響を除去することが好まし
い。また、インタフェース基板１００は、非標準メモリ
素子５０が検査基板１７０に直接実装された場合と、非
標準メモリ素子５０が第１、第２ソケット１１０、１２
０及び連結基板１３０を介して検査基板１７０に連結さ
れた場合との、環境の差異を補償するように設計される
ことが好ましい。このような環境補償は、クロック信号
のタイミング調節、制御信号のタイミング余裕調節、信
号のＡＣパラメータ調節、電源信号の調節などを含む。
検査するために、非標準メモリ素子５０のピン構成を標
準ソケット、すなわち第２ソケット１２０のピン構成と
整合させる必要がある。以下に、インタフェース基板１
００のためのピン整合回路について説明する。インタフ
ェース基板１００は、インピーダンス、信号無欠性（si
gnal integrity）測定により検証された部品を使用する
ことによって、半導体素子のために正確な検査環境を作
り出し、信号歪みや雑音の影響を除去することが好まし
い。また、インタフェース基板１００は、非標準メモリ
素子５０が検査基板１７０に直接実装された場合と、非
標準メモリ素子５０が第１、第２ソケット１１０、１２
０及び連結基板１３０を介して検査基板１７０に連結さ
れた場合との、環境の差異を補償するように設計される
ことが好ましい。このような環境補償は、クロック信号
のタイミング調節、制御信号のタイミング余裕調節、信
号のＡＣパラメータ調節、電源信号の調節などを含む。
【００２６】本発明の一実施例によるピン整合回路を図
４に示す。上述したインタフェース基板の回路配線層に
形成されたピン整合回路２００は、非標準ピン構成（例
えば、２００ピン構成）を標準ピン構成（例えば、１６
８ピン構成）に適合させる。ピン整合回路２００は、制
御信号及びアドレス信号のための第１マッチング部２０
２、データ入出力信号（ＤＱ）のための第２マッチング
部２０４、ならびに電源信号（Ｖｃｃ／ＧＮＤ）のため
の第３マッチング部２０６を有する。好ましい実施例に
おいて、第１マッチング部２０２は、標準ピン構成２１
０の制御信号及びアドレス信号を非標準ピン構成２２０
の制御信号及びアドレス信号にそれぞれ割り当てて一対
一に対応させる。第２マッチング部２０４は、標準ピン
構成２１０のデータ入出力信号を非標準ピン構成２２０
のデータ入出力信号にそれぞれ選択的に割り当てて連続
的にインターリービングリンクする。
４に示す。上述したインタフェース基板の回路配線層に
形成されたピン整合回路２００は、非標準ピン構成（例
えば、２００ピン構成）を標準ピン構成（例えば、１６
８ピン構成）に適合させる。ピン整合回路２００は、制
御信号及びアドレス信号のための第１マッチング部２０
２、データ入出力信号（ＤＱ）のための第２マッチング
部２０４、ならびに電源信号（Ｖｃｃ／ＧＮＤ）のため
の第３マッチング部２０６を有する。好ましい実施例に
おいて、第１マッチング部２０２は、標準ピン構成２１
０の制御信号及びアドレス信号を非標準ピン構成２２０
の制御信号及びアドレス信号にそれぞれ割り当てて一対
一に対応させる。第２マッチング部２０４は、標準ピン
構成２１０のデータ入出力信号を非標準ピン構成２２０
のデータ入出力信号にそれぞれ選択的に割り当てて連続
的にインターリービングリンクする。
【００２７】２００ピン出力を１６８ピン入力に整合さ
せるための実施例において、制御／アドレス信号は、Ｗ
Ｅ（Write Enable）、ＤＱＭ（Data Input/Output Mas
k）、ＣＳ（Chip Select）、ＣＬＫ（System Clock）、
ＣＫＥ（Clock Enable）、ＲＡＳ（Row Address Strob
e）、ＣＡＳ（Column Address Strobe）、ＳＤＡ（Seri
al Data I/O）、ＳＣＬ（Serial Clock）、ＳＡ（Addre
ss in EEPROM）、ＷＰ（Write Protection）、Ａ０〜Ａ
１２（address）、及びＢＡ０〜ＢＡ１（BankSelect Ad
dress）を含む。例えば、ＷＥと命名されるＮｏ．２７
入力ピンは、ＷＥと命名されるＮｏ．１４８出力ピンに
対応し、ＣＬＫ０と命名されるＮｏ．４２入力ピンは、
ＣＬＫ０と命名されるＮｏ．１５１出力ピンに対応す
る。一方、ＤＱ０〜ＤＱ６３と命名されるＤＱ信号入力
ピン及びＣＢ０〜ＣＢ７（check bit）は、連続的にイ
ンターリービング順にＤＱ０〜ＤＱ７１と命名されるＤ
Ｑ信号出力ピンとリンクされる。例えば、ＤＱ０〜３、
ＤＱ４〜７及びＤＱ８〜１１入力ピンは、ＤＱ６４〜６
７、ＤＱ６０〜６３及びＤＱ４８〜５１出力ピンにそれ
ぞれ対応する。
せるための実施例において、制御／アドレス信号は、Ｗ
Ｅ（Write Enable）、ＤＱＭ（Data Input/Output Mas
k）、ＣＳ（Chip Select）、ＣＬＫ（System Clock）、
ＣＫＥ（Clock Enable）、ＲＡＳ（Row Address Strob
e）、ＣＡＳ（Column Address Strobe）、ＳＤＡ（Seri
al Data I/O）、ＳＣＬ（Serial Clock）、ＳＡ（Addre
ss in EEPROM）、ＷＰ（Write Protection）、Ａ０〜Ａ
１２（address）、及びＢＡ０〜ＢＡ１（BankSelect Ad
dress）を含む。例えば、ＷＥと命名されるＮｏ．２７
入力ピンは、ＷＥと命名されるＮｏ．１４８出力ピンに
対応し、ＣＬＫ０と命名されるＮｏ．４２入力ピンは、
ＣＬＫ０と命名されるＮｏ．１５１出力ピンに対応す
る。一方、ＤＱ０〜ＤＱ６３と命名されるＤＱ信号入力
ピン及びＣＢ０〜ＣＢ７（check bit）は、連続的にイ
ンターリービング順にＤＱ０〜ＤＱ７１と命名されるＤ
Ｑ信号出力ピンとリンクされる。例えば、ＤＱ０〜３、
ＤＱ４〜７及びＤＱ８〜１１入力ピンは、ＤＱ６４〜６
７、ＤＱ６０〜６３及びＤＱ４８〜５１出力ピンにそれ
ぞれ対応する。
【００２８】本実施例によるインタフェース基板は、ク
ロック反転回路をさらに有する。図５は、クロック反転
回路２３０を示すブロック図であり、図６は、クロック
反転回路の出力信号波形図である。上述のインタフェー
ス基板の回路配線層に形成されたクロック反転回路２３
０は、ピンＣＬＫ０（１６８ピンＤＩＭＭのＮｏ．４
２）に連結された入力端子２３２、ピンＣＬＫ０（２０
０ピンＤＩＭＭのＮｏ．１５１）に連結された第１出力
端子２３４、ならびにピンＣＬＫ１（２００ピンＤＩＭ
ＭのＮｏ．１５０）に連結された第２出力端子２３６を
有する。
ロック反転回路をさらに有する。図５は、クロック反転
回路２３０を示すブロック図であり、図６は、クロック
反転回路の出力信号波形図である。上述のインタフェー
ス基板の回路配線層に形成されたクロック反転回路２３
０は、ピンＣＬＫ０（１６８ピンＤＩＭＭのＮｏ．４
２）に連結された入力端子２３２、ピンＣＬＫ０（２０
０ピンＤＩＭＭのＮｏ．１５１）に連結された第１出力
端子２３４、ならびにピンＣＬＫ１（２００ピンＤＩＭ
ＭのＮｏ．１５０）に連結された第２出力端子２３６を
有する。
【００２９】クロック反転回路２３０は、正の電源端子
Ｖｄｄと接地端子Ｖｓｓの間に並列に連結された２つの
抵抗回路２４０、２５０を有する。第１抵抗回路２４０
は、電源端子Ｖｄｄと第１ノードＮ１の間に連結された
第１抵抗Ｒ１、ならびに第１ノードＮ１と接地端子Ｖｓ
ｓの間に連結された第２抵抗Ｒ２を有する。同様に、第
２抵抗回路２５０は、電源端子Ｖｄｄと第２ノードＮ２
の間に連結され前記第１抵抗と同様な第３抵抗Ｒ１、な
らびに第２ノードＮ２と接地端子Ｖｓｓの間に連結され
前記第２抵抗と同様な第４抵抗Ｒ２を有する。第１、第
３抵抗Ｒ１は、第２、第４抵抗Ｒ２に比べて抵抗値が非
常に小さいことが好ましい。例えばＲ１は１００Ωであ
り、Ｒ２は１０ｋΩである。第１ノードＮ１は、入力端
子２３２と第１出力端子２３４に連結され、第２ノード
Ｎ２は、第２出力端子２３６に連結されている。
Ｖｄｄと接地端子Ｖｓｓの間に並列に連結された２つの
抵抗回路２４０、２５０を有する。第１抵抗回路２４０
は、電源端子Ｖｄｄと第１ノードＮ１の間に連結された
第１抵抗Ｒ１、ならびに第１ノードＮ１と接地端子Ｖｓ
ｓの間に連結された第２抵抗Ｒ２を有する。同様に、第
２抵抗回路２５０は、電源端子Ｖｄｄと第２ノードＮ２
の間に連結され前記第１抵抗と同様な第３抵抗Ｒ１、な
らびに第２ノードＮ２と接地端子Ｖｓｓの間に連結され
前記第２抵抗と同様な第４抵抗Ｒ２を有する。第１、第
３抵抗Ｒ１は、第２、第４抵抗Ｒ２に比べて抵抗値が非
常に小さいことが好ましい。例えばＲ１は１００Ωであ
り、Ｒ２は１０ｋΩである。第１ノードＮ１は、入力端
子２３２と第１出力端子２３４に連結され、第２ノード
Ｎ２は、第２出力端子２３６に連結されている。
【００３０】図５のクロック反転回路２３０は、ＰＣ１
００-２００ピン素子とＰＣ１３３-２００ピン素子の検
査を可能とする。ここで、ＰＣ１００及びＰＣ１３３
は、コンピュータシステム（または検査基板）のＣＰＵ
とメモリモジュール間のデータ処理速度を意味するもの
で、それぞれ１００ＭＨｚ及び１３３ＭＨｚである。他
の処理速度も適用することができる。２００ピン-ＰＣ
１００モジュールは、システムクロック信号ピンＣＬＫ
０（この場合、ＣＬＫ１は連結されていない（ＮＣ））
のみを使用するように構成され、２００ピン-ＰＣ１３
３モジュールは、システムクロック信号ピンＣＬＫ０及
びＣＬＫ１を使用するように構成されている。クロック
反転回路２３０は、２００ピン-ＰＣ１００モジュール
の検査時にはＣＬＫ１を分離させ、２００ピン-ＰＣ１
３３モジュールの検査時にはＣＬＫ０及びＣＬＫ１を同
時に動作させる。
００-２００ピン素子とＰＣ１３３-２００ピン素子の検
査を可能とする。ここで、ＰＣ１００及びＰＣ１３３
は、コンピュータシステム（または検査基板）のＣＰＵ
とメモリモジュール間のデータ処理速度を意味するもの
で、それぞれ１００ＭＨｚ及び１３３ＭＨｚである。他
の処理速度も適用することができる。２００ピン-ＰＣ
１００モジュールは、システムクロック信号ピンＣＬＫ
０（この場合、ＣＬＫ１は連結されていない（ＮＣ））
のみを使用するように構成され、２００ピン-ＰＣ１３
３モジュールは、システムクロック信号ピンＣＬＫ０及
びＣＬＫ１を使用するように構成されている。クロック
反転回路２３０は、２００ピン-ＰＣ１００モジュール
の検査時にはＣＬＫ１を分離させ、２００ピン-ＰＣ１
３３モジュールの検査時にはＣＬＫ０及びＣＬＫ１を同
時に動作させる。
【００３１】クロック反転回路２３０に３．３Ｖの電源
電圧が印加される場合、入力端子２３２に連結された１
６８ピンＤＩＭＭのＣＬＫ０が高レベルまたは低レベル
に設定される。ＣＬＫ０が高レベルの場合、第１ノード
Ｎ１は高レベルを維持し、そのため、第１出力端子２３
４と２００ピンＤＩＭＭのＣＬＫ０も高レベルを維持す
る。一方、１６８ピンＤＩＭＭのＣＬＫ０が低レベルの
場合には、２００ピンＤＩＭＭのＣＬＫ０も低レベルに
落ち、そのため、Ｒ１の値はＲ２より小さくなる。
電圧が印加される場合、入力端子２３２に連結された１
６８ピンＤＩＭＭのＣＬＫ０が高レベルまたは低レベル
に設定される。ＣＬＫ０が高レベルの場合、第１ノード
Ｎ１は高レベルを維持し、そのため、第１出力端子２３
４と２００ピンＤＩＭＭのＣＬＫ０も高レベルを維持す
る。一方、１６８ピンＤＩＭＭのＣＬＫ０が低レベルの
場合には、２００ピンＤＩＭＭのＣＬＫ０も低レベルに
落ち、そのため、Ｒ１の値はＲ２より小さくなる。
【００３２】第１、第２抵抗回路２４０、２５０は、共
通の電源端子Ｖｄｄを有しているので、２００ピンＤＩ
ＭＭのＣＬＫ１は、１６８ピンＤＩＭＭのＣＬＫ０のレ
ベルの変化について行く。しかしながら、電源端子Ｖｄ
ｄから供給される電荷が常に第１抵抗回路２４０と並列
に流れるので、２００ピンＤＩＭＭのＣＬＫ１の変化
は、２００ピンＤＩＭＭのＣＬＫ０の変化より非常に小
さく、そのため、第２抵抗回路２５０に流れる電荷は、
第１ノードＮ１の電圧レベルによって制限される。これ
は、図６に示した波形により確認される。
通の電源端子Ｖｄｄを有しているので、２００ピンＤＩ
ＭＭのＣＬＫ１は、１６８ピンＤＩＭＭのＣＬＫ０のレ
ベルの変化について行く。しかしながら、電源端子Ｖｄ
ｄから供給される電荷が常に第１抵抗回路２４０と並列
に流れるので、２００ピンＤＩＭＭのＣＬＫ１の変化
は、２００ピンＤＩＭＭのＣＬＫ０の変化より非常に小
さく、そのため、第２抵抗回路２５０に流れる電荷は、
第１ノードＮ１の電圧レベルによって制限される。これ
は、図６に示した波形により確認される。
【００３３】図７は、本実施例において実際の動作環境
を提供するのに使用された検査基板の一例を示す。検査
基板１７０は、ＩＳＡコネクタ２６２、ＰＣＩコネクタ
２６４、ＰＣＩオーディオ制御器２６６、各種ラインコ
ネクタ２６８、裏面パネルコネクタ２７０、スロットコ
ネクタ２７２、ＰＣＩ/ＡＧＰ制御器２７４、ＤＩＭＭ
ソケット２７６、ＩＤＥコネクタ２７８、ＬＥＤコネク
タ２８０、ディスケットドライブコネクタ２８２、電源
供給コネクタ２８４、ＩＤＥ加速器２８６、バッテリー
２８８、ＡＧＰコネクタ２９０、前面パネルコネクタ２
９２のような各種部品を有する。検査基板１７０に実装
された部品は、図７に示したものに制限されず、半導体
素子を検査するための所望の動作条件によって、様々の
各種部品を検査基板１７０に適用することができる。
を提供するのに使用された検査基板の一例を示す。検査
基板１７０は、ＩＳＡコネクタ２６２、ＰＣＩコネクタ
２６４、ＰＣＩオーディオ制御器２６６、各種ラインコ
ネクタ２６８、裏面パネルコネクタ２７０、スロットコ
ネクタ２７２、ＰＣＩ/ＡＧＰ制御器２７４、ＤＩＭＭ
ソケット２７６、ＩＤＥコネクタ２７８、ＬＥＤコネク
タ２８０、ディスケットドライブコネクタ２８２、電源
供給コネクタ２８４、ＩＤＥ加速器２８６、バッテリー
２８８、ＡＧＰコネクタ２９０、前面パネルコネクタ２
９２のような各種部品を有する。検査基板１７０に実装
された部品は、図７に示したものに制限されず、半導体
素子を検査するための所望の動作条件によって、様々の
各種部品を検査基板１７０に適用することができる。
【００３４】図８に他の実施例による検査システムを示
す。図８を参照すると、検査システム３００は、複数の
部品３１０が実装された標準検査基板１７０を有する。
部品３１０は、非標準メモリ素子５０に実際検査条件を
提供する。検査基板１７０は、頂上面３０２及び底面３
０４を有する。頂上面３０２は、部品３１０のみならず
インタフェース基板１００を実装する。支持材１５０
は、非標準メモリ素子５０が実装されたインタフェース
基板１００を検査基板１７０に固定する。非標準メモリ
素子５０と検査基板１７０との電気的な連結は、インタ
フェース基板１００の第１、第２ソケット１１０、１２
０、連結基板１３０、ならびに検査基板１７０のソケッ
ト１４０によりなされる。
す。図８を参照すると、検査システム３００は、複数の
部品３１０が実装された標準検査基板１７０を有する。
部品３１０は、非標準メモリ素子５０に実際検査条件を
提供する。検査基板１７０は、頂上面３０２及び底面３
０４を有する。頂上面３０２は、部品３１０のみならず
インタフェース基板１００を実装する。支持材１５０
は、非標準メモリ素子５０が実装されたインタフェース
基板１００を検査基板１７０に固定する。非標準メモリ
素子５０と検査基板１７０との電気的な連結は、インタ
フェース基板１００の第１、第２ソケット１１０、１２
０、連結基板１３０、ならびに検査基板１７０のソケッ
ト１４０によりなされる。
【００３５】図９は、さらに他の実施例による検査シス
テム４００を示す。図９に示したように、部品３１０、
３２０は検査基板２７０の底面３０４に実装されるのに
対して、インタフェース基板１００は頂上面３０２に直
接実装される。従って、このような整列は、インタフェ
ース基板１００の実装及び分離を容易にする空間を提供
し、多数の素子を検査する時、素子を簡単に交換できる
ようにする。
テム４００を示す。図９に示したように、部品３１０、
３２０は検査基板２７０の底面３０４に実装されるのに
対して、インタフェース基板１００は頂上面３０２に直
接実装される。従って、このような整列は、インタフェ
ース基板１００の実装及び分離を容易にする空間を提供
し、多数の素子を検査する時、素子を簡単に交換できる
ようにする。
【００３６】本発明は、本発明の技術的思想から逸脱す
ることなく、他の種々の形態で実施することができる。
前述の実施例は、あくまでも、本発明の技術内容を明ら
かにするものであって、そのような具体例のみに限定し
て狭義に解釈されるべきものではなく、本発明の精神と
特許請求の範囲内で、いろいろと変更して実施すること
ができるものである。
ることなく、他の種々の形態で実施することができる。
前述の実施例は、あくまでも、本発明の技術内容を明ら
かにするものであって、そのような具体例のみに限定し
て狭義に解釈されるべきものではなく、本発明の精神と
特許請求の範囲内で、いろいろと変更して実施すること
ができるものである。
【００３７】
【発明の効果】本発明によれば、標準検査基板に非標準
または注文型メモリ素子を装着した状態で、非標準メモ
リ素子の実際の動作環境でメモリ素子を検査できる。従
って、非標準メモリ素子を実装検査するのに必要な費用
及び手続きを減らすことができ、非標準メモリ素子の信
頼性を高めることができ、非標準メモリ素子に対する検
査工程の生産性を高めることができる。
または注文型メモリ素子を装着した状態で、非標準メモ
リ素子の実際の動作環境でメモリ素子を検査できる。従
って、非標準メモリ素子を実装検査するのに必要な費用
及び手続きを減らすことができ、非標準メモリ素子の信
頼性を高めることができ、非標準メモリ素子に対する検
査工程の生産性を高めることができる。
【図１】半導体素子を検査するための従来の工程を示す
模式図である。
模式図である。
【図２】本発明の一実施例による検査システムをに示す
模式的な断面図である。
模式的な断面図である。
【図３】本発明の一実施例によるインタフェース基板を
示す分解斜視図である。
示す分解斜視図である。
【図４】本発明の一実施例によるインタフェース基板の
ピン整合回路を示すブロック図である。
ピン整合回路を示すブロック図である。
【図５】本発明の一実施例によるインタフェース基板の
クロック反転回路を示すブロック図である。
クロック反転回路を示すブロック図である。
【図６】本発明の一実施例によるクロック反転回路の出
力信号を示す波形図である。
力信号を示す波形図である。
【図７】本発明の一実施例による検査基板を示す平面図
である。
である。
【図８】本発明の他の実施例による検査システムを示す
模式的な断面図である。
模式的な断面図である。
【図９】本発明の他の実施例による検査システムを示す
模式的な断面図である。
模式的な断面図である。
５０ 非標準メモリ素子
１００ インタフェース基板
１０２ 第１面
１０４ 第２面
１１０ 第１ソケット
１２０ 第２ソケット
１３０ 連結基板
１４０ ソケット
１５０ 支持材
１７０ 検査基板
２００ ピン整合回路
２３０ クロック反転回路
２４０、２５０ 第１、第２抵抗回路
２３２ 入力端子
２３４、２３６ 第１、第２出力端子
３００、４００ 実装検査システム
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 金 善柱
大韓民国忠清南道天安市双龍洞555−２シ
ンスンアパート102棟401号
(72)発明者 朴 鉉昊
大韓民国忠清南道天安市新芳洞874番地星
志サエマルアパート204棟1305号
(72)発明者 徐 振燮
大韓民国忠清南道天安市双龍１洞住公アパ
ート510棟1502号
Ｆターム(参考） 2G132 AA08 AA20 AB20 AE21 AG08
AJ07 AL06 AL29 AL33
5L106 DD21 GG01 GG05
Claims (35)
- 【請求項１】 非標準メモリ素子を実際の動作環境で検
査するためのインタフェース基板であって、 第１面、第２面及び回路配線層を有する回路基板と、 前記回路基板の第１面に形成されて非標準メモリ素子を
装着し、前記非標準メモリ素子と前記回路配線層とを電
気的に連結する第１ソケットと、 前記回路基板の第２面に形成され、前記回路配線層と標
準検査基板とを電気的に連結する第２ソケットと、 前記回路配線層に形成され、前記標準検査基板の標準ピ
ン構成を前記非標準メモリ素子の非標準ピン構成と整合
させるピン整合回路と、 を備えることを特徴とするインタフェース基板。 - 【請求項２】 前記回路配線層に形成され、前記標準ピ
ン構成の一つのクロック信号ピンに対して前記非標準ピ
ン構成の２つのクロック信号ピンを連続的にまたは選択
的に動作させるクロック反転回路をさらに備えることを
特徴とする請求項１に記載のインタフェース基板。 - 【請求項３】 前記ピン整合回路は、前記標準ピン構成
の制御信号及びアドレス信号を前記非標準ピン構成の制
御信号及びアドレス信号にそれぞれ割り当てて一対一に
対応させる第１マッチング部を有することを特徴とする
請求項１に記載のインタフェース基板。 - 【請求項４】 前記ピン整合回路は、前記標準ピン構成
のデータ入出力信号を前記非標準ピン構成のデータ入出
力信号にそれぞれ選択的に割り当てて連続的にインター
リービングリンクする第２マッチング部を有することを
特徴とする請求項３に記載のインタフェース基板。 - 【請求項５】 前記回路配線層は、電源層と、接地層
と、相互に電気的に絶縁されて多層構造を有する少なく
とも１つの信号層とを有することを特徴とする請求項１
に記載のインタフェース基板。 - 【請求項６】 前記第１ソケットは、前記非標準メモリ
素子が用いられる基板型製品に適合した形態で形成され
ていることを特徴とする請求項１に記載のインタフェー
ス基板。 - 【請求項７】 前記第１ソケットは、前記非標準メモリ
素子と一時的に接続可能な接続ピンが形成された溝を有
することを特徴とする請求項１に記載のインタフェース
基板。 - 【請求項８】 前記クロック反転回路は、前記標準ピン
構成のクロック信号ピンに連結された入力端子と、前記
非標準ピン構成の第１クロック信号ピン及び第２クロッ
ク信号ピンにそれぞれ連結された第１出力端子及び第２
出力端子と、電源端子と接地端子の間に並列に連結され
た第１抵抗回路及び第２抵抗回路とを有することを特徴
とする請求項２に記載のインタフェース基板。 - 【請求項９】 前記第１抵抗回路は、前記入力端子と前
記電源端子の間に連結された第１抵抗と、前記入力端子
と前記接地端子の間に連結された第２抵抗とを有し、 前記第２抵抗回路は、前記第２出力端子と前記電源端子
の間に連結された第３抵抗と、前記第２出力端子と前記
接地端子の間に連結された第４抵抗とを有し、 前記第１出力端子は、前記入力端子に直接連結されてい
ることを特徴とする請求項８に記載のインタフェース基
板。 - 【請求項１０】 前記第１抵抗と前記第３抵抗は同一抵
抗値を有し、前記第２抵抗と前記第４抵抗は同一抵抗値
を有し、前記第１抵抗は前記第２抵抗より抵抗値が小さ
いことを特徴とする請求項９に記載のインタフェース基
板。 - 【請求項１１】 前記非標準メモリ素子は２００ピンメ
モリモジュールであり、前記標準検査基板は１６８ピン
メモリモジュール実装用のシステムマザーボードである
ことを特徴とする請求項１に記載のインタフェース基
板。 - 【請求項１２】 前記非標準メモリ素子がＰＣ１００素
子である場合には前記非標準ピン構成の１つのクロック
信号ピンのみ動作し、前記非標準メモリ素子がＰＣ１３
３素子である場合には前記非標準ピン構成の２つのクロ
ック信号ピンが同時に動作することを特徴とする請求項
２に記載のインタフェース基板。 - 【請求項１３】 非標準メモリ素子に実際の検査環境を
提供するための複数の部品を有する標準検査基板と、イ
ンタフェース基板とを備え、非標準メモリ素子を実際の
動作環境で検査する検査システムであって、 前記インタフェース基板は、第１面、第２面及び回路配
線層を有する回路基板と、前記回路基板の第１面に形成
されて非標準メモリ素子を装着し、前記非標準メモリ素
子と前記回路配線層とを電気的に連結する第１ソケット
と、前記回路基板の第２面に形成され、前記回路配線層
と前記標準検査基板とを電気的に連結する第２ソケット
と、前記回路配線層に形成され、前記標準検査基板の標
準ピン構成を前記非標準メモリ素子の非標準ピン構成と
整合させるピン整合回路とを有することを特徴とする検
査システム。 - 【請求項１４】 前記インタフェース基板は、前記回路
配線層に形成され、前記標準ピン構成の１つのクロック
信号ピンに対して前記非標準ピン構成の２つのクロック
信号ピンを選択的にまたは同時に動作させるクロック反
転回路をさらに有することを特徴とする請求項１３に記
載の検査システム。 - 【請求項１５】 前記インタフェース基板は、前記標準
検査基板の複数の部品が形成された表面に実装されてい
ることを特徴とする請求項１３に記載の検査システム。 - 【請求項１６】 前記インタフェース基板は、前記標準
検査基板の複数の部品が形成された表面の反対側の表面
に実装されていることを特徴とする請求項１３に記載の
検査システム。 - 【請求項１７】 前記ピン整合回路は、前記標準ピン構
成の制御信号及びアドレス信号を前記非標準ピン構成の
制御信号及びアドレス信号にそれぞれ割り当てて一対一
に対応させる第１マッチング部と、前記標準ピン構成の
データ入出力信号を前記非標準ピン構成のデータ入出力
信号にそれぞれ選択的に割り当てて連続的にインターリ
ービングリンクする第２マッチング部とを有することを
特徴とする請求項１３に記載の検査システム。 - 【請求項１８】 前記クロック反転回路は、前記標準ピ
ン構成のクロック信号ピンに連結された入力端子と、前
記非標準ピン構成の第１クロック信号ピン及び第２クロ
ック信号ピンにそれぞれ連結された第１出力端子及び第
２出力端子と、電源端子と接地端子の間に並列に連結さ
れた第１抵抗回路及び第２抵抗回路とを有することを特
徴とする請求項１４に記載の検査システム。 - 【請求項１９】 前記第１抵抗回路は、前記入力端子と
前記電源端子の間に連結された第１抵抗と、前記入力端
子と前記接地端子の間に連結された第２抵抗とを有し、 前記第２抵抗回路は、前記第２出力端子と前記電源端子
の間に連結された第３抵抗と、前記第２出力端子と前記
接地端子の間に連結された第４抵抗とを有し、 前記第１出力端子は、前記入力端子と直接連結され、 前記第１抵抗と前記第３抵抗は同一抵抗値を有し、前記
第２抵抗と前記第４抵抗は同一抵抗値を有し、前記第１
抵抗は前記第２抵抗より抵抗値が小さいことを特徴とす
る請求項１８に記載の検査システム。 - 【請求項２０】 前記非標準メモリ素子は２００ピンメ
モリモジュールであり、前記標準検査基板は１６８ピン
メモリモジュール実装用のシステムマザーボードである
ことを特徴とする請求項１３に記載の検査システム。 - 【請求項２１】 非標準メモリ素子を実際の動作環境で
検査する検査システムであって、 第１面、第２面及びピン整合回路を有するインタフェー
ス基板と、 前記第１面に形成され、非標準メモリ素子を前記ピン整
合回路と結合させるソケットとを備え、 前記第２面は、前記ピン整合回路を標準ピン構成と結合
するように構成されていることを特徴とする検査システ
ム。 - 【請求項２２】 前記インタフェース基板の第２面に直
接実装された検査基板をさらに備えることを特徴とする
請求項２１に記載の検査システム。 - 【請求項２３】 前記ソケットは、第１ソケットであ
り、 前記インタフェース基板の第２面に形成され、前記ピン
整合回路を検査基板と結合させる第２ソケットをさらに
備えることを特徴とする請求項２１に記載の検査システ
ム。 - 【請求項２４】 前記第２ソケットと結合された検査基
板をさらに備えることを特徴とする請求項２３に記載の
検査システム。 - 【請求項２５】 前記第２ソケットと前記検査基板の間
に結合された接続基板をさらに備えることを特徴とする
請求項２３に記載の検査システム。 - 【請求項２６】 前記検査基板は、前記接続基板が装着
されるように構成された第３ソケットを有することを特
徴とする請求項２５に記載の検査システム。 - 【請求項２７】 前記インタフェース基板を前記検査基
板に貼付けるように構成された支持材をさらに備えるこ
とを特徴とする請求項２５に記載の検査システム。 - 【請求項２８】 前記インタフェース基板は、前記標準
ピン構成の一つのクロック信号ピンに対して非標準ピン
構成の２つのクロック信号ピンを動作させるクロック反
転回路を有することを特徴とする請求項２１に記載の検
査システム。 - 【請求項２９】 前記ピン整合回路は、前記標準ピン構
成と非標準ピン構成の信号間を一対一に対応させる第１
マッチング部を有することを特徴とする請求項２１に記
載の検査システム。 - 【請求項３０】 前記ピン整合回路は、前記標準ピン構
成の信号を前記非標準ピン構成の信号に選択的に割り当
てる第２マッチング部を有することを特徴とする請求項
２９に記載の検査システム。 - 【請求項３１】 非標準ピン構成を有する非標準メモリ
素子を実際の動作環境で検査する検査方法であって、 前記非標準メモリ素子の非標準ピン構成を検査基板の標
準ピン構成に適合するようにインタフェース基板を前記
非標準メモリ素子と結合させる段階と、 前記検査基板を作動させる段階と、 を含むことを特徴とする検査方法。 - 【請求項３２】 前記非標準メモリ素子を前記インタフ
ェース基板と結合させる段階は、前記非標準メモリ素子
を前記インタフェース基板の第１面に形成されたソケッ
トと結合させる段階を含むことを特徴とする請求項３１
に記載の検査方法。 - 【請求項３３】 前記インタフェース基板は、前記ソケ
ットと結合されたピン整合回路と、前記ピン整合回路を
前記検査基板の標準ピン構成と結合させるように構成さ
れた第２面とを有することを特徴とする請求項３２に記
載の検査方法。 - 【請求項３４】 前記インタフェース基板は、接続基板
によって前記検査基板と結合されていることを特徴とす
る請求項３１に記載の検査方法。 - 【請求項３５】 前記インタフェース基板は、前記検査
基板に直接実装されていることを特徴とする請求項３１
に記載の検査方法。
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