JP2733909B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
- H10D30/6717—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions the source and the drain regions being asymmetrical
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Description
【０００１】
【発明が属する技術分野】本発明は薄膜トランジスタ及
びその製造方法に関し、特にＳＲＡＭに適するようにし
た薄膜トランジスタ及びその製造方法に関する。
びその製造方法に関し、特にＳＲＡＭに適するようにし
た薄膜トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】一般的に、薄膜トランジスタは１Ｍ級以
上のＳＲＡＭ素子において負荷抵抗器の代わりに使用さ
れたり、液晶表示装置で各画素領域の画像データ信号を
スイッチングするスイッチング素子として使用されたり
している。高品質のＳＲＡＭを作るためには、薄膜トラ
ンジスタのオフ電流を減少させ、オン電流を増加させな
ければならない。それによってＳＲＡＭセルの消費電力
を減少させることができ、記憶特性を向上させることが
できる。最近、このような原理によって薄膜トランジス
タにおいてオン／オフ電流比を向上させるための研究が
活発に行われている。
上のＳＲＡＭ素子において負荷抵抗器の代わりに使用さ
れたり、液晶表示装置で各画素領域の画像データ信号を
スイッチングするスイッチング素子として使用されたり
している。高品質のＳＲＡＭを作るためには、薄膜トラ
ンジスタのオフ電流を減少させ、オン電流を増加させな
ければならない。それによってＳＲＡＭセルの消費電力
を減少させることができ、記憶特性を向上させることが
できる。最近、このような原理によって薄膜トランジス
タにおいてオン／オフ電流比を向上させるための研究が
活発に行われている。
【０００３】このようなオン／オフ電流比を向上させた
従来の薄膜トランジスタの製造方法を図面を参照して説
明する。図１は従来の薄膜トランジスタ、すなわちボト
ムゲート型薄膜トランジスタの製造工程に関するもので
ある。なお、この工程による従来の薄膜トランジスタは
半導体基板の場合のみを考慮した。
従来の薄膜トランジスタの製造方法を図面を参照して説
明する。図１は従来の薄膜トランジスタ、すなわちボト
ムゲート型薄膜トランジスタの製造工程に関するもので
ある。なお、この工程による従来の薄膜トランジスタは
半導体基板の場合のみを考慮した。
【０００４】図１（ａ）に示すように、半導体基板１上
に第１絶縁膜２を形成し、前記第１絶縁膜２にポリシリ
コン層３を蒸着した後、ゲートマスクを用いた写真及び
エッチング工程でポリシリコン３をパターニングしてゲ
ート電極３ａを形成する。その後、図１（ｂ）に示すよ
うに、ゲート電極３ａ及び第１絶縁膜２の露出した全表
面上にＣＶＤ法でゲート絶縁膜４とボディポリシリコン
層５を順次蒸着する。次に、６００℃近傍で２４時間程
度の熱処理を行う固相成長法によってボディポリシリコ
ン層５の粒子サイズを大きくする。
に第１絶縁膜２を形成し、前記第１絶縁膜２にポリシリ
コン層３を蒸着した後、ゲートマスクを用いた写真及び
エッチング工程でポリシリコン３をパターニングしてゲ
ート電極３ａを形成する。その後、図１（ｂ）に示すよ
うに、ゲート電極３ａ及び第１絶縁膜２の露出した全表
面上にＣＶＤ法でゲート絶縁膜４とボディポリシリコン
層５を順次蒸着する。次に、６００℃近傍で２４時間程
度の熱処理を行う固相成長法によってボディポリシリコ
ン層５の粒子サイズを大きくする。
【０００５】さらに、図１（ｃ）に示すように、前記ボ
ディポリシリコン層５上に感光膜をコーティングし、露
光及び現像工程によってチャンネル領域マスキング用感
光膜パターンＰＲ1 を形成する。この感光膜パターンＰ
Ｒ1 はソース領域がゲート電極３ａと部分的にオーバー
ラップされ、ドレイン領域とゲート電極３との間にオフ
セット領域を有するようにポリシリコン層５をマスキン
グする。
ディポリシリコン層５上に感光膜をコーティングし、露
光及び現像工程によってチャンネル領域マスキング用感
光膜パターンＰＲ1 を形成する。この感光膜パターンＰ
Ｒ1 はソース領域がゲート電極３ａと部分的にオーバー
ラップされ、ドレイン領域とゲート電極３との間にオフ
セット領域を有するようにポリシリコン層５をマスキン
グする。
【０００６】さらに、図１（ｄ）に示すように、感光膜
パターンＰＲ1 をイオン注入マスクとして、露出したボ
ディポリシリコン５に不純物イオンを注入してソース領
域６ａ及びドレイン領域６ｂを形成する。不純物イオン
が注入されていないボディポリシリコン層５のうち、ゲ
ート電極３ａ上に位置した領域はチャンネル領域Ａとし
ての機能を果たし、ゲート電極３とドレイン６ｂとの間
の領域はオフセット領域Ｂとしての機能を果たす。この
オフセット領域はオフ電流を減少させるために設けられ
ている。
パターンＰＲ1 をイオン注入マスクとして、露出したボ
ディポリシリコン５に不純物イオンを注入してソース領
域６ａ及びドレイン領域６ｂを形成する。不純物イオン
が注入されていないボディポリシリコン層５のうち、ゲ
ート電極３ａ上に位置した領域はチャンネル領域Ａとし
ての機能を果たし、ゲート電極３とドレイン６ｂとの間
の領域はオフセット領域Ｂとしての機能を果たす。この
オフセット領域はオフ電流を減少させるために設けられ
ている。
【０００７】その後、図１（ｅ）に示すように、前記感
光膜パターンＰＲ1 を除去し、チャンネル領域Ａとオフ
セット領域Ｂ、ソース領域６ａ及びドレイン領域６ｂの
全表面上に第２絶縁膜７を形成して、その第２絶縁膜７
をパターニングしてソース領域６ａ及びドレイン領域６
ｂ上にそれぞれコンタクトホールを形成し、そのコンタ
クトホール内に導電体を充填して配線用電極としてソー
ス電極８とドレイン電極９を形成する。
光膜パターンＰＲ1 を除去し、チャンネル領域Ａとオフ
セット領域Ｂ、ソース領域６ａ及びドレイン領域６ｂの
全表面上に第２絶縁膜７を形成して、その第２絶縁膜７
をパターニングしてソース領域６ａ及びドレイン領域６
ｂ上にそれぞれコンタクトホールを形成し、そのコンタ
クトホール内に導電体を充填して配線用電極としてソー
ス電極８とドレイン電極９を形成する。
【０００８】以下、前記従来の薄膜トランジスタの動作
原理を説明する。まず、図１（ｅ）に示したトランジス
タがＰ型ＭＯＳ薄膜トランジスタであるとすれば、チャ
ンネル領域Ａはｎ導電型であり、ソース領域６ａとドレ
イン領域６ｂはＰ導電型である。従って、ソース領域６
ａに対してゲート電極３に（−）電圧を加えると、チャ
ンネル領域に正孔が蓄積されてチャンネルを形成し、ソ
ース領域６ａに対してドレイン領域６ｂに（−）電圧を
加えると、電位差によってソース領域６ａとドレイン領
域６ｂとの間に電流が流れる。しかし、ゲート電極３に
０Ｖの電圧を印加すると、チャンネルの正孔が消滅して
電流の流れが遮断される。従来の薄膜トランジスタの製
造方法は、図１（ａ）乃至（ｅ）に示すように、感光膜
パターンＰＲ1 を用いてチャンネル領域Ａを決定すると
ともに、オフセット領域Ｂをも定めている。
原理を説明する。まず、図１（ｅ）に示したトランジス
タがＰ型ＭＯＳ薄膜トランジスタであるとすれば、チャ
ンネル領域Ａはｎ導電型であり、ソース領域６ａとドレ
イン領域６ｂはＰ導電型である。従って、ソース領域６
ａに対してゲート電極３に（−）電圧を加えると、チャ
ンネル領域に正孔が蓄積されてチャンネルを形成し、ソ
ース領域６ａに対してドレイン領域６ｂに（−）電圧を
加えると、電位差によってソース領域６ａとドレイン領
域６ｂとの間に電流が流れる。しかし、ゲート電極３に
０Ｖの電圧を印加すると、チャンネルの正孔が消滅して
電流の流れが遮断される。従来の薄膜トランジスタの製
造方法は、図１（ａ）乃至（ｅ）に示すように、感光膜
パターンＰＲ1 を用いてチャンネル領域Ａを決定すると
ともに、オフセット領域Ｂをも定めている。
【０００９】
【発明が解決しようとする課題】しかし、感光膜パター
ンＰＲ1 の形成時にミスアラインが生じることがあり、
そのミスアリンメントの程度に応じてオフセット領域の
長さが変化し、オフ電流の変化が激しく、薄膜トランジ
スタの信頼性が低下する。また、オフ電流を減少させる
ために形成したオフセット領域Ｂの伝導度は、ゲート電
極３によって影響をほとんど受けないので、オフセット
領域が長くなると直列抵抗が増加する。しかも、増加し
た直列抵抗によってドレイン電流の駆動能力も低下す
る。
ンＰＲ1 の形成時にミスアラインが生じることがあり、
そのミスアリンメントの程度に応じてオフセット領域の
長さが変化し、オフ電流の変化が激しく、薄膜トランジ
スタの信頼性が低下する。また、オフ電流を減少させる
ために形成したオフセット領域Ｂの伝導度は、ゲート電
極３によって影響をほとんど受けないので、オフセット
領域が長くなると直列抵抗が増加する。しかも、増加し
た直列抵抗によってドレイン電流の駆動能力も低下す
る。
【００１０】本発明はかかる問題点を解決するためのも
ので、その目的はオフセット領域の長さを常に一定に形
成できるようにして、薄膜トランジスタの信頼度を向上
させることのできる薄膜トランジスタ及びその製造方法
を提供することにある。
ので、その目的はオフセット領域の長さを常に一定に形
成できるようにして、薄膜トランジスタの信頼度を向上
させることのできる薄膜トランジスタ及びその製造方法
を提供することにある。
【００１１】また、本発明の他の目的は、オフセット領
域の電位をゲート電極によって調節できるようにして、
オン電流を向上させることのできる薄膜トランジスタ及
びその製造方法を提供することにある。
域の電位をゲート電極によって調節できるようにして、
オン電流を向上させることのできる薄膜トランジスタ及
びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
の本発明の一形態によれば、基板と、基板上に形成さ
れ、両側エッジ部分と中央部分に区分されるゲート電極
と、ゲート電極の表面上に形成され、ゲート電極の両側
エッジ部分のうち一方エッジ部分上で中央部分及び他側
エッジ部分より厚い厚さを有する絶縁膜と、絶縁膜及び
露出した基板の表面上に形成され、チャンネル領域、ソ
ース、ドレイン、及び前記ゲート電極の一方エッジ部分
に対応して位置したオフセット領域を含むアクティブ領
域とから構成される薄膜トランジスタが提供される。
の本発明の一形態によれば、基板と、基板上に形成さ
れ、両側エッジ部分と中央部分に区分されるゲート電極
と、ゲート電極の表面上に形成され、ゲート電極の両側
エッジ部分のうち一方エッジ部分上で中央部分及び他側
エッジ部分より厚い厚さを有する絶縁膜と、絶縁膜及び
露出した基板の表面上に形成され、チャンネル領域、ソ
ース、ドレイン、及び前記ゲート電極の一方エッジ部分
に対応して位置したオフセット領域を含むアクティブ領
域とから構成される薄膜トランジスタが提供される。
【００１３】本発明の他の形態によれば、基板上に導電
層を形成し、これをパターニングしてゲート電極を形成
するステップと、前記ゲート電極を両側エッジ部分とそ
れらの間の中央部分に区分するステップと、ゲート電極
と基板の表面上にゲート絶縁層を形成し、ゲート絶縁層
上に絶縁層を形成するステップと、前記絶縁層をパター
ニングして前記電極の両側エッジ部分のうち一方エッジ
部分上に位置した部分のみを残して除去する工程と、前
記絶縁層の残り部分とゲート絶縁層の全面上にアクティ
ブ領域としての半導体層を形成する工程と、アクティブ
領域のうち前記ゲート電極の中央部分と一方エッジ部分
に該当する部分をマスキングした後、不純物イオンを注
入してゲート電極の両側にソースとドレインをそれぞれ
形成する工程とを備える薄膜トランジスタの製造方法が
提供される。
層を形成し、これをパターニングしてゲート電極を形成
するステップと、前記ゲート電極を両側エッジ部分とそ
れらの間の中央部分に区分するステップと、ゲート電極
と基板の表面上にゲート絶縁層を形成し、ゲート絶縁層
上に絶縁層を形成するステップと、前記絶縁層をパター
ニングして前記電極の両側エッジ部分のうち一方エッジ
部分上に位置した部分のみを残して除去する工程と、前
記絶縁層の残り部分とゲート絶縁層の全面上にアクティ
ブ領域としての半導体層を形成する工程と、アクティブ
領域のうち前記ゲート電極の中央部分と一方エッジ部分
に該当する部分をマスキングした後、不純物イオンを注
入してゲート電極の両側にソースとドレインをそれぞれ
形成する工程とを備える薄膜トランジスタの製造方法が
提供される。
【００１４】本発明の別の形態によれば、基板の表面上
に導電体層及び第１絶縁層を順次形成するステップと、
第１絶縁層をパターニングして所定幅を有する第１絶縁
層パターンを形成するステップと、導電体層と第１絶縁
層パターンの表面上に第２絶縁層を形成し、これをエッ
チングして第１絶縁層パターンの両側壁に側壁スペーサ
を形成する段階と、第１絶縁層パターンと側壁スペーサ
をエッチングマスクに用いて前記導電体層をエッチング
して、ゲート電極として導電体パターンを形成するステ
ップと、側壁スペーサを除去し、露出したゲート電極の
両側表面で絶縁膜を成長させるステップと、両側の絶縁
膜のうち一方絶縁膜を除去し、ゲート電極と残存する他
側絶縁膜の表面上に第３絶縁層を形成するステップと、
基板と第３絶縁層の表面上にアクティブ領域を形成する
ステップと、アクティブ領域上に不純物含有層を形成
し、他側絶縁膜及び両側絶縁膜の間に位置したアクティ
ブ領域の表面が露出するまで不純物含有層をエッチバッ
クするステップと、アニーリングを行うことにより、不
純物含有層からアクティブ領域に不純物を拡散させてソ
ースとドレインをそれぞれ形成するステップとを備える
こ薄膜トランジスタの製造方法が提供される。
に導電体層及び第１絶縁層を順次形成するステップと、
第１絶縁層をパターニングして所定幅を有する第１絶縁
層パターンを形成するステップと、導電体層と第１絶縁
層パターンの表面上に第２絶縁層を形成し、これをエッ
チングして第１絶縁層パターンの両側壁に側壁スペーサ
を形成する段階と、第１絶縁層パターンと側壁スペーサ
をエッチングマスクに用いて前記導電体層をエッチング
して、ゲート電極として導電体パターンを形成するステ
ップと、側壁スペーサを除去し、露出したゲート電極の
両側表面で絶縁膜を成長させるステップと、両側の絶縁
膜のうち一方絶縁膜を除去し、ゲート電極と残存する他
側絶縁膜の表面上に第３絶縁層を形成するステップと、
基板と第３絶縁層の表面上にアクティブ領域を形成する
ステップと、アクティブ領域上に不純物含有層を形成
し、他側絶縁膜及び両側絶縁膜の間に位置したアクティ
ブ領域の表面が露出するまで不純物含有層をエッチバッ
クするステップと、アニーリングを行うことにより、不
純物含有層からアクティブ領域に不純物を拡散させてソ
ースとドレインをそれぞれ形成するステップとを備える
こ薄膜トランジスタの製造方法が提供される。
【００１５】
【発明の実施の形態】以下、本発明の一実施形態を添付
図面を参照して説明する。第１実施形態 図２（ａ）は本発明の第１実施形態による薄膜トランジ
スタの構造を示す断面図であって、絶縁基板の場合を例
示したものである。図２（ｂ）は本発明の第１実施形態
による薄膜トランジスタの構造を示す断面図であって、
半導体基板の場合を例示したものである。
図面を参照して説明する。第１実施形態 図２（ａ）は本発明の第１実施形態による薄膜トランジ
スタの構造を示す断面図であって、絶縁基板の場合を例
示したものである。図２（ｂ）は本発明の第１実施形態
による薄膜トランジスタの構造を示す断面図であって、
半導体基板の場合を例示したものである。
【００１６】図２（ａ）によれば、薄膜トランジスタは
絶縁基板１０を有し、その絶縁基板１０上に、両側エッ
ジ部分Ｅ1、Ｅ2と中央部分Ｍに区分して表示したゲート
電極１１が形成されている。ゲート電極１１の表面を絶
縁材１２で覆う。その際、図示のように、ゲート電極１
１の一方のエッジ部分（本実施形態ではＥ1 ）の上の部
分は中央部分及び他方のエッジ部分Ｅ2 より一段と厚
く、上に突出するように形成する。その絶縁膜１２及び
露出した絶縁基板１０の表面上にボディポリシリコン層
を形成して、そのボディシリコン層にチャンネル領域１
３、ソース領域１４、ドレイン領域１５、及びオフセッ
ト領域１６を含むアクティブ領域１７を区画する。
絶縁基板１０を有し、その絶縁基板１０上に、両側エッ
ジ部分Ｅ1、Ｅ2と中央部分Ｍに区分して表示したゲート
電極１１が形成されている。ゲート電極１１の表面を絶
縁材１２で覆う。その際、図示のように、ゲート電極１
１の一方のエッジ部分（本実施形態ではＥ1 ）の上の部
分は中央部分及び他方のエッジ部分Ｅ2 より一段と厚
く、上に突出するように形成する。その絶縁膜１２及び
露出した絶縁基板１０の表面上にボディポリシリコン層
を形成して、そのボディシリコン層にチャンネル領域１
３、ソース領域１４、ドレイン領域１５、及びオフセッ
ト領域１６を含むアクティブ領域１７を区画する。
【００１７】チャンネル領域１３は、ゲート電極１１の
中央部分Ｍに該当する部分に形成させ、オフセット領域
１６はチャンネル領域からゲート電極１１の一方のエッ
ジ部分Ｅ1 の位置、すなわち絶縁膜１２の厚さを厚くし
た部分に形成させる。ソース領域１４はゲート電極１１
の他方のエッジ部分Ｅ2 部分から図面上左側の絶縁基板
１０の表面上に形成される。そして、ドレイン領域１５
はゲート電極１１の図面上右側に該当する絶縁基板１０
の表面上にゲート電極１１とオーバーラップせずに形成
される。薄膜トランジスタはアクティブ領域１７上に形
成され、それら全体をさらに絶縁膜１８で覆う。その絶
縁膜１８のソース領域１４とドレイン領域１５にそれぞ
れソースコンタクトホール及びドレインコンタクトホー
ルを形成させ、そこにソース電極１９と、ドレイン電極
２０とをさらに形成する。
中央部分Ｍに該当する部分に形成させ、オフセット領域
１６はチャンネル領域からゲート電極１１の一方のエッ
ジ部分Ｅ1 の位置、すなわち絶縁膜１２の厚さを厚くし
た部分に形成させる。ソース領域１４はゲート電極１１
の他方のエッジ部分Ｅ2 部分から図面上左側の絶縁基板
１０の表面上に形成される。そして、ドレイン領域１５
はゲート電極１１の図面上右側に該当する絶縁基板１０
の表面上にゲート電極１１とオーバーラップせずに形成
される。薄膜トランジスタはアクティブ領域１７上に形
成され、それら全体をさらに絶縁膜１８で覆う。その絶
縁膜１８のソース領域１４とドレイン領域１５にそれぞ
れソースコンタクトホール及びドレインコンタクトホー
ルを形成させ、そこにソース電極１９と、ドレイン電極
２０とをさらに形成する。
【００１８】図２（ｂ）は前述したように、図２（ａ）
とほぼ同一であり、図２（ａ）の絶縁基板１０の代わり
にポリシリコンのような半導体基板１０ａが使用された
ことだけが異なる。半導体基板１０ａの使用により電気
的絶縁が要求されるために、半導体基板１０ａと、ゲー
ト電極１１、ソース領域１４及びドレイン領域１５との
間に絶縁層２１がさらに備えられている。
とほぼ同一であり、図２（ａ）の絶縁基板１０の代わり
にポリシリコンのような半導体基板１０ａが使用された
ことだけが異なる。半導体基板１０ａの使用により電気
的絶縁が要求されるために、半導体基板１０ａと、ゲー
ト電極１１、ソース領域１４及びドレイン領域１５との
間に絶縁層２１がさらに備えられている。
【００１９】以下、図３を参照して、基板がポリシリコ
ンのような半導体基板である場合の第１実施形態による
薄膜トランジスタの製造工程を説明する。ここで、基板
が絶縁基板の場合には、実質的に基板の表面に絶縁層が
形成されないことを除いては、半導体基板の場合の製造
工程と同一なので、その説明は略する。
ンのような半導体基板である場合の第１実施形態による
薄膜トランジスタの製造工程を説明する。ここで、基板
が絶縁基板の場合には、実質的に基板の表面に絶縁層が
形成されないことを除いては、半導体基板の場合の製造
工程と同一なので、その説明は略する。
【００２０】図３（ａ）に示すように、半導体基板３０
上に絶縁層３１と導電層３２を順次形成し、導電層３２
を感光膜パターンＰＲ2 でパターニングしてゲート電極
３２ａを形成する。
上に絶縁層３１と導電層３２を順次形成し、導電層３２
を感光膜パターンＰＲ2 でパターニングしてゲート電極
３２ａを形成する。
【００２１】ゲート電極３２ａの上部表面は前記のよう
に両側エッジ部分Ｅ1、Ｅ2と中央部分Ｍに区分する。そ
の後、ゲート電極３２ａと絶縁層３１上にゲート絶縁層
３３と絶縁層３４を順次形成し、ゲート電極３２ａの一
方のエッジ部分Ｅ1 上に該当する絶縁層３４上に感光膜
パターンＰＲ3 が塗布される。次に、感光膜パターンＰ
Ｒ3 をエッチングマスクとして絶縁層３４をパターニン
グする。
に両側エッジ部分Ｅ1、Ｅ2と中央部分Ｍに区分する。そ
の後、ゲート電極３２ａと絶縁層３１上にゲート絶縁層
３３と絶縁層３４を順次形成し、ゲート電極３２ａの一
方のエッジ部分Ｅ1 上に該当する絶縁層３４上に感光膜
パターンＰＲ3 が塗布される。次に、感光膜パターンＰ
Ｒ3 をエッチングマスクとして絶縁層３４をパターニン
グする。
【００２２】従って、図３（ｃ）に示すように、ゲート
電極３２ａの一方のエッジ部分Ｅ1の上に絶縁層パター
ン３４ａが残り、絶縁層３４の他の部分は除去される。
この残存した絶縁層３４ａが前記した突出した部分とな
る。次に、絶縁層パターン３４ａと露出したゲート絶縁
層３３の表面上にアクティブ領域３９となるポリシリコ
ンのような半導体層が形成される。その後、感光膜パタ
ーンＰＲ4 を用いてアクティブ領域３９のうちゲート電
極３２ａの中央部分Ｍと一方のエッジ部分Ｅ1に該当す
る部分をマスキングした後、不純物イオンを注入してゲ
ート電極３２ａの両側にそれぞれソース領域３６とドレ
イン領域３７を形成する。
電極３２ａの一方のエッジ部分Ｅ1の上に絶縁層パター
ン３４ａが残り、絶縁層３４の他の部分は除去される。
この残存した絶縁層３４ａが前記した突出した部分とな
る。次に、絶縁層パターン３４ａと露出したゲート絶縁
層３３の表面上にアクティブ領域３９となるポリシリコ
ンのような半導体層が形成される。その後、感光膜パタ
ーンＰＲ4 を用いてアクティブ領域３９のうちゲート電
極３２ａの中央部分Ｍと一方のエッジ部分Ｅ1に該当す
る部分をマスキングした後、不純物イオンを注入してゲ
ート電極３２ａの両側にそれぞれソース領域３６とドレ
イン領域３７を形成する。
【００２３】ゲート電極３２ａの中央部分Ｍに該当する
アクティブ領域はチャンネル領域３５としての機能を果
たし、ゲート電極３２ａの一方のエッジ部分Ｅ1 に該当
するアクティブ領域はオフセット領域３８としての機能
を果たす。ここで、前記ゲート絶縁層３３と絶縁層３４
としては、シリコン酸化膜ＳｉＯ2 とシリコン窒化膜Ｓ
ｉ3Ｎ4とを順次ＣＶＤ法で形成してもよく、これとは逆
にしてもよい。絶縁層３４はゲート絶縁層３３の厚さよ
り一層厚く形成される。
アクティブ領域はチャンネル領域３５としての機能を果
たし、ゲート電極３２ａの一方のエッジ部分Ｅ1 に該当
するアクティブ領域はオフセット領域３８としての機能
を果たす。ここで、前記ゲート絶縁層３３と絶縁層３４
としては、シリコン酸化膜ＳｉＯ2 とシリコン窒化膜Ｓ
ｉ3Ｎ4とを順次ＣＶＤ法で形成してもよく、これとは逆
にしてもよい。絶縁層３４はゲート絶縁層３３の厚さよ
り一層厚く形成される。
【００２４】前述したように、図２（ｂ）による薄膜ト
ランジスタの代わりに図２（ａ）による薄膜トランジス
タを製造するためには２つの工程のみを異にすればよ
い。第１は半導体基板の代わりに絶縁基板を設けること
であり、第２は図３（ａ）における絶縁層３１を略する
ことである。
ランジスタの代わりに図２（ａ）による薄膜トランジス
タを製造するためには２つの工程のみを異にすればよ
い。第１は半導体基板の代わりに絶縁基板を設けること
であり、第２は図３（ａ）における絶縁層３１を略する
ことである。
【００２５】次に、図３（ｄ）に示すように、アクティ
ブ領域３９の全表面上に平坦化用絶縁層４０を形成した
後、これをパターニングしてソース領域３６とドレイン
領域３７上にそれぞれソースコンタクトホール４０ａ及
びドレインコンタクトホール４０ｂを形成する。
ブ領域３９の全表面上に平坦化用絶縁層４０を形成した
後、これをパターニングしてソース領域３６とドレイン
領域３７上にそれぞれソースコンタクトホール４０ａ及
びドレインコンタクトホール４０ｂを形成する。
【００２６】最後に、図３（ｅ）に示すように、コンタ
クトホール４０ａ、４０ｂ及び平坦化用絶縁層４０上に
コンタクトホール４０ａ、４０ｂが完全に満たされるよ
うに導電体層４１を形成した後、この導電体層４１をパ
ターニングしてソースコンタクトホール４０ａ及びドレ
インコンタクトホール４０ｂ上にそれぞれ配線用ソース
電極４２及びドレイン電極４３を形成する。
クトホール４０ａ、４０ｂ及び平坦化用絶縁層４０上に
コンタクトホール４０ａ、４０ｂが完全に満たされるよ
うに導電体層４１を形成した後、この導電体層４１をパ
ターニングしてソースコンタクトホール４０ａ及びドレ
インコンタクトホール４０ｂ上にそれぞれ配線用ソース
電極４２及びドレイン電極４３を形成する。
【００２７】第２実施形態 以下、本発明の第２実施形態による薄膜トランジスタ及
びその製造工程を添付された図４−図５を参照して説明
する。図４（ａ）は第２実施形態による薄膜トランジス
タの構造を示す断面図であって、絶縁基板の場合を例示
したものである。図４（ｂ）は図４（ａ）とほぼ同一で
あり、ただ絶縁基板の代わりに半導体基板が使用された
ことだけが異なる。
びその製造工程を添付された図４−図５を参照して説明
する。図４（ａ）は第２実施形態による薄膜トランジス
タの構造を示す断面図であって、絶縁基板の場合を例示
したものである。図４（ｂ）は図４（ａ）とほぼ同一で
あり、ただ絶縁基板の代わりに半導体基板が使用された
ことだけが異なる。
【００２８】図４（ａ）によれば、図２（ａ）と同様
に、薄膜トランジスタは絶縁基板５０と、絶縁基板５０
上に形成され、両側エッジ部分Ｅ1、Ｅ2と中央部分Ｍを
含むゲート電極５１と、ゲート電極５１の表面上に形成
され、ゲート電極５１の両側エッジ部分Ｅ1、Ｅ2のうち
一方のエッジ部分Ｅ1 の上側をそれ以外の部分より一段
と厚くされた絶縁膜５２と、絶縁膜５２及び露出した絶
縁基板５０の表面上に形成され、チャンネル領域５３、
ソース領域５４、ドレイン領域５５、及びゲート電極５
１の一方エッジ部分に対応するように位置したオフセッ
ト領域５６を含むアクティブ領域５７とから構成され
る。
に、薄膜トランジスタは絶縁基板５０と、絶縁基板５０
上に形成され、両側エッジ部分Ｅ1、Ｅ2と中央部分Ｍを
含むゲート電極５１と、ゲート電極５１の表面上に形成
され、ゲート電極５１の両側エッジ部分Ｅ1、Ｅ2のうち
一方のエッジ部分Ｅ1 の上側をそれ以外の部分より一段
と厚くされた絶縁膜５２と、絶縁膜５２及び露出した絶
縁基板５０の表面上に形成され、チャンネル領域５３、
ソース領域５４、ドレイン領域５５、及びゲート電極５
１の一方エッジ部分に対応するように位置したオフセッ
ト領域５６を含むアクティブ領域５７とから構成され
る。
【００２９】前記構成は実質的に図２（ａ）に示す第１
実施形態と同様である。しかし、第２実施形態による薄
膜トランジスタの構造における特異点は、ゲート電極５
１の両側エッジ部分Ｅ1、Ｅ2が中央部分Ｍから下方に傾
むいた傾斜表面を有することである。図２（ａ）と同様
に、チャンネル領域５３は中央部分Ｍに該当する絶縁膜
５２の上側に形成され、ソース領域５４は他側エッジ部
分Ｅ2 から図面上左側の基板５０の表面にかけて形成さ
れる。ドレイン領域５５はオフセット領域５６の終端部
から図面上ゲート電極５１の右側の絶縁基板５０の表面
上に形成される。この第２実施形態による薄膜トランジ
スタは、ボディシリコンのような半導体層で形成された
アクティブ領域５７に形成され、その上に絶縁膜５８が
形成され、そのソース領域５４とドレイン領域５５にそ
れぞれソースコンタクトホール及びドレインコンタクト
ホールを形成させ、ソース電極５９と、ドレイン電極６
０とがさらに形成されている。
実施形態と同様である。しかし、第２実施形態による薄
膜トランジスタの構造における特異点は、ゲート電極５
１の両側エッジ部分Ｅ1、Ｅ2が中央部分Ｍから下方に傾
むいた傾斜表面を有することである。図２（ａ）と同様
に、チャンネル領域５３は中央部分Ｍに該当する絶縁膜
５２の上側に形成され、ソース領域５４は他側エッジ部
分Ｅ2 から図面上左側の基板５０の表面にかけて形成さ
れる。ドレイン領域５５はオフセット領域５６の終端部
から図面上ゲート電極５１の右側の絶縁基板５０の表面
上に形成される。この第２実施形態による薄膜トランジ
スタは、ボディシリコンのような半導体層で形成された
アクティブ領域５７に形成され、その上に絶縁膜５８が
形成され、そのソース領域５４とドレイン領域５５にそ
れぞれソースコンタクトホール及びドレインコンタクト
ホールを形成させ、ソース電極５９と、ドレイン電極６
０とがさらに形成されている。
【００３０】図４（ｂ）は図４（ａ）とほぼ同一であ
り、図４（ａ）における絶縁基板５０の代わりにポリシ
リコンのような半導体基板５０ａが使用される。尚、図
４（ｂ）では半導体基板５０ａが使用されるので、電気
的絶縁のために半導体基板５０ａとゲート電極５１、ソ
ース領域５３、及びドレイン領域５５との間に絶縁層６
１がさらに備えられる。
り、図４（ａ）における絶縁基板５０の代わりにポリシ
リコンのような半導体基板５０ａが使用される。尚、図
４（ｂ）では半導体基板５０ａが使用されるので、電気
的絶縁のために半導体基板５０ａとゲート電極５１、ソ
ース領域５３、及びドレイン領域５５との間に絶縁層６
１がさらに備えられる。
【００３１】以下、図５を参照して第２実施形態による
薄膜トランジスタの製造工程を説明する。図５は基板が
ポリシリコンのような半導体基板である場合を例示した
ものである。絶縁基板の場合には、第１実施形態で説明
したように、基板上に付加的に形成される絶縁層が不要
であることを除いては、半導体基板の場合とほぼ同一で
ある。従って、その説明は略する。
薄膜トランジスタの製造工程を説明する。図５は基板が
ポリシリコンのような半導体基板である場合を例示した
ものである。絶縁基板の場合には、第１実施形態で説明
したように、基板上に付加的に形成される絶縁層が不要
であることを除いては、半導体基板の場合とほぼ同一で
ある。従って、その説明は略する。
【００３２】図５（ａ）に示すように、半導体基板７０
の全表面上に基板絶縁層７１、ポリシリコンのような導
電体層７２、第１絶縁層７３を順次形成し、第１絶縁層
７３をゲート形成用マスクを用いてパターニングして、
第１絶縁層パターン７３ａを形成する。第１絶縁層７３
としてはＣＶＤによるシリコン窒化膜が使用される。
の全表面上に基板絶縁層７１、ポリシリコンのような導
電体層７２、第１絶縁層７３を順次形成し、第１絶縁層
７３をゲート形成用マスクを用いてパターニングして、
第１絶縁層パターン７３ａを形成する。第１絶縁層７３
としてはＣＶＤによるシリコン窒化膜が使用される。
【００３３】次に、図５（ｂ）に示すように、第１絶縁
層パターン７３ａと導電体層７２の露出した表面上に第
２絶縁層７４を形成し、これをＲＩＥ法でエッチングし
て第１絶縁層パターン７３ａの側壁に側壁スペーサ７４
ａを形成する。第２絶縁層７４としてはＣＶＤシリコン
酸化膜が使用される。前記第１絶縁層パターン７３ａ及
び側壁スペーサ７４ａをエッチングマスクとして用いて
導電体層７２をエッチングしてゲート電極７２ａとして
導電体層パターンを形成する。
層パターン７３ａと導電体層７２の露出した表面上に第
２絶縁層７４を形成し、これをＲＩＥ法でエッチングし
て第１絶縁層パターン７３ａの側壁に側壁スペーサ７４
ａを形成する。第２絶縁層７４としてはＣＶＤシリコン
酸化膜が使用される。前記第１絶縁層パターン７３ａ及
び側壁スペーサ７４ａをエッチングマスクとして用いて
導電体層７２をエッチングしてゲート電極７２ａとして
導電体層パターンを形成する。
【００３４】さらに、図５（ｃ）に示すように、側壁ス
ペーサ７４ａを除去した後、側壁スペーサ７４ａの除去
によって露出したゲート電極７２ａの両側エッジ部分上
に局部酸化法(Local Oxidation Method)を行い、両側エ
ッジ部分Ｅ1、Ｅ2上にそれぞれ熱酸化膜としての絶縁膜
７５ａ、７５ｂを形成する。この局部酸化法による熱的
酸化膜７５ａ、７５ｂの形成により、ゲート電極７２ａ
はメサ構造を有する。即ち、ゲート電極７２ａの両側エ
ッジ部分Ｅ1、Ｅ2は中央部分Ｍより一段下となり、そこ
まで傾斜面で連結される。次に、ゲート電極７２ａの中
央から図面上右側の部分に一方の絶縁膜７５ａを覆うよ
うに感光膜パターンＰＲ5 のようなマスクを用いて選択
的にマスキングする。
ペーサ７４ａを除去した後、側壁スペーサ７４ａの除去
によって露出したゲート電極７２ａの両側エッジ部分上
に局部酸化法(Local Oxidation Method)を行い、両側エ
ッジ部分Ｅ1、Ｅ2上にそれぞれ熱酸化膜としての絶縁膜
７５ａ、７５ｂを形成する。この局部酸化法による熱的
酸化膜７５ａ、７５ｂの形成により、ゲート電極７２ａ
はメサ構造を有する。即ち、ゲート電極７２ａの両側エ
ッジ部分Ｅ1、Ｅ2は中央部分Ｍより一段下となり、そこ
まで傾斜面で連結される。次に、ゲート電極７２ａの中
央から図面上右側の部分に一方の絶縁膜７５ａを覆うよ
うに感光膜パターンＰＲ5 のようなマスクを用いて選択
的にマスキングする。
【００３５】そして、図５（ｄ）に示すように、感光膜
パターンＰＲ5 でマスキングされていないゲート電極７
２ａの他方の側エッジ部分Ｅ2 に位置した絶縁膜７５ｂ
を除去した後、前記感光膜パターンＰＲ5 を除去する。
ゲート電極７２ａの一方のエッジ部分Ｅ1 に残された絶
縁膜７５ａは後でオフセット領域の形成のために使用さ
れる。その後、基板絶縁層７１、ゲート電極７２ａ、及
び残された絶縁膜７５ａの露出した全表面上にゲート絶
縁層としての第３絶縁層７６と、アクティブ領域７７と
しての半導体層（例えば、ポリシリコン）と、不純物含
有絶縁層７８とを順次形成した後、ゲート電極７２ａの
中央部分Ｍの表面と残された絶縁膜７５ａに対応する半
導体層の表面が露出するまで不純物含有絶縁層７８をエ
ッチバックする。
パターンＰＲ5 でマスキングされていないゲート電極７
２ａの他方の側エッジ部分Ｅ2 に位置した絶縁膜７５ｂ
を除去した後、前記感光膜パターンＰＲ5 を除去する。
ゲート電極７２ａの一方のエッジ部分Ｅ1 に残された絶
縁膜７５ａは後でオフセット領域の形成のために使用さ
れる。その後、基板絶縁層７１、ゲート電極７２ａ、及
び残された絶縁膜７５ａの露出した全表面上にゲート絶
縁層としての第３絶縁層７６と、アクティブ領域７７と
しての半導体層（例えば、ポリシリコン）と、不純物含
有絶縁層７８とを順次形成した後、ゲート電極７２ａの
中央部分Ｍの表面と残された絶縁膜７５ａに対応する半
導体層の表面が露出するまで不純物含有絶縁層７８をエ
ッチバックする。
【００３６】すなわち、アクティブ領域７７のうちチャ
ンネル領域とオフセット領域として使用される部分は露
出させ、ソース領域とドレイン領域として使用される部
分は残存する不純物含有絶縁層７８ａと接触させたまま
とする。絶縁膜７５ａ、７５ｂはゲート絶縁層としての
第３絶縁層７６より一層厚く形成され、不純物含有絶縁
層７８としてはＢＳＧ(Boron Silicate Glass)もしくは
ＢＰＳＧ(Boron Phosporous Silicate Glass）が使用さ
れる。
ンネル領域とオフセット領域として使用される部分は露
出させ、ソース領域とドレイン領域として使用される部
分は残存する不純物含有絶縁層７８ａと接触させたまま
とする。絶縁膜７５ａ、７５ｂはゲート絶縁層としての
第３絶縁層７６より一層厚く形成され、不純物含有絶縁
層７８としてはＢＳＧ(Boron Silicate Glass)もしくは
ＢＰＳＧ(Boron Phosporous Silicate Glass）が使用さ
れる。
【００３７】その後、図５（ｅ）に示すように、残存す
る不純物含有絶縁層７８ａ上にアニーリングを施すと、
不純物含有絶縁層７８に含有されたＰ型不純物イオンで
あるボロンがアクティブ領域７７に拡散してソース領域
７９及びドレイン領域８０が形成される。この際、ボロ
ンが拡散しないアクティブ領域７７のうちゲート電極７
２ａの中央部分Ｍに位置した部分はチャンネル領域８１
として働き、残存する絶縁膜７５ａの上側に位置したア
クティブ領域７７はオフセット領域８２として働く。
る不純物含有絶縁層７８ａ上にアニーリングを施すと、
不純物含有絶縁層７８に含有されたＰ型不純物イオンで
あるボロンがアクティブ領域７７に拡散してソース領域
７９及びドレイン領域８０が形成される。この際、ボロ
ンが拡散しないアクティブ領域７７のうちゲート電極７
２ａの中央部分Ｍに位置した部分はチャンネル領域８１
として働き、残存する絶縁膜７５ａの上側に位置したア
クティブ領域７７はオフセット領域８２として働く。
【００３８】次に、残存する不純物含有絶縁層７８と露
出したアクティブ領域７７上には平坦な表面を有する第
４絶縁層８３が形成され、残存する不純物含有絶縁層７
８ａ及び第４絶縁層８３を一緒にパターニングする。そ
のパターニングでソース領域７９とドレイン領域８０上
にはそれぞれソースコンタクトホールとドレインコンタ
クトホールが形成される。次に、ソースコンタクトホー
ルとドレインコンタクトホールが完全に満たされるよう
に、このコンタクトホールと第４絶縁層８３上に導電体
層８４を形成し、これをパターニングしてソース領域７
９及びドレイン領域８０に接続するソース電極８５とド
レイン電極８６を形成する。本発明の薄膜トランジスタ
の動作は従来の薄膜トランジスタと同一なので、その説
明は略する。
出したアクティブ領域７７上には平坦な表面を有する第
４絶縁層８３が形成され、残存する不純物含有絶縁層７
８ａ及び第４絶縁層８３を一緒にパターニングする。そ
のパターニングでソース領域７９とドレイン領域８０上
にはそれぞれソースコンタクトホールとドレインコンタ
クトホールが形成される。次に、ソースコンタクトホー
ルとドレインコンタクトホールが完全に満たされるよう
に、このコンタクトホールと第４絶縁層８３上に導電体
層８４を形成し、これをパターニングしてソース領域７
９及びドレイン領域８０に接続するソース電極８５とド
レイン電極８６を形成する。本発明の薄膜トランジスタ
の動作は従来の薄膜トランジスタと同一なので、その説
明は略する。
【００３９】
【発明の効果】以上説明したように、本発明による薄膜
トランジスタの構造と製造方法は次の長所がある。 １． オフセット領域がゲート電極の上に配置されるの
で、オフセット電位がゲート電極によって調節され、
「オン」時にはオン電流が向上する。また「オフ」時に
はオフセット領域の下に位置した厚くした酸化膜によっ
て水平電界が減衰してオフ電流が減するので、オン／オ
フ電流比が向上し、且つ薄膜トランジスタの性能が向上
する。 ２．残存する絶縁膜によってオフセット領域を形成する
自己整列法が用いられるので、オフセット領域の長さが
変化することがなく、チャンネル漏洩電流及びしきい電
流の変化を減少させることができる。従って、薄膜トラ
ンジスタの信頼度が改善される。
トランジスタの構造と製造方法は次の長所がある。 １． オフセット領域がゲート電極の上に配置されるの
で、オフセット電位がゲート電極によって調節され、
「オン」時にはオン電流が向上する。また「オフ」時に
はオフセット領域の下に位置した厚くした酸化膜によっ
て水平電界が減衰してオフ電流が減するので、オン／オ
フ電流比が向上し、且つ薄膜トランジスタの性能が向上
する。 ２．残存する絶縁膜によってオフセット領域を形成する
自己整列法が用いられるので、オフセット領域の長さが
変化することがなく、チャンネル漏洩電流及びしきい電
流の変化を減少させることができる。従って、薄膜トラ
ンジスタの信頼度が改善される。
【図１】 従来の薄膜トランジスタの製造工程断面図で
ある。
ある。
【図２】 本発明の第１実施形態による薄膜トランジス
タとして絶縁基板を使用した場合を例示した構造断面図
である。
タとして絶縁基板を使用した場合を例示した構造断面図
である。
【図３】 本発明の第１実施形態による薄膜トランジス
タの製造工程を示す断面図である。
タの製造工程を示す断面図である。
【図４】 （ａ）は本発明の第２実施形態による薄膜ト
ランジスタとして絶縁基板を使用した場合を例示した構
造断面図であり、（ｂ）は本発明の第２実施形態による
薄膜トランジスタとして半導体基板を使用した場合を例
示した構造断面図である。
ランジスタとして絶縁基板を使用した場合を例示した構
造断面図であり、（ｂ）は本発明の第２実施形態による
薄膜トランジスタとして半導体基板を使用した場合を例
示した構造断面図である。
【図５】 本発明の第２実施形態による薄膜トランジス
タの製造工程図である。
タの製造工程図である。
１０ａ、５０ａ、３０、７０ 半導体基板 １１、３２ａ、５１、７２ａ ゲート電極 ７４ａ 側壁スペーサ １２、１８、２１、３１、３３、３４、４０、５２、５
８、６１、７１、７３、７４、８３ 絶縁層 １７、３９、５７、７７ 半導体層 ７８ 不純物含有絶縁層 １４、１５、３６、３７、５４、５５、７９、８０ ソ
ース領域及びドレイン領域 １９、２０、４２、４３、５９、６０、８５、８６ ソ
ース電極及びドレイン電極
８、６１、７１、７３、７４、８３ 絶縁層 １７、３９、５７、７７ 半導体層 ７８ 不純物含有絶縁層 １４、１５、３６、３７、５４、５５、７９、８０ ソ
ース領域及びドレイン領域 １９、２０、４２、４３、５９、６０、８５、８６ ソ
ース電極及びドレイン電極
Claims (5)
- 【請求項１】 基板と、 その基板上に形成され、両側のエッジ部分と中央部分に
区分されるゲート電極と、 ゲート電極の表面を覆うように形成され、ゲート電極の
両側エッジ部分のうち一方のエッジ部分で他の部分より
厚くされた絶縁膜と、 前記絶縁膜及び露出された基板の表面上に形成され、チ
ャンネル領域、ソース、ドレイン、及びオフセット領域
とから構成され、そのオフセット領域が前記ゲート電極
の厚くした絶縁膜の部分に対応して位置させたアクティ
ブ領域とから構成されることを特徴とする半導体素子。 - 【請求項２】 前記チャンネル領域は前記絶縁膜上の前
記ゲート電極の中央部分に該当する部分に形成され、 前記ソースは厚さを厚くした側と反対側のゲート電極の
エッジ部分の絶縁膜の上から基板の上にかけて形成さ
れ、 前記ドレインはオフセット領域の終端部から基板の表面
にかけて形成されることを特徴とする請求項１記載の半
導体素子。 - 【請求項３】 ゲート電極の各エッジ部分が前記中央部
分から下向に傾く傾斜表面とそれに続く平坦部とを有す
ることを特徴とする請求項１記載の半導体素子。 - 【請求項４】 基板上に導電層を形成し、これをパター
ニングしてゲート電極を形成するステップと、 前記ゲート電極を両側エッジ部分とそれらの間の中央部
分に区分するステップと、 ゲート電極と基板の表面上にゲート絶縁層を形成し、ゲ
ート絶縁層上に絶縁層を形成するステップと、 前記絶縁層をパターニングして前記電極の両側エッジ部
分のうち一方エッジ部分上に位置した部分のみを残して
除去する工程と、 前記絶縁層の残り部分とゲート絶縁層の全面上にアクテ
ィブ領域としての半導体層を形成する工程と、 アクティブ領域のうち前記ゲート電極の中央部分と一方
エッジ部分に該当する部分をマスキングした後、不純物
イオンを注入してゲート電極の両側にソースとドレイン
をそれぞれ形成する工程とを備えることを特徴とする半
導体装置の製造方法。 - 【請求項５】 基板の表面上に導電体層及び第１絶縁層
を順次形成するステップと、 第１絶縁層をパターニングして所定幅を有する第１絶縁
層パターンを形成するステップと、 導電体層と第１絶縁層パターンの表面上に第２絶縁層を
形成し、これをエッチングして第１絶縁層パターンの両
側壁に側壁スペーサを形成する段階と、 第１絶縁層パターンと側壁スペーサをエッチングマスク
とし用いて前記導電体層をエッチングして、ゲート電極
として導電体パターンを形成するステップと、 側壁スペーサを除去し、露出したゲート電極の両側表面
で絶縁膜を成長させるステップと、 両側の絶縁膜のうち一方絶縁膜を除去し、ゲート電極と
残存する他側絶縁膜の表面上に第３絶縁層を形成するス
テップと、 基板と第３絶縁層の表面上に半導体層を形成するステッ
プと、 半導体層に不純物含有層を形成し、ゲート電極の中央部
並びに第３絶縁層を形成させた部分の半導体層の表面が
露出するまで不純物含有層をエッチバックするステップ
と、 アニーリングを行うことにより、不純物含有層から半導
体層に不純物を拡散させてソースとドレインをそれぞれ
形成するステップとを備えることを特徴とする薄膜トラ
ンジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950056311A KR100205306B1 (ko) | 1995-12-26 | 1995-12-26 | 박막트랜지스터의 제조방법 |
| KR56311/1995 | 1995-12-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186339A JPH09186339A (ja) | 1997-07-15 |
| JP2733909B2 true JP2733909B2 (ja) | 1998-03-30 |
Family
ID=19444269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8184295A Expired - Fee Related JP2733909B2 (ja) | 1995-12-26 | 1996-06-26 | 薄膜トランジスタ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US5903013A (ja) |
| JP (1) | JP2733909B2 (ja) |
| KR (1) | KR100205306B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5953596A (en) * | 1996-12-19 | 1999-09-14 | Micron Technology, Inc. | Methods of forming thin film transistors |
| KR20010057116A (ko) * | 1999-12-18 | 2001-07-04 | 박종섭 | 전기적 특성을 개선시키기 위한 박막 트랜지스터의 제조방법 |
| TW480725B (en) * | 2000-04-04 | 2002-03-21 | Matsushita Electric Ind Co Ltd | Thin film semiconductor device and method of producing same |
| KR100784063B1 (ko) * | 2000-12-23 | 2007-12-10 | 주식회사 하이닉스반도체 | 박막 트랜지스터의 구조 및 제조 방법 |
| KR100853220B1 (ko) * | 2002-04-04 | 2008-08-20 | 삼성전자주식회사 | 표시 장치용 박막 트랜지스터 어레이 기판의 제조 방법 |
| KR100450762B1 (ko) * | 2002-09-19 | 2004-10-01 | 한국전자통신연구원 | 초미세 에스오아이 모스 전계효과 트랜지스터 및 그의제조방법 |
| TWI357157B (en) | 2006-06-12 | 2012-01-21 | Kovio Inc | Printed, self-aligned, top-gate thin film transist |
| US7701011B2 (en) * | 2006-08-15 | 2010-04-20 | Kovio, Inc. | Printed dopant layers |
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