JP3420301B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の製造方法
に関し、特に二重接合構造の多結晶シリコンを利用した
薄膜トランジスタの製造方法に関する。
に関し、特に二重接合構造の多結晶シリコンを利用した
薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】一般に、薄膜トランジスタは液晶表示装
置のスイッチング素子として廣く用いられている。液晶
表示装置の高書質化および高性能化のためには、薄膜ト
ランジスタのスイッチング動作が高速化されなければな
らない。また、薄膜トランジスタはオン電流、オフ電
流、しきい値電圧（Ｖｔｈ）、電界、移動度等の特性を
適切に満足しうるものでなければならない。
置のスイッチング素子として廣く用いられている。液晶
表示装置の高書質化および高性能化のためには、薄膜ト
ランジスタのスイッチング動作が高速化されなければな
らない。また、薄膜トランジスタはオン電流、オフ電
流、しきい値電圧（Ｖｔｈ）、電界、移動度等の特性を
適切に満足しうるものでなければならない。
【０００３】このような薄膜トランジスタの従来の製造
方法を、添付図面を参照しながら以下に説明する。
方法を、添付図面を参照しながら以下に説明する。
【０００４】図１は従来の薄膜トランジスタの製造方法
を示す工程断面図で、従来の薄膜トランジスタの製造方
法は、図１（ａ）に示すように、透明絶縁基板１上に絶
縁膜２と多結晶シリコン３とを順次形成する。次に、図
１（ｂ）に示すように、多結晶シリコン３表面にゲート
絶縁膜５を成長させ、その上に多結晶シリコン６を蒸着
し、図１（ｃ）に示すように、ホトエッチング工程によ
り不要部分の多結晶シリコン６およびゲート絶縁膜５を
選択的に除去してゲート６ａを形成する。
を示す工程断面図で、従来の薄膜トランジスタの製造方
法は、図１（ａ）に示すように、透明絶縁基板１上に絶
縁膜２と多結晶シリコン３とを順次形成する。次に、図
１（ｂ）に示すように、多結晶シリコン３表面にゲート
絶縁膜５を成長させ、その上に多結晶シリコン６を蒸着
し、図１（ｃ）に示すように、ホトエッチング工程によ
り不要部分の多結晶シリコン６およびゲート絶縁膜５を
選択的に除去してゲート６ａを形成する。
【０００５】図１（ｄ）に示すように、ゲート６ａをマ
スクとしてゲート６ａ両方の下部の多結晶シリコン３に
高濃度ｎ形イオン注入してソース／ドレイン不純物領域
４，４ａを形成することにより薄膜トランジスタを完成
する。
スクとしてゲート６ａ両方の下部の多結晶シリコン３に
高濃度ｎ形イオン注入してソース／ドレイン不純物領域
４，４ａを形成することにより薄膜トランジスタを完成
する。
【０００６】このように製造された従来の薄膜トランジ
スタは、ゲート６ａに電圧を印加すればソース／ドレイ
ン不純物領域４，４ａ間の多結晶シリコン３とゲート絶
縁膜５との界面にチャネルが形成されてソース／ドレイ
ン不純物領域４，４ａ間の電位差によって電流が流れる
こととなる。
スタは、ゲート６ａに電圧を印加すればソース／ドレイ
ン不純物領域４，４ａ間の多結晶シリコン３とゲート絶
縁膜５との界面にチャネルが形成されてソース／ドレイ
ン不純物領域４，４ａ間の電位差によって電流が流れる
こととなる。
【０００７】しかしながら、このような従来薄膜トラン
ジスタにおいては、チャネル層として多結晶シリコンを
使用したので、多結晶シリコン膜の材質自体の特性によ
り、多結晶シリコン内の欠陥要素と接合部分の電界およ
びそれらとの関連によって、ゲート電極がオフ状態にな
る時であってもソース／ドレイン間に漏泄電流が流れる
こととなるから、薄膜トランジスタを液晶表示装置のス
イッチング素子として使用する場合書質が不良となる問
題点があった。
ジスタにおいては、チャネル層として多結晶シリコンを
使用したので、多結晶シリコン膜の材質自体の特性によ
り、多結晶シリコン内の欠陥要素と接合部分の電界およ
びそれらとの関連によって、ゲート電極がオフ状態にな
る時であってもソース／ドレイン間に漏泄電流が流れる
こととなるから、薄膜トランジスタを液晶表示装置のス
イッチング素子として使用する場合書質が不良となる問
題点があった。
【０００８】
【発明が解決しようとする課題】本発明は、このような
問題点を解消するためのもので、漏泄電流を最小化し液
晶表示の自身の高書質化を達成することにその目的があ
る。
問題点を解消するためのもので、漏泄電流を最小化し液
晶表示の自身の高書質化を達成することにその目的があ
る。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、第１絶縁膜、半導体層及び第２
絶縁膜を順次形成する第１工程と、第２絶縁膜及び半導
体層がチャネル領域にのみ残るようにパターニングする
第２工程と、残っている半導体層と連結されるように低
濃度の第１導電型半導体層と高濃度の第１導電型半導体
層を全面にわたって順次形成する第３工程と、第２絶縁
膜をエッチストッパとして用いてチャネル領域の低濃度
の第１導電型半導体層と高濃度の第１導電型半導体層を
選擇的に除去してソース／ドレイン領域を画定する第４
工程と、第２絶縁膜の露出部分を除去し、全面にゲート
絶縁膜を形成する第５工程と、チャネル領域上のゲート
絶縁膜上にゲート電極を形成し、全面に保護膜を形成す
る第６工程と、ソース／ドレイン領域上にコンタクトホ
ールを形成する第７工程と、コンタクトホールを通じて
ソース／ドレイン領域と連結されるようにソース／ドレ
イン電極を形成する第８工程と、を含む。
めに、本発明によれば、第１絶縁膜、半導体層及び第２
絶縁膜を順次形成する第１工程と、第２絶縁膜及び半導
体層がチャネル領域にのみ残るようにパターニングする
第２工程と、残っている半導体層と連結されるように低
濃度の第１導電型半導体層と高濃度の第１導電型半導体
層を全面にわたって順次形成する第３工程と、第２絶縁
膜をエッチストッパとして用いてチャネル領域の低濃度
の第１導電型半導体層と高濃度の第１導電型半導体層を
選擇的に除去してソース／ドレイン領域を画定する第４
工程と、第２絶縁膜の露出部分を除去し、全面にゲート
絶縁膜を形成する第５工程と、チャネル領域上のゲート
絶縁膜上にゲート電極を形成し、全面に保護膜を形成す
る第６工程と、ソース／ドレイン領域上にコンタクトホ
ールを形成する第７工程と、コンタクトホールを通じて
ソース／ドレイン領域と連結されるようにソース／ドレ
イン電極を形成する第８工程と、を含む。
【００１０】
【実施例】このような本発明、薄膜トランジスタ製造方
法を図面に基づいて詳述する。
法を図面に基づいて詳述する。
【００１１】図２は、本発明の一実施例の薄膜トランジ
スタの製造方法を示す工程断面図で、図２（ａ）に示す
ように、透明基板１１上に酸化膜または窒化膜等の第１
絶縁膜１２、多結晶シリコン等の半導体層１３及びエッ
チストッパ用第２絶縁膜１４を順次蒸着して形成した
後、図２（ｂ）に示すように、ホトエッチング工程によ
りチャネル領域を画定して不必要な部分を除去し、チャ
ネル領域上にのみ残るように第２絶縁膜１４と半導体層
１３をパターニングする。この時半導体層１３の幅より
第２絶縁膜１４の幅が狭くなるように、半導体層１３両
側の端部の第２絶縁膜１４は除去する。
スタの製造方法を示す工程断面図で、図２（ａ）に示す
ように、透明基板１１上に酸化膜または窒化膜等の第１
絶縁膜１２、多結晶シリコン等の半導体層１３及びエッ
チストッパ用第２絶縁膜１４を順次蒸着して形成した
後、図２（ｂ）に示すように、ホトエッチング工程によ
りチャネル領域を画定して不必要な部分を除去し、チャ
ネル領域上にのみ残るように第２絶縁膜１４と半導体層
１３をパターニングする。この時半導体層１３の幅より
第２絶縁膜１４の幅が狭くなるように、半導体層１３両
側の端部の第２絶縁膜１４は除去する。
【００１２】図２（Ｃ）に示すように、全面にソース／
ドレイン領域になる低濃度（１×１０１２−１×１０
１３／ｃｍ２）ｎ形半導体層１５と高濃度（５×１０
１４−５×１０１５／ｃｍ２）ｎ形半導体層１６を順次
蒸着して形成し、図２（ｄ）に示すように、ホトエッチ
ング工程により前記第２絶縁膜１４上方の低濃度ｎ形半
導体層１５および高濃度ｎ形半導体層１６を、第２絶縁
膜１４をエッチストッパとして利用して選択的に除去す
る。このとき、低濃度ｎ形半導体層１５も高濃度ｎ形半
導体層１６も多結晶シリコンを用いることができる。
ドレイン領域になる低濃度（１×１０１２−１×１０
１３／ｃｍ２）ｎ形半導体層１５と高濃度（５×１０
１４−５×１０１５／ｃｍ２）ｎ形半導体層１６を順次
蒸着して形成し、図２（ｄ）に示すように、ホトエッチ
ング工程により前記第２絶縁膜１４上方の低濃度ｎ形半
導体層１５および高濃度ｎ形半導体層１６を、第２絶縁
膜１４をエッチストッパとして利用して選択的に除去す
る。このとき、低濃度ｎ形半導体層１５も高濃度ｎ形半
導体層１６も多結晶シリコンを用いることができる。
【００１３】図３（ｅ）に示すように、高濃度ｎ形半導
体層１６をマスクとして利用してエッチストッパ用第２
絶縁膜１４を湿式エッチングによって除去した後、図３
（ｆ）に示すように、基板上の全面を覆うようにゲート
絶縁膜１７を形成し、チャネル領域である半導体層１３
上方のゲート絶縁膜１７上にゲート電極１８を形成す
る。
体層１６をマスクとして利用してエッチストッパ用第２
絶縁膜１４を湿式エッチングによって除去した後、図３
（ｆ）に示すように、基板上の全面を覆うようにゲート
絶縁膜１７を形成し、チャネル領域である半導体層１３
上方のゲート絶縁膜１７上にゲート電極１８を形成す
る。
【００１４】図３（ｇ）に示すように、基板全面に保護
膜１９を形成し前記ソース／ドレイン領域である高濃度
ｎ形半導体層１６の所定部位の保護膜１９とゲート絶縁
膜１７を選択的に除去してソース／ドレイン電極のコン
タクトホールを形成した後、コンタクトホールを通じて
高濃度ｎ形半導体層１６と連結されるように金属を蒸着
しパターニングしてソース／ドレイン電極２０，２０ａ
を形成することにより、本発明の薄膜トランジスタを完
成する。
膜１９を形成し前記ソース／ドレイン領域である高濃度
ｎ形半導体層１６の所定部位の保護膜１９とゲート絶縁
膜１７を選択的に除去してソース／ドレイン電極のコン
タクトホールを形成した後、コンタクトホールを通じて
高濃度ｎ形半導体層１６と連結されるように金属を蒸着
しパターニングしてソース／ドレイン電極２０，２０ａ
を形成することにより、本発明の薄膜トランジスタを完
成する。
【００１５】
【作用】このように製造された本発明の薄膜トランジス
タの動作は従来と同様であるが、チャネル領域の半導体
層９とソース／ドレイン領域である高濃度ｎ形半導体層
１６間に低濃度ｎ形半導体層１５が形成されることによ
り電界値が低減されて漏泄電流を最小化することができ
る。
タの動作は従来と同様であるが、チャネル領域の半導体
層９とソース／ドレイン領域である高濃度ｎ形半導体層
１６間に低濃度ｎ形半導体層１５が形成されることによ
り電界値が低減されて漏泄電流を最小化することができ
る。
【００１６】
【発明の効果】本発明の方法により製造された薄膜トラ
ンジスタはオン電流およびオフ電流の特性が優れている
ので、液晶表示装置に適用する場合には、液晶表示装置
の高書質化／高性能化を達成することができる。
ンジスタはオン電流およびオフ電流の特性が優れている
ので、液晶表示装置に適用する場合には、液晶表示装置
の高書質化／高性能化を達成することができる。
【図１】従来の薄膜トランジスタの製造方法の各工程よ
り処理された断面構造を示す。
り処理された断面構造を示す。
【図２】図２（ａ）乃至（ｄ）は、本発明の薄膜トラン
ジスタの製造方法の各工程により処理された断面構造を
示す。
ジスタの製造方法の各工程により処理された断面構造を
示す。
【図３】図２（ｄ）に続く各工程により処理された断構
造を示す。
造を示す。
１１ 透明基板
１２ 第１絶縁膜、 １４ 第２絶縁膜
１３ 半導体層、１５ 高濃度ｎ形半導体層、 １６
低濃度ｎ形半導体層 １７ ゲート絶縁膜 １８ ゲート電極 １９ 保護膜 ２０、２０ａ ソース／ドレイン電極
低濃度ｎ形半導体層 １７ ゲート絶縁膜 １８ ゲート電極 １９ 保護膜 ２０、２０ａ ソース／ドレイン電極
Claims (5)
- 【請求項１】 透明基板上に、第１絶縁膜、半導体層及
び第２絶縁膜を順次形成する工程と、 第２絶縁膜及び半導体層をパターニングして単にチャネ
ル領域上にそれらを残す工程と、 低濃度の半導体層の第１導電型と高濃度の半導体層の第
１導電型が、残っている半導体層と連結されるように低
濃度の半導体層の第１導電型と高濃度の半導体層の第１
導電型を全面に順次形成し工程と、 前記残っている第２絶縁膜をエッチストッパとして用い
てチャネル領域中に位置する低濃度の半導体層の第１導
電型と高濃度の半導体層の第１導電型を選択的に除去し
てソース領域及びドレイン領域を画定する工程と、 残っている第２絶縁膜の露出部分を除去しそして全面に
ゲート絶縁膜を形成する工程と、 チャネル領域及びドレイン領域に覆って位置するゲート
絶縁膜上にゲート電極を形成する工程と、そしてソース
電極及びドレイン電極が、前記ソース領域及びドレイン
領域とそれぞれ連結するようにソース電極及びドレイン
電極を形成する工程とを含む薄膜トランジスタの製造方
法。 - 【請求項２】 半導体層及び低濃度の半導体層の第１導
電型、高濃度の半導体層の第１導電型は、ポリシリコン
で形成される請求項１記載の薄膜トランジスタの製造方
法。 - 【請求項３】 低濃度の半導体層の第１導電型の不純物
濃度は、１×１０12−１×１０13／ｃｍ2で形成するこ
とを特徴とする請求項１記載の薄膜トランジスタの製造
方法。 - 【請求項４】 高濃度の半導体層の第１導電型の不純物
濃度は、５×１０14−５×１０15／ｃｍ2で形成するこ
とを特徴とする請求項１記載の薄膜トランジスタの製造
方法。 - 【請求項５】 半導体の幅より第２絶縁膜の幅が狭くな
るように、半導体層両側の端部の第２絶縁膜をパターニ
ングすることを特徴とする請求項１記載の薄膜トランジ
スタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92-19541 | 1992-10-23 | ||
| KR1019920019541A KR940010384A (ko) | 1992-10-23 | 1992-10-23 | 박막트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06209010A JPH06209010A (ja) | 1994-07-26 |
| JP3420301B2 true JP3420301B2 (ja) | 2003-06-23 |
Family
ID=19341628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26518293A Expired - Fee Related JP3420301B2 (ja) | 1992-10-23 | 1993-10-22 | 薄膜トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5403755A (ja) |
| JP (1) | JP3420301B2 (ja) |
| KR (1) | KR940010384A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950021242A (ko) * | 1993-12-28 | 1995-07-26 | 김광호 | 다결정 실리콘 박막 트랜지스터 및 그 제조 방법 |
| JP3108296B2 (ja) * | 1994-01-26 | 2000-11-13 | 三洋電機株式会社 | 表示装置の製造方法 |
| US5869360A (en) * | 1996-09-26 | 1999-02-09 | Micron Technology, Inc. | Method for forming a thin film transistor |
| KR100271491B1 (ko) * | 1998-05-19 | 2000-11-15 | 김순택 | 박막트랜지스터 제조방법 |
| US6291255B1 (en) * | 2000-05-22 | 2001-09-18 | Industrial Technology Research Institute | TFT process with high transmittance |
| KR20010015999A (ko) * | 2000-09-06 | 2001-03-05 | 윤은혁 | 컴퓨터와 미싱기를 이용한 자수직물원단의 자수문양보수방법 |
| JP5305630B2 (ja) | 2006-12-05 | 2013-10-02 | キヤノン株式会社 | ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5254488A (en) * | 1988-01-04 | 1993-10-19 | International Business Machines Corporation | Easily manufacturable thin film transistor structures |
| EP0457596B1 (en) * | 1990-05-17 | 1995-12-06 | Sharp Kabushiki Kaisha | Process for fabricating a thin film transistor |
| US5214295A (en) * | 1992-01-28 | 1993-05-25 | Micron Technology, Inc. | Thin film field effect transistor, CMOS inverter, and methods of forming thin film field effect transistors and CMOS inverters |
| US5273920A (en) * | 1992-09-02 | 1993-12-28 | General Electric Company | Method of fabricating a thin film transistor using hydrogen plasma treatment of the gate dielectric/semiconductor layer interface |
-
1992
- 1992-10-23 KR KR1019920019541A patent/KR940010384A/ko not_active Application Discontinuation
-
1993
- 1993-10-22 US US08/142,503 patent/US5403755A/en not_active Expired - Lifetime
- 1993-10-22 JP JP26518293A patent/JP3420301B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06209010A (ja) | 1994-07-26 |
| KR940010384A (ko) | 1994-05-26 |
| US5403755A (en) | 1995-04-04 |
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