KR0142784B1 - 박막트랜지스터 및 그 제조방법 - Google Patents
박막트랜지스터 및 그 제조방법Info
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Abstract
본 발명은 박막트랜지스터 및 그 제조방법에 관한 것으로, 누설전류를 감소시키고 동작속도를 증가시킬 수 있는 박막트랜지스터구조를 형성하기 위한 것이다.
본 발명은 아일랜드형태의 활성층과, 상기 활성층 상부에 절연막을 개재하여 형성된 상부게이트와 활성층의 측면에 절연막을 개재하여 형성된 엣지게이트로 이루어지는 게이트, 상기 활성층 상부의 상기 상부게이트 양측에 각각 형성되는 엣지 소오스 및 엣지 드레인으로 이루어지는소오스 및 드레인을 포함하여 구성되는 박막트랜지스터에 있어서, 상기 상부게이트와 상부 소오스 및 드레인으로 이루어지는 트랜지스터가 소정의 채널길이(LT)를 가지며, 상기 엣지게이트와 엣지 소오스 및 드레인으로 이루어지는 트랜지스터가 상기 채널길이(LT)보다 긴 채널길이(L)을 갖는 것을 특징으로 하는 박막트랜지스터를 제공함으로써 트랜지스터의 누설전류를 감소시키고 게이트의 문턱전압을 낮추고 이동도를 증가시켜 박막트랜지스터-액정표시장치의 동작속도를 증가시킬 수 있도록 한다.
Description
제1도는 종래의 박막트랜지스터 제조방법을 도시한 공정순서도
제2도는 종래의 박막트랜지스터 구조도
제3도는 종래의 박막트랜지스터 등가회로도
제4도는 본 발명의 일실시예에 의한 박막즈랜지스터 평면도
제5도는 본 발명의 일실시예에 의한 박막즈랜지스터 구조도
제6도는 본 발명의 다른 실시예에 의한 박막즈랜지스터 평면도
제7도는 본 발명의 또다른 실시예에 의한 박막즈랜지스터 평면도
제8도는 본 발명의 또다른 실시예에 의한 박막즈랜지스터 구조도
*도면의 주요부분에 대한 부호의 설명
1:기판 2:버퍼층
3:활성층 아일랜드 4:게이트절약막
5:게이트전극 6:소오스 및 드레인영역
7:절연층 8:소오스 및 드레인 전극
ST:상부트랜지스터의 소오스 DT:상부트랜지스터의 드레인
GT:상부트랜지스터의 게이트 SE:엣지트랜지스터의 소오스
DE:엣지트랜지스터의 드레인 GE:엣지트랜지스터의 게이트
L:엣지트랜지스터의 채널길이 LT:상부트랜지스터의 채널길이
본 발명은 박막트랜지스터(TFT;Thin Film Transistor)및 그 제조방법에 관한 것으로, 특히 누설전류(leakage current)를 감소시키고 동작속도를 증가시킬 수 있는 박막트랜지스터구조 및 이를 형성하는 방법에 관한 것이다.
액티브 매트릭스형 액정표시장치(Active matrix liquid crystal display)제작에 필요한 박막트랜지스터 제조공정은 반도체소자 제조공정과 유사하다.
제1도를 참조하여 종래의 박막트랜지스터 제조방법을 설명하면 다음과 같다.
먼저, 제1도 (a)에 도시된 바와 같이 유리나 석영(Quartz)또는 사파이어(sapphir-e)등과 같이 투명절연기판(1)상에 버퍼산화막(2)을 형성하고, 이위에활성층(3)으로서, 실리콘층을 형성한다. 이때, 상기 버퍼산화막을 형성하지 않고 기판상에 바로 실리콘층을 형성할 수도 있다.
상기 실리콘 활성층(3)은 비정질실리콘이나 폴리실리콘 또는 단결정실리콘을 LPCVD(Low Pressure Chemical Vapor Deposition)나 PECVD(Plasma Enhanced Chemical Vapor Deposition),또는 PRECVD(Remote CVD)나 에피택셜공정에 의해 형성한다.
다음에 제1도 (b)에 도시된 바와 같이 상기 실리콘 활성층(3)을 아일랜드형태로 패터닝한다.
이어서 제1도 (c)에 도시된 바와 같이 활성층 아일랜드(3) 상부에 게이트산화막(4)을 형성한 후, 이위에 도우프드 폴리실리콘이나 알루미늉등의 도전층을 형성하고 이를 패터닝하여 게이트전극(5)을 형성한다. 제1도 (c)에 함께 도시된 평면도에 나타난 바와 같이 활성층 아일랜드(3)과 게이트전극(5)은 서로 수직으로 교차되어 형성된다.
다음에 제1도 (d)에 도시된 바와 같이 포토레지스트(PR)를 이용하여 n+영역이 형성될 영역 이외의 영역을 덮은 다음, n형 불순물로서, 예컨대 P(인)을 이온주입하여 제1도 (e)에 도시된 바와 같이 상기 앙리랜드형태의 활성층(3)에 소오스 및 드레인영역(6)을 형성하며 n-채널 트랜지스터가 형성된다. 같은 방법으로 P채널 트랜지스터도 형성할 수 있는데 이때는 불순물로서 B(보른)을 사용한다.이어서 기판전면에 절연막(7)을 형성한 후, 이 절연막을 선택적으로 식각하여 상기 소오스 및 드레인영역(6)을 노출시킨 다음, 금속을 증착하고 패터닝하여 소오스 및 드레인전극(8)을 형성하여 CMOS 박막트랜지스터를 완성한다.
이와 같이 제작되는 박막트랜지스터의 성능을 결정하는 변수중 가장 결정적인 것은 제1도 (e)에 나타낸 채널길이(L)이다. 이 채널길이(L)가 짧을수록 소자의 동작속도가 빨라지고 전원용량을 줄일 수 있다.
그로나 채널길이가 짧아지면 채널 누설전류가 급증하기 때문에 현재의 박막트랜지스터는 채널길이 8-15㎛로 하여 제작되고 있다.
또한, 채널길이가 길어지면 채널 누설전류는 줄어들지만 소자 성능이 떨어지게 된다.
한편, 채널길이가 짧은 트랜지스터의 드레인 누설현상은 엣지 트랜지스터(Edge transistor) 때문에 일어난다고 알려져 있다.(참조문헌 IEEE Transactions on electfon devices,VOL, ED-25,NO.8,1978 )
제1도 (e)의 박막트랜지스터를 상세히 살펴보면, 제2도에 도시된 바와 같이 3개의 트랜지스터가 한개의 아일랜드위에 형성되어 있다. 상부소오스(ST) 및 상부드레인 (DT)과 상부게이트(GT)는 상부트랜지스터(Top transistor)를 형성하고,엣지소오스(SE)및 엣지드레인(DE)과 엣지게이트(GE)는 아일랜드의 양쪽 엣지부분에서 두개의 엣지트랜지스터를 형성한다. 이 1개의 상부트랜지스너와 2개의 엣지트랜지스터는 제3도에 도시된 바와 같이 병렬로 연결되어 있다.
이때, 상기2개의 엣지트랜지스터중 1개의 트랜지스터라도 문턱전압이 낮아지게 되면 엣지트랜지스터가 상부트랜지스터가 턴은되기 전에 엣지트랜지스터가 턴은되어 누설전류를 상승시키게 된다.
본 발명은 이러한 문제을 해결하기 위한 것으로, 상부트랜지스터의 채널은 짧게 형성하되 엣지트랜지스터의 채널은 길게 형성하여 누설전류를 감소시키고 소자의 동작속도를 증5가시킬수 있도록 한 박막트랜지스터 및 이의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 박막트랜지스터는 상기 상부게이트와 상부 소오스 및 드레인으로 이루어지는 상부 트랜지스터가 소정의 채널길이(LT)를 가지며, 상기 엣지게이트와 엣지 소오스 및 드레인으로 이루어지는 엣지트랜지스터가 상기 채널길이(LT)보다 긴 채널길이(L)을 갖는것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 박막트랜지스터 제조방법은 기판위에 활성층을 형성하는 단계와, 상기 활성층을 아일랜드형태로 패터닝하는 단계, 상기 활성층 상부에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상부에 게이트를 형성하는 단계, 및 이은주입에 의해 상기 게이트 양측의 활성충영역에 각각 소오스 및 드레인영역을 형성하되 활성층 상부에 형성되는 소오스 및 드레인영역 전체의 폭보다 활성층 양측면에 형성되는 소오스 및 드레인영역 전체의 폭이 좁게 형성되도록 하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제4도 (a) 와 (b)는 각각 종래의 n채널소자와 본 발명의 n채널 소자의 평면도를 비교하여 나타낸 것으로, 본 발명은 종래의 박막트랜지스터의 채널길이(L)보다 길이를 줄여 채널길이 (LT)로 하고, 소오스 및 드레인영역(6)인 n+영역형성을 위한 이온주입공정에서 사용되는 마스크패턴(PR)을 제4도 (b)에 도시된 바와 같이 형성하여 엣지게이트부분을 길이L또는 그 이상으로 덮어준 다음, 이은주입을 행하여 소오스 및 드레인영역을 형성한다.
제5도는 상기와 같이 형성된 본 발명의 트랜지스터구조를 나타낸 것으로, 활성층 아일랜드(3) 상부에 걸쳐서 게이트전극(5)이 형성되고, 게이트전극의 양측에 상기 마스크패턴(PR)을 이용한 이온주입공정에 의해 소오스 및 드레인영역이 형성되는바, 활성층 아일랜드(3) 상부에 형성되는 상부트랜지스터는 채널길이LT을 가지며, 활성층 아일랜드 측면에 형성되는 엣지트랜지스터의 소오스(SE) 및 드레인(DE)은 상부트랜지스터의 소오스(ST) 및 드레인(DT)보다 좁은 폭을 가지며,상부트랜지스터의 채널길이(LT)보다 긴 채널길이L을 갖는다.
상기 마스크패턴(PR)을 제6도에 도시된 바와 같이 형성하여 게이트(5)를 기준으로 일측으로 치우치게 엣지트랜지스터의 채널을 형성할 수도 있다.
이와 같이 트랜지스터를 제조하게 되면, 엣지트랜지스터의 채널길이가 길게 형성되므로 누설전류가 감소되고, 상부트랜지스터의 채널길이가 짧게 형성되므로 소자의 동작속도가 증가되는 효과가 얻어진다.
한편, 본 발명의 다른 실시예로서, 제7도에 도시된 바와 같이 게이트전극(5)패턴을 변화시켜 상기 실시예 동일한 효과를 얻을 수 있다.
즉, 게이트패턴(5)을 엣지트랜스터 영역에서는 폭L을 가지도록 하고, 상부트랜지스터영역에서는 상기 엣지트랜스터의 게이트폭L보다 좁은 폭LT를 가지도록 형성한 후, 이온주입공정을 행하여 소오스 및 드레인영역을 형성한다.
제7도 (a)상부트랜지스터의 게이트를 기준으로 엣지트랜지스터의 게이트를 양측으로 동일한 길이만큼 더 넓게 형성한 것이고, 제7도 (b)는 상부트랜지스터의 게이트를 기준으로 엣지트랜지스터의 게이트를 일측, 즉, 드레인쪽으로만 더 넓게 형성한 것이다.
상기와 같이 형성되는 본 발명의 트랜지스터는 제8도 (a)와 (b)에 도시된 바와 같이 엣지트랜지스터의 채널길이(L)는 길게 형성되므로 누설전류가 감소되고, 상부트랜지스터의 채널길이(LT)는 짧게 형성되므로 소자의 동작속도가 증가되는 효과를 얻을 수 있다.
이 두가지 실시예를 n-채널 트랜지스터에 응용하는 방법을 지금까지 설명했지만, p-채널 트랜지스터에서도 같은 방법으로 응용하는 소자의 동작속도를 증가시키는 효과를 얻을 수 있다.
이상 상술한 바와 같이 본 발명에 의하면, 박막트랜지스터에 있어서, 엣지트랜지스터의 채널길이는 길게 형성되고 상부트랜지스터의 채널길이는 짧게 형성되므로 트렌지스터의 누설전류가 감소되며, 이에 따라 게이트의 문턱전압을 낮추고 이동도(mobility)를 증가시켜 박막트랜지스터-액정표시장치의 동작속도를 증가시킬 수 있게 된다. 따라서 작은 배터리로도 작동이 가능하게 되며 배터리수명을 연장시킬 수 있다.
또한, 박막트랜지스터-액정표시장치의 동작속도 및 이동도의 증가는 박막트랜지스터-액정표시장치가 적용되는 HDTV의 성능향상에도 기여하는 바가 크다.
Claims (13)
- 아일랜드형태의 활성층과, 상기 활성층 상부에 절연막을 개재하여 형성된 상부게이트와 활성층의 측면에 절연막을 개재하여 형성된 엣지게이트로 이루어지는 게이트, 상기 활성층 상부의 상기 상부게이트 양측에 각각 형성되는 상부 소오스 및 상부 드레인과 활성층 측면의 상기 엣지게이트 양측에 각각 형성되는 엣지 소오스 및 엣지 드레인으로 이루어지는 소오스 및 드레인을 포함하여 구성되는 박막트랜지스터에 있어서, 상기 상부게이트와 상부 소오스 및 드레인으로 이루어지는 트렌지스터가 소정의 채널길이(LT)를 가지며, 상기 엣지게이트와 엣지 소오스 및 드레인으로 이루어지는 트랜지스터가 상기 채널길이(LT)보다 긴 채널길이(L)을 갖는 것을 특징으로 하는 박막트랜지스터.
- 제1항에 있어서, 상기 상부 소오스 및 드레인의 길이가 상기 엣지 소오스 및 드레인의 길이보단 긴 것을 특징으로 하는 박막트랜지스터.
- 제1항에 있어서, 상기 엣지 게이트와 엣지 소오스 및 드레인으로 이루어지는 트랜지스터의 채널이 상기 게이트를 기준으로 일측으로 치우쳐 형성된 것을 특징으로 하는 박막트랜지스터.
- 제1항에 있어서, 상기 상부 게이트의 폭이 상기 엣지 게이트의 폭보다 좁은 것을 특징으로 하는 박막트랜지스터.
- 제4항에 있어서, 상기 엣지 게이트가 상기 상부 게이트를 기준으로 일측으로만 일정길이만큼 상부 게이트보다 넓게 형성된 것을 특징으로 하는 박막트랜지스터.
- 제4항에 있어서, 상기 엣지 게이트가 상기 상부 게이트를 기준으로 양측으로 일정길이만큼 상부게이트폭보다 넓게 형성된 것을 특징으로 하는 박막트랜지스터.
- 기판위에 활성층을 형성하는 단계와, 상기 활성층을 아일랜드형태로 패터닝하는 단계, 상기 활성층상부에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상부에 게이트를 형성하는 단계, 및 이온주입에 의해 상기 게이트 양측의 활성층영역에 각각 소오스 및 드레인영역을 형성하되 활성층 상부에 형성되는 소오스 및 드레인영역 전체의 폭보다 활성층 양측면에 형성되는 소오스 및 드레인영역 전체의 폭이 좁게 형성되도록 하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제7항에 있어서, 상기 소오스 및 드레인영역을 형성하는 단계에서 활성층 양측면의 게이트부분을 포함하는 활성층영역은 차단하고 그외의 활성층영역은 노출시키는 마스크패턴을 이용하여 불순물의 이온주입을 행하여 소오스 및 드레인영역을 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제8항에 있어서, 상기 마스크패턴은 게이트를 중심으로 소오스 및 드레인 영역의 양방향으로 대칭되도록 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제8항에 있어서, 상기 마스크패턴은 게이트를 중심으로 소오스 또는 드레인영역중의 어느 한방향으로 치우치게 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제7항에 있어서, 상기 게이트를 활성층상부에서는 소정의 폭(LT)을 가지며, 활성층 측면에서는 상기 폭(LT)보다 넓은 폭(L)을 가지도록 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제11항에 있어서, 상기 활성층 측면상에 형성되는 게이트부분을 게이트를 중심으로 소오스 및 드레인영역 양방향으로 대칭을 이루도록 활성층 상부에 형성되는 게이트부분보다 넓게 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제11항에 있어서, 상기 활성층 측면상에 형성되는 게이트부분을 게이트를 중심으로 소오스 또는 드레인영역중의 어느 한 방향으로만 활성층 상부에 형성되는 게이트부분보다 넓게 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
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