JP2591463B2

JP2591463B2 - リミッタ装置

Info

Publication number: JP2591463B2
Application number: JP5346988A
Authority: JP
Inventors: 英男石田
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1993-12-27
Filing date: 1993-12-27
Publication date: 1997-03-19
Anticipated expiration: 2012-03-19
Also published as: EP0660226A3; US5504697A; DE69427339T2; EP0660226A2; JPH07191825A; DE69427339D1; EP0660226B1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、リミッタ装置に関し、
特にリミット動作を高速化したリミッタ装置に関する。

【０００２】

【従来の技術】従来のリミッタ装置の一例として、特開
昭６０−２２０４０２号公報に提案されたリミッタ装置
に基づき図２を参照して説明する。

【０００３】図２は従来のリミッタ装置の一構成を示し
ている。図２において、１０１は演算回路、２０１はリ
ミットする上限値データ、２０２はリミットする下限値
データである。また、１０２は上限値２０１と演算回路
１０１が出力するデータとの大小判定を行う第１の比較
回路、１０３は下限値２０２と演算回路１０１が出力す
るデータとの大小判定を行う第２の比較回路、１０４は
演算回路１０１の出力と上限値２０１と下限値２０２の
うちいずれか一を選択出力する選択回路である。

【０００４】次に図２のリミッタ装置の動作を説明す
る。演算回路１０１の出力が上限値２０１と下限値２０
２の範囲内の場合には、選択回路１０４はそのまま演算
回路１０１の出力を選択し、演算回路１０１の出力が上
限値２０１と下限値２０２の範囲外の場合には、選択回
路１０４は設定した上限値２０１又は下限値２０２を選
択し、演算回路１０１の出力を制限する。

【０００５】第１の比較回路１０２、は上限値２０１と
演算回路１０１の出力値との大小判定を行う。第１の比
較回路１０２は、演算回路１０１の出力データが上限値
２０１より大きい場合にはＨｉｇｈレベルを出力し、逆
に、小さい場合にはＬｏｗレベルを出力する。

【０００６】また、第２の比較回路１０３は、下限値２
０２と演算回路１０１の出力値との大小判定を行う。第
２の比較回路１０３は、演算回路１０１の出力データが
下限値２０２より小さい場合にはＨｉｇｈレベルを出力
し、逆に、大きい場合にはＬｏｗレベルを出力する。

【０００７】第１の比較回路１０２の判定結果がＨｉｇ
ｈレベルで、且つ第２の比較回路１０３の判定結果がＬ
ｏｗレベルの場合、上限値２０１が選択され選択回路１
０４から出力される。

【０００８】逆に、第１の比較回路１０２の判定結果が
Ｌｏｗレベルで、且つ第２の比較回路１０３の判定結果
がＨｉｇｈレベルの場合、下限値２０２が選択され選択
回路１０４から出力される。

【０００９】第１の比較回路１０２の判定結果及び第２
の比較回路１０３の判定結果が共にＬｏｗレベルの場合
は、選択回路１０４は演算回路１０１の出力値を選択し
出力する。

【００１０】

【発明が解決しようとする課題】画像処理などのディジ
タル信号処理では、高速なリミッタ装置が要求される。
上述した従来のリミット回路では、比較回路における遅
延時間が大きい。

【００１１】すなわち、２つの入力データをそれぞれ最
下位ビットから最上位ビットまで、順次ビット毎の大小
判定を行う構成の比較回路の場合、その入力ビット幅に
依存して大小判定の処理時間が長くなるという問題を有
している。

【００１２】例えば、１６ビット入力の比較回路であれ
ば、４ビット入力の比較回路の約４倍の遅延時間を生
じ、３２ビット入力の比較回路であれば５ビット入力の
比較回路の約６倍の処理時間を生じることになる。この
ため、データをビット幅分順次比較する構成の比較回路
を用いたリミッタ装置で高速信号処理を実現すること
は、データ幅が増大するに伴い益々困難となる。

【００１３】従って、本発明は前記問題点を解消し、リ
ミッタ装置の最大遅延経路における遅延時間を最小限に
抑えたリミッタ装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、所定のビット幅の入力データの非負値の
有効桁数を出力する第１のプライオリティエンコーダ
と、前記入力データの負値の有効桁数を出力する第２の
プライオリティエンコーダと、前記第１のプライオリテ
ィエンコーダが出力する有効桁数と予め定められた上限
値の有効桁数との大小判定を行なう第１の比較回路と、
前記第２のプライオリティエンコーダが出力する有効桁
数と予め定められた下限値の有効桁数との大小判定を行
なう第２の比較回路と、前記上限値の有効桁数をデコー
ドして前記所定のビット幅のデータに変換出力する第１
のデコーダと、前記下限値の有効桁数をデコードして前
記所定のビット幅のデータに変換出力する第２のデコー
ダと、前記第１、第２の比較回路の出力を選択信号とし
て、前記入力データ、前記第１のデコーダの出力、及び
第２のデコーダの出力のうちいずれか一を出力する選択
回路と、を備え、前記上限値と下限値の範囲内のデータ
を出力するリミッタ装置を提供する。

【００１５】また、本発明は、第２の視点において、所
定のビット幅の入力データの非負値の有効桁数を出力す
る第１のプライオリティエンコーダと、前記入力データ
の負値の有効桁数を出力する第２のプライオリティエン
コーダと、前記第１のプライオリティエンコーダが出力
する有効桁数と予め定められた上限値の有効桁数との大
小判定を行なう第１の比較回路と、前記第２のプライオ
リティエンコーダが出力する有効桁数と予め定められた
下限値の有効桁数との大小判定を行なう第２の比較回路
と、前記上限値の有効桁数をデコードして前記所定のビ
ット幅のデータに変換出力する第１のデコーダと、前記
下限値の有効桁数をデコードして前記所定のビット幅の
データに変換出力する第２のデコーダと、前記第１のデ
コーダ出力と予め定められた０マスク桁数を入力とし、
前記第１のデコーダ出力について前記０マスク桁数にて
指定される桁数以下のデータを０マスクし、前記０マス
ク桁数にて指定される桁数より上位の出力はそのまま出
力するマスク回路と、前記第１、第２の比較回路の出力
を選択信号として、前記入力データ、前記マスク回路の
出力、及び第２のデコーダの出力のうちいずれか一を出
力する選択回路と、を備え、マスク処理された上限値と
前記下限値の範囲内のデータを出力するリミッタ装置を
提供する。

【００１６】

【発明の概要】本発明のリミッタ装置は、負値を２の補
数表示とする２進データにおいて、大小判定を行う比較
回路に入力されるデータのビット数を減らすために、デ
ータの有効桁数によって大小判定を行い、ビット数を削
減した分だけ処理遅延時間を短縮化することを特徴とし
ている。すなわち、本発明は、入力データについて正
値、及び負値データの有効桁数をとり、正値データの有
効桁数を上限値の有効桁数と比較し、負値データの有効
桁数を下限値の有効桁数と比較し、また、上限値及び下
限値の有効桁数は入力データのビット幅と一致するビッ
ト幅のデータに変換出力され、上限値と下限値の範囲内
に打ち切られたデータを出力する。

【００１７】本発明を実施例について説明する前に、本
発明の基礎である有効桁数について説明する。

【００１８】有効桁数とは、２進データにおいて、正値
データの場合、最上位ビットからみて最初に“１”が何
ビット目で現れるかを表したものであり、また、負値デ
ータの場合には、最上位ビットからみて最初に“０”が
何ビット目で現れるかを表したものである。

【００１９】例えば、１６ビットデータについて、正値
データ“００００００００００００００１１(2)”の場
合、有効桁数は“００１０(2)”となる。また、正値デ
ータ“０００００００００００００１１０(2)”の場
合、有効桁数は“００１１(2)”となる。そして、“０
０００００００００００１１０１(2)”の場合、有効桁
数は“０１００(2)”となる。なお、数字列に続く記号
“(2)”は該数字列が２進数表記であることを表してい
る。また、１６ビットデータの最上位ビット（ＭＳＢ）
は符号ビットを表し、ＭＳＢが“０”の時非負値を、
“１”の時負値を表している。

【００２０】負値データ“１１１１１１１１１１００１
１１１(2)”の場合、有効桁数は“０１１０(2)”とな
る。但し、例外として、“１１１１１１１１１１１１１
１１１(2)”の場合は、“０００１(2)”で表すことにす
る。なお、２進データにおいて負値は２の補数表示で表
すものとする。

【００２１】この有効桁数の大小比較の関係は、正の場
合において、有効桁数で表せる１６ビットデータの大小
関係に等しく、また、負の場合においては、有効桁数で
表せる１６ビットデータの大小関係と逆になる。

【００２２】例えば、正値データに対する有効桁数“０
１００(2)”と“００１１(2)”との大小関係は、前者が
後者より大きく、対応する正の１６ビットデータでも同
様の大小関係が成立している。また、“００１１(2)”
と“００１０(2)”の桁数の大小関係も１６ビットデー
タの大小関係に等しい。

【００２３】一方、負値データに対する有効桁数“０１
００(2)”と“００１１(2)”との大小比較は、前者が後
者より大きいが、対応する負の１６ビットデータは後者
が前者より大きい。また、“００１１(2)”と“００１
０(2)”の大小関係も対応する負の１６ビットデータの
大小関係と逆になる。

【００２４】このため、本発明では、正負を分けて有効
桁数による比較をし、出力データの制限を行っている。

【００２５】

【実施例】次に、上記有効桁数の理解に基づき、図面を
参照して、本発明の実施例を以下に説明する。

【００２６】

【実施例１】図面を参照して本発明の第１の実施例を説
明する。図面として、第１の実施例では図１、図３、図
５、図７、図９、図１１、図１３が参照されるため、始
めにこれらの図面について簡単に説明する。

【００２７】図１は、第１の実施例の一構成図である。
図３は、図１の第１の比較回路３０６の内部構成図であ
る。図５は、図１のプライオリティエンコーダ３０４の
内部構成図である。図７は、図５のエンコーダ部７４０
の内部構成である。図９は、図５の４ビット１検出部７
０１，７０２，７０３，７０４の内部構成である。図１
１は、図１の第１のプライオリティエンコーダ３０４の
入力１６ビットに対する出力４ビットの入出力関係図で
ある。また、図１３は、図１の第１のデコーダ３０２の
入力４ビットに対する出力１６ビットの入出力関係図で
ある。

【００２８】先ず、図１、図５、図９、図７、図３、図
１１、図１３の順で構成を説明し、次に動作を説明す
る。

【００２９】図１において、３０１は１６ビットデータ
を出力する演算回路である。４０１は上限値を表す有効
桁数データ、４０２は下限値を表す有効桁数データであ
る。

【００３０】３０４は入力１６ビットデータを有効桁数
４ビットデータに変換する第１のプライオリティエンコ
ーダである。３０５は入力１６ビットデータを有効桁数
４ビットデータに変換する第２のプライオリティエンコ
ーダである。

【００３１】３０６は第１のプライオリティエンコーダ
３０４の出力と上限値の有効桁数４０１との比較を行う
第１の比較回路であり、３０７は第２のプライオリティ
エンコーダ３０５の出力と下限値の有効桁数４０２との
比較を行う第２の比較回路である。

【００３２】３０２は上限値の有効桁数４０１（４ビッ
ト）から１６ビットのデータに変換する第１のデコーダ
であり、３０３は下限値の有効桁数４０２（４ビット）
から１６ビットのデータに変換する第２のデコーダであ
る。３０８は演算回路３０１と第１のデコーダ３０２と
第２のデコーダ３０３のいずれか一の出力を選択する選
択回路である。

【００３３】次に図５を参照して、第１のプライオリテ
ィエンコーダ３０４の内部構成について説明する。

【００３４】図５に示すように、第１のプライオリティ
エンコーダ３０４は、演算回路３０１の出力データから
“１”を検出する１検出部７３０と、その検出結果から
対応する有効桁数を出力するエンコーダ部７４０からな
る。

【００３５】１検出部７３０の内部構成は、演算回路３
０１からの出力である１６ビットデータを入力とし、４
ビット入力に対し上位ビットから優先して“１”を検出
する４ビット１検出部７０１，７０２，７０３，７０４
と、４入力ＮＯＲゲート７０５，７０６，７０７と、２
入力ＡＮＤゲート７１１〜７１９と、２入力ＡＮＤゲー
ト７２１〜７２８からなる。

【００３６】演算回路３０１から入力された１６ビット
データのうち、上位Ｉ１５〜Ｉ１２の４ビットは、４ビ
ット１検出部７０１の入力ｉ３〜ｉ０と４入力ＮＯＲゲ
ート７０５の入力とされる。４入力ＮＯＲゲート７０５
の出力は、入力Ｉ１５〜Ｉ１２の４ビットで“１”を検
出した時、下位１２ビットＩ１１〜Ｉ０の入力に対する
１検出結果をマスクするための信号となる。

【００３７】また、Ｉ１１〜Ｉ８の４ビットは、４ビッ
ト１検出部７０２の入力ｉ３〜ｉ０と４入力ＮＯＲゲー
ト７０６の入力とされる。

【００３８】４入力ＮＯＲゲート７０５と７０６の出力
は２入力ＡＮＤゲート７１５にて論理積がとられる。２
入力ＡＮＤゲート７１５の出力は、入力Ｉ１５〜Ｉ８の
８ビットにおいて“１”を検出した時、下位８ビットＩ
７〜Ｉ０の入力に対する１検出結果をマスクするための
信号となる。

【００３９】同様にして、Ｉ７〜Ｉ４の４ビットは、４
ビット１検出部７０３の入力ｉ３〜ｉ０と４入力ＮＯＲ
ゲート７０７の入力とされ、４入力ＮＯＲゲート７０７
の出力は、入力Ｉ７〜Ｉ４の４ビットにおいて“１”を
検出した時、下位４ビットＩ３〜Ｉ０の入力に対する１
検出結果をマスクするための信号となる。Ｉ３〜Ｉ０の
４ビットは、４ビット１検出部７０４の入力ｉ３〜ｉ０
とされる。

【００４０】４ビット１検出部７０１の出力４ビットｘ
３〜ｘ０は、エンコーダ部７０４の入力Ｉ１５′〜Ｉ１
２′に接続される。

【００４１】４入力ＮＯＲゲート７０５の出力は、２入
力ＡＮＤゲート７１１〜７１４のそれぞれに入力され、
２入力ＡＮＤゲート７１１〜７１４の他方の入力には、
４ビット１検出部７０２の４ビット出力ｘ３〜ｘ０がそ
れぞれ入力される。そして、ＡＮＤゲート７１１〜７１
４の出力はエンコーダ部７４０のＩ１１′〜Ｉ８′に接
続される。

【００４２】２入力ＡＮＤゲート７１５の出力は、２入
力ＡＮＤゲート７２１〜７２４のそれぞれに入力され、
２入力ＡＮＤゲート７２１〜７２４の他方の入力には、
４ビット１検出部７０３の４ビット出力ｘ３〜ｘ０がそ
れぞれ入力される。ＡＮＤゲート７２１〜７２４の出力
は、エンコーダ部７４０のＩ７′〜Ｉ４′に接続され
る。

【００４３】４入力ＮＯＲゲート７０７の出力は、２入
力ＡＮＤゲート７１６〜７１９のそれぞれに入力され、
２入力ＡＮＤゲート７１６〜７１９の他方の入力には、
４ビット１検出部７０４の４ビット出力ｘ３〜ｘ０がそ
れぞれ入力される。ＡＮＤゲート７１６〜７１９の出力
は、２入力ＡＮＤゲート７２５〜７２８のそれぞれに入
力され、２入力ＡＮＤゲート７２５〜７２８の他方の入
力には２入力ＡＮＤゲート７１５の出力が入力される。
ＡＮＤゲート７２５〜７２８の出力は、エンコーダ部７
４０のＩ３′〜Ｉ０′に接続される。

【００４４】次に図９を参照して、４ビット１検出部の
内部構成について説明する。

【００４５】図９において、４ビット１検出部の内部構
成は、インバータ７５１，７５２，７５５と２入力ＡＮ
Ｄゲート７５３，７５４，７５６，７５７，７５８から
なり、ｉ３〜ｉ０の４ビット入力に対し、ｘ３〜ｘ０の
４ビット出力を得る。ｉ３はインバータ７５１の入力と
され、同時にそのままｘ３として出力される。ｉ２はイ
ンバータ７５２とＡＮＤゲート７５３に入力される。ｉ
１はＡＮＤゲート７５６とインバータ７５５に入力され
る。また、ｉ０はＡＮＤゲート７５７に入力される。

【００４６】インバータ７５１の出力とｉ２は、ＡＮＤ
ゲート７５３で論理積がとられ、ｘ２として出力され
る。インバータ７５１の出力とインバータ７５２の出力
は、ＡＮＤゲート７５４で論理積がとられ、出力ｘ１
は、ＡＮＤゲート７５４の出力とｉ１との論理積をＡＮ
Ｄゲート７５６でとった出力となる。また、インバータ
７５５の出力とｉ０の論理積をＡＮＤゲート７５７でと
り、ｘ０はＡＮＤゲート７５７の出力とＡＮＤゲート７
５４の出力との論理積をＡＮＤゲート７５８でとった出
力となる。

【００４７】次に図７を参照して、エンコーダ部７４０
の内部構成について説明する。

【００４８】図７において、エンコーダ部７４０の内部
構成は、６個の４入力ＮＯＲゲート９０１〜９０６と、
これらに後置された４個の２入力ＮＡＮＤゲート９１１
〜９１４からなる。ＮＯＲゲート９０１には、Ｉ１０′
〜Ｉ７′が入力され、ＮＯＲゲート９０２には、Ｉ１
４′〜Ｉ１１′が入力され、ＮＯＲゲート９０３には、
Ｉ６′〜Ｉ３′が入力される。また、ＮＯＲゲート９０
４には、Ｉ１３′，Ｉ９′，Ｉ５′，Ｉ１′が入力さ
れ、ＮＯＲゲート９０５には、Ｉ１４′，Ｉ１０′，Ｉ
６′，Ｉ２′が入力され、ＮＯＲゲート９０６には、Ｉ
１２′，Ｉ８′，Ｉ４′，Ｉ０′が入力される。なお、
図７のＩ１５′は符号ビットである。

【００４９】ＮＯＲゲート９０１，９０２の出力はＮＡ
ＮＤゲート９１１に入力され、Ａ３に出力され、ＮＯＲ
ゲート９０２及び９０３の出力はＮＡＮＤゲート９１２
に入力され、Ａ２に出力される。また、ＮＯＲゲート９
０４，９０５の出力はＮＡＮＤゲート９１３に入力さ
れ、Ａ１に出力される。ＮＯＲゲート９０５，９０６の
出力はＮＡＮＤゲート９１４に入力され、Ａ０に出力さ
れる。

【００５０】次に図３を参照して、第１の比較回路３０
６の内部構成について説明する。

【００５１】図３において、第１の比較回路３０６に
は、２種類の４ビットデータＡとＢ、演算回路３０１の
出力データの最上位ビット（ＭＳＢ）が入力され、第１
の制御信号４０３が出力される。Ｂ３〜Ｂ０の４ビット
には、上限値の有効桁数４０１の３〜０ビットが入力さ
れる。Ａ３〜Ａ０の４ビットには、第１のプライオリテ
ィエンコーダ３０４から出力された有効桁数を表す３〜
０ビットが入力される。

【００５２】図３に示すように、第１の比較回路３０６
の内部構成は、Ａ０とＢ０が入力される０ビット比較部
５００と、Ａ１とＢ１が入力される１ビット比較部５１
０と、Ａ２とＢ２が入力される２ビット比較部５２０
と、Ａ３とＢ３が入力される３ビット比較部５３０とＭ
ＳＢと最終段の比較結果の入力する出力制御部５４０か
らなる。

【００５３】０ビット比較部５００は、インバータ５０
１とＡＮＤゲート５０２より構成される。Ｂ０はインバ
ータ５０１に入力され、その反転出力値とＡ０がＡＮＤ
ゲート５０２に入力される。

【００５４】１ビット比較部５１０は、インバータ５１
１、ＡＮＤゲート５１２，５１４、及びＯＲゲート５１
３，５１５から構成される。

【００５５】Ａ１は、ＡＮＤゲート５１２とＯＲゲート
５１３に入力され、Ｂ１はインバータ５１１に入力さ
れ、その反転出力値がＡＮＤゲート５１２とゲートＯＲ
５１３に入力される。ＯＲゲート５１３の出力と１つ下
位ビットの比較結果がＡＮＤゲート５１４に入力され
る。

【００５６】そして、ＡＮＤゲート５１４の出力とＡＮ
Ｄゲート５１２の出力とがＯＲゲート５１５の入力とな
り、ＯＲゲート５１５の出力が１ビット比較部５１０の
結果となる。

【００５７】１ビット比較部５１０、２ビット比較部５
２０、及び３ビット比較部５３０は互いに全く同一の回
路構成である。

【００５８】２ビット比較部５２０は、インバータ５２
１、ＡＮＤゲート５２２，５２４、及びＯＲゲート５２
３，５２５から構成される。Ａ２は、ＡＮＤゲート５２
２とＯＲゲート５２３に入力され、Ｂ２はインバータ５
２１に入力され、その反転出力値がＡＮＤゲート５２２
とＯＲゲート５２３に入力される。

【００５９】３ビット比較部５３０は、インバータ５３
１、ＡＮＤゲート５３２，５３４、ＯＲゲート５３３，
５３５から構成される。Ａ３は、ＡＮＤゲート５３２と
ＯＲゲート５３３に入力され、Ｂ３はインバータ５３１
に入力された後、その反転出力値がＡＮＤゲート５３２
とＯＲゲート５３３に入力される。

【００６０】出力制御部５４０はインバータ５４１とＡ
ＮＤゲート５４２よりなる。ＭＳＢはインバータ５４１
に入力され、ＡＮＤゲート５４２には、インバータ５４
１の出力と３ビット比較部５３０から出力された比較最
終結果が入力される。

【００６１】次に図１１を参照して、第１のプライオリ
ティエンコーダ３０４の入出力関係について説明する。

【００６２】図１１において、左側の入力ビットＩ１５
〜Ｉ０は、演算回路３０１の出力である１６ビットに対
応し、出力ビットＱ３〜Ｑ０は第１の比較回路３０６の
入力Ａ３〜Ａ０に対応する。図中のｘ印は、１でも０で
もよいことを示す。図１１に示すように、第１のプライ
オリティエンコーダ３０４は演算回路３０１の出力であ
る１６ビットを入力とし、上位ビットからみて最初に
“１”が現れたビット位置を有効桁数として４ビットで
出力する。

【００６３】次に図１３を参照して、第１のデコーダ３
０２の入出力関係について説明する。

【００６４】図１３において、左側の入力ビットＩ３〜
Ｉ０は上限値の有効桁数４０１の４ビットに対応し、出
力ビットＱ１５〜Ｑ０は選択回路３０８に出力される１
６ビットに対応する。図１３に示すように、第１のデコ
ーダ３０２は、上限値の有効桁数４０１の４ビットを入
力とし、その桁数で表現できる正の最大の１６ビットを
出力する。

【００６５】以上の構成のもと、演算回路３０１の出力
が上限値の有効桁数４０１で表現できる正の最大の１６
ビットデータを超える場合のリミット動作について説明
する。

【００６６】なお、以下では回路動作の理解を容易化す
るため、図１における演算回路３０１の出力が１６ビッ
トの正数“００１００００００１００１００１(2)”で
あり、予め定められた上限値の有効桁数４０１が“０１
００(2)”である場合、選択回路３０８は演算回路３０
１の出力を制限し、上限値の有効桁数４０１で表現でき
る正の最大の１６ビットデータ“００００００００００
００１１１１(2)”を出力するという例に基づきリミッ
タ装置の各部の動作について具体的に説明する。

【００６７】演算回路３０１の出力（上記の通り“００
１００００００１００１００１(2)”とする）は第１の
プライオリティエンコーダ３０４に入力される。

【００６８】入力Ｉ１５〜Ｉ１２ビットの“００１０
(2)”は、図５の第１のプライオリティエンコーダ３０
４の１検出部７３０における４ビット１検出部７０１に
入力される。また、入力Ｉ１１〜Ｉ８ビットの“０００
０(2)”は４ビット１検出部７０２に入力され、入力Ｉ
７〜Ｉ４ビットの“０１００(2)”は４ビット１検出部
７０３に入力され、入力Ｉ３〜Ｉ０ビットの“１００１
(2)”は４ビット１検出部７０４に入力される。

【００６９】なお、各４ビット１検出部７０１，７０
２，７０３，７０４は、同一の回路構成を持ち、上位ビ
ットの反転信号と下位側ビットとの論理積をとってい
る。このため上位ビットに“１”があると、それ以降の
下位ビットは全て“０”にマスクされる。

【００７０】このとき、図５の４ビット１検出部７０１
は“００１０(2)”を出力し、４ビット１検出部７０２
は“００００(2)”を出力し、４ビット１検出部７０３
は“０１００(2)”を出力し、４ビット１検出部７０４
は“１０００(2)”を出力する。

【００７１】４ビット１検出部７０２，７０３，７０４
の出力は、ＡＮＤゲート７１１〜７１４，７２１〜７２
４，７１６〜７１９の一方の入力にそれぞれ接続され
る。

【００７２】また、これらのＡＮＤゲートの他方の入力
には、上位ビット側において“１”を検出した時に、
“０”が出力されるＮＯＲゲート７０５，７０７、及び
ＡＮＤゲート７１５の出力値が入力されている。このた
め、上位ビット側に“１”があると、下位ビット側の４
ビット検出部の検出結果は“０”にマスクされ、上位ビ
ット側の４ビット１検出部の結果が優先して出力される
ことになる。

【００７３】例えば、１検出部７３０の入力Ｉ１５〜Ｉ
０が“００１００００００１００１００１(2)”の場合
は、４ビット１検出部７０１の出力は“００１０(2)”
となり、下位１２ビットを“０”にマスクした形で“０
０１０００００００００００００(2)”がＩ１５´〜Ｉ
０´として出力される。

【００７４】以上により、１検出部７３０は、１６ビッ
トの入力Ｉ１５〜Ｉ０に対し、上位ビット優先で、最初
に“１”を検出したビットのみを“１”に、その他のビ
ットを“０”として出力されることができる。

【００７５】従って、エンコーダ部７４０には、“００
１０００００００００００００(2)”が入力される。図
７のエンコーダ部７４０の内部構成において、入力Ｉ１
３′のみが“１”であるため、４入力ＮＯＲゲート９０
２，９０４は“０”を出力し、その他の４入力ＮＯＲゲ
ート９０１，９０３，９０５，９０６は“１”を出力す
る。

【００７６】図７に示すエンコーダ部７４０において、
ＮＯＲゲート９０２の出力はＮＡＮＤゲート９１１，９
１２に入力され、Ａ３，Ａ２にはそれぞれに“１”が出
力される。また、ＮＯＲゲート９０４の出力はＮＡＮＤ
ゲート９１３に入力され、Ａ１に“１”が出力され、Ｎ
ＡＮＤゲート９１４の入力はいずれも“１”であるた
め、Ａ０に“０”が出力される。従って、エンコーダ部
７４０の出力Ａ３〜Ａ０は“１１１０(2)”となる。

【００７７】以上により、第１のプライオリティエンコ
ーダ３０４は、上位ビット優先で“１”を検出し、入力
された１６ビットデータに対し、その有効桁数を表す４
ビットに変換して出力する。例えば、入力１６ビットデ
ータＩ１５〜Ｉ０が“００１００００００１００１００
１(2)”の場合、１４ビット目に“１”があるため、第
１のプライオリティエンコーダ３０４からは４ビットデ
ータ“１１１０(2)”が出力される。

【００７８】次に、第１の比較回路３０６（図３参照）
において、Ａ３〜Ａ０に入力される第１のプライオリテ
ィエンコーダ３０４の４ビット出力“１１１０(2)”
と、Ｂ３〜Ｂ０に入力される上限値の有効桁数４０１の
４ビット“０１００(2)”とが、下位ビットから順次ビ
ット毎に大小比較される。０ビット比較部５００は、Ａ
０が“１”、且つＢ０が“０”の時、すなわちＡ０がＢ
０より大きい時にのみ“１”を出力するため、この場
合、０ビット比較部５００の出力は“０”となる。

【００７９】１ビット比較部５１０では、入力Ａ１とＢ
１との比較を行う。１ビット比較部５１０はＡ１が
“１”、且つＢ１が“０”の時、すなわちＡ１が大きい
時は、ＡＮＤゲート５１２の出力が“１”となり、この
場合、１ビット比較部５１０の出力は“１”となる。

【００８０】また、２ビット比較部５２０では、入力Ａ
２とＢ２との比較を行う。入力Ａ２とＢ２が共に等しい
時（この場合、Ａ２＝“１”，Ｂ２＝“１”）は、ＯＲ
ゲート５２３の出力は“１”となり、下位ビット側の１
ビット比較部の出力がそのまま２ビット比較部５２０の
出力となる。

【００８１】さらに、３ビット比較部５３０では、入力
Ａ３とＢ３との比較を行う。Ａ３が“１”、Ｂ３が
“０”の時、すなわちＡ３がＢ３より大きい時、ＡＮＤ
ゲート５３２の出力が“１”となり、３ビット比較部５
３０の出力は“１”となる。

【００８２】出力制御部５４０では、ＭＳＢが“０”で
あるため、インバータ５４１の出力は“１”となり、３
ビット比較部５３０の出力結果はマスクされずに“１”
が出力される。従って、第１のプライオリティエンコー
ダ３０４の出力“１１１０(2)”と上限値の有効桁数４
０１“０１００(2)”の入力に対し、第１の比較回路３
０６は、第１のプライオリティエンコーダ３０４の出力
が上限値の有効桁数４０１を超えていることを表す
“１”を第１の制御信号として出力する。

【００８３】ここで、後述する第２の比較回路３０７で
は、演算回路３０１の出力のＭＳＢが“０”であるた
め、図４に示すように、大小比較回路は出力制御部６４
０において“０”にマスクされ、第２の制御信号４０４
として“０”が出力される。

【００８４】第１のデコーダ３０２は、図１３に示すよ
うに、上限値の有効桁数“０１００(2)”に対して、
“００００００００００００１１１１(2)”を出力す
る。

【００８５】選択回路３０８は、選択信号である第１の
制御信号４０３が“１”で、第２の制御信号４０４が
“０”とされるため、第１のデコーダ３０２の出力を選
択する。すなわち、選択回路３０８は“０００００００
０００００１１１１(2)”を出力し、演算回路３０１の
出力が予め定められた上限値を超えた場合に、これを制
限することができる。

【００８６】以上により、本実施例のリミッタ装置は、
演算回路３０１の正の出力を上限値の有効桁数４０１で
表せる正の最大値で制限する場合、有効桁数による大小
比較によりリミット動作を行なうため、従来の順次ビッ
ト毎に大小判定を行う比較回路に対して、削減されたビ
ット数分に相当する時間分、比較処理時間が短縮化され
リミッタ動作の高速化を図ることができる。なお、上記
実施例において、演算回路３０１の出力の有効桁数が上
限値の有効桁数より小さい場合には、選択回路３０８は
演算回路３０１の出力をそのまま出力する。

【００８７】

【実施例２】次に、本発明の第２の実施例として、負値
データをリミットする構成を説明する。先ず、本実施例
で参照する図面について予め簡単に説明する。図４は、
図１の第２の比較回路３０７の内部構成図である。図６
は、図１の第２のプライオリティエンコーダ３０５の内
部構成図である。図８は、図６のエンコーダ部８４０の
内部構成である。図１０は、図６の４ビット０検出部８
０１，８０２，８０３，８０４の内部構成である。図１
２は、図１の第２のプライオリティエンコーダ３０５の
入力１６ビットに対する出力４ビットの入出力関係図で
ある。また、図１４は、図１の第２のデコーダ３０３の
入力４ビットに対する出力１６ビットの入出力関係図で
ある。

【００８８】図１は前記第１の実施例と同様であるため
説明は省略する。図６、図１０、図８、図４、図１２、
図１４の順で構成を説明し、その後動作を説明する。

【００８９】先ず、図６を参照して、第２のプライオリ
ティエンコーダ３０５の内部構成を説明する。同図に示
すように、第２のプライオリティエンコーダ３０５は、
演算回路３０１の出力から“０”を検出する０検出部８
３０と、その検出結果から対応する有効桁数を出力する
エンコーダ部８４０からなる。

【００９０】０検出部８３０は、演算回路３０１から出
力の１６ビットデータを入力とし、各４ビット入力に対
し上位ビットから優先して“０”を検出する４ビット０
検出部８０１，８０２，８０３，８０４と、４入力ＡＮ
Ｄゲート８０５，８０６，８０７と、２入力ＡＮＤゲー
ト８１１〜８１９と、２入力ＡＮＤゲート８２１〜８２
８からなる。

【００９１】１６ビット入力データのうち上位Ｉ１５〜
Ｉ１２の４ビットは、４ビット０検出部８０１の入力ｊ
３〜ｊ０と４入力ＡＮＤゲート８０５の入力とされる。
４入力ＡＮＤゲート８０５の出力は、入力Ｉ１５〜Ｉ１
２の４ビットにおいて“０”を検出した時、下位Ｉ２ビ
ットＩ１１〜Ｉ０の入力に対する０検出結果をマスクす
るための信号となる。

【００９２】また、Ｉ１１〜Ｉ８の４ビットは、４ビッ
ト０検出部８０２の入力ｊ３〜ｊ０と４入力ＡＮＤゲー
ト８０６の入力とされる。

【００９３】４入力ＡＮＤゲート８０５，８０６の出力
は、２入力ＡＮＤゲート８１５にて論理積がとられる。
そして、２入力ＡＮＤゲート８１５の出力は、入力Ｉ１
５〜Ｉ８の８ビットにおいて“０”を検出した時、下位
８ビットＩ７〜Ｉ０の入力に対する０検出結果をマスク
するための信号となる。

【００９４】同様にして、Ｉ７〜Ｉ４の４ビットは、４
ビット０検出部８０３の入力ｊ３〜ｊ０と４入力ＡＮＤ
ゲート８０７の入力とされる。４入力ＡＮＤゲート８０
７の出力は、入力Ｉ７〜Ｉ４の４ビットで“０”を検出
した時、下位４ビットＩ３〜Ｉ０の入力に対する０検出
結果をマスクするための信号である。Ｉ３〜Ｉ０の４ビ
ットは、４ビット０検出部８０４の入力ｊ３〜ｊ０とさ
れる。

【００９５】４ビット０検出部８０１の出力４ビットｙ
３〜ｙ０は、エンコーダ部８０４の入力Ｌ１５′〜Ｌ１
２′に接続される。４入力ＡＮＤゲート８０５の出力
は、２入力ＡＮＤゲート８１１〜８１４に入力され、２
入力ＡＮＤゲート８１１〜８１４の他方の入力には、４
ビット０検出部８０２の出力４ビットｙ３〜ｙ０がそれ
ぞれ入力される。

【００９６】ＡＮＤゲート８１１〜８１４の出力は、エ
ンコーダ部８４０のＬ１１′〜Ｌ８′に接続される。２
入力ＡＮＤゲート８１５の出力は、２入力ＡＮＤゲート
８２１〜８２４のそれぞれに入力され、２入力ＡＮＤゲ
ート８２１〜８２４の他方の入力には、４ビット０検出
部８０３の出力４ビットｙ３〜ｙ０がそれぞれ入力され
る。

【００９７】ＡＮＤゲート８２１〜８２４の出力は、エ
ンコーダ部８４０のＬ７′〜Ｌ４′に接続される。４入
力ＡＮＤゲート８０７の出力は、２入力ＡＮＤゲート８
１６〜８１９のそれぞれに入力され、２入力ＡＮＤゲー
ト８１６〜８１９の他方の入力には、４ビット０検出部
８０４の出力４ビットｙ３〜ｙ０がそれぞれ入力され
る。また、ＡＮＤゲート８１６〜８１９の出力は、２入
力ＡＮＤゲート８２５〜８２８にそれぞれ入力され、２
入力ＡＮＤゲート８２５〜８２８の他方の入力には２入
力ＡＮＤゲート８１５の出力が入力される。ＡＮＤゲー
ト８２５〜８２８の出力はエンコーダ部８４０のＬ３′
〜Ｌ０′に接続される。

【００９８】次に図１０を参照して、４ビット０検出部
の内部構成について説明する。

【００９９】図１０に示すように、４ビット０検出部８
０１は、インバータ８５１，８５２，８５６，８５７
と、２入力ＡＮＤゲート８５３，８５４，８５５，８５
８，８５９からなり、ｊ３〜ｊ０の４ビットの入力に対
し、ｙ３〜ｙ０の４ビットを出力する。

【０１００】ｊ３はインバータ８５１とＡＮＤゲート８
５３とＡＮＤゲート８５４に入力され、インバータ８５
１の出力はｙ３に接続される。ｊ２はインバータ８５２
とＡＮＤゲート８５４に入力される。ｊ１はインバータ
８５６とＡＮＤゲート８５８に入力される。また、ｊ０
はインバータ８５７に入力される。

【０１０１】ｙ２は、ｊ３とインバータ８５２の出力と
の論理積をＡＮＤゲート８５３でとった出力となる。ｙ
１は、ｊ３とｊ２との論理積をＡＮＤゲート８５４でと
った出力と、さらにインバータ８５６出力との論理積を
ＡＮＤゲート８５５でとった出力となる。ｙ０は、ｊ１
とインバータ８５７の出力との論理積をＡＮＤゲート８
５８でとり、その出力とＡＮＤゲート８５４の出力との
論理積をＡＮＤゲート８５９でとった出力となる。

【０１０２】次に図８を参照して、エンコーダ部８４０
の内部構成について説明する。

【０１０３】図８に示すように、エンコーダ部８４０
は、４入力ＮＯＲゲート９２１〜９２６と、２入力ＮＡ
ＮＤゲート９３１〜９３３と、３入力ＮＡＮＤゲート９
３４と、４入力ＯＲゲート９２７，９２８，９２９，９
３０，９３５からなる。

【０１０４】４入力ＮＯＲゲート９２１にはＬ１０′〜
Ｌ７′が入力され、４入力ＮＯＲゲート９２２にはＬ１
４′〜Ｌ１１′が入力され、４入力ＮＯＲゲート９２３
には、Ｌ６〜Ｌ３′が入力される。また、４入力ＮＯＲ
ゲート９２４にはＬ１３′，Ｌ９′，Ｌ５′，Ｌ１′が
入力され、４入力ＮＯＲゲート９２５にはＬ１４′，Ｌ
１０′，Ｌ６′，Ｌ２′が入力され、４入力ＮＯＲゲー
ト９２６にはＬ１２′，Ｌ８′，Ｌ４′，Ｌ０′が入力
される。

【０１０５】４入力ＯＲゲート９２７にはＬ１５′〜Ｌ
１２′が入力され、４入力ＯＲゲート９２８にはＬ１
１′〜Ｌ８′が入力され、４入力ＯＲゲート９２９には
Ｌ７′〜Ｌ４′が入力され、４入力ＯＲゲート９３０に
はＬ３′〜Ｌ０′が入力される。

【０１０６】４入力ＯＲゲート９２７，９２８，９２
９，９３０の出力は、更に４入力ＯＲゲート９３５に入
力される。４入力ＮＯＲゲート９２１，９２２の出力は
２入力ＮＡＮＤゲート９３１に入力され、Ｃ３に出力さ
れる。同様に、４入力ＮＯＲゲート９２２，９２３の出
力は２入力ＮＡＮＤゲート９３２に入力され、Ｃ２に出
力される。

【０１０７】４入力ＮＯＲゲート９２４，９２５の出力
は２入力ＮＡＮＤゲート９３３に入力され、Ｃ１に出力
される。４入力ＮＯＲゲート９２５，９２６とＯＲゲー
ト９３５の出力が３入力ＮＡＮＤゲート９３４に入力さ
れ、Ｃ０に出力される。

【０１０８】このエンコーダ部８４０と前記第１の実施
例で説明したエンコーダ部７４０との回路上の相違点
は、入力Ｌ１５′〜Ｌ０′が全てゼロになる時を検出す
るための４入力ＮＯＲゲート９２７，９２８，９２９，
９３０，９３５が設けられていることである。

【０１０９】次に図４を参照して、第２の比較回路３０
７の内部構成について説明する。

【０１１０】第２の比較回路３０７には、２種類の４ビ
ットデータＣとＤ、及び演算回路３０１の出力のＭＳＢ
が入力され、第２の制御信号４０４が出力される。Ｄ３
〜Ｄ０の４ビットには、下限値の有効桁数４０２の３〜
０ビットが入力される。Ｃ３〜Ｃ０の４ビットには、第
２のプライオリティエンコーダ３０５の出力の３〜０ビ
ットが入力される。

【０１１１】図４に示すように、第２の比較回路３０７
は、Ｃ０とＤ０が入力される０ビット比較部６００と、
Ｃ１とＤ１が入力される１ビット比較部６１０と、Ｃ２
とＤ２が入力される２ビット比較部６２０と、Ｃ３とＤ
３が入力される３ビット比較部６３０と、ＭＳＢと比較
最終結果の入力される出力制御部６４０からなる。

【０１１２】０ビット比較部６００、１ビット比較部６
１０、２ビット比較部６２０、３ビット比較部６３０の
構成は図３で説明した第１の比較回路３０６における０
ビット比較部５００、１ビット比較部５１０、２ビット
比較部５２０、３ビット比較部５３０と同様のため説明
を省略する。

【０１１３】出力制御部６４０はＡＮＤゲート６４１か
ら構成され、ＡＮＤゲート６４１にはＭＳＢと３ビット
比較部６３０から出力された最終比較結果が入力され
る。

【０１１４】次に図１２を参照して、第２のプライオリ
ティエンコーダ３０５の入出力関係について説明する。

【０１１５】図１２において、左側の入力ビットＩ１５
〜Ｉ０は演算回路３０１の出力１６ビットに対応し、右
側の出力ビットＱ３〜Ｑ０は第２の比較回路３０７の入
力Ｃ３〜Ｃ０に対応する。図中のｘ印は、１でも０でも
よいことを示す。

【０１１６】図１２に示すように、第２のプライオリテ
ィエンコーダ３０５は演算回路３０１の出力１６ビット
を入力とし、上位ビットからみて最初に“０”が現れた
ビットを有効桁数として４ビットで出力する。

【０１１７】次に図１４を参照して、第２のデコーダ３
０３の入出力関係について説明する。

【０１１８】図１４において、左側の入力ビットＩ３〜
Ｉ０は下限値の有効桁数４０２の４ビットに対応し、右
側の出力ビットＱ１５〜Ｑ０は選択回路３０８に出力さ
れる１６ビットに対応する。

【０１１９】図１４に示すように、第２のデコーダ３０
３は下限値の有効桁数４０２の４ビットを入力とし、そ
の桁数で表現できる負の最小の１６ビットを出力する。

【０１２０】以上の構成で、演算回路３０１の出力が下
限値の有効桁数４０２で表現できる負の最小の１６ビッ
トデータを超える場合のリミット動作について説明す
る。

【０１２１】なお、以下では回路動作の理解を容易化す
るため、図１における演算回路３０１の出力が１６ビッ
トの負の数“１１０１０００００１００１００１(2)”
であり、下限値の有効桁数４０２が“０１００(2)”で
ある場合、選択回路３０８は演算回路３０１の出力を制
限し下限値の有効桁数４０２で表現できる負の最小の１
６ビットデータ“１１１１１１１１１１１１００００
(2)”が出力されるという例に基づきリミッタ装置の各
部の動作について具体的に説明する。

【０１２２】演算回路３０１の出力“１１０１００００
０１００１００１(2)”が第２のプライオリティエンコ
ーダ３０５に入力される。

【０１２３】入力Ｉ１５〜Ｉ１２ビットの“１１０１
(2)”は、図６の４ビット０検出部８０１に入力され
る。また、入力Ｉ１１〜Ｉ８ビットの“００００(2)”
は４ビット０検出部８０２に入力される。入力Ｉ７〜Ｉ
４ビットの“０１００(2)”は４ビット０検出部８０３
に入力される。入力Ｉ３〜Ｉ０ビットの“１００１
(2)”は４ビット０検出部８０４に入力される。

【０１２４】各４ビット０検出部８０１，８０２，８０
３，８０４は同一の回路構成を持ち、上位ビットと下位
側ビットの反転信号との論理積をとっている。このた
め、上位ビットに“０”があると、それ以降の下位ビッ
トは全て“０”にマスクされる。

【０１２５】４ビット０検出部８０１は“００１０
(2)”を出力し、４ビット０検出部８０２は“１０００
(2)”を出力し、４ビット０検出部８０３は“１０００
(2)”を出力し、４ビット０検出部８０４は“０１００
(2)”を出力する。

【０１２６】そして、４ビット０検出部８０２，８０
３，８０４の出力は、ＡＮＤゲート８１１〜８１４，８
１６〜８１９，８２１〜８２４にそれぞれ入力される。
これらのＡＮＤゲートの一方の入力には、上位ビットに
“０”を検出した時に、“０”を出力するＡＮＤ８０
５，８０７，８１５の出力値が入力されている。このた
め、上位ビット側に“０”があると、下位ビット側の４
ビット０検出部の検出結果は“０”にマスクされ、上位
ビット側の４ビット０検出部の結果を優先して出力され
ることになる。

【０１２７】例えば、０検出部８３０のＩ１５〜Ｉ０の
入力が“１１０１０００００１００１００１(2)”の場
合、４ビット０検出部８０１の出力が“００１０(2)”
となり、下位１２ビットを“０”にマスクした形で“０
０１０００００００００００００(2)”が出力される。
以上により、０検出部８３０は、１６ビットの入力Ｉ１
５〜Ｉ０に対し、上位ビット優先で、最初に“０”を検
出したビットのみを“１”に、その他のビットを“０”
として出力する。

【０１２８】エンコーダ部８４０には、“００１０００
００００００００００(2)”が入力される。この場合、
入力Ｌ１３′のみが“１”であるため、図８において、
４入力ＮＯＲゲート９２２，９２４は“０”を出力し、
その他の４入力ＮＯＲゲート９２１，９２３，９２５，
９２６は“１”を出力する。また、４入力ＯＲゲート９
２７は“１”を出力し、４入力ＯＲゲート９２８，９２
９，９３０は“０”を出力する。従って、４入力ＯＲゲ
ート９３５の出力は“１”となる。

【０１２９】次に、ＮＯＲゲート９２２の出力はＮＡＮ
Ｄゲート９３１，９３２に入力され、Ｃ３，Ｃ２のそれ
ぞれに“１”を出力し、また、ＮＯＲゲート９２４の出
力は、ＮＡＮＤゲート９３３に入力され、Ｃ１に“１”
が出力される。ＮＡＮＤゲート９３４の入力はいずれも
“１”となるので、Ｃ０に“０”が出力される。このた
め、エンコーダ部８４０の出力Ｃ３〜Ｃ０は“１１１０
(2)”となる。

【０１３０】以上により、第２のプライオリティエンコ
ーダ３０５は、上位ビット優先で“０”を検出し、入力
１６ビットデータに対し、有効桁数を表す４ビットに変
換する。例えば、入力１６ビットデータＩ１５〜Ｉ０が
“１１０１０００００１００１００１(2)”の場合、１
４ビット目に“０”があるため、第２のプライオリティ
エンコーダ３０５は“１１１０(2)”を出力する。

【０１３１】次に、第２の比較回路３０７では、図４の
Ｃ３〜Ｃ０に入力される第２のプライオリティエンコー
ダ３０５の４ビット出力“１１１０(2)”と図４のＤ３
〜Ｄ０に入力される下限値の有効桁数４０２の４ビット
“０１００(2)”とを下位ビットから順次ビット毎に大
小比較する。

【０１３２】図４において、０ビット比較部６００は、
Ｃ０が“１”、Ｄ０が“０”の入力の時、すなわちＣ０
がＤ０より大きい時のみ、“１”を出力する。この場合
（Ｃ０＝“１”，Ｄ０＝“０”）、０ビット比較部６０
０の出力は“０”となる。

【０１３３】次に、１ビット比較部６１０では、入力Ｃ
１とＤ１との比較を行う。１ビット比較部６１０はＣ１
が“１”、Ｄ１が“０”の時、すなわちＣ１がＤ１より
大きい時、ＡＮＤゲート６１２が“１”となり、この場
合１ビット比較部６１０の出力は“１”となる。

【０１３４】次に、２ビット比較部６２０では、入力Ｃ
２とＤ２との比較を行う。２ビット比較部６２０は入力
Ｃ２，Ｄ２が共に等しい時は、ＯＲゲート６２３の出力
が“１”となり、下位ビットである１ビット比較部６１
０の出力がそのまま２ビット比較部６２０の出力とな
る。従って、２ビット比較部６２０の出力は“１”とな
る。

【０１３５】さらに、３ビット比較部６３０では、入力
Ｃ３とＤ３との比較を行う。３ビット比較部６３０はＣ
３が“１”、Ｄ３が“０”の時、すなわちＣ３がＤ３よ
り大きい時、ＡＮＤゲート６３２が“１”となり、３ビ
ット比較部６３０の出力は“１”となる。

【０１３６】出力制御部６４０は、ＭＳＢが“１”であ
るため、ＡＮＤゲート６４１の出力は“１”となり、３
ビット比較部６３０の出力結果はマスクされずに“１”
が出力される。従って、第２の比較回路３０７は、第２
のプライオリティエンコーダ３０５の４ビット出力“１
１１０(2)”と下限値の有効桁数４０２の４ビット“０
１００(2)”との入力に対し、第２のプライオリティエ
ンコーダ３０５の出力が下限値の有効桁数４０２を超え
ていることを表す“１”を第２の制御信号として出力す
る。

【０１３７】ここで、第１の比較回路３０６は、演算回
路３０１の出力のＭＳＢが“１”であるため、図３の出
力制御部５４０において大小比較結果は“０”にマスク
され、第１の制御信号４０３として“０”が出力され
る。

【０１３８】第２のデコーダ３０３は、図１４に示すよ
うに、下限値の有効桁数“０１００(2)”に対して、
“１１１１１１１１１１１１００００(2)”を出力す
る。

【０１３９】選択回路３０８は、選択信号である第１の
制御信号４０３が“０”で、第２の制御信号４０４が
“１”とされるため、第２のデコーダ３０３の出力を選
択する。このため、選択回路３０８からは、“１１１１
１１１１１１１１００００(2)”が出力され、演算回路
３０１の出力を予め定めた下限値に制限することができ
る。

【０１４０】以上により、本実施例のリミッタ装置は、
演算回路３０１の負の出力を下限値の有効桁数４０２で
表せる負の最小値で制限する場合、有効桁数による大小
比較によりリミット動作するため、従来の順次ビット毎
に大小判定を行う比較回路に対して、削減されたビット
数分に比例して比較処理時間が短縮化され、リミッタ動
作の高速化を図ることができる。

【０１４１】

【実施例３】次に、本発明の第３の実施例を図１５、図
１６を参照して説明する。

【０１４２】図１５は、本発明の第３の実施例の構成図
である。図１５において、演算回路３０１、上限値の有
効桁数４０１、下限値の有効桁数４０２、第１のプライ
オリティエンコーダ３０４、第２のプライオリティエン
コーダ３０５、第１の比較回路３０６、第２の比較回路
３０７、第１のデコーダ３０２、第２のデコーダ３０３
は図１と同様の構成のため説明は省略する。

【０１４３】４０５は、第１のデコーダ３０２の出力を
どの桁まで“０”にマスクするかを示す０マスク桁数で
ある。３０９は、第１のデコーダの出力の１６ビットを
０マスク桁数４０５で指定された桁数まで“０”にマス
クするマスク回路である。３０８は、演算回路３０１と
マスク回路３０９と第２のデコーダ３０３の出力を選択
する選択回路である。

【０１４４】次に、マスク回路３０９の入出力関係につ
いて説明する。

【０１４５】図１６において、左側の入力ビットＩ１５
〜Ｉ０は第１のデコーダ３０２が出力する１６ビットデ
ータに対応し、Ｉ３′〜Ｉ０′は０マスク桁数４０５の
４ビットに対応し、右側の出力ビットＱ１５〜Ｑ０は選
択回路３０８に出力される１６ビットに対応する。図１
６に示すように、マスク回路３０９は、第１のデコーダ
３０２が出力する１６ビットデータと０マスク桁数４０
５の４ビットを入力とし、第１のデコーダ３０２の１６
ビット出力に対して、０マスク桁数４０５の４ビットで
示す桁数以下を“０”にマスクした１６ビットデータを
出力する。

【０１４６】以上の構成のもと、演算回路３０１の出力
が上限値の有効桁数４０１で表現できる正の最大の１６
ビットデータを超える場合、上述の第１のデコーダ３０
２の出力の正の最大値を０マスク桁数４０５で示す桁数
以下のビットを０マスクして出力されるリミット動作に
ついて説明する。

【０１４７】なお、以下では回路動作を具体的に説明す
るため、演算回路３０１の出力が１６ビットの正数“０
０１００００００１００１００１(2)”であり、予め定
められた上限値の有効桁数４０１が“０１００(2)”、
０マスク桁数４０５が“００１０(2)”である場合、選
択回路３０８は演算回路３０１の出力を制限し、上限値
の有効桁数４０１で表現できる正の最大の１６ビットデ
ータ“００００００００００００１１１１(2)”を、０
マスク桁数４０５にて指定される桁数以下のビットを
“０”にマスクした“００００００００００００１１０
０(2)”を出力する例について説明する。

【０１４８】演算回路３０１の出力が、“００１０００
０００１００１００１(2)”の場合、第１の実施例と同
様に、第１のプライオリティエンコーダ３０４は、有効
桁数として“１１１０(2)”を出力する。第１の比較回
路３０６は、第１のプライオリティエンコーダ３０４の
出力“１１１０(2)”と上限値の有効桁数４０１の４ビ
ット“０１００(2)”を入力し、比較結果として“１”
を第１の制御信号４０３として出力する。

【０１４９】第２の比較回路３０７は、演算回路３０１
の出力のＭＳＢが“０”であるため、大小比較結果は
“０”にマスクされ、第２の制御信号４０４として
“０”を出力する。

【０１５０】第１のデコーダ３０２は、図１３に示すよ
うに、上限値の有効桁数４０１“０１００(2)”に対し
て、“００００００００００００１１１１(2)”を出力
する。

【０１５１】マスク回路３０９は、０マスク桁数４０５
が“００１０(2)”の場合、図１６に示すように、第１
のデコーダ３０２の出力“００００００００００００１
１１１(2)”の２ビット目以下を“０”にマスクした
“００００００００００００１１００(2)”を出力す
る。

【０１５２】選択回路３０８は、選択信号である第１の
制御信号４０３が“１”とされ、第２の制御信号４０４
が“０”とされるため、マスク回路３０９の出力を選択
する。このため、選択回路３０８は“００００００００
００００１１００(2)”を出力し、演算回路３０１の出
力を制限することができる。

【０１５３】以上により、本実施例のリミッタ装置で
は、演算回路３０１の正の出力を上限値の有効桁数４０
１で表せる正の最大値で制限する場合、有効桁数による
大小比較によりリミット動作するため、従来の順次ビッ
ト毎に大小判定を行う比較回路に対して、削減されたビ
ット数分に比例して比較処理時間が短縮化され、リミッ
タ動作の高速化を図ることができる。また、本実施例で
は、第１のデコーダ３０２の出力について、０マスク桁
数４０５で指定された桁数以下を“０”にマスクできる
ため、演算回路の出力のうち特定のビット以下が“０”
であることを保証することが必要な場合にも、リミット
動作を行うことができる。

【０１５４】前記従来のリミッタ装置では、最下位ビッ
トから最上位ビットまで順次ビット毎の大小判定を行う
比較回路が用いられており、例えば、前記実施例で説明
した４ビット比較回路と同様な構成による１６ビット比
較回路を使用した場合、比較結果が出力されるまでに３
２ゲート（図３の０ビット比較部ゲート数×１６ビッ
ト）分の遅延時間を要することになる。

【０１５５】これに対し、上記実施例によれば、例え
ば、４ビット入力の第１の比較回路３０６において９ゲ
ート（すなわち、図３のインバータ５０１と、ＡＮＤゲ
ート５０２と、ＡＮＤゲート５１４と、ＯＲゲート５１
５と、ＡＮＤゲート５２４と、ＯＲゲート５２５と、Ａ
ＮＤゲート５３４と、ＯＲゲート５３５と、ＡＮＤゲー
ト５４２）、及びプライオリティエンコーダ３０４にお
いて８ゲート（すなわち、図１０のインバータ８５７と
ＡＮＤゲート８５８と、ＡＮＤゲート８５９、図６のＡ
ＮＤゲート８１９とＡＮＤゲート８２８、図８のＯＲゲ
ート９３０とＯＲゲート９３５とＮＡＮＤゲート９３
４）の合計１７ゲート分の遅延時間で済むことになる。
従って本発明の上記実施例は、従来例の約１／２に遅延
時間を減らすことができる。

【０１５６】また、遅延時間の減少の傾向は、ビット幅
が大きい程顕著となる。例えば、最下位ビットから最上
位ビットまで順次ビット毎の大小判定を行う３２ビット
の比較回路を使用した場合、従来例の比較回路では６４
ゲート分の遅延時間を要するのに対し、本発明に係る実
施例では、５ビットの比較回路１１ゲートとプライオリ
ティエンコーダ１０ゲートの合計で２１ゲート分の遅延
時間で済み、約１／３に遅延時間を減らすことができ
る。

【０１５７】なお、本発明を上記各種実施例について説
明したが、本発明は、上記実施態様にのみ限定されるも
のでなく、本発明の原理に準ずる各種実施態様を含むも
のである。例えば、本発明は、上限値及び下限値とも正
値とした構成、あるいは上限値及び下限値とも負値とし
た構成にも当然に適用できる。また、図面に示した実施
例の各内部構成の回路図はあくまでその一構成例を示す
ものであり、本発明はこれと等価な他の回路構成を含む
ことは勿論である。

【０１５８】

【発明の効果】以上説明したように、本発明によれば、
データの有効桁数とリミット値の有効桁数とを比較する
ことにより、従来の最下位ビットから最上位ビットまで
順次ビット毎に大小判定を行う比較回路に対して、削減
されたビット数分に比例して比較処理時間が短縮化さ
れ、上限値及び下限値の範囲内のデータを高速に出力す
ることを可能とし、データ打ち切り動作の高速化によ
り、高速信号処理を達成するものである。

【０１５９】特に、最下位ビットから最上位ビットまで
順次ビット毎の大小判定を行う比較回路が用いられてい
るためビット幅が大きい程遅延が顕著となるという従来
例に対して、本発明はビット幅の増大に対する処理遅延
の増大を特段に抑止低減するものである。

【０１６０】本発明の効果を定量的に説明すると、従来
例の構成により１６ビット比較回路で順次ビット毎に大
小判定を行った場合、比較結果が出力されるまでに３２
ゲート（図３の０ビット比較部ゲート数×１６ビット）
分の遅延時間を要することになるのに対し、本発明によ
れば、前述した通り、例えば、４ビット入力の第１の比
較回路３０６で９ゲートとプライオリティエンコーダ３
０４で８ゲートの合計１７ゲート分の遅延時間となり、
本発明は遅延時間を従来例の約１／２に減らすことがで
きる。

【０１６１】また、従来例の比較回路では、最下位ビッ
トから最上位ビットまで順次ビット毎の大小判定を行う
３２ビットの比較回路を使用した場合、６４ゲート分の
遅延時間を要するのに対し、本発明では、５ビットの比
較回路１１ゲートとプライオリティエンコーダ１０ゲー
トの合計で２１ゲート分の遅延時間で済み、約１／３に
遅延時間を減らすことができる。従って、本発明はデー
タのビット幅が大きい程遅延時間の抑止低減効果が顕著
となり、１６ビット又は３２ビット幅データの高速信号
処理装置の処理速度の向上に特段に貢献するものであ
る。

【０１６２】さらに、本発明によれば、第１のデコーダ
の出力を０マスク桁数で示す桁数以下を“０”にマスク
できるため、演算回路の出力について特定のビット以下
を“０”とすることを保証するような場合にも、リミッ
ト動作を高速に行うことができる。

【図面の簡単な説明】

【図１】本発明の第１、第２の実施例の一構成図であ
る。

【図２】従来例の一構成図である。

【図３】第１の比較回路３０６の内部構成である。

【図４】第２の比較回路３０７の内部構成である。

【図５】第１のプライオリティエンコーダ３０４の内部
構成である。

【図６】第２のプライオリティエンコーダ３０５の内部
構成である。

【図７】エンコーダ部７４０の内部構成である。

【図８】エンコーダ部８４０の内部構成である。

【図９】４ビット１検出部７０１の内部構成（７０２，
７０３，７０４共通）である。

【図１０】４ビット１検出部８０１の内部構成（８０
２，８０３，８０４共通）である。

【図１１】第１のプライオリティエンコーダ３０４の入
出力関係である。

【図１２】第２のプライオリティエンコーダ３０５の入
出力関係である。

【図１３】第１のデコーダ３０２の入出力関係である。

【図１４】第２のデコーダ３０３の入出力関係である。

【図１５】第３の実施例の一構成図である。

【図１６】マスク回路３０９の入出力関係である。

【符号の説明】

１０１従来例の演算回路１０２従来例の第１の比較回路１０３従来例の第２の比較回路１０４従来例の選択回路２０１上限値２０２下限値３０１実施例の演算回路３０２第１のデコーダ３０３第２のデコーダ３０４第１のプライオリティエンコーダ３０５第２のプライオリティエンコーダ３０６実施例の第１の比較回路３０７実施例の第２の比較回路３０８実施例の選択回路３０９０マスク回路４０１上限値の有効桁数４０２下限値の有効桁数４０３第１の制御信号４０４第２の制御信号４０５０マスク桁数５０００ビット比較部５１０１ビット比較部５２０２ビット比較部５３０３ビット比較部５４０実施例の第１の比較回路３０６の出力制御部５０１，５０２，５１１〜５１５論理ゲート５２１〜５２５，５３１〜５３５，５４１，５４２論
理ゲート６０００ビット比較部６１０１ビット比較部６２０２ビット比較部６３０３ビット比較部６４０実施例の第２の比較回路３０７の出力制御部６０１，６０２，６１１〜６１５論理ゲート６２１〜６２５，６３１〜６３５，６４１，６４２論
理ゲート７０１〜７０４４ビット１検出部７０５〜７０７，７１１〜７１９論理ゲート７３０第１のプライオリティエンコーダ３０４の１検
出部７４０第１のプライオリティエンコーダ３０４のエン
コーダ部７２１〜７２８，７５１〜７５８論理ゲート８０１〜８０４４ビット１検出部８０５〜８０７，８１１〜８１９論理ゲート８３０第１のプライオリティエンコーダ３０５の１検
出部８４０第２のプライオリティエンコーダ３０５のエン
コーダ部８２１〜８２８，８５１〜８５９論理ゲート９０１〜９０６，９１１〜９１４論理ゲート９２１〜９３５論理ゲートＭＳＢ実施例の演算回路３０１の最上位ビットＡ０〜Ａ３第１のプライオリティエンコーダの出力Ｂ０〜Ｂ３上限値の有効桁数４０１Ｃ０〜Ｃ３第２のプライオリティエンコーダの出力Ｄ０〜Ｄ３下限値の有効桁数４０２Ｉ０〜Ｉ１５実施例の演算回路３０１の出力Ｉ０′〜Ｉ１５′ 第１のプライオリティエンコーダ３
０４のエンコーダ部７４０の入力ｉ０〜ｉ３第１のプライオリティエンコーダ３０４の
４ビット１検出部の入力ｘ０〜ｘ３第１のプライオリティエンコーダ３０４の
４ビット１検出部の出力Ｌ０′〜Ｌ１５′ 第２のプライオリティエンコーダ３
０５のエンコーダ部８４０の入力ｊ０〜ｊ３第２のプライオリティエンコーダ３０５の
４ビット１検出部の入力ｙ０〜ｙ３第２のプライオリティエンコーダ３０５の
４ビット１検出部の出力

Claims

(57)【特許請求の範囲】

【請求項１】所定のビット幅の入力データの非負値の有
効桁数を出力する第１のプライオリティエンコーダと、前記入力データの負値の有効桁数を出力する第２のプラ
イオリティエンコーダと、前記第１のプライオリティエンコーダが出力する有効桁
数と予め定められた上限値の有効桁数との大小判定を行
なう第１の比較回路と、前記第２のプライオリティエンコーダが出力する有効桁
数と予め定められた下限値の有効桁数との大小判定を行
なう第２の比較回路と、前記上限値の有効桁数をデコードして前記所定のビット
幅のデータに変換出力する第１のデコーダと、前記下限値の有効桁数をデコードして前記所定のビット
幅のデータに変換出力する第２のデコーダと、前記第１、第２の比較回路の出力を選択信号として、前
記入力データ、前記第１のデコーダの出力、及び第２の
デコーダの出力のうちいずれか一を出力する選択回路
と、を備え、前記上限値と下限値の範囲内のデータを出力するリミッ
タ装置。
【請求項２】所定のビット幅の入力データの非負値の有
効桁数を出力する第１のプライオリティエンコーダと、前記入力データの負値の有効桁数を出力する第２のプラ
イオリティエンコーダと、前記第１のプライオリティエンコーダが出力する有効桁
数と予め定められた上限値の有効桁数との大小判定を行
なう第１の比較回路と、前記第２のプライオリティエンコーダが出力する有効桁
数と予め定められた下限値の有効桁数との大小判定を行
なう第２の比較回路と、前記上限値の有効桁数をデコードして前記所定のビット
幅のデータに変換出力する第１のデコーダと、前記下限値の有効桁数をデコードして前記所定のビット
幅のデータに変換出力する第２のデコーダと、前記第１のデコーダ出力と予め定められた０マスク桁数
を入力とし、前記第１のデコーダ出力について前記０マ
スク桁数にて指定される桁数以下のデータを０マスク
し、前記０マスク桁数にて指定される桁数より上位の出
力はそのまま出力するマスク回路と、前記第１、第２の比較回路の出力を選択信号として、前
記入力データ、前記マスク回路の出力、及び第２のデコ
ーダの出力のうちいずれか一を出力する選択回路と、を
備え、マスク処理された上限値と前記下限値の範囲内のデータ
を出力するリミッタ装置。
【請求項３】前記第１の比較回路が、前記入力データの
最上位ビット（ＭＳＢ）を入力とし、前記ＭＳＢが
“１”（すなわち入力データが負値）のとき“０”を出
力し、前記ＭＳＢが“０”（すなわち入力データが非負
値）の場合であって、前記第１のプライオリティエンコ
ーダの出力が前記上限値を表す有効桁数を超えるときに
“１”を出力すると共に、前記第１のプライオリティエ
ンコーダの出力が前記上限値を表す有効桁数以下の時に
“０”を出力することを特徴とする請求項１又は２記載
のリミッタ装置。
【請求項４】前記第２の比較回路が、前記入力データの
最上位ビット（ＭＳＢ）を入力とし、前記ＭＳＢが
“０”（すなわち入力データが非負値）のとき“０”を
出力し、前記ＭＳＢが“１”（すなわち入力データが負
値）の場合であって前記第２のプライオリティエンコー
ダの出力が前記下限値を表す桁数を超える時に“１”を
出力すると共に、前記第２のプライオリティエンコーダ
の出力が前記下限値を表す桁数以下の時に“０”を出力
することを特徴とする請求項１又は２記載のリミッタ装
置。
【請求項５】前記第１のデコーダが、予め定められた上
限値を表す有効桁数を入力とし、前記有効桁数で表現可
能な最大の非負値に変換することを特徴とする請求項１
又は２記載のリミッタ装置。
【請求項６】前記第２のデコーダが、予め定められた上
限値を表す有効桁数を入力とし、前記有効桁数で表現可
能な最小の負値（但し０を含む）に変換することを特徴
とする請求項１又は２記載のリミッタ装置。
【請求項７】前記選択回路が、前記第１の比較回路の出
力が“１”で且つ前記第２の比較回路の出力が“０”の
場合、前記第１のデコーダにより変換されたデータを出
力し、前記第１の比較回路の出力が“０”で且つ前記第
２の比較回路の出力が“１”の場合、前記第２のデコー
ダにより変換されたデータを出力し、前記第１、第２の
比較回路の出力が共に“０”の場合、前記入力データを
出力することを特徴とする請求項１記載のリミッタ装
置。
【請求項８】前記選択回路が、前記第１の比較回路の出
力が“１”で且つ前記第２の比較回路の出力が“０”の
場合、前記マスク回路によりマスク処理されたデータを
出力し、前記第１の比較回路の出力が“０”で且つ前記
第２の比較回路の出力が“１”の場合、前記第２のデコ
ーダにより変換されたデータを出力し、前記第１、第２
の比較回路の出力が共に“０”の場合、前記入力データ
を出力することを特徴とする請求項２記載のリミッタ装
置。
【請求項９】前記入力データが演算回路の出力である請
求項１又は２記載のリミッタ装置。