JP2984606B2 - ３入力加減算回路 - Google Patents
３入力加減算回路Info
- Publication number
- JP2984606B2 JP2984606B2 JP8262136A JP26213696A JP2984606B2 JP 2984606 B2 JP2984606 B2 JP 2984606B2 JP 8262136 A JP8262136 A JP 8262136A JP 26213696 A JP26213696 A JP 26213696A JP 2984606 B2 JP2984606 B2 JP 2984606B2
- Authority
- JP
- Japan
- Prior art keywords
- addition
- result
- input
- output
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 claims description 25
- 230000000295 complement effect Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 6
- 238000009825 accumulation Methods 0.000 description 4
- 230000003190 augmentative effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 239000003086 colorant Substances 0.000 description 1
- 230000017105 transposition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/509—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49905—Exception handling
- G06F7/4991—Overflow or underflow
- G06F7/49921—Saturation, i.e. clipping the result to a minimum or maximum value
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Processing Of Color Television Signals (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、３つの入力データ
の加減算を行う３入力加減算回路に係り、特に画像処理
における動画処理の色差信号を三原色の色信号に変換す
る色空間変換技術に用いて好適な３入力加減算回路に関
する。
の加減算を行う３入力加減算回路に係り、特に画像処理
における動画処理の色差信号を三原色の色信号に変換す
る色空間変換技術に用いて好適な３入力加減算回路に関
する。
【０００２】
【従来の技術】画像処理における色の表現方法には、ビ
デオデータの記録等に使用されるＹＵＶ方式と、パーソ
ナルコンピュータ上で使用されるＲＧＢ方式がある。こ
こで、ＹＵＶ方式の「Ｙ」，「Ｕ」，「Ｖ」とは、それ
ぞれＹが明るさ、Ｕが赤の色差、Ｖが青の色差を表して
いる。また、ＲＧＢ方式の「Ｒ」，「Ｇ」，「Ｂ」と
は、Ｒが赤、Ｇが緑、Ｂが青を表し、この３つの信号の
数値範囲は、共に正の数値となる。
デオデータの記録等に使用されるＹＵＶ方式と、パーソ
ナルコンピュータ上で使用されるＲＧＢ方式がある。こ
こで、ＹＵＶ方式の「Ｙ」，「Ｕ」，「Ｖ」とは、それ
ぞれＹが明るさ、Ｕが赤の色差、Ｖが青の色差を表して
いる。また、ＲＧＢ方式の「Ｒ」，「Ｇ」，「Ｂ」と
は、Ｒが赤、Ｇが緑、Ｂが青を表し、この３つの信号の
数値範囲は、共に正の数値となる。
【０００３】動画処理において、ＹＵＶからＲＧＢへの
変換を行う場合、Ｒ＝α1Ｖ＋α2Ｙ，Ｂ＝β1Ｕ＋β2
Ｙ，Ｇ＝γ1Ｕ＋γ2Ｖ＋γ3Ｙ（α1，α2，β1，β2，
γ1，γ2，γ3は定数）なる変換演算を行う。この変換
式により、Ｒ信号とＢ信号については２入力加算、Ｇ信
号については３入力加算を行うことになる。また、上記
変換式において、「Ｕ」，「Ｖ」に関わる項の値、すな
わち、α1Ｖ，β1Ｕ，γ1Ｕ，γ2Ｖの値は正または負の
値を取り、「Ｙ」に関わる項の値、すなわち、α2Ｙ，
β2Ｙ，γ3Ｙは正の値のみを取る。さらに変換演算は、
通常、同一ビット長の加算器によって行われている。
変換を行う場合、Ｒ＝α1Ｖ＋α2Ｙ，Ｂ＝β1Ｕ＋β2
Ｙ，Ｇ＝γ1Ｕ＋γ2Ｖ＋γ3Ｙ（α1，α2，β1，β2，
γ1，γ2，γ3は定数）なる変換演算を行う。この変換
式により、Ｒ信号とＢ信号については２入力加算、Ｇ信
号については３入力加算を行うことになる。また、上記
変換式において、「Ｕ」，「Ｖ」に関わる項の値、すな
わち、α1Ｖ，β1Ｕ，γ1Ｕ，γ2Ｖの値は正または負の
値を取り、「Ｙ」に関わる項の値、すなわち、α2Ｙ，
β2Ｙ，γ3Ｙは正の値のみを取る。さらに変換演算は、
通常、同一ビット長の加算器によって行われている。
【０００４】ここで、上述した変換演算においてＧ信号
への変換を行う場合のように、３入力加算を行うことが
できる加算器の一従来例について、図５を参照して説明
する。図５に示す加算器は、演算中に奇数回のオーバー
フローが生じた時に、貼り付け処理を行うことで、オー
バーフロー時の演算精度を上げるものである。ここで、
貼り付け処理とは、演算結果がオーバーフローを起こし
た場合、そのオーバーフローが、加算器の出力数値範囲
の上限値を上回るものであれば、演算結果として上限値
を出力し、出力数値範囲の下限値を下回るものであれ
ば、演算結果として下限値を出力する処理のことをとい
う。
への変換を行う場合のように、３入力加算を行うことが
できる加算器の一従来例について、図５を参照して説明
する。図５に示す加算器は、演算中に奇数回のオーバー
フローが生じた時に、貼り付け処理を行うことで、オー
バーフロー時の演算精度を上げるものである。ここで、
貼り付け処理とは、演算結果がオーバーフローを起こし
た場合、そのオーバーフローが、加算器の出力数値範囲
の上限値を上回るものであれば、演算結果として上限値
を出力し、出力数値範囲の下限値を下回るものであれ
ば、演算結果として下限値を出力する処理のことをとい
う。
【０００５】図５において、４０１は加算回路であり、
４つのフル・アダーによって構成されており、累算レジ
スタ４０７に格納され、被加算データ端子４１２，４１
３，４１４，４１５に出力される被加算データに、加算
データ入力端子４０８，４０９，４１０，４１１から入
力された加算データを加算する。また、加算回路４１０
による加算結果は、加算結果出力端子４１６，４１７，
４１８，４１９に出力され、累算レジスタ４０７に格納
される。なお、この図において、加算データ入力端子４
０８、被加算データ端子４１２、および、加算結果出力
端子４１６は、それぞれ、加算データ、被加算データ、
および、加算結果のＭＳＢとなる。
４つのフル・アダーによって構成されており、累算レジ
スタ４０７に格納され、被加算データ端子４１２，４１
３，４１４，４１５に出力される被加算データに、加算
データ入力端子４０８，４０９，４１０，４１１から入
力された加算データを加算する。また、加算回路４１０
による加算結果は、加算結果出力端子４１６，４１７，
４１８，４１９に出力され、累算レジスタ４０７に格納
される。なお、この図において、加算データ入力端子４
０８、被加算データ端子４１２、および、加算結果出力
端子４１６は、それぞれ、加算データ、被加算データ、
および、加算結果のＭＳＢとなる。
【０００６】４０２は排他的論理和ゲートである単一オ
ーバーフロー検出器４０２であり、加算回路４０１によ
る演算結果がオーバーフローか否かを判別する。４０３
はオーバーフロー状態メモリであり、単一オーバーフロ
ー検出器４０２が“１”となった回数が、偶数か奇数か
を記憶する。４０４はＤフリップフロップである極性符
号メモリであり、オーバーフロー状態メモリ４０３が偶
数を示し、単一オーバーフロー検出器４０２が再び
“１”となる毎に、加算回路４０１の最上位ビットを記
憶する。また、極性符号メモリ４０４の出力は、加算回
路４０１による加算結果がオーバーフローになった時、
そのオーバーフローが、加算結果範囲の上限値を超える
（プラス側オーバーフロー）ものか、下限値を下回る
（マイナス側オーバーフロー）ものかを判別する極性符
号信号としてオーバーフロー極性端子４２２へ出力され
る。
ーバーフロー検出器４０２であり、加算回路４０１によ
る演算結果がオーバーフローか否かを判別する。４０３
はオーバーフロー状態メモリであり、単一オーバーフロ
ー検出器４０２が“１”となった回数が、偶数か奇数か
を記憶する。４０４はＤフリップフロップである極性符
号メモリであり、オーバーフロー状態メモリ４０３が偶
数を示し、単一オーバーフロー検出器４０２が再び
“１”となる毎に、加算回路４０１の最上位ビットを記
憶する。また、極性符号メモリ４０４の出力は、加算回
路４０１による加算結果がオーバーフローになった時、
そのオーバーフローが、加算結果範囲の上限値を超える
（プラス側オーバーフロー）ものか、下限値を下回る
（マイナス側オーバーフロー）ものかを判別する極性符
号信号としてオーバーフロー極性端子４２２へ出力され
る。
【０００７】４０５はＲ−Ｓフリップフロップであるオ
ーバーフロー生起メモリであり、単一オーバーフロー検
出器４０２の出力、および、オーバーフロー状態メモリ
４０３の出力が共に“１”であり、かつ、加算回路４０
１による加算結果の最上位ビットと極性符号メモリ４０
４に蓄えられていたビットの内容が等しい時に、セット
される。４０６はオーバーフロー検出回路であり、オー
バーフロー状態メモリ４０３の出力と、オーバーフロー
生起メモリ４０５の出力との論理和を、オーバーフロー
端子４２５へ出力する。また、４２０，４２１，４２
３，４２４は、それぞれ、累算レジスタ４０７，極性符
号メモリ４２１，オーバフロー生起メモリ４０５，オー
バーフロー状態メモリ４０３の内容をクリアするクリア
端子である。
ーバーフロー生起メモリであり、単一オーバーフロー検
出器４０２の出力、および、オーバーフロー状態メモリ
４０３の出力が共に“１”であり、かつ、加算回路４０
１による加算結果の最上位ビットと極性符号メモリ４０
４に蓄えられていたビットの内容が等しい時に、セット
される。４０６はオーバーフロー検出回路であり、オー
バーフロー状態メモリ４０３の出力と、オーバーフロー
生起メモリ４０５の出力との論理和を、オーバーフロー
端子４２５へ出力する。また、４２０，４２１，４２
３，４２４は、それぞれ、累算レジスタ４０７，極性符
号メモリ４２１，オーバフロー生起メモリ４０５，オー
バーフロー状態メモリ４０３の内容をクリアするクリア
端子である。
【０００８】上述した加算器は、連続加算または減算を
実行する前に、累算レジスタ４０７，オーバーフロー状
態メモリ４０３，オーバーフロー生起メモリ４０５およ
び極性符号メモリ４０４をクリアし、連続加算または減
算実行後に、オーバーフロー検出回路４０６から“１”
が出力された場合は、連続加算または減算結果にオーバ
ーフローが発生したことを検出し、極性符号メモリ４０
５によりプラス側もしくはマイナス側のオーバーフロー
であることを検出する、オーバーフロー検出器つき演算
回路である。なお、この加算器については、特公昭６２
−３０４６７号公報に詳しく開示されている。
実行する前に、累算レジスタ４０７，オーバーフロー状
態メモリ４０３，オーバーフロー生起メモリ４０５およ
び極性符号メモリ４０４をクリアし、連続加算または減
算実行後に、オーバーフロー検出回路４０６から“１”
が出力された場合は、連続加算または減算結果にオーバ
ーフローが発生したことを検出し、極性符号メモリ４０
５によりプラス側もしくはマイナス側のオーバーフロー
であることを検出する、オーバーフロー検出器つき演算
回路である。なお、この加算器については、特公昭６２
−３０４６７号公報に詳しく開示されている。
【０００９】
【発明が解決しようとする課題】ところで、従来、動画
処理における色空間変換はフルビットで演算を行ってい
た。すなわち、例えば上述した加算器の場合、最上位ビ
ットは、数値の正負を表す符号フラグとして用いられる
ため、取り扱うことができる数値範囲は、入出力共に−
１２８〜１２７となる。このような場合において、ＹＵ
ＶからＲＧＢへの変換を行うと、Ｇ信号の変換演算の
際、 γ1Ｕ＋γ2Ｖ を演算した時点でオーバーフローが
起こると、Ｒ信号およびＢ信号との演算精度が大幅に異
なってしまい、変換前の画像と変換後の画像が異なると
いう問題が生じてしまう。
処理における色空間変換はフルビットで演算を行ってい
た。すなわち、例えば上述した加算器の場合、最上位ビ
ットは、数値の正負を表す符号フラグとして用いられる
ため、取り扱うことができる数値範囲は、入出力共に−
１２８〜１２７となる。このような場合において、ＹＵ
ＶからＲＧＢへの変換を行うと、Ｇ信号の変換演算の
際、 γ1Ｕ＋γ2Ｖ を演算した時点でオーバーフローが
起こると、Ｒ信号およびＢ信号との演算精度が大幅に異
なってしまい、変換前の画像と変換後の画像が異なると
いう問題が生じてしまう。
【００１０】例えばＧ信号への変換を行う時、γ1Ｕお
よびγ2Ｖの値が共に１００（２進数で０１１００１０
０）、γ3Ｙ の値が５０（２進数で００１１００１０）
であった場合、γ1Ｕ＋γ2Ｖを演算した時点で２００と
なってプラス側にオーバーフローを起こす。そして、引
き続きγ3Ｙ の値が加算されて変換演算が終了するが、
オーバーフローが１回だけ発生し、また、極性符号メモ
リ４０４の出力は“０”となるため、プラス側のオーバ
ーフローが発生したものと判断される。これにより、張
り付け処理が行われて演算結果は１２７（２進数で０１
１１１１１１）となり、本来の数値である２５０（２進
数で１１１１１０１０）から大幅にかけ離れてしまう。
よびγ2Ｖの値が共に１００（２進数で０１１００１０
０）、γ3Ｙ の値が５０（２進数で００１１００１０）
であった場合、γ1Ｕ＋γ2Ｖを演算した時点で２００と
なってプラス側にオーバーフローを起こす。そして、引
き続きγ3Ｙ の値が加算されて変換演算が終了するが、
オーバーフローが１回だけ発生し、また、極性符号メモ
リ４０４の出力は“０”となるため、プラス側のオーバ
ーフローが発生したものと判断される。これにより、張
り付け処理が行われて演算結果は１２７（２進数で０１
１１１１１１）となり、本来の数値である２５０（２進
数で１１１１１０１０）から大幅にかけ離れてしまう。
【００１１】この発明は、このような事情に鑑みてなさ
れたものであり、２の補数で表現された値と絶対値で表
現された値とが混在する複数の入力データの加減算を行
う場合において、精度の高い演算結果を得ることができ
る３入力加減算回路を提供することを目的とする。
れたものであり、２の補数で表現された値と絶対値で表
現された値とが混在する複数の入力データの加減算を行
う場合において、精度の高い演算結果を得ることができ
る３入力加減算回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】請求項１に記載の発明
は、複数ビット単位で構成され、２の補数で表現された
データを含む少なくとも３つのデータを加算する３入力
加減算回路において、前記複数ビット単位で構成される
少なくとも３つのデータのうち、正または負の値を持つ
第１のデータと、正または負の値を持つ第２のデータと
を加算する第１の加算手段と、前記第１の加算手段の出
力と、前記複数ビット単位で構成される少なくとも３つ
のデータのうちの正の値を持つ第３のデータとを加算す
る第２の加算手段と、前記第１の加算手段の加算結果
が、正の値であるか負の値であるかを判断し、その判断
結果が正の値でかつ前記第２の加算手段の加算結果がオ
ーバーフローした場合プラス側にオーバーフローを起こ
したものと見なして貼り付け処理を行い、前記判断結果
が負の値でかつ前記第２の加算手段の加算結果がオーバ
ーフローしていない場合マイナス側にオーバーフローを
起こしたものと見なして貼り付け処理を行い、前記判断
結果が正の値でかつ前記第２の加算手段の加算結果がオ
ーバーフローしていない場合と前記判断結果が負の値で
かつ前記第２の加算手段の加算結果がオーバーフローし
ている場合には前記第２の加算手段の加算結果を、最終
出力として出力する貼り付け処理手段とを具備すること
を特徴とする。
は、複数ビット単位で構成され、２の補数で表現された
データを含む少なくとも３つのデータを加算する３入力
加減算回路において、前記複数ビット単位で構成される
少なくとも３つのデータのうち、正または負の値を持つ
第１のデータと、正または負の値を持つ第２のデータと
を加算する第１の加算手段と、前記第１の加算手段の出
力と、前記複数ビット単位で構成される少なくとも３つ
のデータのうちの正の値を持つ第３のデータとを加算す
る第２の加算手段と、前記第１の加算手段の加算結果
が、正の値であるか負の値であるかを判断し、その判断
結果が正の値でかつ前記第２の加算手段の加算結果がオ
ーバーフローした場合プラス側にオーバーフローを起こ
したものと見なして貼り付け処理を行い、前記判断結果
が負の値でかつ前記第２の加算手段の加算結果がオーバ
ーフローしていない場合マイナス側にオーバーフローを
起こしたものと見なして貼り付け処理を行い、前記判断
結果が正の値でかつ前記第２の加算手段の加算結果がオ
ーバーフローしていない場合と前記判断結果が負の値で
かつ前記第２の加算手段の加算結果がオーバーフローし
ている場合には前記第２の加算手段の加算結果を、最終
出力として出力する貼り付け処理手段とを具備すること
を特徴とする。
【００１３】請求項２に記載の発明は、請求項１に記載
の３入力加減算回路において、前記第１，第２の加算手
段のそれぞれは、加算結果が出力し得る最大値を超えた
場合に加算結果がオーバーフローしていることを示すキ
ャリ信号を出力する加算手段であって、前記貼り付け処
理手段は、前記第１の加算手段に入力される第１，第２
のデータの、各最上位ビットの状態と、前記第１の加算
手段からのキャリ信号とに基づいて、前記第１の加算手
段における加算結果が正の値であるか負の値であるかを
判断する第１の判断手段と、前記第１の判断手段の判断
結果と、前記第２の加算手段からのキャリ信号とに基づ
いて、前記第２の加算手段における加算結果が、前記３
入力加減算回路が出力する演算結果の数値範囲の上限を
超えるか、または、下限を下回るかを判断する第２の判
断手段と、前記３入力加減算回路が出力する数値の最大
値および最小値、ならびに、前記第２の加算手段の加算
結果が供給され、前記第２の判断手段の判断結果に基づ
いていずれか１つの値を出力する選択手段とからなるこ
とを特徴とする。
の３入力加減算回路において、前記第１，第２の加算手
段のそれぞれは、加算結果が出力し得る最大値を超えた
場合に加算結果がオーバーフローしていることを示すキ
ャリ信号を出力する加算手段であって、前記貼り付け処
理手段は、前記第１の加算手段に入力される第１，第２
のデータの、各最上位ビットの状態と、前記第１の加算
手段からのキャリ信号とに基づいて、前記第１の加算手
段における加算結果が正の値であるか負の値であるかを
判断する第１の判断手段と、前記第１の判断手段の判断
結果と、前記第２の加算手段からのキャリ信号とに基づ
いて、前記第２の加算手段における加算結果が、前記３
入力加減算回路が出力する演算結果の数値範囲の上限を
超えるか、または、下限を下回るかを判断する第２の判
断手段と、前記３入力加減算回路が出力する数値の最大
値および最小値、ならびに、前記第２の加算手段の加算
結果が供給され、前記第２の判断手段の判断結果に基づ
いていずれか１つの値を出力する選択手段とからなるこ
とを特徴とする。
【００１４】請求項３に記載の発明は、請求項２に記載
の３入力加減算回路において、前記第１の判断手段は、
前記第１の加算手段に入力される第１，第２のデータの
最上位ビットが共に“１”である場合、または、第１，
第２のデータの最上位ビットがそれぞれ“０”，“１”
もしくは“１”，“０”でありかつ前記第１の加算手段
からキャリ信号が出力されなかった場合に、前記第１の
加算手段における加算結果が２の補数で表現された値に
なると判断し、前記第１の加算手段に入力される第１，
第２のデータの最上位ビットが共に“０”である場合、
または、第１，第２のデータの最上位ビットがそれぞれ
“０”，“１”もしくは“１”，“０”でありかつ前記
第１の加算手段からキャリ信号が出力された場合に、前
記第１の加算手段における加算結果が絶対値で表現され
た値になると判断することを特徴とする。
の３入力加減算回路において、前記第１の判断手段は、
前記第１の加算手段に入力される第１，第２のデータの
最上位ビットが共に“１”である場合、または、第１，
第２のデータの最上位ビットがそれぞれ“０”，“１”
もしくは“１”，“０”でありかつ前記第１の加算手段
からキャリ信号が出力されなかった場合に、前記第１の
加算手段における加算結果が２の補数で表現された値に
なると判断し、前記第１の加算手段に入力される第１，
第２のデータの最上位ビットが共に“０”である場合、
または、第１，第２のデータの最上位ビットがそれぞれ
“０”，“１”もしくは“１”，“０”でありかつ前記
第１の加算手段からキャリ信号が出力された場合に、前
記第１の加算手段における加算結果が絶対値で表現され
た値になると判断することを特徴とする。
【００１５】請求項４に記載の発明は、請求項２に記載
の３入力加減算回路において、前記第２の判断手段は、
前記第１の判断手段により、前記第１の加算手段におけ
る加算結果が２の補数で表現された値になると判断さ
れ、かつ前記第２の加算手段からキャリ信号が出力され
なかった場合、前記第２の加算手段における加算結果
が、前記３入力加減算回路が出力する演算結果の数値範
囲の下限を下回ると判断し、前記第１の判断手段によ
り、前記第１の加算手段における加算結果が絶対値で表
現された値になると判断され、かつ前記第２の加算手段
からキャリ信号が出力された場合、前記第２の加算手段
における加算結果が、前記３入力加減算回路が出力する
演算結果の数値範囲の上限を超えると判断することを特
徴とする。
の３入力加減算回路において、前記第２の判断手段は、
前記第１の判断手段により、前記第１の加算手段におけ
る加算結果が２の補数で表現された値になると判断さ
れ、かつ前記第２の加算手段からキャリ信号が出力され
なかった場合、前記第２の加算手段における加算結果
が、前記３入力加減算回路が出力する演算結果の数値範
囲の下限を下回ると判断し、前記第１の判断手段によ
り、前記第１の加算手段における加算結果が絶対値で表
現された値になると判断され、かつ前記第２の加算手段
からキャリ信号が出力された場合、前記第２の加算手段
における加算結果が、前記３入力加減算回路が出力する
演算結果の数値範囲の上限を超えると判断することを特
徴とする。
【００１６】請求項５に記載の発明は、請求項１ないし
４のうち、いずれか１項に記載の３入力加減算回路にお
いて、前記複数ビットで構成される少なくとも３つのデ
ータが、全て同一ビット長から構成されていることを特
徴とする。
４のうち、いずれか１項に記載の３入力加減算回路にお
いて、前記複数ビットで構成される少なくとも３つのデ
ータが、全て同一ビット長から構成されていることを特
徴とする。
【００１７】請求項６に記載の発明は、請求項１ないし
５のうち、いずれか１項に記載の３入力加減算回路にお
いて、動画処理におけるＹＵＶ方式からＲＧＢ方式への
変換演算の一つである Ｇ＝γ1Ｕ＋γ2Ｖ＋γ3Ｙなる変
換演算を行うものであることを特徴とする。
５のうち、いずれか１項に記載の３入力加減算回路にお
いて、動画処理におけるＹＵＶ方式からＲＧＢ方式への
変換演算の一つである Ｇ＝γ1Ｕ＋γ2Ｖ＋γ3Ｙなる変
換演算を行うものであることを特徴とする。
【００１８】本発明の３入力加減算回路によれば、ＹＵ
ＶからＲＧＢへの色空間変換において、Ｇ信号の変換演
算、すなわち、Ｇ＝γ1Ｕ＋γ2Ｖ＋γ3Ｙの変換演算
で、γ1Ｕ＋γ2Ｖ加算結果が正の時は、絶対値表現を結
果とし、負の時は２の補数表現を示すビット（サインフ
ラグ）を設け、Ｙ信号加算時に、キャリー信号とサイン
フラグビットの論理を取ることでＹ信号加算後のオーバ
ーフロー処理を行う。これにより、例えば、Ｙ信号加算
後のＧ信号の変換演算精度を、Ｒ信号およびＢ信号の変
換演算精度に合わせることができる。
ＶからＲＧＢへの色空間変換において、Ｇ信号の変換演
算、すなわち、Ｇ＝γ1Ｕ＋γ2Ｖ＋γ3Ｙの変換演算
で、γ1Ｕ＋γ2Ｖ加算結果が正の時は、絶対値表現を結
果とし、負の時は２の補数表現を示すビット（サインフ
ラグ）を設け、Ｙ信号加算時に、キャリー信号とサイン
フラグビットの論理を取ることでＹ信号加算後のオーバ
ーフロー処理を行う。これにより、例えば、Ｙ信号加算
後のＧ信号の変換演算精度を、Ｒ信号およびＢ信号の変
換演算精度に合わせることができる。
【００１９】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。図１は、本発明が適用
される３入力加減算回路の構成を示すブロック図であ
る。また、図２は、ＹＵＶデータ変換回路である。図２
において、２０１はＹＵＶデータ変換回路であり、入力
端子２０２，２０３，２０４へ入力されるＹ，Ｕ，Ｖの
データに、それぞれ定数α1，α2，β1，β2，γ1，γ
2，γ3 を乗算して、出力端子２０５，２０６，２０
７，２０８，２０９，２１０，２１１から、α1Ｖ，α2
Ｙ，β1Ｕ，β2Ｙ，γ1Ｕ，γ2Ｖ，γ3Ｙのデータを出
力する。ここで、出力端子２０９から出力された γ1Ｕ
のデータは、図１の入力端子１０１に、出力端子２１０
から出力された γ2Ｖのデータは、図１の入力端子１０
２に、出力端子２１１から出力された γ3Ｙのデータ
は、図１の入力端子１０７へ出力される。
図面を参照して詳細に説明する。図１は、本発明が適用
される３入力加減算回路の構成を示すブロック図であ
る。また、図２は、ＹＵＶデータ変換回路である。図２
において、２０１はＹＵＶデータ変換回路であり、入力
端子２０２，２０３，２０４へ入力されるＹ，Ｕ，Ｖの
データに、それぞれ定数α1，α2，β1，β2，γ1，γ
2，γ3 を乗算して、出力端子２０５，２０６，２０
７，２０８，２０９，２１０，２１１から、α1Ｖ，α2
Ｙ，β1Ｕ，β2Ｙ，γ1Ｕ，γ2Ｖ，γ3Ｙのデータを出
力する。ここで、出力端子２０９から出力された γ1Ｕ
のデータは、図１の入力端子１０１に、出力端子２１０
から出力された γ2Ｖのデータは、図１の入力端子１０
２に、出力端子２１１から出力された γ3Ｙのデータ
は、図１の入力端子１０７へ出力される。
【００２０】また、図１において、１および２は、それ
ぞれ入出力ビット数が８ビットになっている８ビット加
算器（以下、単に加算器という）であり、加算器１は、
入力端子１０１へ入力されたγ1Ｕのデータと、入力端
子１０２へ入力されたγ2Ｖのデータとを加算してその
加算結果を加算器２の入力端子１０６へ出力する。ま
た、加算器２は、入力端子１０６へ入力された加算器１
の加算結果と、入力端子１０７へ入力されたγ3Ｙ のデ
ータとを加算する。さらに、加算器１における加算結果
がＦＦＨを超えた場合は、キャリ信号を出力する。ここ
で加算器１の入出力の数値範囲は−１２８〜１２７であ
り、入出力データの最上位ビットが“０”の時正の値を
示し、“１”の時は負の値を示している。加算器２の入
出力の数値範囲は０〜２５５であり、加算器１と同様、
加算結果がＦＦＨを超えた時、キャリ信号を出力する。
ぞれ入出力ビット数が８ビットになっている８ビット加
算器（以下、単に加算器という）であり、加算器１は、
入力端子１０１へ入力されたγ1Ｕのデータと、入力端
子１０２へ入力されたγ2Ｖのデータとを加算してその
加算結果を加算器２の入力端子１０６へ出力する。ま
た、加算器２は、入力端子１０６へ入力された加算器１
の加算結果と、入力端子１０７へ入力されたγ3Ｙ のデ
ータとを加算する。さらに、加算器１における加算結果
がＦＦＨを超えた場合は、キャリ信号を出力する。ここ
で加算器１の入出力の数値範囲は−１２８〜１２７であ
り、入出力データの最上位ビットが“０”の時正の値を
示し、“１”の時は負の値を示している。加算器２の入
出力の数値範囲は０〜２５５であり、加算器１と同様、
加算結果がＦＦＨを超えた時、キャリ信号を出力する。
【００２１】３はセレクタであり、３つの入力端子１１
３，１１４，１１５を有し、選択信号出力回路６（後述
する）からの選択信号に従って、いずれか１つの入力端
子に入力されたデータを出力端子１１６から出力する。
ここでの入力端子１１３には加算器２の加算結果が、入
力端子１１４にはデータＦＦＨが、入力端子１１５には
データ００Ｈが入力されているものとする。
３，１１４，１１５を有し、選択信号出力回路６（後述
する）からの選択信号に従って、いずれか１つの入力端
子に入力されたデータを出力端子１１６から出力する。
ここでの入力端子１１３には加算器２の加算結果が、入
力端子１１４にはデータＦＦＨが、入力端子１１５には
データ００Ｈが入力されているものとする。
【００２２】４は第１の論理回路であり、３つの入力端
子１０３，１０４，１０５を有し、それぞれ、加算器１
へ入力されるγ1Ｕのデータの最上位ビットと、γ2Ｖの
データの最上位ビットと、加算器１から出力されるキャ
リ信号が入力される。ここで、第１の論理回路４は、上
述した各入力信号に基づいて、加算器１における加算結
果が正の値となるか負の値となるかの判断を行う。
子１０３，１０４，１０５を有し、それぞれ、加算器１
へ入力されるγ1Ｕのデータの最上位ビットと、γ2Ｖの
データの最上位ビットと、加算器１から出力されるキャ
リ信号が入力される。ここで、第１の論理回路４は、上
述した各入力信号に基づいて、加算器１における加算結
果が正の値となるか負の値となるかの判断を行う。
【００２３】すなわち、図３の真理値表に示すように、
入力端子１０３の最上位ビットと入力端子１０４の最上
位ビットの論理が一致しなかった場合において、加算器
１からキャリ信号が出力されなかった（キャリ信号が
“０”）時は、加算器１における加算結果が負の値にな
ると判断して“１”を出力し、キャリ信号が出力された
（キャリ信号が“１”）時は、加算器１における加算結
果が正の値になると判断して“０”を出力する。
入力端子１０３の最上位ビットと入力端子１０４の最上
位ビットの論理が一致しなかった場合において、加算器
１からキャリ信号が出力されなかった（キャリ信号が
“０”）時は、加算器１における加算結果が負の値にな
ると判断して“１”を出力し、キャリ信号が出力された
（キャリ信号が“１”）時は、加算器１における加算結
果が正の値になると判断して“０”を出力する。
【００２４】また、入力端子１０３の最上位ビットと入
力端子１０４の最上位ビットの論理が、共に“１”であ
った場合、キャリ信号の有無に関わらず加算器１におけ
る加算結果が負の値になると判断して“１”を出力し、
共に“０”であった場合は、キャリ信号の有無に関わら
ず加算器１における加算結果が正の値になると判断して
“０”を出力する。
力端子１０４の最上位ビットの論理が、共に“１”であ
った場合、キャリ信号の有無に関わらず加算器１におけ
る加算結果が負の値になると判断して“１”を出力し、
共に“０”であった場合は、キャリ信号の有無に関わら
ず加算器１における加算結果が正の値になると判断して
“０”を出力する。
【００２５】５は第２の論理回路であり、第１の論理回
路４の出力と、加算器２のキャリ信号とに基づいて、加
算器２における加算結果を最終出力として出力するか否
かの判断を行う。すなわち、図４の真理値表に示すよう
に、第１の論理回路４から“１”が出力（加算器１にお
ける加算結果が負と判断）された場合において、加算器
２からキャリ信号が出力されると、加算器２における加
算結果を最終出力として出力し、加算器２からキャリ信
号が出力されなければ、加算器２における加算結果を最
終出力として出力しない。
路４の出力と、加算器２のキャリ信号とに基づいて、加
算器２における加算結果を最終出力として出力するか否
かの判断を行う。すなわち、図４の真理値表に示すよう
に、第１の論理回路４から“１”が出力（加算器１にお
ける加算結果が負と判断）された場合において、加算器
２からキャリ信号が出力されると、加算器２における加
算結果を最終出力として出力し、加算器２からキャリ信
号が出力されなければ、加算器２における加算結果を最
終出力として出力しない。
【００２６】また、第１の論理回路４から“０”が出力
（加算器１における加算結果が正と判断）された場合に
おいて、加算器２からキャリ信号が出力されなければ、
加算器２における加算結果を最終出力として出力し、加
算器２からキャリ信号が出力されると、加算器２におけ
る加算結果を最終出力として出力しない。
（加算器１における加算結果が正と判断）された場合に
おいて、加算器２からキャリ信号が出力されなければ、
加算器２における加算結果を最終出力として出力し、加
算器２からキャリ信号が出力されると、加算器２におけ
る加算結果を最終出力として出力しない。
【００２７】選択信号出力回路６は、インバータ７，８
と、ＡＮＤゲート９，１０とによって構成されている。
そして、ＡＮＤゲート９，１０のそれぞれ一方の入力端
には加算器２のキャリ信号が入力され、ＡＮＤゲート９
の他方の入力端にはインバータ８から出力される第２の
論理回路５の出力の反転信号が、また、ＡＮＤゲート１
０の他方の入力端には、インバータ７から出力される加
算器２のキャリ信号の反転信号が入力されている。
と、ＡＮＤゲート９，１０とによって構成されている。
そして、ＡＮＤゲート９，１０のそれぞれ一方の入力端
には加算器２のキャリ信号が入力され、ＡＮＤゲート９
の他方の入力端にはインバータ８から出力される第２の
論理回路５の出力の反転信号が、また、ＡＮＤゲート１
０の他方の入力端には、インバータ７から出力される加
算器２のキャリ信号の反転信号が入力されている。
【００２８】この選択信号出力回路６は、加算器２のキ
ャリ信号と、第２の論理回路５の出力とに基づいて、セ
レクタ３の入力端子１１４または１１５のいずれかに入
力されたデータを最終出力として出力させる。すなわ
ち、図４の真理値表に示すように、第２の論理回路５か
ら“０”が出力された場合において、加算器２からキャ
リ信号が出力されると、セレクタ３の入力端子１１４に
入力されたデータＦＦＨを最終出力として出力し、キャ
リ信号が出力されなければ、セレクタ３の入力端子１１
５に入力されたデータ００Ｈを最終出力として出力す
る。
ャリ信号と、第２の論理回路５の出力とに基づいて、セ
レクタ３の入力端子１１４または１１５のいずれかに入
力されたデータを最終出力として出力させる。すなわ
ち、図４の真理値表に示すように、第２の論理回路５か
ら“０”が出力された場合において、加算器２からキャ
リ信号が出力されると、セレクタ３の入力端子１１４に
入力されたデータＦＦＨを最終出力として出力し、キャ
リ信号が出力されなければ、セレクタ３の入力端子１１
５に入力されたデータ００Ｈを最終出力として出力す
る。
【００２９】次に上述した３入力加算器の動作について
説明する。 加算器１の加算結果が正の値になる場合 まず、加算器１へ入力されるデータが共に正の値であっ
た場合、加算器１の入力端子１０１，１０２に入力され
るデータの最上位ビットは共に“０”となるため、第１
の論理回路４は、加算器１からのキャリ信号の如何に関
わらず“０”を出力する。また、加算器１に入力される
データの一方が正の値（最上位ビットが“０”）で、他
方が負の値（最上位ビットが“１”）である場合におい
て、加算器１からキャリ信号が出力された場合に、加算
結果が正の値になる。この時、第１の論理回路４は
“０”を出力する。
説明する。 加算器１の加算結果が正の値になる場合 まず、加算器１へ入力されるデータが共に正の値であっ
た場合、加算器１の入力端子１０１，１０２に入力され
るデータの最上位ビットは共に“０”となるため、第１
の論理回路４は、加算器１からのキャリ信号の如何に関
わらず“０”を出力する。また、加算器１に入力される
データの一方が正の値（最上位ビットが“０”）で、他
方が負の値（最上位ビットが“１”）である場合におい
て、加算器１からキャリ信号が出力された場合に、加算
結果が正の値になる。この時、第１の論理回路４は
“０”を出力する。
【００３０】そして、加算器２は、加算器１における加
算結果と、加算器２の入力端子１０７に入力されたデー
タとを加算し、セレクタ３へ出力する。ここで、加算器
２における加算結果がオーバーフローを起こさなかった
場合、キャリ信号は出力されず、また、第１の論理回路
４は“０”を出力しているので、第２の論理回路５は
“１”を出力する。これにより、選択信号出力回路６か
らセレクタ３に対して、第２の論理回路５からの出力信
号“１”が出力され、また、ＡＮＤゲート９，１０から
は共に“０”が出力されるので、セレクタ３は加算器２
の加算結果を最終出力として出力する。
算結果と、加算器２の入力端子１０７に入力されたデー
タとを加算し、セレクタ３へ出力する。ここで、加算器
２における加算結果がオーバーフローを起こさなかった
場合、キャリ信号は出力されず、また、第１の論理回路
４は“０”を出力しているので、第２の論理回路５は
“１”を出力する。これにより、選択信号出力回路６か
らセレクタ３に対して、第２の論理回路５からの出力信
号“１”が出力され、また、ＡＮＤゲート９，１０から
は共に“０”が出力されるので、セレクタ３は加算器２
の加算結果を最終出力として出力する。
【００３１】一方、加算器２における加算結果がオーバ
ーフローを起こした場合、加算器２からキャリ信号が出
力される。また、第１の論理回路４は“０”を出力して
いるので、第２の論理回路５は“０”を出力する。これ
により、選択信号出力回路６からセレクタ３に対し、Ａ
ＮＤゲート９から“１”が、ＡＮＤゲート１０から
“０”が出力されるので、セレクタ３はその入力端子１
１４に入力されているデータＦＦＨを最終出力として出
力する。
ーフローを起こした場合、加算器２からキャリ信号が出
力される。また、第１の論理回路４は“０”を出力して
いるので、第２の論理回路５は“０”を出力する。これ
により、選択信号出力回路６からセレクタ３に対し、Ａ
ＮＤゲート９から“１”が、ＡＮＤゲート１０から
“０”が出力されるので、セレクタ３はその入力端子１
１４に入力されているデータＦＦＨを最終出力として出
力する。
【００３２】このように、加算器１における加算結果が
正の値になる場合は、加算器２における加算結果がオー
バーフローを起こさない限り、加算器２の加算結果が最
終出力として出力される。すなわち、図１に示す３入力
加減算回路においては、加算器１における加算結果が正
の値になると判断された場合、その加算結果を絶対値値
で表現された値（数値範囲が０〜２５５の値）として扱
うので、加算器２においてキャリ信号が出力された場合
は、プラス側にオーバフローを起こしたものと見なして
張り付け処理を行う。
正の値になる場合は、加算器２における加算結果がオー
バーフローを起こさない限り、加算器２の加算結果が最
終出力として出力される。すなわち、図１に示す３入力
加減算回路においては、加算器１における加算結果が正
の値になると判断された場合、その加算結果を絶対値値
で表現された値（数値範囲が０〜２５５の値）として扱
うので、加算器２においてキャリ信号が出力された場合
は、プラス側にオーバフローを起こしたものと見なして
張り付け処理を行う。
【００３３】加算器１の加算結果が負の値になる場合 まず、加算器１へ入力されるデータが共に負の値であっ
た場合、加算器１の入力端子１０１，１０２に入力され
るデータの最上位ビットは共に“１”となるため、第１
の論理回路４は、加算器１からのキャリ信号の如何に関
わらず“１”を出力する。また、加算器１に入力される
データの一方が正の値（最上位ビットが“０”）で、他
方が負の値（最上位ビットが“１”）である場合におい
て、加算器１からキャリ信号が出力されなかった時は、
加算器１における加算結果が負の値になる。この時、第
１の論理回路４は“１”を出力する。
た場合、加算器１の入力端子１０１，１０２に入力され
るデータの最上位ビットは共に“１”となるため、第１
の論理回路４は、加算器１からのキャリ信号の如何に関
わらず“１”を出力する。また、加算器１に入力される
データの一方が正の値（最上位ビットが“０”）で、他
方が負の値（最上位ビットが“１”）である場合におい
て、加算器１からキャリ信号が出力されなかった時は、
加算器１における加算結果が負の値になる。この時、第
１の論理回路４は“１”を出力する。
【００３４】そして、加算器２は、加算器１における加
算結果と、加算器２の入力端子１０７に入力されたデー
タとを加算し、セレクタ３へ出力する。ここで、加算器
２における加算結果がオーバーフローを起こした場合、
キャリ信号が出力され、また、第１の論理回路４は
“１”を出力しているので、第２の論理回路５は“１”
を出力する。これにより、選択信号出力回路６からセレ
クタ３に対して、第２の論理回路５からの出力信号
“１”が出力され、また、ＡＮＤゲート９，１０からは
共に“０”が出力されるので、セレクタ３は加算器２の
加算結果を最終出力として出力する。
算結果と、加算器２の入力端子１０７に入力されたデー
タとを加算し、セレクタ３へ出力する。ここで、加算器
２における加算結果がオーバーフローを起こした場合、
キャリ信号が出力され、また、第１の論理回路４は
“１”を出力しているので、第２の論理回路５は“１”
を出力する。これにより、選択信号出力回路６からセレ
クタ３に対して、第２の論理回路５からの出力信号
“１”が出力され、また、ＡＮＤゲート９，１０からは
共に“０”が出力されるので、セレクタ３は加算器２の
加算結果を最終出力として出力する。
【００３５】一方、加算器２における加算結果がオーバ
ーフローを起こさなかった場合、加算器２からキャリ信
号が出力されない。また、第１の論理回路４は“１”を
出力しているので、第２の論理回路５は“０”を出力す
る。これにより、選択信号出力回路６からセレクタ３に
対し、ＡＮＤゲート１０から“１”が、ＡＮＤゲート９
から“０”が出力されるので、セレクタ３はその入力端
子１１５に入力されているデータ００Ｈを最終出力とし
て出力する。
ーフローを起こさなかった場合、加算器２からキャリ信
号が出力されない。また、第１の論理回路４は“１”を
出力しているので、第２の論理回路５は“０”を出力す
る。これにより、選択信号出力回路６からセレクタ３に
対し、ＡＮＤゲート１０から“１”が、ＡＮＤゲート９
から“０”が出力されるので、セレクタ３はその入力端
子１１５に入力されているデータ００Ｈを最終出力とし
て出力する。
【００３６】このように、加算器１における加算結果が
負の値になる場合は、加算器２における加算結果がオー
バーフローを起こした時に限って、加算器２の加算結果
が最終出力として出力される。すなわち、図１に示す３
入力加減算回路においては、加算器１における加算結果
が負の値になると判断された場合、その加算結果を２の
補数で表現された値（数値範囲が−１２８〜１２７の
値）として扱うので、加算器２においてキャリ信号が出
力されなかった場合は、マイナス側にオーバフローを起
こしたものと見なして張り付け処理を行う。
負の値になる場合は、加算器２における加算結果がオー
バーフローを起こした時に限って、加算器２の加算結果
が最終出力として出力される。すなわち、図１に示す３
入力加減算回路においては、加算器１における加算結果
が負の値になると判断された場合、その加算結果を２の
補数で表現された値（数値範囲が−１２８〜１２７の
値）として扱うので、加算器２においてキャリ信号が出
力されなかった場合は、マイナス側にオーバフローを起
こしたものと見なして張り付け処理を行う。
【００３７】
【発明の効果】請求項１ないし４に記載の発明における
３入力加減算回路によれば、それぞれ正または負の値を
持つ第１，第２のデータが第１の加算手段によって加算
された後、その加算結果と正の値を持つ第３のデータが
第２の加算手段で加算されると共に、第１の加算手段に
よる加算結果が正の値であるか負の値であるかを判断
し、その判断結果が正の値でかつ前記第２の加算手段の
加算結果がオーバーフローした場合プラス側にオーバー
フローを起こしたものと見なして貼り付け処理を行い、
前記判断結果が負の値でかつ前記第２の加算手段の加算
結果がオーバーフローしていない場合マイナス側にオー
バーフローを起こしたものと見なして貼り付け処理を行
い、前記判断結果が正の値でかつ前記第２の加算手段の
加算結果がオーバーフローしていない場合と前記判断結
果が負の値でかつ前記第２の加算手段の加算結果がオー
バーフローしている場合には前記第２の加算手段の加算
結果を、最終出力として出力するので、２の補数で表現
された値と絶対値で表現された値とが混在する複数の入
力データの加減算を行う場合において、最終的に得られ
る演算結果を絶対値で表現した値で出力することが可能
となり、結果的に演算精度を１ビット分向上させること
ができる。
３入力加減算回路によれば、それぞれ正または負の値を
持つ第１，第２のデータが第１の加算手段によって加算
された後、その加算結果と正の値を持つ第３のデータが
第２の加算手段で加算されると共に、第１の加算手段に
よる加算結果が正の値であるか負の値であるかを判断
し、その判断結果が正の値でかつ前記第２の加算手段の
加算結果がオーバーフローした場合プラス側にオーバー
フローを起こしたものと見なして貼り付け処理を行い、
前記判断結果が負の値でかつ前記第２の加算手段の加算
結果がオーバーフローしていない場合マイナス側にオー
バーフローを起こしたものと見なして貼り付け処理を行
い、前記判断結果が正の値でかつ前記第２の加算手段の
加算結果がオーバーフローしていない場合と前記判断結
果が負の値でかつ前記第２の加算手段の加算結果がオー
バーフローしている場合には前記第２の加算手段の加算
結果を、最終出力として出力するので、２の補数で表現
された値と絶対値で表現された値とが混在する複数の入
力データの加減算を行う場合において、最終的に得られ
る演算結果を絶対値で表現した値で出力することが可能
となり、結果的に演算精度を１ビット分向上させること
ができる。
【００３８】また、請求項５に記載の発明における３入
力加減算回路によれば、３入力加減算回路に入力される
データのビット長が統一されているので、演算処理速度
を高速化することができ、高速性を要求される画像処理
に適している。
力加減算回路によれば、３入力加減算回路に入力される
データのビット長が統一されているので、演算処理速度
を高速化することができ、高速性を要求される画像処理
に適している。
【００３９】また、請求項６に記載の発明における３入
力加減算回路によれば、上記の３入力加減算回路におい
て、動画処理におけるＹＵＶ方式からＲＧＢ方式への変
換演算の一つである Ｇ＝γ1Ｕ＋γ2Ｖ＋γ3Ｙなる変換
演算を行うので、精度の高い変換が可能となる。
力加減算回路によれば、上記の３入力加減算回路におい
て、動画処理におけるＹＵＶ方式からＲＧＢ方式への変
換演算の一つである Ｇ＝γ1Ｕ＋γ2Ｖ＋γ3Ｙなる変換
演算を行うので、精度の高い変換が可能となる。
【図１】 本発明の一実施形態における３入力加減算回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図２】 同３入力加減算回路へデータを出力するＹＵ
Ｖデータ変換回路の入出力データを説明するための説明
図である。
Ｖデータ変換回路の入出力データを説明するための説明
図である。
【図３】 同３入力加減算回路に用いられる第１の論理
回路の入出力関係を示す真理値表を表した図である。
回路の入出力関係を示す真理値表を表した図である。
【図４】 同３入力加減算回路に用いられる第２の論理
回路の入出力関係を示す真理値表を表した図である。
回路の入出力関係を示す真理値表を表した図である。
【図５】 従来の連続加算を行う加算回路の構成を示す
ブロック図である。
ブロック図である。
１，２ 加算器 ３ セレクタ ４，５ 論理回路 ６ 選択信号出力回路 ７，８ インバータ ９，１０ ＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｎ 9/67 Ｇ０６Ｆ 7/00 １０１Ｕ (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 7/50 G06F 7/00 G09G 5/00 510 G09G 5/00 520 G09G 5/02 H04N 9/67
Claims (6)
- 【請求項１】 複数ビット単位で構成され、２の補数で
表現されたデータを含む少なくとも３つのデータを加算
する３入力加減算回路において、 前記複数ビット単位で構成される少なくとも３つのデー
タのうち、正または負の値を持つ第１のデータと、正ま
たは負の値を持つ第２のデータとを加算する第１の加算
手段と、 前記第１の加算手段の出力と、前記複数ビット単位で構
成される少なくとも３つのデータのうちの正の値を持つ
第３のデータとを加算する第２の加算手段と、 前記第１の加算手段の加算結果が、正の値であるか負の
値であるかを判断し、その判断結果が正の値でかつ前記
第２の加算手段の加算結果がオーバーフローした場合プ
ラス側にオーバーフローを起こしたものと見なして貼り
付け処理を行い、前記判断結果が負の値でかつ前記第２
の加算手段の加算結果がオーバーフローしていない場合
マイナス側にオーバーフローを起こしたものと見なして
貼り付け処理を行い、前記判断結果が正の値でかつ前記
第２の加算手段の加算結果がオーバーフローしていない
場合と前記判断結果が負の値でかつ前記第２の加算手段
の加算結果がオーバーフローしている場合には前記第２
の加算手段の加算結果を、最終出力として出力する貼り
付け処理手段とを具備することを特徴とする３入力加減
算回路。 - 【請求項２】 請求項１に記載の３入力加減算回路にお
いて、 前記第１，第２の加算手段のそれぞれは、加算結果が出
力し得る最大値を超えた場合に加算結果がオーバーフロ
ーしていることを示すキャリ信号を出力する加算手段で
あって、 前記貼り付け処理手段は、 前記第１の加算手段に入力される第１，第２のデータ
の、各最上位ビットの状態と、前記第１の加算手段から
のキャリ信号とに基づいて、前記第１の加算手段におけ
る加算結果が正の値であるか負の値であるかを判断する
第１の判断手段と、 前記第１の判断手段の判断結果と、前記第２の加算手段
からのキャリ信号とに基づいて、前記第２の加算手段に
おける加算結果が、前記３入力加減算回路が出力する演
算結果の数値範囲の上限を超えるか、または、下限を下
回るかを判断する第２の判断手段と、 前記３入力加減算回路が出力する数値の最大値および最
小値、ならびに、前記第２の加算手段の加算結果が供給
され、前記第２の判断手段の判断結果に基づいていずれ
か１つの値を出力する選択手段とからなることを特徴と
する３入力加減算回路。 - 【請求項３】 請求項２に記載の３入力加減算回路にお
いて、 前記第１の判断手段は、 前記第１の加算手段に入力される第１，第２のデータの
最上位ビットが共に“１”である場合、または、第１，
第２のデータの最上位ビットがそれぞれ“０”，“１”
もしくは“１”，“０”でありかつ前記第１の加算手段
からキャリ信号が出力されなかった場合に、前記第１の
加算手段における加算結果が２の補数で表現された値に
なると判断し、 前記第１の加算手段に入力される第１，第２のデータの
最上位ビットが共に“０”である場合、または、第１，
第２のデータの最上位ビットがそれぞれ“０”，“１”
もしくは“１”，“０”でありかつ前記第１の加算手段
からキャリ信号が出力された場合に、前記第１の加算手
段における加算結果が絶対値で表現された値になると判
断することを特徴とする３入力加減算回路。 - 【請求項４】 請求項２に記載の３入力加減算回路にお
いて、 前記第２の判断手段は、 前記第１の判断手段により、前記第１の加算手段におけ
る加算結果が２の補数で表現された値になると判断さ
れ、かつ前記第２の加算手段からキャリ信号が出力され
なかった場合、前記第２の加算手段における加算結果
が、前記３入力加減算回路が出力する演算結果の数値範
囲の下限を下回ると判断し、 前記第１の判断手段により、前記第１の加算手段におけ
る加算結果が絶対値で表現された値になると判断され、
かつ前記第２の加算手段からキャリ信号が出力された場
合、前記第２の加算手段における加算結果が、前記３入
力加減算回路が出力する演算結果の数値範囲の上限を超
えると判断することを特徴とする３入力加減算回路。 - 【請求項５】 請求項１ないし４のうち、いずれか１項
に記載の３入力加減算回路において、 前記複数ビットで構成される少なくとも３つのデータ
が、全て同一ビット長から構成されていることを特徴と
する３入力加減算回路。 - 【請求項６】 動画処理におけるＹＵＶ方式からＲＧＢ
方式への変換演算の一つである Ｇ＝γ1Ｕ＋γ2Ｖ＋γ3
Ｙなる変換演算を行うものであることを特徴とする請求
項１ないし５のうち、いずれか１項に記載の３入力加減
算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8262136A JP2984606B2 (ja) | 1996-10-02 | 1996-10-02 | ３入力加減算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8262136A JP2984606B2 (ja) | 1996-10-02 | 1996-10-02 | ３入力加減算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10105379A JPH10105379A (ja) | 1998-04-24 |
| JP2984606B2 true JP2984606B2 (ja) | 1999-11-29 |
Family
ID=17371562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8262136A Expired - Lifetime JP2984606B2 (ja) | 1996-10-02 | 1996-10-02 | ３入力加減算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2984606B2 (ja) |
-
1996
- 1996-10-02 JP JP8262136A patent/JP2984606B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10105379A (ja) | 1998-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001084366A (ja) | 画像補間装置 | |
| US5457805A (en) | Microcomputer enabling high speed execution of product-sum operation | |
| JPH0375900B2 (ja) | ||
| JPH07110041B2 (ja) | 画像処理装置 | |
| US3976866A (en) | Addition control system | |
| JP2984606B2 (ja) | ３入力加減算回路 | |
| US5260890A (en) | Overflow detection system and its circuit for use in addition and subtraction | |
| US5917739A (en) | Calculating the average of four integer numbers rounded towards zero in a single instruction cycle | |
| US5710732A (en) | Calculating the average of four integer numbers rounded away from zero in a single instruction cycle | |
| US5671022A (en) | Image processing system and method for converting YCbCr data composed of luminance and chroma into RGB data of three primary colors | |
| EP0472030A2 (en) | Method and apparatus for modifying two's complement multiplier to perform unsigned magnitude multiplication | |
| JPH07168696A (ja) | ２進数加算器のオーバフロー，アンダフロー処理回路 | |
| US4860235A (en) | Arithmetic unit with alternate mark inversion (AMI) coding | |
| US6007232A (en) | Calculating the average of two integer numbers rounded towards zero in a single instruction cycle | |
| US5546335A (en) | Absolute value calculation method and circuit | |
| US5905428A (en) | N-bit comparator using count leading 1 circuits | |
| JP3033277B2 (ja) | 度数分布計算装置 | |
| JP3235125B2 (ja) | ディジタル信号処理回路 | |
| KR940001819B1 (ko) | 5-탭 메디안 필터링방법 및 회로 | |
| US5831886A (en) | Calculating a + sign(A) in a single instruction cycle | |
| US5483477A (en) | Multiplying circuit and microcomputer including the same | |
| JPS6132436Y2 (ja) | ||
| JPS63234773A (ja) | ２値化処理装置 | |
| JP2980341B2 (ja) | 浮動小数点桁合せ回路 | |
| JP2638842B2 (ja) | デコーダ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990907 |