JPS61282928A - 浮動小数点演算装置 - Google Patents
浮動小数点演算装置Info
- Publication number
- JPS61282928A JPS61282928A JP60124243A JP12424385A JPS61282928A JP S61282928 A JPS61282928 A JP S61282928A JP 60124243 A JP60124243 A JP 60124243A JP 12424385 A JP12424385 A JP 12424385A JP S61282928 A JPS61282928 A JP S61282928A
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- JP
- Japan
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- exponent
- zero
- mantissa
- intermediate result
- circuit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は浮動小数点演算装置に係わり、特に指数アンダ
ーフロー例外が発生した場合に高速に演算結果を零化す
るのに好適な浮動小数点加減算装置に関する。
ーフロー例外が発生した場合に高速に演算結果を零化す
るのに好適な浮動小数点加減算装置に関する。
［発明の背景〕
浮動小数点数値は、符号と指数部と仮数部の３つから構
成される。符号は（＋） 、 （−）を０゜１で、指
数部は１６のべき乗で、また仮数部は最上位桁の左側に
小数点を有する１６進数で、それぞれ表わされる。浮動
小数点数値は固定長であり。
成される。符号は（＋） 、 （−）を０゜１で、指
数部は１６のべき乗で、また仮数部は最上位桁の左側に
小数点を有する１６進数で、それぞれ表わされる。浮動
小数点数値は固定長であり。
１語３２ビツト形式のものでは、０ビツト目が符号、１
〜７ビツト目が指数部、８〜３１ビツト目が仮数部であ
る。
〜７ビツト目が指数部、８〜３１ビツト目が仮数部であ
る。
浮動小数点数値では、仮数の最上位桁を１６進の０．１
以上になるように、仮数部および指数部を調整すること
ができ、これを正規化という、また、浮動小数点命令の
実行結果、演算例外が生じたときにはプログラム割込み
が行われる１例えば。
以上になるように、仮数部および指数部を調整すること
ができ、これを正規化という、また、浮動小数点命令の
実行結果、演算例外が生じたときにはプログラム割込み
が行われる１例えば。
浮動小数点数値の演算において、結果の指数が零より小
さく、かつ仮数部が零でない場合には指数アンダーフロ
ー例外が生じる。このとき、仮数部は正規化され、符号
および仮数部は正しい値を示すが、指数部は正しい値よ
り１２８だけ大きな値を示す。
さく、かつ仮数部が零でない場合には指数アンダーフロ
ー例外が生じる。このとき、仮数部は正規化され、符号
および仮数部は正しい値を示すが、指数部は正しい値よ
り１２８だけ大きな値を示す。
一般に浮動小数点加減算においては、中間和の仮数部の
各桁（一般に１６進数）ごとの零検出ビットから正規化
カウントを求め、中間和の指数部からこの正規化カウン
トを減算することにより指数アンダーフロー例外を検出
している。
各桁（一般に１６進数）ごとの零検出ビットから正規化
カウントを求め、中間和の指数部からこの正規化カウン
トを減算することにより指数アンダーフロー例外を検出
している。
第２図に従来の演算結果の構成例を示す６図中、１７は
指数正規化演算部、１８は仮数正規化演算部である。
指数正規化演算部、１８は仮数正規化演算部である。
正規化加算を実行する場合、先ず入力レジスタ１．２の
２つのオペランドＯＰＩ、ＯＰ２の大きさを調べるため
に、２つのオペランドの指数部を比較する。もし、２つ
のオペランドＯＰＩ、ＯＰ２の指数部の大きさが異なる
場合には、シフト回路３により、小さい指数部を有する
オペランドの仮数部を、大きい指数部を有するオペラン
ドの指数部に等し°くなるまで右にシフトした後、加算
器４で代数加算を行い、仮数部の中間和を中間結果レジ
スタ５にセットする。同時に中間和の零ビットを中間結
果レジスタ６にセットする。一方、大きい方の指数部が
指数選択ゲート７で取り出されて、中間結果レジスタ８
にセットされる。
２つのオペランドＯＰＩ、ＯＰ２の大きさを調べるため
に、２つのオペランドの指数部を比較する。もし、２つ
のオペランドＯＰＩ、ＯＰ２の指数部の大きさが異なる
場合には、シフト回路３により、小さい指数部を有する
オペランドの仮数部を、大きい指数部を有するオペラン
ドの指数部に等し°くなるまで右にシフトした後、加算
器４で代数加算を行い、仮数部の中間和を中間結果レジ
スタ５にセットする。同時に中間和の零ビットを中間結
果レジスタ６にセットする。一方、大きい方の指数部が
指数選択ゲート７で取り出されて、中間結果レジスタ８
にセットされる。
仮数正規化演算部１８では、中間結果レジスタ６の零ビ
ットあるいは中間結果レジスタ５の仮数部をエンコーダ
９でエンコードすることにより、正規化シフトカウント
値を求め、正規化シフト回路ｌＯで仮数部の上位に零が
なくなるまで左側にシフトし、空いた下位の桁を零で埋
める。
ットあるいは中間結果レジスタ５の仮数部をエンコーダ
９でエンコードすることにより、正規化シフトカウント
値を求め、正規化シフト回路ｌＯで仮数部の上位に零が
なくなるまで左側にシフトし、空いた下位の桁を零で埋
める。
指数正規化演算部１７では、中間結果レジスタ６の零ビ
ットをエンコーダ１１でエンコードすることにより、正
規化カウント値を求め、指数部加減算器１２において、
中間結果レジスタ８の値からエンコーダ１１で得た正規
化カウント値を減算する。
ットをエンコーダ１１でエンコードすることにより、正
規化カウント値を求め、指数部加減算器１２において、
中間結果レジスタ８の値からエンコーダ１１で得た正規
化カウント値を減算する。
指数部加減算器１２での減算の際に、指数アンダーフロ
ーが発生し、かつ、プログラム・マスク（ｐｓｗ上にあ
る）の指数アンダーフロー・マスクビットが「１」にセ
ットされていれば、指数アンダーフロー割込みを起す。
ーが発生し、かつ、プログラム・マスク（ｐｓｗ上にあ
る）の指数アンダーフロー・マスクビットが「１」にセ
ットされていれば、指数アンダーフロー割込みを起す。
また、指数アンダーフロー・マスク・ビットがｒＯＪに
リセットされていれば、指数アンダーフロー割込みは抑
止され、ＡＮＤ回路１３．１４により、指数部および仮
数部の演算結果を零化する。演算結果はレジスタ１５．
１６に各々セットされる。
リセットされていれば、指数アンダーフロー割込みは抑
止され、ＡＮＤ回路１３．１４により、指数部および仮
数部の演算結果を零化する。演算結果はレジスタ１５．
１６に各々セットされる。
しかし、第２図の構成では、中間結果レジスタ６の零検
出ビットから指数アンダーフロー条件を検出し、その結
果により仮数部を零化するまでのディレィが大きくなっ
てしまい、演算装置のマシンサイクルを短縮する上での
ネックとなっている。
出ビットから指数アンダーフロー条件を検出し、その結
果により仮数部を零化するまでのディレィが大きくなっ
てしまい、演算装置のマシンサイクルを短縮する上での
ネックとなっている。
この開運に対し１例えば特開昭５５−１３５９４２号に
示されるように、中間和の指数部をデコードし、そのデ
コード出力と仮数部の零検出ビットの１ないし数ビット
との論理積をとることにより、指数アンダーフロー例外
を高速に検出する方法が知られている。しかし、この方
法では、指数アンダーフロー条件を検出するまでのゲー
ト段数を削減するために、ゲート数を著しく増大させて
しまうこと、および仮数ポストシフト演算器までの距離
が増大し、信号伝搬ディレィが大きくなるという新たな
る問題を生じてしまう。
示されるように、中間和の指数部をデコードし、そのデ
コード出力と仮数部の零検出ビットの１ないし数ビット
との論理積をとることにより、指数アンダーフロー例外
を高速に検出する方法が知られている。しかし、この方
法では、指数アンダーフロー条件を検出するまでのゲー
ト段数を削減するために、ゲート数を著しく増大させて
しまうこと、および仮数ポストシフト演算器までの距離
が増大し、信号伝搬ディレィが大きくなるという新たな
る問題を生じてしまう。
本発明の目的は、浮動小数点演算装置において、指数ア
ンダーフロー例外が生じた場合に、演算結果の零化を高
速に実行可能とする演算結果零化手段を提供することに
ある。
ンダーフロー例外が生じた場合に、演算結果の零化を高
速に実行可能とする演算結果零化手段を提供することに
ある。
本発明は、仮数部のボストノーマライズを行う仮数正規
化演算部に、指数アンダーフロー例外検出回路とは別に
、中間和の仮数部の上位より連続する零の桁数を表わす
情報より、ボストノーマライズに必要なシフト桁数をデ
コードし、それを中間和の指数部より減算することによ
り指数アンダーフローを検出し、指数アンダーフローマ
スクが零であれば仮数部を零化する仮数部零化論理回路
を設けたことを特徴とする。
化演算部に、指数アンダーフロー例外検出回路とは別に
、中間和の仮数部の上位より連続する零の桁数を表わす
情報より、ボストノーマライズに必要なシフト桁数をデ
コードし、それを中間和の指数部より減算することによ
り指数アンダーフローを検出し、指数アンダーフローマ
スクが零であれば仮数部を零化する仮数部零化論理回路
を設けたことを特徴とする。
第１図は本発明の一実施例を示し、第２図と同一部分は
同一記号で表わしている。第２図と異なる点は、仮数正
規化演算部１８に、正規化カウントエンコーダ１ビとキ
ャリー先見予測回路１９を設け、指数正規化加減算回路
１２からの指数アンダーフロー信号のかわりに、キャリ
ー先見予測回路１９で得られる零化信号をＡＮＤ回路１
４に与えるようにしたことである。
同一記号で表わしている。第２図と異なる点は、仮数正
規化演算部１８に、正規化カウントエンコーダ１ビとキ
ャリー先見予測回路１９を設け、指数正規化加減算回路
１２からの指数アンダーフロー信号のかわりに、キャリ
ー先見予測回路１９で得られる零化信号をＡＮＤ回路１
４に与えるようにしたことである。
正規化加算を実行する場合、入力レジスタ１゜２の２つ
のオペランドＯＰＩ、ＯＰ２の指数部を比較する。もし
、２つのオペランドｏｐｔ、ｏｐ２の指数部が異なる場
合、小さい指数部を有するオペランドの仮数部を、シフ
ト回路３により２つの指数部が等しくなるまで右にシフ
トした後、加算器４で２つの仮数部の代数加算を行い、
その中間和を中間結果レジスタ５にセットする。同時に
該仮数部の中間和の零ビットを中間結果レジスタ６にセ
ットする。一方、２つのオペランドＯＰＩ。
のオペランドＯＰＩ、ＯＰ２の指数部を比較する。もし
、２つのオペランドｏｐｔ、ｏｐ２の指数部が異なる場
合、小さい指数部を有するオペランドの仮数部を、シフ
ト回路３により２つの指数部が等しくなるまで右にシフ
トした後、加算器４で２つの仮数部の代数加算を行い、
その中間和を中間結果レジスタ５にセットする。同時に
該仮数部の中間和の零ビットを中間結果レジスタ６にセ
ットする。一方、２つのオペランドＯＰＩ。
ＯＦ２の大きい方の指数部を指数選択ゲート７を介して
中間結果レジスタ８にセットする。
中間結果レジスタ８にセットする。
仮数正規化演算部１８では、中間結果レジスタ６の零ビ
ットをエンコーダ９でエンコードして正規化シフトカウ
ント値を求め、正規化シフト回路１０において、中間結
果レジスタ５の仮数部を上位に零がなくなるまで左側に
シフトし、空いた下位の桁は零で埋めて仮数部の演算結
果を得る。同時に、中間結果レジスタ６の零ビットをエ
ンコーダ１１’でエンコードして正規化カウント値を得
、キャリー先見予測回路１９により、中間結果レジスタ
８の指数部から該正規化カウント値を減算して仮数部の
零化条件を求める。零化条件が成立すると、キャリー先
見予測回路１９の出力（零化信号）が′″１″となり、
正規化シフト回路ｌＯで求まった仮数部の演算結果はＡ
ＮＤ回路１４により零化される。
ットをエンコーダ９でエンコードして正規化シフトカウ
ント値を求め、正規化シフト回路１０において、中間結
果レジスタ５の仮数部を上位に零がなくなるまで左側に
シフトし、空いた下位の桁は零で埋めて仮数部の演算結
果を得る。同時に、中間結果レジスタ６の零ビットをエ
ンコーダ１１’でエンコードして正規化カウント値を得
、キャリー先見予測回路１９により、中間結果レジスタ
８の指数部から該正規化カウント値を減算して仮数部の
零化条件を求める。零化条件が成立すると、キャリー先
見予測回路１９の出力（零化信号）が′″１″となり、
正規化シフト回路ｌＯで求まった仮数部の演算結果はＡ
ＮＤ回路１４により零化される。
一方、指数正規化演算部１７では、中間結果レジスタ６
の零ビットをエンコーダ１１でエンコードして正規化カ
ウント値を°求め、指数部加減算器１２において、中間
結果レジスタ８の指数部から該正規化カウント値を減算
して指数部の演算結果を得る。その際、加減算ＨＩ１１
２より指数アンダーフロー信号が発生し、かつ、指数ア
ンダーフロー・マスク・ビットが「０」にリセットされ
ていれば、指数部の演算結果はＡＮＤ回路１３により零
化される。
の零ビットをエンコーダ１１でエンコードして正規化カ
ウント値を°求め、指数部加減算器１２において、中間
結果レジスタ８の指数部から該正規化カウント値を減算
して指数部の演算結果を得る。その際、加減算ＨＩ１１
２より指数アンダーフロー信号が発生し、かつ、指数ア
ンダーフロー・マスク・ビットが「０」にリセットされ
ていれば、指数部の演算結果はＡＮＤ回路１３により零
化される。
以上、正規化加算を実行する場合について説明したが、
正規化減算の場合も同様である。
正規化減算の場合も同様である。
本発明によれば、指数正規化演算部より仮数部ポストシ
フト演算器までの零化信号の伝搬時間がまったく不要に
なるため、指数アンダーフロー例外が生じた場合でも、
高速に演算結果の零化が実行可能である。また、従来技
術に比べ、必要なゲート数も少なくて済むため、実装上
の制約を受けずに実施することができる。これにより、
浮動小数点演算装置のマシンサイクルの短縮が可能とな
る。
フト演算器までの零化信号の伝搬時間がまったく不要に
なるため、指数アンダーフロー例外が生じた場合でも、
高速に演算結果の零化が実行可能である。また、従来技
術に比べ、必要なゲート数も少なくて済むため、実装上
の制約を受けずに実施することができる。これにより、
浮動小数点演算装置のマシンサイクルの短縮が可能とな
る。
第１図は本発明による浮動小数点演算装置の一実施例を
示す図、第２図は従来の構成例を示す図である。 １．２・・・入力レジスタ、 ３・・・桁合せシフト
回路、 ４・・・加算器、 ５，６．８・・・中間結
果レジスタ、 ９・・・正規化シフトカウントエンコ
ーダ、 １０・・・正規化シフト回路、１１．１１’
・・・正規化カウントエンコーダ、１２・・・正規化加
減算回路、 １３．１４・・・ＡＮＤ回路、 １
５・・・指数最終レジスタ。 １６・・・仮数最終レジスタ、 １７・・・指数正規
化演算部、 １８・・・仮数正規化演算部、１９・・
・キャリー先見予測回路。 第２図
示す図、第２図は従来の構成例を示す図である。 １．２・・・入力レジスタ、 ３・・・桁合せシフト
回路、 ４・・・加算器、 ５，６．８・・・中間結
果レジスタ、 ９・・・正規化シフトカウントエンコ
ーダ、 １０・・・正規化シフト回路、１１．１１’
・・・正規化カウントエンコーダ、１２・・・正規化加
減算回路、 １３．１４・・・ＡＮＤ回路、 １
５・・・指数最終レジスタ。 １６・・・仮数最終レジスタ、 １７・・・指数正規
化演算部、 １８・・・仮数正規化演算部、１９・・
・キャリー先見予測回路。 第２図
Claims (1)
- （１）２つの浮動小数点数値を演算し、中間結果の仮数
部の上位より連続する零の桁数を調べ、該桁数だけ中間
結果の仮数部をシフトして仮数部の演算結果を得、中間
結果の指数部から前記桁数だけ減算して指数部の演算結
果を得ると共に、指数アンダーフローが発生すると前記
指数部および仮数部の演算結果を零化する演算装置にお
いて、指数アンダーフロー例外を検出する手段とは別に
、中間結果の指数部と中間結果の仮数部より仮数部の零
化条件を生成する手段を設けたことを特徴とする浮動小
数点演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60124243A JPS61282928A (ja) | 1985-06-10 | 1985-06-10 | 浮動小数点演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60124243A JPS61282928A (ja) | 1985-06-10 | 1985-06-10 | 浮動小数点演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61282928A true JPS61282928A (ja) | 1986-12-13 |
Family
ID=14880505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60124243A Pending JPS61282928A (ja) | 1985-06-10 | 1985-06-10 | 浮動小数点演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61282928A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170225A (ja) * | 1988-12-22 | 1990-07-02 | Koufu Nippon Denki Kk | 演算例外検出方式 |
| US5282156A (en) * | 1991-01-31 | 1994-01-25 | Matsushita Electric Industrial Co., Ltd. | Leading one anticipator and floating point addition/subtraction apparatus employing same |
| JPH07114455A (ja) * | 1993-09-29 | 1995-05-02 | Internatl Business Mach Corp <Ibm> | パイプライン浮動小数点プロセッサ及びその乗算・加算命令シーケンスの実行 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55135942A (en) * | 1979-04-11 | 1980-10-23 | Hitachi Ltd | Operation device |
| JPS5679336A (en) * | 1979-11-29 | 1981-06-29 | Fujitsu Ltd | Decision circuit for exponential part operation result |
| JPS59154542A (ja) * | 1983-02-23 | 1984-09-03 | Hitachi Ltd | 乗算装置 |
-
1985
- 1985-06-10 JP JP60124243A patent/JPS61282928A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55135942A (en) * | 1979-04-11 | 1980-10-23 | Hitachi Ltd | Operation device |
| JPS5679336A (en) * | 1979-11-29 | 1981-06-29 | Fujitsu Ltd | Decision circuit for exponential part operation result |
| JPS59154542A (ja) * | 1983-02-23 | 1984-09-03 | Hitachi Ltd | 乗算装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170225A (ja) * | 1988-12-22 | 1990-07-02 | Koufu Nippon Denki Kk | 演算例外検出方式 |
| US5282156A (en) * | 1991-01-31 | 1994-01-25 | Matsushita Electric Industrial Co., Ltd. | Leading one anticipator and floating point addition/subtraction apparatus employing same |
| JPH07114455A (ja) * | 1993-09-29 | 1995-05-02 | Internatl Business Mach Corp <Ibm> | パイプライン浮動小数点プロセッサ及びその乗算・加算命令シーケンスの実行 |
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