JPH04309123A - 冗長２進演算回路 - Google Patents
冗長２進演算回路Info
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- JPH04309123A JPH04309123A JP3073521A JP7352191A JPH04309123A JP H04309123 A JPH04309123 A JP H04309123A JP 3073521 A JP3073521 A JP 3073521A JP 7352191 A JP7352191 A JP 7352191A JP H04309123 A JPH04309123 A JP H04309123A
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- JP
- Japan
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- redundant binary
- data
- input
- arithmetic circuit
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F7/49905—Exception handling
- G06F7/4991—Overflow or underflow
- G06F7/49921—Saturation, i.e. clipping the result to a minimum or maximum value
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル演算装置に
関し、特に冗長２進演算回路に関する。
関し、特に冗長２進演算回路に関する。
【０００２】
【従来の技術】従来の冗長２進演算回路では、オーバー
フローの判定は冗長２進へのデータ変換後、冗長２進デ
ータと２進データでの符号の反転により判断する手法が
取られてきた。
フローの判定は冗長２進へのデータ変換後、冗長２進デ
ータと２進データでの符号の反転により判断する手法が
取られてきた。
【０００３】あるいは、冗長２進のデータとしてのデー
タ完全性を損ったとして、冗長２進演算回路からの桁上
げが発生した時点でオーバーフローと判断する手法が取
られてきた。
タ完全性を損ったとして、冗長２進演算回路からの桁上
げが発生した時点でオーバーフローと判断する手法が取
られてきた。
【０００４】冗長２進数とは、１桁の数値データを１，
０，−１の３値で表す数値表現であり、これにより演算
時の桁上げの伝搬をなくす事が可能となり演算語長によ
らず演算時間が一定となるという特徴を有する。
０，−１の３値で表す数値表現であり、これにより演算
時の桁上げの伝搬をなくす事が可能となり演算語長によ
らず演算時間が一定となるという特徴を有する。
【０００５】また各々のビットが１，０，−１（−１を
以下Ｔと表現する。）の値を取るため、例えば８ビット
データの場合最大値は１１１１１１１１（＝２５５）最
小値はＴＴＴＴＴＴＴＴ（＝−２５５）と通常の２進数
に比べ同一のデータ語長で、より広いデータ範囲をあつ
かうことが可能となる。また特に演算語長によらず演算
速度が一定となるためにフィルタ演算等データの累算を
行う演算の場合には、時間のかかる冗長２進→２進変換
をパイプ・ライン的に配置し、冗長２進で高速に累算を
行い、その結果について冗長２進→２進変換を行うこと
で高速な演算回路を構成することができる。
以下Ｔと表現する。）の値を取るため、例えば８ビット
データの場合最大値は１１１１１１１１（＝２５５）最
小値はＴＴＴＴＴＴＴＴ（＝−２５５）と通常の２進数
に比べ同一のデータ語長で、より広いデータ範囲をあつ
かうことが可能となる。また特に演算語長によらず演算
速度が一定となるためにフィルタ演算等データの累算を
行う演算の場合には、時間のかかる冗長２進→２進変換
をパイプ・ライン的に配置し、冗長２進で高速に累算を
行い、その結果について冗長２進→２進変換を行うこと
で高速な演算回路を構成することができる。
【０００６】冗長２進演算手法は桁上げの伝搬を無くす
演算方式であり、まず一桁下位の加算される２つのデー
タを参照して中間的な桁上げと和を生成し、この中間和
と下位からの桁上げを演算し加算を行う手法である。
演算方式であり、まず一桁下位の加算される２つのデー
タを参照して中間的な桁上げと和を生成し、この中間和
と下位からの桁上げを演算し加算を行う手法である。
【０００７】ここでは、ｎ桁目の加算データが“０”と
“１”である場合を考えると、下位桁からの桁上げが発
生した場合にはさらにｎ桁から上位桁に桁上げが発生し
てしまい、桁上げの伝搬が生じる。そこで一桁下位の状
況を先行して判断し、桁上げの可能性がある時には、先
にｎ＋１桁に１桁上げを行い、中間和をＴとし、（１＝
２−１：０１＝１Ｔ）下位桁から桁上げがあったとして
も１＋Ｔ＝０で桁上げの伝搬を止める。冗長２進加算の
第１ステップの演算則を表１に示す。
“１”である場合を考えると、下位桁からの桁上げが発
生した場合にはさらにｎ桁から上位桁に桁上げが発生し
てしまい、桁上げの伝搬が生じる。そこで一桁下位の状
況を先行して判断し、桁上げの可能性がある時には、先
にｎ＋１桁に１桁上げを行い、中間和をＴとし、（１＝
２−１：０１＝１Ｔ）下位桁から桁上げがあったとして
も１＋Ｔ＝０で桁上げの伝搬を止める。冗長２進加算の
第１ステップの演算則を表１に示す。
【０００８】
【０００９】今、２進数で表現される８ビットのデータ
のうち“０１１０００００”（＝９６）を考える。なお
、２進→冗長２進変換はサインビットの符号を反転させ
るだけなので冗長２進でも“０１１０００００”と表す
。表１の規則にのっとり０を加えていくと、演算結果は
以下のとうりになる。
のうち“０１１０００００”（＝９６）を考える。なお
、２進→冗長２進変換はサインビットの符号を反転させ
るだけなので冗長２進でも“０１１０００００”と表す
。表１の規則にのっとり０を加えていくと、演算結果は
以下のとうりになる。
【００１０】
【００１１】つまり、２進で表現できる値でも冗長２進
で表現すると、０の加算により桁あふれを生じてしまい
、データの保持ができない。このため、冗長２進数では
２進のデータ語長に対して上位側に１桁保護桁が必要と
なる。
で表現すると、０の加算により桁あふれを生じてしまい
、データの保持ができない。このため、冗長２進数では
２進のデータ語長に対して上位側に１桁保護桁が必要と
なる。
【００１２】
【発明が解決しようとする課題】この従来の冗長２進演
算回路では、オーバーフローを２進数に変換することに
より判定していたために、特に冗長２進演算手法により
高速化が期待できる累算の際にもオーバーフローの可能
性がある場合には、それぞれの累算結果について２進に
変換してオーバーフローを判定しなければならなくなり
、演算速度の低下をまねいていた。
算回路では、オーバーフローを２進数に変換することに
より判定していたために、特に冗長２進演算手法により
高速化が期待できる累算の際にもオーバーフローの可能
性がある場合には、それぞれの累算結果について２進に
変換してオーバーフローを判定しなければならなくなり
、演算速度の低下をまねいていた。
【００１３】また、冗長２進数表現の数値は各桁を１，
０，Ｔの３値で表現するために、同一の数値も複数の表
現方法があり、このため実際にはオーバーフローしてい
ないにもかかわらず桁上げ信号が発生してしまう可能性
もあった。例えば“５”という数値を２進数で表すと“
０１０１”であり、４桁の２進数で表現できるが冗長２
進では、“１Ｔ１Ｔ”“１Ｔ０ＴＴ”等もすべて“５”
であり、５桁の冗長２進数で表現することもある。すな
わち、４桁の演算回路では桁上げ信号が発生してしまい
、実際の値はオーバーフローしていないにもかかわらず
、オーバーフローと判断してしまう。
０，Ｔの３値で表現するために、同一の数値も複数の表
現方法があり、このため実際にはオーバーフローしてい
ないにもかかわらず桁上げ信号が発生してしまう可能性
もあった。例えば“５”という数値を２進数で表すと“
０１０１”であり、４桁の２進数で表現できるが冗長２
進では、“１Ｔ１Ｔ”“１Ｔ０ＴＴ”等もすべて“５”
であり、５桁の冗長２進数で表現することもある。すな
わち、４桁の演算回路では桁上げ信号が発生してしまい
、実際の値はオーバーフローしていないにもかかわらず
、オーバーフローと判断してしまう。
【００１４】また、下位桁の状態判断を正か負かで行っ
ているために、演算出力の桁上げ信号が発生する値は正
に対して負の方が絶対値的に大きな値となり、オーバー
フローに対する正，負のかたよりが生じてしまう。
ているために、演算出力の桁上げ信号が発生する値は正
に対して負の方が絶対値的に大きな値となり、オーバー
フローに対する正，負のかたよりが生じてしまう。
【００１５】つまり、４桁で表現される２つの数値＋８
と−８を考える。＋８は冗長２進では“１０００”と表
わせ、−８は“Ｔ０００”と表現できる。今、両方の数
に０を加えると、
と−８を考える。＋８は冗長２進では“１０００”と表
わせ、−８は“Ｔ０００”と表現できる。今、両方の数
に０を加えると、
【００１６】
【００１７】となり、正の数のみオーバーフローをおこ
してしまう。
してしまう。
【００１８】本発明の目的は、オーバーフロー判定によ
る演算により演算時間がそこなうことがない冗長２進演
算回路を提供することにある。
る演算により演算時間がそこなうことがない冗長２進演
算回路を提供することにある。
【００１９】
【課題を解決するための手段】本発明の冗長２進演算回
路は加算されるデータ語長に対し、上位側に複数桁の桁
あふれマージン桁を有する冗長２進加算手段を有する演
算装置において、固定データ出力手段，選択手段を有す
る。
路は加算されるデータ語長に対し、上位側に複数桁の桁
あふれマージン桁を有する冗長２進加算手段を有する演
算装置において、固定データ出力手段，選択手段を有す
る。
【００２０】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の第１の実施例のブロック図である。 本実施例では冗長２進加算器１０１，固定値出力回路１
０２，選択回路１０３，データ線１１０，１１１，１１
２，１１３，１１４，１１５，１１６により構成され、
冗長２進で表現されたデータはデータ線１１０より入力
され、冗長２進加算器１０１の第１の入力に接続される
。冗長２進加算器１０１の出力は選択回路１０３の第１
の入力にデータ線１１２により接続される。またそのう
ち最上位桁のサインビットはデータ線１１３により選択
回路１０３の選択信号入力に接続される。また冗長２進
加算器１０１の桁上げ信号出力はデータ線１１３により
固定値出力回路１０２の選択信号入力に接続される。 固定値出力回路１０２の出力はデータ線１１４により選
択回路１０３の第２の入力に接続される。選択回路１０
３の出力はデータ線１１６により出力されるとともに、
データ線１１１により冗長２進加算器１０１の第２の入
力に接続される。
。図１は本発明の第１の実施例のブロック図である。 本実施例では冗長２進加算器１０１，固定値出力回路１
０２，選択回路１０３，データ線１１０，１１１，１１
２，１１３，１１４，１１５，１１６により構成され、
冗長２進で表現されたデータはデータ線１１０より入力
され、冗長２進加算器１０１の第１の入力に接続される
。冗長２進加算器１０１の出力は選択回路１０３の第１
の入力にデータ線１１２により接続される。またそのう
ち最上位桁のサインビットはデータ線１１３により選択
回路１０３の選択信号入力に接続される。また冗長２進
加算器１０１の桁上げ信号出力はデータ線１１３により
固定値出力回路１０２の選択信号入力に接続される。 固定値出力回路１０２の出力はデータ線１１４により選
択回路１０３の第２の入力に接続される。選択回路１０
３の出力はデータ線１１６により出力されるとともに、
データ線１１１により冗長２進加算器１０１の第２の入
力に接続される。
【００２１】データ線１１０より入力されるデータ語長
を８桁、最終的に２進として変換されるデータ語長を１
１桁とする。冗長２進加算器１０１の演算語長は１１＋
１＝１２桁となり、第１の入力に接続される８桁の入力
は１２桁のうち下位側に接続され、上位４桁には“０”
が入力される。
を８桁、最終的に２進として変換されるデータ語長を１
１桁とする。冗長２進加算器１０１の演算語長は１１＋
１＝１２桁となり、第１の入力に接続される８桁の入力
は１２桁のうち下位側に接続され、上位４桁には“０”
が入力される。
【００２２】固定値出力回路１０２の構成図を図２に示
す。固定値出力回路１０２は最小値保持回路２０２，最
大値保持回路２０３，選択回路２０１により構成され、
最小値保持回路２０２の出力はデータ線２１０により選
択回路２０１の第２の入力に接続され、最大値保持回路
２０３の出力はデータ線２１１により選択回路２０７の
第１の入力に接続される。データ線１１３は選択回路２
０１の選択信号入力に接続され、選択回路２０１の出力
は、データ線１１４に出力される。
す。固定値出力回路１０２は最小値保持回路２０２，最
大値保持回路２０３，選択回路２０１により構成され、
最小値保持回路２０２の出力はデータ線２１０により選
択回路２０１の第２の入力に接続され、最大値保持回路
２０３の出力はデータ線２１１により選択回路２０７の
第１の入力に接続される。データ線１１３は選択回路２
０１の選択信号入力に接続され、選択回路２０１の出力
は、データ線１１４に出力される。
【００２３】１２桁の冗長２進数で“０”を加えても桁
あふれを起さない最大値は“１Ｔ１Ｔ１Ｔ１Ｔ１Ｔ１Ｔ
”であり最大値保持回路２０３に保持される。また最大
値の正負逆の数は最小値“０Ｔ０Ｔ０Ｔ０Ｔ０Ｔ０Ｔ”
であり最大値保持回路２０２に保持される。
あふれを起さない最大値は“１Ｔ１Ｔ１Ｔ１Ｔ１Ｔ１Ｔ
”であり最大値保持回路２０３に保持される。また最大
値の正負逆の数は最小値“０Ｔ０Ｔ０Ｔ０Ｔ０Ｔ０Ｔ”
であり最大値保持回路２０２に保持される。
【００２４】冗長２進加算器１０１の出力のうち最上位
桁にＴが現れた時、すなわち、最上位桁のサインビット
データ線１１５の示すデータが“１”のとき選択回路１
０３は第２の入力を選択，出力し、サインビットが“０
”のときには第１の入力を選択，出力する。また冗長２
進加算器１０１の桁上げが“１”の場合、固定値出力回
路１０２は最大値データを選択，出力し、“１”以外の
場合は最小値データと選択，出力する。
桁にＴが現れた時、すなわち、最上位桁のサインビット
データ線１１５の示すデータが“１”のとき選択回路１
０３は第２の入力を選択，出力し、サインビットが“０
”のときには第１の入力を選択，出力する。また冗長２
進加算器１０１の桁上げが“１”の場合、固定値出力回
路１０２は最大値データを選択，出力し、“１”以外の
場合は最小値データと選択，出力する。
【００２５】ここでは、簡単のために桁上げマージン分
の３桁と冗長２進数の桁上がり保護１桁のおよびデータ
の最上位桁の５桁分のみを考える。それぞれ１を加え続
けた場合とＴを加え続けた場合のデータせん移を表２に
示す。
の３桁と冗長２進数の桁上がり保護１桁のおよびデータ
の最上位桁の５桁分のみを考える。それぞれ１を加え続
けた場合とＴを加え続けた場合のデータせん移を表２に
示す。
【００２６】
【００２７】つまり１づつ加算したデータに対し、“０
”を加えると最上位桁にＴが表れるのが正の値で＋１１
から負で−１１からとなる最大値はそれぞれ±１０とす
る。また２進数で表現できる値は桁上げマージンが３桁
であるので±８までとなり、冗長２進数での演算精度は
十分取れているうえ、２進に変換した場合の正負の情報
もうしなわれずに保持することができる。
”を加えると最上位桁にＴが表れるのが正の値で＋１１
から負で−１１からとなる最大値はそれぞれ±１０とす
る。また２進数で表現できる値は桁上げマージンが３桁
であるので±８までとなり、冗長２進数での演算精度は
十分取れているうえ、２進に変換した場合の正負の情報
もうしなわれずに保持することができる。
【００２８】８〜１０までのデータ，−８〜−１０まで
のデータは、冗長２進→２進変換を行った際のサインビ
ットの反転により判定することができ、それぞれ最大値
，最小値を置き換えてやることにより、２進表現への変
換が行える。
のデータは、冗長２進→２進変換を行った際のサインビ
ットの反転により判定することができ、それぞれ最大値
，最小値を置き換えてやることにより、２進表現への変
換が行える。
【００２９】次に本発明の第２の実施例について図面を
用いて説明する。第２の実施例の全体構成図を図３に示
す。構成は固定値出力回路３０１以外は第１の実施例と
同一であり動作の説明は省略する。
用いて説明する。第２の実施例の全体構成図を図３に示
す。構成は固定値出力回路３０１以外は第１の実施例と
同一であり動作の説明は省略する。
【００３０】固定値出力回路３０１の構成図を図４に示
す。冗長２進加算器１０１の桁上げ信号は桁上げが“１
”のときハイレベルを示し、桁上げがないときにはロウ
レベルを示す。
す。冗長２進加算器１０１の桁上げ信号は桁上げが“１
”のときハイレベルを示し、桁上げがないときにはロウ
レベルを示す。
【００３１】固定値出力回路の１２桁のデータ出力のう
ち下位より１，３，５，７，９，１１桁の出力は“１１
”すなわち“Ｔ”を示し、２，４，６，８，１２桁の出
力はデータ線１１３の示す値によりデータ線１１３の値
がハイレベルのとき“０１”すなわち“１”を示し、ロ
ウレベルのときは“００”すなわち０を示す。
ち下位より１，３，５，７，９，１１桁の出力は“１１
”すなわち“Ｔ”を示し、２，４，６，８，１２桁の出
力はデータ線１１３の示す値によりデータ線１１３の値
がハイレベルのとき“０１”すなわち“１”を示し、ロ
ウレベルのときは“００”すなわち０を示す。
【００３２】つまり、データ線１１３の示す値がハイレ
ベルつまり桁上げがある場合、固定値出力回路３０１の
出力は“１Ｔ１Ｔ１Ｔ１Ｔ１Ｔ１Ｔ”となり、データ線
１１３の示す値がロウレベルの時には、固定値出力回路
３０１の出力は“０Ｔ０Ｔ０Ｔ０Ｔ０Ｔ０Ｔ”となる。 尚論理は正論理とする。
ベルつまり桁上げがある場合、固定値出力回路３０１の
出力は“１Ｔ１Ｔ１Ｔ１Ｔ１Ｔ１Ｔ”となり、データ線
１１３の示す値がロウレベルの時には、固定値出力回路
３０１の出力は“０Ｔ０Ｔ０Ｔ０Ｔ０Ｔ０Ｔ”となる。 尚論理は正論理とする。
【００３３】
【発明の効果】以上説明したように本発明は冗長２進表
現の数値の加算において、上位に１桁のマージン桁をも
うけ、その桁の値だけを判定することにより、オーバー
フローかどうかを判定するため、冗長２進累算の高速な
累算速度を冗長２進→２進変換によるオーバーフロー判
定による演算時間でそこなうことなく、累算の演算速度
を高速化できるという効果を有する。
現の数値の加算において、上位に１桁のマージン桁をも
うけ、その桁の値だけを判定することにより、オーバー
フローかどうかを判定するため、冗長２進累算の高速な
累算速度を冗長２進→２進変換によるオーバーフロー判
定による演算時間でそこなうことなく、累算の演算速度
を高速化できるという効果を有する。
【００３４】また、自動的にオーバーフロー補正を行う
ため、オーバーフローを補正するためのデータの操作が
不用となるため、演算のための制御も簡略化できる効果
を有する。また上位側に１桁の冗長桁をもうけることに
より実際にオーバーフローしていないデータを、オーバ
ーフローしたと判断することがなくなり、さらに最上位
桁の状態を判断し、Ｔである時にオーバーフローと判断
するためにオーバーフロー判断時の正負のかたよりがな
くなるという効果を有する。
ため、オーバーフローを補正するためのデータの操作が
不用となるため、演算のための制御も簡略化できる効果
を有する。また上位側に１桁の冗長桁をもうけることに
より実際にオーバーフローしていないデータを、オーバ
ーフローしたと判断することがなくなり、さらに最上位
桁の状態を判断し、Ｔである時にオーバーフローと判断
するためにオーバーフロー判断時の正負のかたよりがな
くなるという効果を有する。
【図１】本発明の一実施例のブロック図である。
【図２】図１に示した固定値出力回路の構成図である。
【図３】本発明の第２の実施例のブロック図である。
【図４】図３に示した固定値出力回路の構成図である。
１０１ 冗長２進加算器
１０２，３０１ 固定値出力回路１０３
選択回路 ２０２ 最小値保持回路 ２０３ 最大値保持回路 ２０１ マルチプレクサ １１０，１１１，１１２，１１３，１１４，１１５，１
１６，２１０，２１１データ線
選択回路 ２０２ 最小値保持回路 ２０３ 最大値保持回路 ２０１ マルチプレクサ １１０，１１１，１１２，１１３，１１４，１１５，１
１６，２１０，２１１データ線
Claims (6)
- 【請求項１】 加算されるデータ語長に対し上位側に
複数桁の桁あふれマージン桁を有する冗長２進加算手段
と、固定データ出力手段と、選択手段とを有し、前記冗
長２進加算手段の出力は前記選択手段の第１の入力に接
続され、前記固定データ出力手段の出力は前記選択手段
の第２の入力に接続され、前記冗長２進加算手段の桁上
げ信号出力は前記固定データ出力手段の入力に接続され
、前記冗長２進加算手段の出力のうち最上位桁は前記選
択手段の選択信号入力に接続されることを特徴とする冗
長２進演算回路。 - 【請求項２】 請求項１記載の冗長２進演算回路にお
いて、前記冗長２進加算手段は出力データ２進表現した
際の有効データ語長に対し上位側に１桁多い演算語長を
有すことを特徴とする冗長２進演算回路。 - 【請求項３】 請求項１記載の冗長２進演算回路にお
いて、前記選択手段は前記選択信号入力に入力されるデ
ータが“−１”の場合第２の入力を選択し、前記データ
が“−１”以外の場合には第１の入力を選択することを
特徴とする冗長２進演算回路。 - 【請求項４】 請求項１記載の冗長２進演算回路にお
いて、前記固定データ出力手段は前記入力に接続される
前記桁上げ信号の示す値により桁上げがある時には最大
値データを出力し、桁上げがない時には最小値データを
出力することを特徴とする冗長２進演算回路。 - 【請求項５】 請求項１記載の冗長２進演算回路にお
いて、前記固定データ出力手段より出力される固定デー
タは“０”を加えても各桁の数値の状態が変化しない値
である事を特徴とする冗長２進演算回路。 - 【請求項６】 請求項４記載の冗長２進演算回路にお
いて、前記最大値データは前記冗長２進加算手段の有す
る演算語長に等しいデータ語長を有し、“０”の加算を
行っても各桁の数値の状態の変化しない最大の冗長２進
表現データであり、前記最小値データは前記最大値デー
タの示す値の正負を反転した値を示すデータであること
を特徴とする冗長２進演算回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3073521A JPH04309123A (ja) | 1991-04-08 | 1991-04-08 | 冗長２進演算回路 |
| US07/864,599 US5251166A (en) | 1991-04-08 | 1992-04-07 | Redundant binary type digital operation unit |
| DE69228623T DE69228623T2 (de) | 1991-04-08 | 1992-04-08 | Redundanz-binäre digitale Operationseinheit |
| EP92106082A EP0508411B1 (en) | 1991-04-08 | 1992-04-08 | Redundant binary type digital operation unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011120 |