JPH0318925A - 演算回路 - Google Patents
演算回路Info
- Publication number
- JPH0318925A JPH0318925A JP15521489A JP15521489A JPH0318925A JP H0318925 A JPH0318925 A JP H0318925A JP 15521489 A JP15521489 A JP 15521489A JP 15521489 A JP15521489 A JP 15521489A JP H0318925 A JPH0318925 A JP H0318925A
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- JP
- Japan
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- block
- output
- carry
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔）概要〕
インクリメンタと称される演算回路に関し、高速ＬＳＩ
の構成要素として適用可能な高速の演算回路を提供する
ことを目的とし、 ｎビットのデータに対し、その最下位ビットに１を加え
るインクリメント演算を行う演算回路において、ｎビッ
トの入力データをそれより小さいｍビットのブロックに
分割するとともに、各ブロック毎に予めインクリメント
演算を行う演算手段と、各ブロック毎に下位ビットから
の桁上がりを検出する桁上検出手段と、各ブロック毎の
演算手段の出力と該演算手段をバイパスしたｍビットの
人力データとが供給されるように接続され、桁上検出手
段の出力に基づいてこれらを択一的に選択するブロック
毎の選択手段とを設け、選択手段の出力からインクリメ
ント演算のデータを取り出すように構成する。
の構成要素として適用可能な高速の演算回路を提供する
ことを目的とし、 ｎビットのデータに対し、その最下位ビットに１を加え
るインクリメント演算を行う演算回路において、ｎビッ
トの入力データをそれより小さいｍビットのブロックに
分割するとともに、各ブロック毎に予めインクリメント
演算を行う演算手段と、各ブロック毎に下位ビットから
の桁上がりを検出する桁上検出手段と、各ブロック毎の
演算手段の出力と該演算手段をバイパスしたｍビットの
人力データとが供給されるように接続され、桁上検出手
段の出力に基づいてこれらを択一的に選択するブロック
毎の選択手段とを設け、選択手段の出力からインクリメ
ント演算のデータを取り出すように構成する。
本発明は、演算回路に係り、詳しくは、数値演算を行う
回路であって、数値の最下位ビットに１を加える演算を
行ういわゆるインクリメンタと称される演算回路に関す
る。
回路であって、数値の最下位ビットに１を加える演算を
行ういわゆるインクリメンタと称される演算回路に関す
る。
インクリメント演算は、例えば数値に丸め処理を行う場
合や、数値の２の補数をとる場合等に必要になる演算で
あり、特に数値演算を行うプロセッサ等には多用される
演算である。
合や、数値の２の補数をとる場合等に必要になる演算で
あり、特に数値演算を行うプロセッサ等には多用される
演算である。
ここで、丸め処理とは、演算の結果が特定の数値フォー
マントに適合するように、余分な数値ビ・７トの切り捨
て、あるいは数値の最下位ビットに１を加える処理のこ
とである。例えば、高い精度の数値を低い精度の数値に
変換する際に必要となる処理である。丸め処理の方法に
関しては、例えばＩ ＥＥＥ規格で定められている。
マントに適合するように、余分な数値ビ・７トの切り捨
て、あるいは数値の最下位ビットに１を加える処理のこ
とである。例えば、高い精度の数値を低い精度の数値に
変換する際に必要となる処理である。丸め処理の方法に
関しては、例えばＩ ＥＥＥ規格で定められている。
また、２の補数をとる演算とは、ある数値をビット反転
して最下位ビットに１を加える演算であり、インクリメ
ント演算となる。
して最下位ビットに１を加える演算であり、インクリメ
ント演算となる。
〔従来の技術〕
従来のインクリメンタとしては、例えば第５図に示すよ
うなものがあり、このものは１ビツトのハーフアダー（
半加算ｎ：図中ではＨＡと表記）１〜３２をシリアルに
並べて３２ビツトのインクリメンタを構成したものであ
る。図中、Ａｌ−Ａ３２は３２ビツトの入力データ、０
１〜０３２は３２ビツトの出力データ、ＣＩＮは桁上げ
信号で、例えば丸め処理を行うときに１１１１１を立て
てインクリメントするような場合に用いられる。第５図
に用いられている１ビツトハーフアダー１の一般的端子
関係は第６図（ａ）のように示され、その論理回路は同
図（ｂ）に示すようにハーフアダー１はオアゲート４１
、アンドゲート４２、ナントゲート４３およびインバー
タ４４により構成され、次のような真理値表で表される
ように作動する。
うなものがあり、このものは１ビツトのハーフアダー（
半加算ｎ：図中ではＨＡと表記）１〜３２をシリアルに
並べて３２ビツトのインクリメンタを構成したものであ
る。図中、Ａｌ−Ａ３２は３２ビツトの入力データ、０
１〜０３２は３２ビツトの出力データ、ＣＩＮは桁上げ
信号で、例えば丸め処理を行うときに１１１１１を立て
てインクリメントするような場合に用いられる。第５図
に用いられている１ビツトハーフアダー１の一般的端子
関係は第６図（ａ）のように示され、その論理回路は同
図（ｂ）に示すようにハーフアダー１はオアゲート４１
、アンドゲート４２、ナントゲート４３およびインバー
タ４４により構成され、次のような真理値表で表される
ように作動する。
ずなわち、入力Ａ、Ｂが共にｌ゛の場合にキャリＣが“
ｌ”となり、上位桁に桁上がりが発生する。Ｓは加算値
（Ｓ ｃ＋ｍ）である。３２ビツトインクリメンクの場
合は、この桁上がりの伝播を最大３２回繰り返すことに
よって最上位桁の値が確定する。
ｌ”となり、上位桁に桁上がりが発生する。Ｓは加算値
（Ｓ ｃ＋ｍ）である。３２ビツトインクリメンクの場
合は、この桁上がりの伝播を最大３２回繰り返すことに
よって最上位桁の値が確定する。
しかしながら、このような従来のインクリメンタにあっ
ては、ハーフアダーを単にシリアルに接続した構成であ
るため、扱う数値のビット長に比例して演算時間が増加
するという欠点があった。
ては、ハーフアダーを単にシリアルに接続した構成であ
るため、扱う数値のビット長に比例して演算時間が増加
するという欠点があった。
例えば、■ピントハーフアダーの演算に２ｎｓの時間が
かかったとすると、３２ビツトインクリメンタでは２
Ｘ３２＝６４ｎ ｓの演算時間が必要になる。
かかったとすると、３２ビツトインクリメンタでは２
Ｘ３２＝６４ｎ ｓの演算時間が必要になる。
近年、ＬＳＩ回路により高速で動作することが要求され
ており、扱う数値のビット長は長くなる傾向にある。例
えば、最近では動作周波数が２５Ｍ＋１ｚ （４０ｎ
ｓサイクル）で６４ビツトのデータを扱うような数値演
算用プロセッサも開発されている。
ており、扱う数値のビット長は長くなる傾向にある。例
えば、最近では動作周波数が２５Ｍ＋１ｚ （４０ｎ
ｓサイクル）で６４ビツトのデータを扱うような数値演
算用プロセッサも開発されている。
ところが、従来のような構成のインクリメンタでは速度
が遅いため、上記のように高速なプロセッサ等に用いる
ことができない。
が遅いため、上記のように高速なプロセッサ等に用いる
ことができない。
そこで本発明は、高速ＬＳＩの構成要素として適用可能
な高速の演算回路を提供することを目的としている。
な高速の演算回路を提供することを目的としている。
本発明による演算回路は上記目的達成のため、ｎビット
のデータに対し、その最下位ビットに１を加えるインク
リメント演算を行う演算回路において、ｎビットの入力
データをそれより小さいｍビットのブロックに分割する
とともに、各ブロック毎に予めインクリメント演算を行
う演算手段と、各ブロック毎に下位ビットからの桁上が
りを検出する桁上検出手段と、各ブロック毎の演算手段
の出力と該演算手段をバイパスしたｍビットの入力デー
タとが供給されるように接続され、桁上検出手段の出力
に基づいてこれらを択一的に選択するブロック毎の選択
手段とを設け、選択手段の出力からインクリメント演算
のデータを取り出すように構成する。
のデータに対し、その最下位ビットに１を加えるインク
リメント演算を行う演算回路において、ｎビットの入力
データをそれより小さいｍビットのブロックに分割する
とともに、各ブロック毎に予めインクリメント演算を行
う演算手段と、各ブロック毎に下位ビットからの桁上が
りを検出する桁上検出手段と、各ブロック毎の演算手段
の出力と該演算手段をバイパスしたｍビットの入力デー
タとが供給されるように接続され、桁上検出手段の出力
に基づいてこれらを択一的に選択するブロック毎の選択
手段とを設け、選択手段の出力からインクリメント演算
のデータを取り出すように構成する。
本発明では、演算手段により各ブロック毎に予めインク
リメント演算が行われ、該演算手段の出力と演算手段を
バイパスしたｍビットの入力データとが、桁上検出手段
の出力に基づき選択手段により択一的に選択され、その
選択出力がインクリメント演算の出力結果となる。
リメント演算が行われ、該演算手段の出力と演算手段を
バイパスしたｍビットの入力データとが、桁上検出手段
の出力に基づき選択手段により択一的に選択され、その
選択出力がインクリメント演算の出力結果となる。
したがって、従来シリアルにインクリメント演算が行わ
れていたものに比較し、各ブロック毎に分割して同時に
インクリメント演算が行われるため、演算時間が短縮し
高速化する。
れていたものに比較し、各ブロック毎に分割して同時に
インクリメント演算が行われるため、演算時間が短縮し
高速化する。
以下、本発明を図面に基づいて説明する。
第１〜４図は本発明に係る演算回路の一実施例を示す図
であり、３２ビツト（ｎ＝３２）のインクリメンタの例
である。第１図は３２ビツトインクリメンタのブロフク
図であり、この図において、本実施例の３２ビツトイン
クリメンタは３２ビツトの入力データを４ビツト（ｍ−
４）の８個のブロックに分割し、各ブロック毎に４ビツ
トのインクリメンタ５１〜５８およびセレクタ６１〜６
８を設けている。
であり、３２ビツト（ｎ＝３２）のインクリメンタの例
である。第１図は３２ビツトインクリメンタのブロフク
図であり、この図において、本実施例の３２ビツトイン
クリメンタは３２ビツトの入力データを４ビツト（ｍ−
４）の８個のブロックに分割し、各ブロック毎に４ビツ
トのインクリメンタ５１〜５８およびセレクタ６１〜６
８を設けている。
インクリメンタ （演算手段に相当）５１〜５８は“１
ルベルのインクリメント命令ＩＣに基づいて各ブロック
毎に予め同時にインクリメント演算を行うもので、イン
クリメント命令ＩＣは、例えば３２ビツトの数値に丸め
処理を行う場合等を想定し予め出力されるものである。
ルベルのインクリメント命令ＩＣに基づいて各ブロック
毎に予め同時にインクリメント演算を行うもので、イン
クリメント命令ＩＣは、例えば３２ビツトの数値に丸め
処理を行う場合等を想定し予め出力されるものである。
インクリメンタ５１〜５８の１つ、例えばインクリメン
タ５１は第２図（ａ）のような端子関係を有し、その内
部の回路は第２図（ｂ）に示すように、３個のハーフア
ダー６９〜７１と１個のエクスクル−シブオアゲート７
２とにより構成される。４ビツト目をエクスクル−シブ
オアゲート７２にしているのは４ヒ゛ツト目からの桁上
り信号を別の回路で求めるためである。したがって、第
２図（ｂ）に示す回路では最下位ビットから入力された
桁上り信号（例えば、ＣｌＮ−１の信号）が順次上位桁
のハーフアダー７０．７１に伝播していき、最終段のエ
クスクル−シブオアゲート７２で４ビツト目の出力を得
ている。
タ５１は第２図（ａ）のような端子関係を有し、その内
部の回路は第２図（ｂ）に示すように、３個のハーフア
ダー６９〜７１と１個のエクスクル−シブオアゲート７
２とにより構成される。４ビツト目をエクスクル−シブ
オアゲート７２にしているのは４ヒ゛ツト目からの桁上
り信号を別の回路で求めるためである。したがって、第
２図（ｂ）に示す回路では最下位ビットから入力された
桁上り信号（例えば、ＣｌＮ−１の信号）が順次上位桁
のハーフアダー７０．７１に伝播していき、最終段のエ
クスクル−シブオアゲート７２で４ビツト目の出力を得
ている。
一方、セレクタ（ｉ！沢平手段相当）６１〜６８にはそ
れぞれインクリメンタ５１〜５８の出力が供給されると
ともに、各インクリメンタ５１〜５８をバイパスした４
ビツトの入力データが供給されるようにデータのライン
が接続されており、セレクタ６１〜６８の１つ、例えば
セレクタ６１は第３図（ａ）のような端子関係を有し、
その内部回路は第３図（ｂ）に示すように、インバータ
８０、アンドゲート８１〜８８およびオアゲート８９〜
９２により構成される。セレクタ６１は選択信号ＳＥＬ
が“１″のときインクリメンタ５１の出力データ（イン
クリメントされたデータ）を選択し、同信号ＳＥＬが“
０”のときインクリメンタ５１をバイパスするデータ（
インクリメントする前のデータ）をそのまま選択して出
力する。選択信号ＳＥＬは桁上検出手段９３から出力さ
れており、桁上検出手段９３は第４図に示すように４ビ
ツト毎にアンド論理をとるアンドゲート９４〜１０１と
、４ビツトの各ブロック毎に下位かろの桁上がりの有無
を検出するアンドゲート１０２〜１０８とにより構成さ
れ、桁上がりをする場合は“ｌ”レベルの選択信号を８
個の端子０４〜Ｃ３２から各セレクタ６１〜６８にそれ
ぞれ出力する。なお、第４図の選択信号端子０４〜Ｃ３
２は第１図では下位側からＣｌＮ−Ｃ２８にそれぞれ接
続されるようになっている。
れぞれインクリメンタ５１〜５８の出力が供給されると
ともに、各インクリメンタ５１〜５８をバイパスした４
ビツトの入力データが供給されるようにデータのライン
が接続されており、セレクタ６１〜６８の１つ、例えば
セレクタ６１は第３図（ａ）のような端子関係を有し、
その内部回路は第３図（ｂ）に示すように、インバータ
８０、アンドゲート８１〜８８およびオアゲート８９〜
９２により構成される。セレクタ６１は選択信号ＳＥＬ
が“１″のときインクリメンタ５１の出力データ（イン
クリメントされたデータ）を選択し、同信号ＳＥＬが“
０”のときインクリメンタ５１をバイパスするデータ（
インクリメントする前のデータ）をそのまま選択して出
力する。選択信号ＳＥＬは桁上検出手段９３から出力さ
れており、桁上検出手段９３は第４図に示すように４ビ
ツト毎にアンド論理をとるアンドゲート９４〜１０１と
、４ビツトの各ブロック毎に下位かろの桁上がりの有無
を検出するアンドゲート１０２〜１０８とにより構成さ
れ、桁上がりをする場合は“ｌ”レベルの選択信号を８
個の端子０４〜Ｃ３２から各セレクタ６１〜６８にそれ
ぞれ出力する。なお、第４図の選択信号端子０４〜Ｃ３
２は第１図では下位側からＣｌＮ−Ｃ２８にそれぞれ接
続されるようになっている。
以上の構成において、３２ビツトのインクリメント演算
を行う場合、まずインクリメント命令ＩＣを送出してイ
ンクリメンタ５１〜５８を作動させ下位ブロックからの
桁上がりがあるものとして予め同時に４ビ・７トの各ブ
ロック毎にインクリメント演算を行っておく。次いで、
桁上検出手段９３により別途求めた選択信号によって各
ブロックへの桁上がりの有無を選択し、これによりセレ
クタ６１〜６８により各ブロック毎に並行してインクリ
メント演算若しくはインクリメントせずにそのままのデ
ータの何れかの選択処理が同時に行われ、セレクタ６１
〜６８の出力が出力データとして取り出される。
を行う場合、まずインクリメント命令ＩＣを送出してイ
ンクリメンタ５１〜５８を作動させ下位ブロックからの
桁上がりがあるものとして予め同時に４ビ・７トの各ブ
ロック毎にインクリメント演算を行っておく。次いで、
桁上検出手段９３により別途求めた選択信号によって各
ブロックへの桁上がりの有無を選択し、これによりセレ
クタ６１〜６８により各ブロック毎に並行してインクリ
メント演算若しくはインクリメントせずにそのままのデ
ータの何れかの選択処理が同時に行われ、セレクタ６１
〜６８の出力が出力データとして取り出される。
したがって、従来はシリアルにインクリメント演算が行
われていた状態に比較し、本実施例では各ブロック毎に
分割して同時に並行してインクリメント演算が行われる
ため、この場合のクリティカルパスはアンドゲート９４
の部分−アンドゲート１０８の部分−セレクタ６８の部
分となり、演算時間が１ＱｎＳ程度となる。これは、従
来例の１／１６から１／８であり、非常に高速となる。
われていた状態に比較し、本実施例では各ブロック毎に
分割して同時に並行してインクリメント演算が行われる
ため、この場合のクリティカルパスはアンドゲート９４
の部分−アンドゲート１０８の部分−セレクタ６８の部
分となり、演算時間が１ＱｎＳ程度となる。これは、従
来例の１／１６から１／８であり、非常に高速となる。
その結果、扱う数値のビット長が増加してもそれに比例
して演算時間が増加することがない。特に、本実施例で
は回路規模は若干大きくなるが、高速性を要求される場
合番こ有益であり、高速ＬＳＩの構成要素として極めて
最適なものとなる。
して演算時間が増加することがない。特に、本実施例で
は回路規模は若干大きくなるが、高速性を要求される場
合番こ有益であり、高速ＬＳＩの構成要素として極めて
最適なものとなる。
なお、上記実施例では３２ビツトを４ビツト毎の８個の
ブロックに分割しているが、これに限らす例えば、８ビ
ツト毎の４個のブロックに分割し、８ビツトのインクリ
メンタ４個と８ビツトの２対ｌセレクタ４個を用いて構
成するようにしてもよい。
ブロックに分割しているが、これに限らす例えば、８ビ
ツト毎の４個のブロックに分割し、８ビツトのインクリ
メンタ４個と８ビツトの２対ｌセレクタ４個を用いて構
成するようにしてもよい。
本発明によれば、多ピントのインクリメント演算を高速
に行うことができ、高速ＬＳＩの構成要素として有効な
インクリメンタを得ることができる。
に行うことができ、高速ＬＳＩの構成要素として有効な
インクリメンタを得ることができる。
第１〜４図は本発明に係る演算回路の一実施例を示す図
であり、 第１図はその全体的プロ・２り図、 第２図はその４ビツトインクリメンタを説明する図、 第３図はそのセレクタを説明する図、 第４図はその桁上検出手段のｌ１ｌｉｌ路図、第５．６
図は従来のインクリメンタを示す図であり、 第５図はその全体的ブロック図、 第６図はそのハーフアダーを説明する図である。 ５１〜５８・・・・・・インクリメンタ（演算手段）６
１〜６８・・・・・・セレクタ（選択手段）、６９〜７
１・・・・・・ハーフアダー ７２・・・・・・エクスクル−シブオアゲート、８０・
・・・・・インバータ、 ８１〜８８・・・・・・アントゲ−１・、８９〜９２・
・・・・・オアゲート、 ９３・・・・−・桁上検出手段、 ９４〜１０８・・・・・・アントゲート。 ８Ｈ２ニオアゲート 一実施例のセレクタを説明する図 第 図 ９４−１０８：アンドゲート 一実施例の桁上検出手段の回路図 第 図 従来のインクリメンタ全体的ブロック図第 図 従来のインクリメンタハーフアダーを説明する図第 図
であり、 第１図はその全体的プロ・２り図、 第２図はその４ビツトインクリメンタを説明する図、 第３図はそのセレクタを説明する図、 第４図はその桁上検出手段のｌ１ｌｉｌ路図、第５．６
図は従来のインクリメンタを示す図であり、 第５図はその全体的ブロック図、 第６図はそのハーフアダーを説明する図である。 ５１〜５８・・・・・・インクリメンタ（演算手段）６
１〜６８・・・・・・セレクタ（選択手段）、６９〜７
１・・・・・・ハーフアダー ７２・・・・・・エクスクル−シブオアゲート、８０・
・・・・・インバータ、 ８１〜８８・・・・・・アントゲ−１・、８９〜９２・
・・・・・オアゲート、 ９３・・・・−・桁上検出手段、 ９４〜１０８・・・・・・アントゲート。 ８Ｈ２ニオアゲート 一実施例のセレクタを説明する図 第 図 ９４−１０８：アンドゲート 一実施例の桁上検出手段の回路図 第 図 従来のインクリメンタ全体的ブロック図第 図 従来のインクリメンタハーフアダーを説明する図第 図
Claims (1)
- 【特許請求の範囲】 ｎビットのデータに対し、その最下位ビットに１を加え
るインクリメント演算を行う演算回路において、 ｎビットの入力データをそれより小さいｍビットのブロ
ックに分割するとともに、 各ブロック毎に予めインクリメント演算を行う演算手段
と、 各ブロック毎に下位ビットからの桁上がりを検出する桁
上検出手段と、 各ブロック毎の演算手段の出力と該演算手段をバイパス
したｍビットの入力データとが供給されるように接続さ
れ、桁上検出手段の出力に基づいてこれらを択一的に選
択するブロック毎の選択手段とを設け、 選択手段の出力からインクリメント演算のデータを取り
出すように構成したことを特徴とする演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15521489A JPH0318925A (ja) | 1989-06-15 | 1989-06-15 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15521489A JPH0318925A (ja) | 1989-06-15 | 1989-06-15 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0318925A true JPH0318925A (ja) | 1991-01-28 |
Family
ID=15601008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15521489A Pending JPH0318925A (ja) | 1989-06-15 | 1989-06-15 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0318925A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2868975A1 (fr) * | 2004-04-19 | 2005-10-21 | Peugeot Citroen Automobiles Sa | Procede de traitement thermique par induction pour piece mecanique de revolution et dispositif pour sa mise en oeuvre |
-
1989
- 1989-06-15 JP JP15521489A patent/JPH0318925A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2868975A1 (fr) * | 2004-04-19 | 2005-10-21 | Peugeot Citroen Automobiles Sa | Procede de traitement thermique par induction pour piece mecanique de revolution et dispositif pour sa mise en oeuvre |
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