JPH03100827A - オーバフロー検出回路 - Google Patents
オーバフロー検出回路Info
- Publication number
- JPH03100827A JPH03100827A JP1238904A JP23890489A JPH03100827A JP H03100827 A JPH03100827 A JP H03100827A JP 1238904 A JP1238904 A JP 1238904A JP 23890489 A JP23890489 A JP 23890489A JP H03100827 A JPH03100827 A JP H03100827A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- bit
- data
- overflow
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、オーバフロー検出回路に関し、さらに特定
的には、入力データの各ビットをシフトするためのシフ
タのオーバフローを検出する回路に関する。
的には、入力データの各ビットをシフトするためのシフ
タのオーバフローを検出する回路に関する。
［従来の技術］
従来、マイクロプロセッサやシグナルプロセッサ内のデ
ータ演算部には、２進符号としての入力データの各ビッ
トをシフトさせて、各ビットが属する桁を移動させるた
めのシフタが設けられていた。
ータ演算部には、２進符号としての入力データの各ビッ
トをシフトさせて、各ビットが属する桁を移動させるた
めのシフタが設けられていた。
ところで、シフタが入力データをシフトした結果、生成
される出力データに誤りが生じる場合がある。たとえば
、入力データが２の補数表示で“００００１０１０“
（１０進表示で１０）である場合に、これを左に４ビツ
トシフトすると、出力データは“１０１０００００”
（１０進法で−９６）となり正しくない。ここで、２の
補数表示とは、データが負の場合に全ビットの論理を反
転させて１を加算する表示法である。なお、データの最
上位ビット（ＭｓＢ）は、データの正負を表わすための
符号ビットとして取扱われる（０の場合は正、１の場合
は負）。上記の例の場合、シフト前の入力データ″００
００１０１０’を４ビツト左ヘシフトすると、出力デー
タは“１０１００００″となり、入力データの右から４
番目のビットのデータ“１”がシフト後は最上位ビット
（ＭＳＢ）にシフトされて、本来数値を表わすべきはず
のビットデータが符号を表わすデータに代わってしまっ
ている。その結果、出力データに誤りが生じている。こ
のように、入力データをシフトしすぎると、桁溢れを生
じて出力データに誤りが生じる。これを、シフタにオー
バフローが発生していると言う。
される出力データに誤りが生じる場合がある。たとえば
、入力データが２の補数表示で“００００１０１０“
（１０進表示で１０）である場合に、これを左に４ビツ
トシフトすると、出力データは“１０１０００００”
（１０進法で−９６）となり正しくない。ここで、２の
補数表示とは、データが負の場合に全ビットの論理を反
転させて１を加算する表示法である。なお、データの最
上位ビット（ＭｓＢ）は、データの正負を表わすための
符号ビットとして取扱われる（０の場合は正、１の場合
は負）。上記の例の場合、シフト前の入力データ″００
００１０１０’を４ビツト左ヘシフトすると、出力デー
タは“１０１００００″となり、入力データの右から４
番目のビットのデータ“１”がシフト後は最上位ビット
（ＭＳＢ）にシフトされて、本来数値を表わすべきはず
のビットデータが符号を表わすデータに代わってしまっ
ている。その結果、出力データに誤りが生じている。こ
のように、入力データをシフトしすぎると、桁溢れを生
じて出力データに誤りが生じる。これを、シフタにオー
バフローが発生していると言う。
したがって、シックによって入力データをシフトする前
に、シフタがそのシフトの結果オーバフローを起こすか
否かを検出し、シフタがオーバフローを起こす場合はそ
のシフト動作を中止して出力データの誤りを防ぐ必要が
ある。第７図は、従来のシフタのオーバフロー検出回路
の構成を示す概略ブロック図である。図において、シフ
トされる対象として入力されたたとえば８ビツトのデー
タ１７〜ＩＯは、一致検出回路３１へ入力される。
に、シフタがそのシフトの結果オーバフローを起こすか
否かを検出し、シフタがオーバフローを起こす場合はそ
のシフト動作を中止して出力データの誤りを防ぐ必要が
ある。第７図は、従来のシフタのオーバフロー検出回路
の構成を示す概略ブロック図である。図において、シフ
トされる対象として入力されたたとえば８ビツトのデー
タ１７〜ＩＯは、一致検出回路３１へ入力される。
この一致検出回路３１は、入力データの最上位ビットの
データと他のビットのデータとを比較し、一致する場合
は“０°を、不一致の場合は“１”を出力する。一致検
出回路３１における比較は７ビツトのデータについて行
なわれ、７ビツトの比較結果信号の末尾（Ｌ Ｓ Ｂ）
には、最上位ビットのデータの反転信号が付加される。
データと他のビットのデータとを比較し、一致する場合
は“０°を、不一致の場合は“１”を出力する。一致検
出回路３１における比較は７ビツトのデータについて行
なわれ、７ビツトの比較結果信号の末尾（Ｌ Ｓ Ｂ）
には、最上位ビットのデータの反転信号が付加される。
したがって、今シフトされる対象として入力されたデー
タが、たとえば“００００１０１０”である場合には、
一致検出回路３１の出力は“０００１０１０１”となる
。この８ビツトの信号が優先順位検出器３２へ入力され
る。
タが、たとえば“００００１０１０”である場合には、
一致検出回路３１の出力は“０００１０１０１”となる
。この８ビツトの信号が優先順位検出器３２へ入力され
る。
優先順位検出器３２は、最も優先順位が高いビット（デ
ータが“１”である最上位側のビット）のみを“１″と
し、他を“０°として出力する回路である。したがって
、優先順位検出器３２へ入力されるデータが、たとえば
０００１・０１０１″である場合には、優先順位検出器
３２の出力は“０００１００００”となる。優先順位検
出器３２の出力は大小比較回路３３へ入力される。
ータが“１”である最上位側のビット）のみを“１″と
し、他を“０°として出力する回路である。したがって
、優先順位検出器３２へ入力されるデータが、たとえば
０００１・０１０１″である場合には、優先順位検出器
３２の出力は“０００１００００”となる。優先順位検
出器３２の出力は大小比較回路３３へ入力される。
大小比較回路３３は、優先順位検出器３２の出力とシフ
ト選択信号８７〜ＳＯとの大小を比較する。ここで、シ
フト選択信号８７〜ＳＯとは、シフト量すなわち何ビッ
トシフトするかを表わす信号であり、たとえばシフトア
レイ中のスイッチ選択信号が用いられる。今、入力デー
タを２ビツト左にシフトさせるとする、シフト選択信号
８７〜ＳＯは、たとえば“００１０００００″となる。
ト選択信号８７〜ＳＯとの大小を比較する。ここで、シ
フト選択信号８７〜ＳＯとは、シフト量すなわち何ビッ
トシフトするかを表わす信号であり、たとえばシフトア
レイ中のスイッチ選択信号が用いられる。今、入力デー
タを２ビツト左にシフトさせるとする、シフト選択信号
８７〜ＳＯは、たとえば“００１０００００″となる。
大小比較回路３３は、優先順位検出器３２の出力がシフ
ト選択信号Ｓ７〜ＳＯよりも大である場合にはオーバフ
ローありとして“１”を出力し、等しいかまたは′／Ｊ
）さい場合にはオーバフローなしとして“０°を出力す
る。前述の例の場合においては、大小比較回路３３は、
左シフト数が０，１゜２．３の場合にはオーバフローな
しとして“０゜を出力し、左シフト数が４．５．．６．
７の場合にはオーバフローありとして１”を出力する。
ト選択信号Ｓ７〜ＳＯよりも大である場合にはオーバフ
ローありとして“１”を出力し、等しいかまたは′／Ｊ
）さい場合にはオーバフローなしとして“０°を出力す
る。前述の例の場合においては、大小比較回路３３は、
左シフト数が０，１゜２．３の場合にはオーバフローな
しとして“０゜を出力し、左シフト数が４．５．．６．
７の場合にはオーバフローありとして１”を出力する。
第８図は、第７図における優先順位検出器３２の構成を
示す論理回路図である。図において、優先順位検出器３
２は、複数のＯＲゲート３２６〜３２０と、複数の排他
的ＯＲゲート３２６′〜３２０′とによって構成されて
いる。この優先順位検出器３２は、一致検出回路３１の
出力データＸ７〜ＸＯを受けると、最上位ビットから順
番にデータの比較が行なわれる。そして、最初に“１″
が出現した最上位側のビットのみが不一致となり、それ
に属する排他的ＯＲゲートから“１°が出力される。そ
の他の排他的ＯＲゲートについては、２入力が一致する
ため、その出力は“０”となる。
示す論理回路図である。図において、優先順位検出器３
２は、複数のＯＲゲート３２６〜３２０と、複数の排他
的ＯＲゲート３２６′〜３２０′とによって構成されて
いる。この優先順位検出器３２は、一致検出回路３１の
出力データＸ７〜ＸＯを受けると、最上位ビットから順
番にデータの比較が行なわれる。そして、最初に“１″
が出現した最上位側のビットのみが不一致となり、それ
に属する排他的ＯＲゲートから“１°が出力される。そ
の他の排他的ＯＲゲートについては、２入力が一致する
ため、その出力は“０”となる。
［発明が解決しようとする課ｆｆｉ］
従来のオーバフロー検出回路は以上のように構成されて
いたので、回路を構成する素子数が多く、しかも検出に
要する時間が長くなるという問題点があった。たとえば
、一致検出回路３１は、各ビットごとに設けられた複数
の排他的ＯＲゲートにより構成される。また、優先順位
検出器３２は、第８図に示したように、複数のＯＲゲー
ト３２６〜３２０と、複数の排他的ＯＲゲート３２６′
〜３２０′とにより構成される。大小比較回路３３は、
各ビットごとに設けられた全加算器により構成される減
算器を含む。ここで、排他的ＯＲゲートは、ＡＮＤゲー
トやＯＲゲートのような基本的ゲート回路に比べて多く
の数のトランジスタを要する。また、全加算器は、１個
につき少なくとも２４個のトランジスタを必要とする。
いたので、回路を構成する素子数が多く、しかも検出に
要する時間が長くなるという問題点があった。たとえば
、一致検出回路３１は、各ビットごとに設けられた複数
の排他的ＯＲゲートにより構成される。また、優先順位
検出器３２は、第８図に示したように、複数のＯＲゲー
ト３２６〜３２０と、複数の排他的ＯＲゲート３２６′
〜３２０′とにより構成される。大小比較回路３３は、
各ビットごとに設けられた全加算器により構成される減
算器を含む。ここで、排他的ＯＲゲートは、ＡＮＤゲー
トやＯＲゲートのような基本的ゲート回路に比べて多く
の数のトランジスタを要する。また、全加算器は、１個
につき少なくとも２４個のトランジスタを必要とする。
したがって、第７図に示す従来のオーバフロー検出回路
は、多（の排他的ＯＲゲートと全加算器とを含むため、
回路に必要とするトランジスタ数が極めて多くなる。し
たがって、回路が大型化し、しかも高価になる。また、
一致検出回路３１および優先順位検出器３２は、最上位
ビットから最下位ビットに向けて１ビツトずつ信号が伝
搬されていく構成となっているので、処理すべきデータ
のビット数に応じた信号伝搬遅延が生じる。また、大小
比較回路３３においても、全加算器のキャリ一連鎖によ
る遅延が生じる。しかも、第７図のオーバフロー検出回
路では、一致検出回路３１．優先順位検出器３２および
大小比較回路３３が直列に接続されているので、それぞ
れの回路における遅延時間が加算される結果、入力デー
タが与えられてから最終的にオーバフローを検出するま
でには大きな信号伝搬時間が必要となり、検出速度が遅
くなる。
は、多（の排他的ＯＲゲートと全加算器とを含むため、
回路に必要とするトランジスタ数が極めて多くなる。し
たがって、回路が大型化し、しかも高価になる。また、
一致検出回路３１および優先順位検出器３２は、最上位
ビットから最下位ビットに向けて１ビツトずつ信号が伝
搬されていく構成となっているので、処理すべきデータ
のビット数に応じた信号伝搬遅延が生じる。また、大小
比較回路３３においても、全加算器のキャリ一連鎖によ
る遅延が生じる。しかも、第７図のオーバフロー検出回
路では、一致検出回路３１．優先順位検出器３２および
大小比較回路３３が直列に接続されているので、それぞ
れの回路における遅延時間が加算される結果、入力デー
タが与えられてから最終的にオーバフローを検出するま
でには大きな信号伝搬時間が必要となり、検出速度が遅
くなる。
数的に、シフタの用いられるマイクロプロセッサ等では
、回路全体がクロックに同期して動作するため、最悪遅
延経路（最も大きな遅延時間を有する経路）の遅延時間
が回路全体の速度性能を決定するが、第７図のオーバフ
ロー検出回路がこの最悪遅延経路になる可能性が高い。
、回路全体がクロックに同期して動作するため、最悪遅
延経路（最も大きな遅延時間を有する経路）の遅延時間
が回路全体の速度性能を決定するが、第７図のオーバフ
ロー検出回路がこの最悪遅延経路になる可能性が高い。
そのため、第７図のオーバフロー検出回路が回路全体の
処理性能を劣下させるおそれがある。
処理性能を劣下させるおそれがある。
この発明は、上記のような問題点を解消するためになさ
れたもので、高速にオーバフローを検出でき、しかも素
子数の少ないオーバフロー検出回路を提供することを目
的とする。
れたもので、高速にオーバフローを検出でき、しかも素
子数の少ないオーバフロー検出回路を提供することを目
的とする。
［課題を解決するための手段］
この発明に係るオーバフロー検−出回路は、２進符号デ
ータの各ビットをシフトさせる際にオーバフローを生じ
るか否かを検出するための回路であうで、シフトすべき
２進行号データ中の隣接する各２ビツト間の論理の一致
、不一致を検出するための比較手段と、シフト量を表わ
す複数ビットΦシフト選択信号をデコードして複数ビッ
トのマスク信号を発生するマスク信号発生手段と、マス
ク信号に基づいて比較手段の出力をシフト量に応じたビ
ット数だけマスクするためのマスク手段と、マスク手段
の出力に基づいてオーバフローが生じるか否かを判別す
るための判別手段とを備えている。
ータの各ビットをシフトさせる際にオーバフローを生じ
るか否かを検出するための回路であうで、シフトすべき
２進行号データ中の隣接する各２ビツト間の論理の一致
、不一致を検出するための比較手段と、シフト量を表わ
す複数ビットΦシフト選択信号をデコードして複数ビッ
トのマスク信号を発生するマスク信号発生手段と、マス
ク信号に基づいて比較手段の出力をシフト量に応じたビ
ット数だけマスクするためのマスク手段と、マスク手段
の出力に基づいてオーバフローが生じるか否かを判別す
るための判別手段とを備えている。
［作用］
この発明においては、それぞれが極めて簡単な論理動作
を行なう比較手段とマスク信号発生手段とマスク手段と
判別手段とによってオーバフローの検出を行なうように
しているので、各手段を構成する素子数が少なくて済み
、回路の小型化および低コスト化が図られている。また
、各手段における信号伝搬時間は比較的小さく、しかも
従来のオーバフロー検出回路のように各手段が直列に接
続されていないので、回路全体としての信号伝搬時間が
小さく、検出時間の高速化が図られている。
を行なう比較手段とマスク信号発生手段とマスク手段と
判別手段とによってオーバフローの検出を行なうように
しているので、各手段を構成する素子数が少なくて済み
、回路の小型化および低コスト化が図られている。また
、各手段における信号伝搬時間は比較的小さく、しかも
従来のオーバフロー検出回路のように各手段が直列に接
続されていないので、回路全体としての信号伝搬時間が
小さく、検出時間の高速化が図られている。
以下、この発明の一実施例を図について説明する。なお
、以下の実施例の説明では、従来例の説明と同様、８ビ
ツトのシフタにおけるオーツ（フロー検出回路の例につ
いて示す。但し、この発明は８ビツトに限らず、その他
の複数ビットのシフタについて適用が可能である。
、以下の実施例の説明では、従来例の説明と同様、８ビ
ツトのシフタにおけるオーツ（フロー検出回路の例につ
いて示す。但し、この発明は８ビツトに限らず、その他
の複数ビットのシフタについて適用が可能である。
第１図はこの発明の一実施例の構成を示す概略ブロック
図である。図において、シフトすべき対象となる入力デ
ータ１７〜ＩＯは、データ比較回路１へ入力される。こ
のデータ比較回路１は、隣接するビット間の一致、不一
致を検出し出力する。
図である。図において、シフトすべき対象となる入力デ
ータ１７〜ＩＯは、データ比較回路１へ入力される。こ
のデータ比較回路１は、隣接するビット間の一致、不一
致を検出し出力する。
すなわち、データ比較回路１は、隣接する２ビツトを比
較し、一致する場合は“１”を、不一致の場合は“０”
を出力する。比較は８ビツトのデータについてそれぞれ
隣接するビット間で行なわれるので、データ比較回路１
は７ビツトの比較結果信号Ｄ６〜Ｄ１を出力する。した
がって、今シフトすべき対象として入力されたデータが
、たとえば００００１０１０’である場合には、データ
比較回路１の出力は’１１１００００″となる。
較し、一致する場合は“１”を、不一致の場合は“０”
を出力する。比較は８ビツトのデータについてそれぞれ
隣接するビット間で行なわれるので、データ比較回路１
は７ビツトの比較結果信号Ｄ６〜Ｄ１を出力する。した
がって、今シフトすべき対象として入力されたデータが
、たとえば００００１０１０’である場合には、データ
比較回路１の出力は’１１１００００″となる。
この７ビツトの信号Ｄ６〜ＤＯが不一致ビット検出回路
３へ入力される。
３へ入力される。
マスク生成回路２は、シフト選択信号８６〜ＳＯから不
一致ビット検出回路３のマスク動作に必要なマスクデー
タＭ６〜ＭＯをデコードする回路である。シフト選択信
号８６〜ＳＯは、シフトするビット数に応じて“１”の
位置が変化する信号である。たとえば、左に２ビツトシ
フトする場合には、シフト選択信号８６〜ＳＯは’００
１００００゛となる。また、左に７ビツトシフトする場
合には′″ｏｏｏｏｏｏｏ’となり、シフトしない場合
および右にシフトする場合には“１００００００°とな
る。このとき、マスク生成回路２から出力されるマスク
データＭ６〜ＭＯは００１１１１１”となる。すなわち
、マスク生成回路２は、シフト選択信号８６〜ＳＯの最
上位ビットからみて最初に１”が出現したビットから下
位側のビットをすべて′１”となるようにシフト選択信
号８６〜ＳＯをデコードする。なお、５６−１の場合、
すなわちシフトしない場合には、オーバフローは発生し
ないため、マスク生成回路２はすべてのビットにマスク
をかけるためマスクデータ“１１１１１１１”を出力す
る。したがって、マスクデータＭ６〜ＭＯは、“１°の
場合にマスクをかけることになる。このマスクデータＭ
６〜ＭＯは不一致ビット検出回路３に与えられる。
一致ビット検出回路３のマスク動作に必要なマスクデー
タＭ６〜ＭＯをデコードする回路である。シフト選択信
号８６〜ＳＯは、シフトするビット数に応じて“１”の
位置が変化する信号である。たとえば、左に２ビツトシ
フトする場合には、シフト選択信号８６〜ＳＯは’００
１００００゛となる。また、左に７ビツトシフトする場
合には′″ｏｏｏｏｏｏｏ’となり、シフトしない場合
および右にシフトする場合には“１００００００°とな
る。このとき、マスク生成回路２から出力されるマスク
データＭ６〜ＭＯは００１１１１１”となる。すなわち
、マスク生成回路２は、シフト選択信号８６〜ＳＯの最
上位ビットからみて最初に１”が出現したビットから下
位側のビットをすべて′１”となるようにシフト選択信
号８６〜ＳＯをデコードする。なお、５６−１の場合、
すなわちシフトしない場合には、オーバフローは発生し
ないため、マスク生成回路２はすべてのビットにマスク
をかけるためマスクデータ“１１１１１１１”を出力す
る。したがって、マスクデータＭ６〜ＭＯは、“１°の
場合にマスクをかけることになる。このマスクデータＭ
６〜ＭＯは不一致ビット検出回路３に与えられる。
不一致ビット検出回路３は、データ比較回路１から出力
される比較結果信号Ｄ６〜ＤＯの中に１つでもオーバフ
ローに関与する不一致のデータがあるとオーバフローと
みなす。但し、シフトするビット数に応じてデータ比較
回路１の出力Ｄ６〜ＤＯのうちオーバフローに関与する
部分が変化するので、マスク生成回路２から出力される
マスクデータＭ６〜ＭＯによりオーバフローに関与しな
い部分をマスクする。したがって、不一致ビット検出回
路３はマスクされていないビット列に対応するデータ比
較回路１からの出力の中に不一致を示すビット（′０”
のビット）があればオーバフローありと判断する。それ
以外の場合には、不一致ビット検出回路３はオーバフロ
ーなしと判断する。前述の例の場合には、データ比較回
路１の出力Ｄ６〜ＤＯが“１１１００００”、マスク生
成回路２からのマスクデータＭ６〜ＭＯが“００１１１
１１°であるので、最下位ビットから５ビツト分がマス
クされてオーバフローなしと判断される。しかし、左に
４ビツトシフトする場合には、マスク生成回路２からの
マスクデータＭ６〜ＭＯが“００００１１１“であるの
で、データ比較回路１の出力のうちマスクされなかった
部分に“０゜が存在する（最下位ビットから４ビツト目
の“０”）。そのため、オーバフローありと判断される
。
される比較結果信号Ｄ６〜ＤＯの中に１つでもオーバフ
ローに関与する不一致のデータがあるとオーバフローと
みなす。但し、シフトするビット数に応じてデータ比較
回路１の出力Ｄ６〜ＤＯのうちオーバフローに関与する
部分が変化するので、マスク生成回路２から出力される
マスクデータＭ６〜ＭＯによりオーバフローに関与しな
い部分をマスクする。したがって、不一致ビット検出回
路３はマスクされていないビット列に対応するデータ比
較回路１からの出力の中に不一致を示すビット（′０”
のビット）があればオーバフローありと判断する。それ
以外の場合には、不一致ビット検出回路３はオーバフロ
ーなしと判断する。前述の例の場合には、データ比較回
路１の出力Ｄ６〜ＤＯが“１１１００００”、マスク生
成回路２からのマスクデータＭ６〜ＭＯが“００１１１
１１°であるので、最下位ビットから５ビツト分がマス
クされてオーバフローなしと判断される。しかし、左に
４ビツトシフトする場合には、マスク生成回路２からの
マスクデータＭ６〜ＭＯが“００００１１１“であるの
で、データ比較回路１の出力のうちマスクされなかった
部分に“０゜が存在する（最下位ビットから４ビツト目
の“０”）。そのため、オーバフローありと判断される
。
第２図は、第１図に示すオーバフロー検出回路のさらに
詳細な構成例を示す論理ゲート図である。
詳細な構成例を示す論理ゲート図である。
図示のごとく、データ比較回路１は、入力データ１７〜
ＩＯの各ビット間に設けられた７つの排他的ＮＯＲゲー
ト１６〜１０によって構成されている。また、マスク生
成回路２は、６つのＯＲゲート２５〜２０によって構成
されている。各ＯＲゲート２５〜２０の一方入力には、
それぞれ対応するシフト選択信号８５〜ＳＯが与えられ
る。また、最上位側のＯＲゲート２５の他方入力にはシ
フト選択信号Ｓ６が与えられる。さらに、ＯＲゲート２
４〜２０の各他方入力には、それぞれ隣接する上位ビッ
ト側のＯＲゲートの出力が与えられる。
ＩＯの各ビット間に設けられた７つの排他的ＮＯＲゲー
ト１６〜１０によって構成されている。また、マスク生
成回路２は、６つのＯＲゲート２５〜２０によって構成
されている。各ＯＲゲート２５〜２０の一方入力には、
それぞれ対応するシフト選択信号８５〜ＳＯが与えられ
る。また、最上位側のＯＲゲート２５の他方入力にはシ
フト選択信号Ｓ６が与えられる。さらに、ＯＲゲート２
４〜２０の各他方入力には、それぞれ隣接する上位ビッ
ト側のＯＲゲートの出力が与えられる。
このマスク生成回路２により生成されるマスクデータＭ
６〜ＭＯは、Ｍ６がシフト選択信号Ｓ６により形成され
、Ｍ５〜ＭＯがそれぞれＯＲゲート２５〜２０の出力に
より形成される。不一致ビット検出回路３は、７つのＮ
ＯＲゲート３６〜３０と、１つのＯＲゲート３７とによ
り構成される。
６〜ＭＯは、Ｍ６がシフト選択信号Ｓ６により形成され
、Ｍ５〜ＭＯがそれぞれＯＲゲート２５〜２０の出力に
より形成される。不一致ビット検出回路３は、７つのＮ
ＯＲゲート３６〜３０と、１つのＯＲゲート３７とによ
り構成される。
ＮＯＲゲート３６〜３０は、それぞれ一方式力に対応す
る比較結果信号Ｄ６〜ＤＯを受け、それぞれ他方入力に
対応するマスクデータＭ６〜ＭＯを受ける。そして、こ
のＮＯＲゲート３６〜３０は、マスク生成回路２からの
マスクデータＭ６〜ＭＯに基づいて、データ比較回路１
の出力信号Ｄ６〜ＤＯをマスクする動作を行なう。各Ｎ
ＯＲゲート３６〜３０の出力はＯＲゲート３７に与えら
れる。
る比較結果信号Ｄ６〜ＤＯを受け、それぞれ他方入力に
対応するマスクデータＭ６〜ＭＯを受ける。そして、こ
のＮＯＲゲート３６〜３０は、マスク生成回路２からの
マスクデータＭ６〜ＭＯに基づいて、データ比較回路１
の出力信号Ｄ６〜ＤＯをマスクする動作を行なう。各Ｎ
ＯＲゲート３６〜３０の出力はＯＲゲート３７に与えら
れる。
ＯＲゲート３７は、ＮＯＲゲート３６〜３０の出力に基
づいてオーバフローが生じるか否かを判別する動作を行
なっており、具体的には、ＮＯＲゲート３６〜３０の出
力の中に１つでも“１”が存在する場合はオーバフロー
ありと判断する。
づいてオーバフローが生じるか否かを判別する動作を行
なっており、具体的には、ＮＯＲゲート３６〜３０の出
力の中に１つでも“１”が存在する場合はオーバフロー
ありと判断する。
ここで、第１図および第２図に示すこの発明の一実施例
のオーバフロー検出回路と、第７図および第８図に示す
従来のオーバフロー検出回路との回路規模および検出速
度を比較してみよう。まず、回路規模について考えてみ
ると、この発明の一実施例におけるオーバフロー検出回
路では、はぼ１ビツトにつき、１つの排他的ＮＯＲゲー
トと１つのＯＲゲートと１つのＮＯＲゲートとによって
構成されている。この回路規模は、従来のオーバフロー
検出回路における一致検出回路３１および優先順位検出
器３２の回路規模に相当する。したがって、この発明の
一実施例のオーバフロー検出回路は、従来のオーバフロ
ー検出回路と比べて、はぼ大小比較回路３３と同等の素
子数だけ回路規模を縮小できることになる。なお、大小
比較回路３３は、各ビットごとに設けられた全加算器に
より構成される減算器を含む。各全加算器は、少なくと
も２４個のトランジスタを含むので、この発明の一実施
例のオーバフロー検出回路は従来のオーバフロー検出回
路に比べて大幅な回路規模の縮小が可能である。次に、
検出速度について比較してみると、この発明の一実施例
におけるオーバフロー検出回路では、データ比較回路１
に比べてマスク生成回路２の信号伝搬時間の方が長くな
っている。なぜならば、データ比較回路１は１ビツトに
つき１つの論理ゲートの信号伝搬時間を要するが、マス
ク生成回路２は最下位ビットのマスクデータＭＯが確立
するまでに信号が最大６個のＯＲゲート２５〜２０を順
次伝搬していく必要があるからである。したがって、こ
の発明の一実施例におけるオーバフロー検出回路の検出
速度は、マスク生成回路２と不一致ビット検出回路３の
それぞれにおける信号伝搬時間を加算したものとなる。
のオーバフロー検出回路と、第７図および第８図に示す
従来のオーバフロー検出回路との回路規模および検出速
度を比較してみよう。まず、回路規模について考えてみ
ると、この発明の一実施例におけるオーバフロー検出回
路では、はぼ１ビツトにつき、１つの排他的ＮＯＲゲー
トと１つのＯＲゲートと１つのＮＯＲゲートとによって
構成されている。この回路規模は、従来のオーバフロー
検出回路における一致検出回路３１および優先順位検出
器３２の回路規模に相当する。したがって、この発明の
一実施例のオーバフロー検出回路は、従来のオーバフロ
ー検出回路と比べて、はぼ大小比較回路３３と同等の素
子数だけ回路規模を縮小できることになる。なお、大小
比較回路３３は、各ビットごとに設けられた全加算器に
より構成される減算器を含む。各全加算器は、少なくと
も２４個のトランジスタを含むので、この発明の一実施
例のオーバフロー検出回路は従来のオーバフロー検出回
路に比べて大幅な回路規模の縮小が可能である。次に、
検出速度について比較してみると、この発明の一実施例
におけるオーバフロー検出回路では、データ比較回路１
に比べてマスク生成回路２の信号伝搬時間の方が長くな
っている。なぜならば、データ比較回路１は１ビツトに
つき１つの論理ゲートの信号伝搬時間を要するが、マス
ク生成回路２は最下位ビットのマスクデータＭＯが確立
するまでに信号が最大６個のＯＲゲート２５〜２０を順
次伝搬していく必要があるからである。したがって、こ
の発明の一実施例におけるオーバフロー検出回路の検出
速度は、マスク生成回路２と不一致ビット検出回路３の
それぞれにおける信号伝搬時間を加算したものとなる。
ここで、不一致ビット検出回路３は、各ビットにつき２
個の論理ゲート（ＮＯＲゲートおよびＯＲゲート）の信
号伝搬時間を要する。このようなこの発明の一実施例の
オーバフロー検出回路における信号伝搬時間は、従来の
オーバフロー検出回路における一致検出回路３１および
優先順位検出器３２における信号伝搬時間にほぼ対応す
る。したがって、この発明の一実施例のオーバフロー検
出回路の検出速度は、従来のオーバフロー検出回路の検
出速度に比べて、大小比較回路３３におけるキャリ一連
鎖による遅延時間分だけ短縮され、その結果高速なオー
バフロー検出が行なえる。
個の論理ゲート（ＮＯＲゲートおよびＯＲゲート）の信
号伝搬時間を要する。このようなこの発明の一実施例の
オーバフロー検出回路における信号伝搬時間は、従来の
オーバフロー検出回路における一致検出回路３１および
優先順位検出器３２における信号伝搬時間にほぼ対応す
る。したがって、この発明の一実施例のオーバフロー検
出回路の検出速度は、従来のオーバフロー検出回路の検
出速度に比べて、大小比較回路３３におけるキャリ一連
鎖による遅延時間分だけ短縮され、その結果高速なオー
バフロー検出が行なえる。
上記のごとく、第１図および第２図に示す実施例のオー
バフロー検出回路は、従来のオーバフロー検出回路に比
べて回路規模が縮小化されるとともに、検出速度の高速
化が図れる。しかしながら、マスク生成回路２における
信号伝搬時間がデータ比較回路１および不一致ビット検
出回路３における信号伝搬時間に比べて未だ大きいとい
う改良点を残す。特に、処理すべきデータのビット数が
増えた場合はマスク生成回路２における、信号伝搬時間
が大きくなり問題となる。
バフロー検出回路は、従来のオーバフロー検出回路に比
べて回路規模が縮小化されるとともに、検出速度の高速
化が図れる。しかしながら、マスク生成回路２における
信号伝搬時間がデータ比較回路１および不一致ビット検
出回路３における信号伝搬時間に比べて未だ大きいとい
う改良点を残す。特に、処理すべきデータのビット数が
増えた場合はマスク生成回路２における、信号伝搬時間
が大きくなり問題となる。
そこで、マスク生成回路２にいわゆる先見方式を採用し
、回路全体としての動作速度を向上させた例を以下に示
す。
、回路全体としての動作速度を向上させた例を以下に示
す。
第３図は、先見方式を用いたマスク生成回路の構成の一
例を示すブロック図である。図において、このマスク生
成回路は、１６ビツトのマスクデータＭ１５〜ＭＯを生
成するために、４ビツトずつ分割して構成された４つの
単位回路２ａ、 ２ｂ。
例を示すブロック図である。図において、このマスク生
成回路は、１６ビツトのマスクデータＭ１５〜ＭＯを生
成するために、４ビツトずつ分割して構成された４つの
単位回路２ａ、 ２ｂ。
２Ｃおよび２ｄを有している。各単位回路からは、先見
出力Ｃｏが導出され、隣接する下位ビット側の単位回路
に先見入力Ｃｉｎとして与えられる。
出力Ｃｏが導出され、隣接する下位ビット側の単位回路
に先見入力Ｃｉｎとして与えられる。
第４図は、第３図に示す単位回路２ｂの構成を示す論理
ゲート図である。図において、この単位回路２ｂは、マ
スクデータ生成用のＯＲゲート２１１〜２０８と、先見
出力生成用のＯＲゲート２００ｂとを含んでいる。各Ｏ
Ｒゲート２１１〜２０８の一方入力には、それぞれ対応
するシフト選択信号８１１〜Ｓ８が与えられる。また、
最上位のＯＲゲート２１１の他方入力には上位ビット側
の単位回路２ａから先見入力Ｃｉｎが与えられる。
ゲート図である。図において、この単位回路２ｂは、マ
スクデータ生成用のＯＲゲート２１１〜２０８と、先見
出力生成用のＯＲゲート２００ｂとを含んでいる。各Ｏ
Ｒゲート２１１〜２０８の一方入力には、それぞれ対応
するシフト選択信号８１１〜Ｓ８が与えられる。また、
最上位のＯＲゲート２１１の他方入力には上位ビット側
の単位回路２ａから先見入力Ｃｉｎが与えられる。
また、ＯＲゲート２１０〜２０８の各他方入力には、そ
れぞれ上位ビット側のＯＲゲートの出力が与えられる。
れぞれ上位ビット側のＯＲゲートの出力が与えられる。
そして、これらＯＲゲート２１１〜２０８の出力がマス
クデータＭｌｌ〜Ｍ８となる。
クデータＭｌｌ〜Ｍ８となる。
先見出力生成用のＯＲゲート２００ｂには、上位ビット
側の単位回路２ａからの先見入力Ｃｉｎが与えられると
ともに、シフト選択信号８１１〜Ｓ８が与えられる。
側の単位回路２ａからの先見入力Ｃｉｎが与えられると
ともに、シフト選択信号８１１〜Ｓ８が与えられる。
なお、単位回路２ｃも第４図に示す単位回路２ｂと同様
の構成を有している。また、単位回路２ａは第４図に示
す単位回路２ｂとほぼ同様の構成であるが、ＯＲゲート
２１１に対応するＯＲゲートは設けられていない。した
がって、シフト選択信号Ｓ１５がそのままマスクデータ
の最上位ビットの信号Ｍ１５となって導出される。また
、単位回路２ｄについても第４図に示す単位回路２ｂと
同様の構成を有しているが、ＯＲゲート２００ｂに対応
するＯＲゲートは設けられていない。
の構成を有している。また、単位回路２ａは第４図に示
す単位回路２ｂとほぼ同様の構成であるが、ＯＲゲート
２１１に対応するＯＲゲートは設けられていない。した
がって、シフト選択信号Ｓ１５がそのままマスクデータ
の最上位ビットの信号Ｍ１５となって導出される。また
、単位回路２ｄについても第４図に示す単位回路２ｂと
同様の構成を有しているが、ＯＲゲート２００ｂに対応
するＯＲゲートは設けられていない。
第４図に示すような単位回路は、上記のような構成を有
しているので、次の論理式を満足する。
しているので、次の論理式を満足する。
Ｍｌｌ−Ｃｉｎ＋５１１
Ｍ１０＝Ｃｉｎ＋Ｓ１１＋５１０
Ｍ９＝Ｃｉｎ＋Ｓ１１＋Ｓ１０＋５９
Ｍ８−Ｃｉｎ＋Ｓ１１＋Ｓ１０＋Ｓ９＋５８Ｃｏ−Ｃｉ
ｎ＋Ｓ１１＋Ｓ１０＋Ｓ９＋Ｓ８上記論理式から、ｉｌ
ｔｌ回位２ｂへの入力信号Ｓ１１〜Ｓ８．Ｃｉｎのうち
、いずれか１つでも“１”が入力された場合、これが先
見出力Ｃｏに反映され、下位ビットに対応する単位回路
に対して与えられることがわかる。以上より、第３図に
示したマスク生成回路全体では次の論理出力が得られる
。
ｎ＋Ｓ１１＋Ｓ１０＋Ｓ９＋Ｓ８上記論理式から、ｉｌ
ｔｌ回位２ｂへの入力信号Ｓ１１〜Ｓ８．Ｃｉｎのうち
、いずれか１つでも“１”が入力された場合、これが先
見出力Ｃｏに反映され、下位ビットに対応する単位回路
に対して与えられることがわかる。以上より、第３図に
示したマスク生成回路全体では次の論理出力が得られる
。
Ｍｎ−８１５＋Ｓ１４＋Ｓ１３＋−・−＋Ｓｎなお、第
３図のマスク生成回路の例では、各単位回路は先見入力
Ｃｉｎを１つだけ受けるようにしたが、これに代えて複
数の先見入力を受けるようにしてもよい。たとえば、第
５図に示すように、各単位回路に２つの先見入力Ｃ１ｎ
１．Ｃ１ｎ２を受ける場合、各単位回路は第６図に示す
ように構成される。図示のごとく、第６図の構成は、第
４図に示す単位回路の構成とほぼ同様であるが、先見出
力生成用のＯＲゲート２００には、上位ビット側の２つ
の単位回路からの先見入力Ｃ１ｎ１゜Ｃ１ｎ２が与えら
れる。
３図のマスク生成回路の例では、各単位回路は先見入力
Ｃｉｎを１つだけ受けるようにしたが、これに代えて複
数の先見入力を受けるようにしてもよい。たとえば、第
５図に示すように、各単位回路に２つの先見入力Ｃ１ｎ
１．Ｃ１ｎ２を受ける場合、各単位回路は第６図に示す
ように構成される。図示のごとく、第６図の構成は、第
４図に示す単位回路の構成とほぼ同様であるが、先見出
力生成用のＯＲゲート２００には、上位ビット側の２つ
の単位回路からの先見入力Ｃ１ｎ１゜Ｃ１ｎ２が与えら
れる。
第３図あるいは第５図に示すマスク生成回路は、上位ビ
ット側の単位回路から人出される先見入力によって下位
ビット側の単位回路が素早く動作するので、第２図に示
すマスク生成回路２に比べて信号伝搬時間が短縮化され
る。したがって、より高速動作が可能となる。
ット側の単位回路から人出される先見入力によって下位
ビット側の単位回路が素早く動作するので、第２図に示
すマスク生成回路２に比べて信号伝搬時間が短縮化され
る。したがって、より高速動作が可能となる。
［発明の効果］
以上のように、この発明によれば、従来のオーバフロー
検出回路に比べて、より少ない素子数でオーｔ＜フロー
検出回路を構成することができ、集積回路上での面積を
縮小することができる。また、信号伝搬時間が短縮化さ
れているので、高速にオーバフローの検出を行なうこと
ができる。
検出回路に比べて、より少ない素子数でオーｔ＜フロー
検出回路を構成することができ、集積回路上での面積を
縮小することができる。また、信号伝搬時間が短縮化さ
れているので、高速にオーバフローの検出を行なうこと
ができる。
第１図は、この発明の一実施例の構成を示す概略ブロッ
ク図である。 第２図は、第１図に示す実施例のより詳細な構成例を示
す論理ゲート図である。 第３図は、いわゆる先見方式を採用したマスク生成回路
の構成の一例を示すブロック図である。 第４図は、第３図に示す単位回路の構成を示した論理ゲ
ート図である。 第５図は、いわゆる先見方式を採用したマスク生成回路
の他の構成例を示すブロック図である。 第６図は、第５図に示す単位回路の構成を示す論理ゲー
ト図である。 第７図は、従来のシフタのオーバフロー検出回路の構成
を示す概略ブロック図である。 第８図は、第７図に示す優先順位検出器の構成を示す論
理ゲート図である。 図において、１はデータ比較回路、２はマスク生成回路
、３は不一致ビット検出回路、２ａ〜２ｄ、２ａ’ 〜
２ｄ’ は１１１位回路を示す。
ク図である。 第２図は、第１図に示す実施例のより詳細な構成例を示
す論理ゲート図である。 第３図は、いわゆる先見方式を採用したマスク生成回路
の構成の一例を示すブロック図である。 第４図は、第３図に示す単位回路の構成を示した論理ゲ
ート図である。 第５図は、いわゆる先見方式を採用したマスク生成回路
の他の構成例を示すブロック図である。 第６図は、第５図に示す単位回路の構成を示す論理ゲー
ト図である。 第７図は、従来のシフタのオーバフロー検出回路の構成
を示す概略ブロック図である。 第８図は、第７図に示す優先順位検出器の構成を示す論
理ゲート図である。 図において、１はデータ比較回路、２はマスク生成回路
、３は不一致ビット検出回路、２ａ〜２ｄ、２ａ’ 〜
２ｄ’ は１１１位回路を示す。
Claims (2)
- （１）２進符号データの各ビットをシフトさせる際に、
オーバフローを生じるか否かを検出するための回路であ
って、 シフトすべき２進符号データ中の隣接する各２ビット間
の論理の一致、不一致を検出するための比較手段、 シフト量を表わす複数ビットのシフト選択信号をデコー
ドして複数ビットのマスク信号を発生するマスク信号発
生手段、 前記マスク信号に基づいて、前記比較手段の出力をシフ
ト量に応じたビット数だけマスクするためのマスク手段
、および 前記マスク手段の出力に基づいて、オーバフローが生じ
るか否かを判別するための判別手段を備える、オーバフ
ロー検出回路。 - （２）前記マスク信号発生手段は、前記シフト選択信号
の所定ビットごとに設けられた複数の単位回路を含み、 各前記単位回路は複数個のＯＲゲートを含み、各ＯＲゲ
ートは、その一方入力に対応するビットの前記シフト選
択信号を受け、その他方入力に隣接する上位ビット側の
ＯＲゲートの出力を受け、さらに、各前記単位回路は先
見用のＯＲゲートを含み、各先見用のＯＲゲートは、そ
の単位回路に入力される前記シフト選択信号および上位
ビット側の１以上の単位回路に設けられた先見用のＯＲ
ゲートの出力を受け、各先見用のＯＲゲートの出力は下
位ビット側の単位回路内に設けられたＯＲゲートのうち
初段のＯＲゲートの他方入力および先見用のＯＲゲート
に与えられる、特許請求の範囲第（１）項記載のオーバ
フロー検出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238904A JPH03100827A (ja) | 1989-09-14 | 1989-09-14 | オーバフロー検出回路 |
| US08/075,911 US5497340A (en) | 1989-09-14 | 1993-06-14 | Apparatus and method for detecting an overflow when shifting N bits of data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238904A JPH03100827A (ja) | 1989-09-14 | 1989-09-14 | オーバフロー検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03100827A true JPH03100827A (ja) | 1991-04-25 |
Family
ID=17037000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1238904A Pending JPH03100827A (ja) | 1989-09-14 | 1989-09-14 | オーバフロー検出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5497340A (ja) |
| JP (1) | JPH03100827A (ja) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5630160A (en) * | 1995-03-08 | 1997-05-13 | Texas Instruments Incorporated | Floating point exponent compare using repeated two bit compare cell |
| US5777906A (en) * | 1996-06-07 | 1998-07-07 | Lucent Technologies Inc | Left shift overflow detection |
| US6009451A (en) * | 1996-11-22 | 1999-12-28 | Lucent Technologies Inc. | Method for generating barrel shifter result flags directly from input data |
| US6073150A (en) * | 1997-06-23 | 2000-06-06 | Sun Microsystems, Inc. | Apparatus for directing a parallel processing computing device to form an absolute value of a signed value |
| US5905661A (en) * | 1997-06-23 | 1999-05-18 | Sun Microsystems, Inc. | Method for handling an overflow condition in a processor |
| US5896307A (en) * | 1997-06-23 | 1999-04-20 | Sun Microsystems, Inc. | Method for handling an underflow condition in a processor |
| US5954786A (en) * | 1997-06-23 | 1999-09-21 | Sun Microsystems, Inc. | Method for directing a parallel processing computing device to form an absolute valve of a signed valve |
| US5887181A (en) * | 1997-06-23 | 1999-03-23 | Sun Microsystems, Inc. | Method and apparatus for reducing a computational result to the range boundaries of an unsigned 8-bit integer in case of overflow |
| US6363523B1 (en) * | 1999-11-12 | 2002-03-26 | Sun Microsystems, Inc. | Optimization of N-base typed arithmetic expressions |
| US8453133B2 (en) * | 1999-11-12 | 2013-05-28 | Oracle America, Inc. | Optimization of N-base typed arithmetic instructions via rework |
| US7107581B2 (en) * | 1999-11-12 | 2006-09-12 | Sun Microsystems, Inc. | Overflow predictive arithmetic instruction optimization using chaining |
| US7010786B2 (en) | 1999-11-12 | 2006-03-07 | Sun Microsystems, Inc. | Predictive arithmetic overflow detection |
| US7207037B2 (en) * | 1999-11-12 | 2007-04-17 | Sun Microsystems, Inc. | Overflow sensitive arithmetic instruction optimization using chaining |
| US6728856B2 (en) | 2001-06-01 | 2004-04-27 | Microchip Technology Incorporated | Modified Harvard architecture processor having program memory space mapped to data memory space |
| US7020788B2 (en) * | 2001-06-01 | 2006-03-28 | Microchip Technology Incorporated | Reduced power option |
| US7003543B2 (en) | 2001-06-01 | 2006-02-21 | Microchip Technology Incorporated | Sticky z bit |
| US6975679B2 (en) * | 2001-06-01 | 2005-12-13 | Microchip Technology Incorporated | Configuration fuses for setting PWM options |
| US6601160B2 (en) | 2001-06-01 | 2003-07-29 | Microchip Technology Incorporated | Dynamically reconfigurable data space |
| US20030005268A1 (en) * | 2001-06-01 | 2003-01-02 | Catherwood Michael I. | Find first bit value instruction |
| US6552625B2 (en) | 2001-06-01 | 2003-04-22 | Microchip Technology Inc. | Processor with pulse width modulation generator with fault input prioritization |
| US7007172B2 (en) * | 2001-06-01 | 2006-02-28 | Microchip Technology Incorporated | Modified Harvard architecture processor having data memory space mapped to program memory space with erroneous execution protection |
| US20030028696A1 (en) * | 2001-06-01 | 2003-02-06 | Michael Catherwood | Low overhead interrupt |
| US6985986B2 (en) * | 2001-06-01 | 2006-01-10 | Microchip Technology Incorporated | Variable cycle interrupt disabling |
| US6937084B2 (en) * | 2001-06-01 | 2005-08-30 | Microchip Technology Incorporated | Processor with dual-deadtime pulse width modulation generator |
| US20030005269A1 (en) * | 2001-06-01 | 2003-01-02 | Conner Joshua M. | Multi-precision barrel shifting |
| US20030023836A1 (en) * | 2001-06-01 | 2003-01-30 | Michael Catherwood | Shadow register array control instructions |
| US6934728B2 (en) * | 2001-06-01 | 2005-08-23 | Microchip Technology Incorporated | Euclidean distance instructions |
| US6604169B2 (en) | 2001-06-01 | 2003-08-05 | Microchip Technology Incorporated | Modulo addressing based on absolute offset |
| US6952711B2 (en) * | 2001-06-01 | 2005-10-04 | Microchip Technology Incorporated | Maximally negative signed fractional number multiplication |
| US7467178B2 (en) * | 2001-06-01 | 2008-12-16 | Microchip Technology Incorporated | Dual mode arithmetic saturation processing |
| US20020184566A1 (en) * | 2001-06-01 | 2002-12-05 | Michael Catherwood | Register pointer trap |
| US6976158B2 (en) * | 2001-06-01 | 2005-12-13 | Microchip Technology Incorporated | Repeat instruction with interrupt |
| US20040021483A1 (en) * | 2001-09-28 | 2004-02-05 | Brian Boles | Functional pathway configuration at a system/IC interface |
| US6552567B1 (en) | 2001-09-28 | 2003-04-22 | Microchip Technology Incorporated | Functional pathway configuration at a system/IC interface |
| US20050210089A1 (en) * | 2004-03-19 | 2005-09-22 | Arm Limited | Saturating shift mechanisms within data processing systems |
| US7689640B2 (en) * | 2005-06-06 | 2010-03-30 | Atmel Corporation | Method and apparatus for formatting numbers in microprocessors |
| US7606848B2 (en) * | 2005-08-08 | 2009-10-20 | Intel Corporation | Detector in parallel with a logic component |
| CN103677731B (zh) * | 2013-12-12 | 2016-08-31 | 北京北方烽火科技有限公司 | 一种二进制数的双向移位方法及装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6255727A (ja) * | 1985-09-03 | 1987-03-11 | Nec Corp | 信号処理用乗算器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4012722A (en) * | 1975-09-20 | 1977-03-15 | Burroughs Corporation | High speed modular mask generator |
| JP2565730B2 (ja) * | 1988-01-12 | 1996-12-18 | 三菱電機株式会社 | オーバフロー検出回路 |
| US4941119A (en) * | 1988-11-30 | 1990-07-10 | Control Data Corporation | Method and apparatus for predicting an overflow in an integer multiply |
| US4931970A (en) * | 1989-01-13 | 1990-06-05 | International Business Machines Corporation | Apparatus for determining if there is a loss of data during a shift operation |
| US5231600A (en) * | 1990-04-19 | 1993-07-27 | Bull Hn Information Systems Inc. | Overflow detector for anticipating producing invalid operands resulting from performing shift operations on such operands |
-
1989
- 1989-09-14 JP JP1238904A patent/JPH03100827A/ja active Pending
-
1993
- 1993-06-14 US US08/075,911 patent/US5497340A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6255727A (ja) * | 1985-09-03 | 1987-03-11 | Nec Corp | 信号処理用乗算器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5497340A (en) | 1996-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03100827A (ja) | オーバフロー検出回路 | |
| JP3076046B2 (ja) | 例外検出回路 | |
| US5600583A (en) | Circuit and method for detecting if a sum of two multidigit numbers equals a third multidigit number prior to availability of the sum | |
| US5027308A (en) | Circuit for adding/subtracting two floating point operands | |
| EP0127988B1 (en) | A normalizing circuit | |
| US4578750A (en) | Code determination using half-adder based operand comparator | |
| US5010508A (en) | Prenormalization for a floating-point adder | |
| US5862065A (en) | Method and circuit for fast generation of zero flag condition code in a microprocessor-based computer | |
| US5561619A (en) | Arithmetic logic unit provided with combinational circuit and zero value detector connected in parallel | |
| KR19980064395A (ko) | 연산장치의 연산방법, 기억매체 및 연산장치 | |
| JPH0542011B2 (ja) | ||
| US6085211A (en) | Logic circuit and floating-point arithmetic unit | |
| JPH04277825A (ja) | 符号付き加算器のためのオーバーフロー／アンダーフロー高速制限回路 | |
| US5831884A (en) | Apparatus for performing arithmetic operation of floating point numbers capable of improving speed of operation by performing canceling prediction operation in parallel | |
| US5636156A (en) | Adder with improved carry lookahead structure | |
| JPH04270415A (ja) | 高性能加算器 | |
| US6629118B1 (en) | Zero result prediction | |
| US7668892B2 (en) | Data processing apparatus and method for normalizing a data value | |
| US5548270A (en) | Bit sequential type parallel comparator | |
| US5920493A (en) | Apparatus and method to determine a most significant bit | |
| US5126965A (en) | Conditional-sum carry structure compiler | |
| US5635858A (en) | Zero-stopping incrementers | |
| JPH04350724A (ja) | シフト量検出回路 | |
| US5777906A (en) | Left shift overflow detection | |
| US4858166A (en) | Method and structure for performing floating point comparison |