JPH0474743B2 - - Google Patents
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- JPH0474743B2 JPH0474743B2 JP58062294A JP6229483A JPH0474743B2 JP H0474743 B2 JPH0474743 B2 JP H0474743B2 JP 58062294 A JP58062294 A JP 58062294A JP 6229483 A JP6229483 A JP 6229483A JP H0474743 B2 JPH0474743 B2 JP H0474743B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
- G06F7/485—Adding; Subtracting
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
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Description
〔発明の利用分野〕
本発明は、仮数部が絶対値で表現されているフ
ローテイングデータを加減算するためのフローテ
イング加算器に係り、特に仮数部に加減算結果が
絶対値表現で得られるようにしたフローテイング
加算器に関するものである。 〔従来技術〕 従来仮数部が絶対値で表現されているフローテ
イングデータを採用しているフローテイング加算
器においては、入力データの符号と指定演算モー
ドだけによつて仮数部の加減算モードが指定され
ていたことから、仮数部演算結果が場合によつて
は負になることがあり、そのような場合にはその
結果は絶対値化されることが必要となつている。
したがつて、このような加算器がパイプラインと
して構成される場合には、仮数部が補数で表現さ
れているパイプライン構成フローテイング加算器
に比してパイプラインステージが増加するという
不具合がある。即ち、仮数部絶対値化のためのス
テージが別に必要とされるというわけである。こ
れがためにスカラ演算の性能が低下することは否
めないものとなつているのが実情である。結局の
ところ、一般に２つの入力データについての演算
結果を絶対値として得る方法は各種考えられる
が、それら入力データが絶対値表現のフローテイ
ングデータである場合での、演算に先立つ入力デ
ータ間での大小比較をハードウエアで行うことは
何等考慮されていない、と云わなければなりませ
ん。 〔発明の目的〕 よつて本発明の目的は、仮数部演算後の、その
結果如何による絶対値化処理が要されない、即
ち、パイプラインとして構成される場合であつて
も、演算性能が低下せしめられることがないフロ
ーテイング加算器を供するにある。 〔発明の概要〕 この目的のため本発明は、２つの入力データに
おける指数部および仮数部の大小関係を予め判定
しておくことによつて、２つの仮数部間で減算を
行なう必要が生じた場合には常に大なる仮数部よ
り小なる仮数部を減ずるといつた形で減算を行な
うことによつて仮数部演算結果が常に絶対値とし
て得られるようになしたものである。 〔発明の実施例〕 以下、本発明を第１図から第６図により説明す
る。 先ず本発明に係るフローテイングデータのフオ
ーマツトについて説明する。第１図は単精度デー
タをIEEE標準フローテイングデータに例を採つ
て示したものである。これによると全体は32ビツ
トよりなり、フローテイングデータが正か負かは
符号Ｓ部分（１ビツト）４−１によつて、また、
その指数Ｅは指数部分（８ビツト）４−２によつ
て、更にその仮数Ｆは仮数部分（23ビツト）４−
３によつて表現されるものとなつている。この場
合仮数は必ず1.……といつた形に正規化されてい
ることから、その先頭ビツトの“１”は省略され
るもとなつている。即ち、仮数は1.Fといつた形
で表現されるものである。したがつて、上記フオ
ーマツトが示すデータは〔（−１）S2E-B×（1.F）〕
として表わすことになる。但し、Ｓの値は正（０
をも含む）、負の場合にそれぞれ“０”，“１”で
あり、また、Ｂは指数部補正値（バイアス値）を
示す。 第２図はパイプライン構成とされたフローテイ
ング加算器の概要構成をマイクロプログラムコン
トローラとともに示したものである。図示の如く
パイプライン加算器５はマイクロプログラムコン
トローラ１からの演算モード指定信号１−１によ
る制御下に加算器左入力データ１−２、加算器右
入力データ１−３を第１ステージ２、第２ステー
ジ３、第３ステージ４で順次処理することによつ
て、それらの入力データの加算結果１−４が第１
図に示す如くのフオーマツトで得られるようにな
つているものである。 さて第３図から第６図により本発明を具体的に
説明する。第３図は本発明に係るパイプライン構
成フローテイング加算器の一例での全体構成を示
したものである。これによると第１ステージ２に
おいては加算器左入力データ１−２、加算器右入
力データ１−３より符号Ｓデータの分離抽出、仮
数Ｆデータの分離抽出・比較、指数Ｅデータの分
離抽出・比較が行なわれるようになつている。即
ち、同時に転送されてくる入力データ１−２，１
−３に含まれる１ビツト符号データはそれぞれレ
ジスタ１２，１１に、また、23ビツト仮数データ
は32ビツトレジスタ２５，２６にそれぞれセツト
されるが、仮数データの場合には1Fといつた形
でセツトされるものとなつている。仮数データは
本来の形に復元されるわけである。一方、比較器
２１にて比較され、入力データ１−２に係る仮数
データと入力データ１−３に係るそれとの大小判
定結果１−８はレジスタ２２にセツトされるが、
これが後に如何に利用されるかは後述するところ
である。更に入力データ１−２，１−３より分離
抽出された８ビツト指数データは減算器１５にて
その大小関係と指数差が求められる。この場合で
の大小判定結果１−５、指数差（データ形式は絶
対値または２の補数）１−19はそれぞれのレジス
タ１６，１７にセツトされるが、その大小判定結
果１−５によりセレクタ１３を介しては大なる指
数データがレジスタ１４にセツトされるようにな
つている。この大なる指数データを基準にして以
下演算が行なわれるわけである。 次に第２ステージ３での動作について説明すれ
ば、このステージ３では加減算モードの判定、演
算結果の符号判定、演算モードの判定、仮数の演
算がそれぞれ行なわれるようになつている。後に
その具体的構成を示すが、加減算モード判定部１
８ではレジスタ１１，１２からの符号データ１−
12，１−13とマイクロプログラムコントローラか
らの演算（加減）モード指定信号１−１とにもと
づき実際の加減算モード信号１−７が得られるよ
うになつている。例えば一方の入力データが負で
ある場合に演算モード指定信号１−１が加算を指
定していれば、加減算モード信号１−７は結果的
に減算モードとして得られるものである。また、
最終的な演算結果の符号は符号データ１−12、１
−13、演算モード指定信号１−１、（指数）大小
判定結果１−６、指数差１−21および（仮数）大
小判定結果１−９より判定される。演算結果符号
判定部３６により演算結果符号１−11が得られた
うえレジスタ２４にセツトされるわけであるが、
演算結果符号判定部３６の具体的構成についても
後述するところである。更に演算ユニツト３１に
て行なわれる演算モードは演算モード判定部２３
によつて判定される。加減算モード信号１−７、
（指数）大小判定結果１−６、（仮数）大小判定結
果１−９および指数差１−21より演算モード判定
部２３によつて演算モード信号１−10が得られ、
これにより演算ユニツト３１で如何なる演算が２
つの仮数間で行なわれるかが指定されるものであ
る。演算モード信号１−10が加算を指定している
場合には桁合せ済の２つの仮数データ（絶対値）
間で加算が、また、減算が指定されている場合に
は同様に処理されている２つの仮数データ間で大
なるものより小なるものを減じるといつた減算が
演算ユニツト３１で行なわれるわけである。この
演算モード判定部２３についてもその具体的構成
を後述するところであるが、演算ユニツト３１で
の仮数データの演算は以下のようにして行なわれ
るようになつている。 即ち、レジスタ２５，２６からの仮数データに
ついては先ず桁合せが行なわれる。既にレジスタ
１６からは指数の大小判定結果１−６が得られて
いるが、これにより小なる指数データに係る仮数
データをセレクタ２７で選択したうえレジスタ１
７からの指数差１−21分だけシフタ２８において
右方向へシフトせしめることによつて桁合せが行
なわれるものである。大なる指数データに係る仮
数データとこれに桁合せされた仮数データとは指
数データの大小判定結果１−６によつて制御され
るセレクタ２９，３０を介し演算ユニツト３１で
演算されるが、如何なる演算が行なわれるかは演
算モード判定部２３によつているわけである。こ
こで演算ユニツト左入力としての仮数データを
FDL、右入力としての仮数データをFDRとすれ
ば、演算ユニツト３１においては演算モード信号
１−10が加算を指定している場合にはFDL＋FDR
の演算が、また、減算を指定している場合には
FDL−FDR（FDLFDR）の場合）またはFDR−
FDL（FDRFDLの場合）の演算が行なわれるもの
である。したがつて、仮数演算結果１−20は常に
絶対値化されたものとして得られるわけである。
仮数演算結果１−20はレジスタ３４にセツトされ
るが、この際に正規化シフト検出回路３２により
仮数演算結果１−20を正規化するためのシフト方
向とシフト数が検出されるようになつている。こ
れは、例えば仮数演算結果１−20が0.0101…であ
れば1.01……といつた形にすべく左方向に２ビツ
ト分シフトさせる必要があり、また、仮数演算結
果１−20が11.101……であれば1.1101…といつた
形にすべく右方向に１ビツト分シフトさせる必要
があるからである。正規化のためのシフト方向情
報を含むシフト数はレジスタ３３にセツトされる
が、このシフト数にもとづき第３ステージ４にお
いて指数データの補正と仮数演算結果の正規化シ
フト処理が行なわれるところとなるものである。 即ち、第３ステージ４においてはレジスタ３４
からの仮数演算結果はシフタ３５で正規化シフト
検出回路３２による制御下に右方向に１ビツト分
シフトされるか、あるいは左方向に検出シフト数
相当のビツト数分だけシフトされるものとなつて
いる。仮数演算結果が1.01……といつた形であれ
ば何等シフト処理が要されないことは勿論であ
る。一方、第２ステージ３におけるレジスタ１９
には大なる指数データがセツトされているが、こ
の指数データは加算ユニツト２０でレジスタ３３
からのシフト数と加算されることによつて補正さ
れるものである。右方向に仮数演算結果がシフト
される場合は１加算され、また、左方向にシフト
される場合にはそのシフト数分だけ減算されるわ
けである。したがつて、入力データ１−２，１−
３の加減算結果１−４はレジスタ２４、加算ユニ
ツト２０およびシフタ３５の出力を第１図に示す
如くのフオーマツトの形になるべく配列すること
によつて容易に得られるものである。 第４図は加減算モード判定部の一例での具体的
回路構成を示したものである。これによると減算
モードとすべき場合としては入力データが互いに
異符号であつて演算モード指定信号１−１が加算
を指定している場合と、同一符号であつて減算を
指定している場合とがある。図示の如く排他的論
理和ゲート18−１は異符号か同一符号かを検出す
るためのものであり、演算モード指定信号１−１
の２ビツトはそれぞれ加算、減算を指定するよう
になつている。しかして、前者の場合であること
をナンドゲート18−２によつて、後者の場合であ
ることはインバータ18−３，18−５およびノアゲ
ート18−４によつて検出し得るものであり、これ
ら検出出力をナンドゲート18−６によつて論理和
すれば加減算モード信号１−７が得られるもので
ある。本例での場合加算モードは“０”として、
減算モード“１”として得られるようになつてい
る。 次に演算モード判定部の一例での具体的回路構
成について説明する。演算モード判定部の機能は
既に述べた如く仮数データ間で加算を行なうか、
または大なる仮数データより小なる仮数データを
減じるといつた演算指定を演算ユニツトに対し行
なうものであるが、この場合加算の場合は何等問
題は生じない。問題は減算を行なう場合である。
上記のようにして減算を行なう必要があるからで
ある。第５図はその具体的回路構成を示すが、こ
れによると加減算モード信号１−７が加算を指定
している場合にはそのまま加算を指定する演算モ
ード信号１−10として得られるようになつてい
る。しかし、減算を指定している場合はFDL，
FDRの大小関係を判定したうえFDL−FDRかFDR
−FDLの減算を行なう必要がある。先ずFDR−
FDLの減算が行なわれる場合としては、指数デー
タが同一であつてレジスタ２２からの（仮数）大
小判定結果１−９が入力データ１−３に係る仮数
データが入力データ１−２に係るそれよりも大の
とき、または入力データ１−３に係る指数データ
が入力データ１−２に係るそれよりも大のときで
ある。図示の如くレジスタ１７からの指数差１−
21はインバータ23−１を介してナンドゲート23−
２で指数が同一か否かが検出されるようになつて
いる。しかして、レジスタ２２からの（仮数）大
小判定結果１−９が入力データ１−３に係る仮数
データが大であることを示している場合にはノア
ゲート23−３を介しＡ−Ｏ−Ｉゲート23−４より
その旨が得られるものである。また、レジスタ１
６からの（指数）大小判定結果１−６が入力デー
タ１−３に係る指数データが大であることを示し
ている場合にもＡ−Ｏ−Ｉゲート23−４よりその
旨が得られることになる。即ち、FDR−FDLの演
算はＡ−Ｏ−Ｉゲート23−４の出力が“０”のと
き行なわれるものである。次にFDL−FDRの演算
が行なわれる場合としては、指数データが同一で
あつてレジスタ２２からの（仮数）大小判定結果
１−９が入力データ１−２に係る仮数データが入
力データ１−３に係るそれよりも大あるいは同一
か、または入力データ１−２に係る指数データが
入力データ１−３に係るそれよりも大であるとき
に行なわれる。インバータ23−５およびノアゲー
ト23−６は前者の場合を、また、インバータ23−
９およびノアゲート23−７は後者の場合をそれぞ
れ検出しており、Ａ−Ｏ−Ｉゲート23−８の出力
１−18が“０”の場合にFDL−FDRの演算が行な
われるところとなるものである。 最後に演算結果符号判定部の構成を第６図によ
り説明する。演算結果符号判定部の機能は文字通
り最終的な入力データ１−２、１−３の演算結果
１−４の符号を判定するためのものであり、その
符号は入力データ１−２、１−３の絶対値の大小
関係、演算指定モード信号１−１のモードおよび
入力データ１−２、１−３の符号によつて決定さ
れることは明らかである。以下の表は16通りの演
算態様での演算結果の符号を示したものである。
但し、SL，SRはそれぞれ入力データ１−２、−３
の符号を、また、Ｌ，Ｒは入力データ１−２、１
−３の絶対値を、更に加算モード、減算モードは
演算指定モード信号１−１のモードを示すものと
なつている。
ローテイングデータを加減算するためのフローテ
イング加算器に係り、特に仮数部に加減算結果が
絶対値表現で得られるようにしたフローテイング
加算器に関するものである。 〔従来技術〕 従来仮数部が絶対値で表現されているフローテ
イングデータを採用しているフローテイング加算
器においては、入力データの符号と指定演算モー
ドだけによつて仮数部の加減算モードが指定され
ていたことから、仮数部演算結果が場合によつて
は負になることがあり、そのような場合にはその
結果は絶対値化されることが必要となつている。
したがつて、このような加算器がパイプラインと
して構成される場合には、仮数部が補数で表現さ
れているパイプライン構成フローテイング加算器
に比してパイプラインステージが増加するという
不具合がある。即ち、仮数部絶対値化のためのス
テージが別に必要とされるというわけである。こ
れがためにスカラ演算の性能が低下することは否
めないものとなつているのが実情である。結局の
ところ、一般に２つの入力データについての演算
結果を絶対値として得る方法は各種考えられる
が、それら入力データが絶対値表現のフローテイ
ングデータである場合での、演算に先立つ入力デ
ータ間での大小比較をハードウエアで行うことは
何等考慮されていない、と云わなければなりませ
ん。 〔発明の目的〕 よつて本発明の目的は、仮数部演算後の、その
結果如何による絶対値化処理が要されない、即
ち、パイプラインとして構成される場合であつて
も、演算性能が低下せしめられることがないフロ
ーテイング加算器を供するにある。 〔発明の概要〕 この目的のため本発明は、２つの入力データに
おける指数部および仮数部の大小関係を予め判定
しておくことによつて、２つの仮数部間で減算を
行なう必要が生じた場合には常に大なる仮数部よ
り小なる仮数部を減ずるといつた形で減算を行な
うことによつて仮数部演算結果が常に絶対値とし
て得られるようになしたものである。 〔発明の実施例〕 以下、本発明を第１図から第６図により説明す
る。 先ず本発明に係るフローテイングデータのフオ
ーマツトについて説明する。第１図は単精度デー
タをIEEE標準フローテイングデータに例を採つ
て示したものである。これによると全体は32ビツ
トよりなり、フローテイングデータが正か負かは
符号Ｓ部分（１ビツト）４−１によつて、また、
その指数Ｅは指数部分（８ビツト）４−２によつ
て、更にその仮数Ｆは仮数部分（23ビツト）４−
３によつて表現されるものとなつている。この場
合仮数は必ず1.……といつた形に正規化されてい
ることから、その先頭ビツトの“１”は省略され
るもとなつている。即ち、仮数は1.Fといつた形
で表現されるものである。したがつて、上記フオ
ーマツトが示すデータは〔（−１）S2E-B×（1.F）〕
として表わすことになる。但し、Ｓの値は正（０
をも含む）、負の場合にそれぞれ“０”，“１”で
あり、また、Ｂは指数部補正値（バイアス値）を
示す。 第２図はパイプライン構成とされたフローテイ
ング加算器の概要構成をマイクロプログラムコン
トローラとともに示したものである。図示の如く
パイプライン加算器５はマイクロプログラムコン
トローラ１からの演算モード指定信号１−１によ
る制御下に加算器左入力データ１−２、加算器右
入力データ１−３を第１ステージ２、第２ステー
ジ３、第３ステージ４で順次処理することによつ
て、それらの入力データの加算結果１−４が第１
図に示す如くのフオーマツトで得られるようにな
つているものである。 さて第３図から第６図により本発明を具体的に
説明する。第３図は本発明に係るパイプライン構
成フローテイング加算器の一例での全体構成を示
したものである。これによると第１ステージ２に
おいては加算器左入力データ１−２、加算器右入
力データ１−３より符号Ｓデータの分離抽出、仮
数Ｆデータの分離抽出・比較、指数Ｅデータの分
離抽出・比較が行なわれるようになつている。即
ち、同時に転送されてくる入力データ１−２，１
−３に含まれる１ビツト符号データはそれぞれレ
ジスタ１２，１１に、また、23ビツト仮数データ
は32ビツトレジスタ２５，２６にそれぞれセツト
されるが、仮数データの場合には1Fといつた形
でセツトされるものとなつている。仮数データは
本来の形に復元されるわけである。一方、比較器
２１にて比較され、入力データ１−２に係る仮数
データと入力データ１−３に係るそれとの大小判
定結果１−８はレジスタ２２にセツトされるが、
これが後に如何に利用されるかは後述するところ
である。更に入力データ１−２，１−３より分離
抽出された８ビツト指数データは減算器１５にて
その大小関係と指数差が求められる。この場合で
の大小判定結果１−５、指数差（データ形式は絶
対値または２の補数）１−19はそれぞれのレジス
タ１６，１７にセツトされるが、その大小判定結
果１−５によりセレクタ１３を介しては大なる指
数データがレジスタ１４にセツトされるようにな
つている。この大なる指数データを基準にして以
下演算が行なわれるわけである。 次に第２ステージ３での動作について説明すれ
ば、このステージ３では加減算モードの判定、演
算結果の符号判定、演算モードの判定、仮数の演
算がそれぞれ行なわれるようになつている。後に
その具体的構成を示すが、加減算モード判定部１
８ではレジスタ１１，１２からの符号データ１−
12，１−13とマイクロプログラムコントローラか
らの演算（加減）モード指定信号１−１とにもと
づき実際の加減算モード信号１−７が得られるよ
うになつている。例えば一方の入力データが負で
ある場合に演算モード指定信号１−１が加算を指
定していれば、加減算モード信号１−７は結果的
に減算モードとして得られるものである。また、
最終的な演算結果の符号は符号データ１−12、１
−13、演算モード指定信号１−１、（指数）大小
判定結果１−６、指数差１−21および（仮数）大
小判定結果１−９より判定される。演算結果符号
判定部３６により演算結果符号１−11が得られた
うえレジスタ２４にセツトされるわけであるが、
演算結果符号判定部３６の具体的構成についても
後述するところである。更に演算ユニツト３１に
て行なわれる演算モードは演算モード判定部２３
によつて判定される。加減算モード信号１−７、
（指数）大小判定結果１−６、（仮数）大小判定結
果１−９および指数差１−21より演算モード判定
部２３によつて演算モード信号１−10が得られ、
これにより演算ユニツト３１で如何なる演算が２
つの仮数間で行なわれるかが指定されるものであ
る。演算モード信号１−10が加算を指定している
場合には桁合せ済の２つの仮数データ（絶対値）
間で加算が、また、減算が指定されている場合に
は同様に処理されている２つの仮数データ間で大
なるものより小なるものを減じるといつた減算が
演算ユニツト３１で行なわれるわけである。この
演算モード判定部２３についてもその具体的構成
を後述するところであるが、演算ユニツト３１で
の仮数データの演算は以下のようにして行なわれ
るようになつている。 即ち、レジスタ２５，２６からの仮数データに
ついては先ず桁合せが行なわれる。既にレジスタ
１６からは指数の大小判定結果１−６が得られて
いるが、これにより小なる指数データに係る仮数
データをセレクタ２７で選択したうえレジスタ１
７からの指数差１−21分だけシフタ２８において
右方向へシフトせしめることによつて桁合せが行
なわれるものである。大なる指数データに係る仮
数データとこれに桁合せされた仮数データとは指
数データの大小判定結果１−６によつて制御され
るセレクタ２９，３０を介し演算ユニツト３１で
演算されるが、如何なる演算が行なわれるかは演
算モード判定部２３によつているわけである。こ
こで演算ユニツト左入力としての仮数データを
FDL、右入力としての仮数データをFDRとすれ
ば、演算ユニツト３１においては演算モード信号
１−10が加算を指定している場合にはFDL＋FDR
の演算が、また、減算を指定している場合には
FDL−FDR（FDLFDR）の場合）またはFDR−
FDL（FDRFDLの場合）の演算が行なわれるもの
である。したがつて、仮数演算結果１−20は常に
絶対値化されたものとして得られるわけである。
仮数演算結果１−20はレジスタ３４にセツトされ
るが、この際に正規化シフト検出回路３２により
仮数演算結果１−20を正規化するためのシフト方
向とシフト数が検出されるようになつている。こ
れは、例えば仮数演算結果１−20が0.0101…であ
れば1.01……といつた形にすべく左方向に２ビツ
ト分シフトさせる必要があり、また、仮数演算結
果１−20が11.101……であれば1.1101…といつた
形にすべく右方向に１ビツト分シフトさせる必要
があるからである。正規化のためのシフト方向情
報を含むシフト数はレジスタ３３にセツトされる
が、このシフト数にもとづき第３ステージ４にお
いて指数データの補正と仮数演算結果の正規化シ
フト処理が行なわれるところとなるものである。 即ち、第３ステージ４においてはレジスタ３４
からの仮数演算結果はシフタ３５で正規化シフト
検出回路３２による制御下に右方向に１ビツト分
シフトされるか、あるいは左方向に検出シフト数
相当のビツト数分だけシフトされるものとなつて
いる。仮数演算結果が1.01……といつた形であれ
ば何等シフト処理が要されないことは勿論であ
る。一方、第２ステージ３におけるレジスタ１９
には大なる指数データがセツトされているが、こ
の指数データは加算ユニツト２０でレジスタ３３
からのシフト数と加算されることによつて補正さ
れるものである。右方向に仮数演算結果がシフト
される場合は１加算され、また、左方向にシフト
される場合にはそのシフト数分だけ減算されるわ
けである。したがつて、入力データ１−２，１−
３の加減算結果１−４はレジスタ２４、加算ユニ
ツト２０およびシフタ３５の出力を第１図に示す
如くのフオーマツトの形になるべく配列すること
によつて容易に得られるものである。 第４図は加減算モード判定部の一例での具体的
回路構成を示したものである。これによると減算
モードとすべき場合としては入力データが互いに
異符号であつて演算モード指定信号１−１が加算
を指定している場合と、同一符号であつて減算を
指定している場合とがある。図示の如く排他的論
理和ゲート18−１は異符号か同一符号かを検出す
るためのものであり、演算モード指定信号１−１
の２ビツトはそれぞれ加算、減算を指定するよう
になつている。しかして、前者の場合であること
をナンドゲート18−２によつて、後者の場合であ
ることはインバータ18−３，18−５およびノアゲ
ート18−４によつて検出し得るものであり、これ
ら検出出力をナンドゲート18−６によつて論理和
すれば加減算モード信号１−７が得られるもので
ある。本例での場合加算モードは“０”として、
減算モード“１”として得られるようになつてい
る。 次に演算モード判定部の一例での具体的回路構
成について説明する。演算モード判定部の機能は
既に述べた如く仮数データ間で加算を行なうか、
または大なる仮数データより小なる仮数データを
減じるといつた演算指定を演算ユニツトに対し行
なうものであるが、この場合加算の場合は何等問
題は生じない。問題は減算を行なう場合である。
上記のようにして減算を行なう必要があるからで
ある。第５図はその具体的回路構成を示すが、こ
れによると加減算モード信号１−７が加算を指定
している場合にはそのまま加算を指定する演算モ
ード信号１−10として得られるようになつてい
る。しかし、減算を指定している場合はFDL，
FDRの大小関係を判定したうえFDL−FDRかFDR
−FDLの減算を行なう必要がある。先ずFDR−
FDLの減算が行なわれる場合としては、指数デー
タが同一であつてレジスタ２２からの（仮数）大
小判定結果１−９が入力データ１−３に係る仮数
データが入力データ１−２に係るそれよりも大の
とき、または入力データ１−３に係る指数データ
が入力データ１−２に係るそれよりも大のときで
ある。図示の如くレジスタ１７からの指数差１−
21はインバータ23−１を介してナンドゲート23−
２で指数が同一か否かが検出されるようになつて
いる。しかして、レジスタ２２からの（仮数）大
小判定結果１−９が入力データ１−３に係る仮数
データが大であることを示している場合にはノア
ゲート23−３を介しＡ−Ｏ−Ｉゲート23−４より
その旨が得られるものである。また、レジスタ１
６からの（指数）大小判定結果１−６が入力デー
タ１−３に係る指数データが大であることを示し
ている場合にもＡ−Ｏ−Ｉゲート23−４よりその
旨が得られることになる。即ち、FDR−FDLの演
算はＡ−Ｏ−Ｉゲート23−４の出力が“０”のと
き行なわれるものである。次にFDL−FDRの演算
が行なわれる場合としては、指数データが同一で
あつてレジスタ２２からの（仮数）大小判定結果
１−９が入力データ１−２に係る仮数データが入
力データ１−３に係るそれよりも大あるいは同一
か、または入力データ１−２に係る指数データが
入力データ１−３に係るそれよりも大であるとき
に行なわれる。インバータ23−５およびノアゲー
ト23−６は前者の場合を、また、インバータ23−
９およびノアゲート23−７は後者の場合をそれぞ
れ検出しており、Ａ−Ｏ−Ｉゲート23−８の出力
１−18が“０”の場合にFDL−FDRの演算が行な
われるところとなるものである。 最後に演算結果符号判定部の構成を第６図によ
り説明する。演算結果符号判定部の機能は文字通
り最終的な入力データ１−２、１−３の演算結果
１−４の符号を判定するためのものであり、その
符号は入力データ１−２、１−３の絶対値の大小
関係、演算指定モード信号１−１のモードおよび
入力データ１−２、１−３の符号によつて決定さ
れることは明らかである。以下の表は16通りの演
算態様での演算結果の符号を示したものである。
但し、SL，SRはそれぞれ入力データ１−２、−３
の符号を、また、Ｌ，Ｒは入力データ１−２、１
−３の絶対値を、更に加算モード、減算モードは
演算指定モード信号１−１のモードを示すものと
なつている。
以上説明したように本発明による場合は、仮数
についての演算結果が常に絶対値としね得られる
ことから、パイプラインとして構成された場合で
あつてもステージ数は増加されなて、特にスカラ
演算時での演算性能は低下されないといつた効果
がある。
についての演算結果が常に絶対値としね得られる
ことから、パイプラインとして構成された場合で
あつてもステージ数は増加されなて、特にスカラ
演算時での演算性能は低下されないといつた効果
がある。
第１図は、単精度フローテイングデータのフオ
ーマツトをIEEE標準のものとして示す図、第２
図は、パイプライン構成のフローテイング加算器
の概要構成を示す図、第３図は、本発明に係るパ
イプライン構成フローテインズ加算器の一例での
全体構成を示す図、第４図は、この構成における
加減算モード判定部の一例での具体的回路構成を
示す図、第５図、第６図は、同じく演算モード判
定部、演算結果符号判定部の一例での具体的回路
構成を示す図である。 ２…パイプライン加算器第１ステージ、３…パ
イプライン加算器第２ステージ、４…パイプライ
ン加算器第３ステージ、１１，１２，１４，１
６，１７，１９，２２，２４，２５，２６，３
３，３４…レジスタ、１３，２７，２９，３０…
セレクタ、１５…減算器、１８…加滅算モード判
定部、２０…加算ユニツト、２１…比較器、２３
…演算モード判定部、２８，３５…シフタ、３１
…演算ユニツト、３２…正規化シフト検出回路、
３６…演算結果符号判定部。
ーマツトをIEEE標準のものとして示す図、第２
図は、パイプライン構成のフローテイング加算器
の概要構成を示す図、第３図は、本発明に係るパ
イプライン構成フローテインズ加算器の一例での
全体構成を示す図、第４図は、この構成における
加減算モード判定部の一例での具体的回路構成を
示す図、第５図、第６図は、同じく演算モード判
定部、演算結果符号判定部の一例での具体的回路
構成を示す図である。 ２…パイプライン加算器第１ステージ、３…パ
イプライン加算器第２ステージ、４…パイプライ
ン加算器第３ステージ、１１，１２，１４，１
６，１７，１９，２２，２４，２５，２６，３
３，３４…レジスタ、１３，２７，２９，３０…
セレクタ、１５…減算器、１８…加滅算モード判
定部、２０…加算ユニツト、２１…比較器、２３
…演算モード判定部、２８，３５…シフタ、３１
…演算ユニツト、３２…正規化シフト検出回路、
３６…演算結果符号判定部。
Claims (1)
- 【特許請求の範囲】 １ 仮数データが絶対値で表現されている２つの
同一精度のフローテイングデータを加減算し、加
減算結果を仮数データが絶対値で表現されたもの
として得るフローテイング加算器にして、指数デ
ータの差を求めたうえ該データの大小判定、該判
定の結果によつて大なる指数データを選択する第
１の手段と、仮数データの大小判定を行なう第２
の手段と、上記フローテイングデータが互いに異
符号で外部演算モード指定信号が加算を指定して
いる場合、または該フローテイングデータが同一
符号で外部演算モード指定信号が減算を指定して
いる場合に仮数データに対する演算を減算モード
としたうえ、該減算モードでは２つのフローテイ
ングデータの大小判定結果により値の大きなフロ
ーテイングデータから値が小さいフローテイング
データを減じるべく仮数データの具体的演算態様
を判定する第３の手段と、上記外部演算モード指
定信号、２つのフローテイングデータの符号デー
タ、指数データ大小判定結果、仮数データ大小判
定結果および指数データ差にもとづき、フローテ
イングデータの符号データが何れも正で被減算デ
ータの絶対値が減算データの絶対値よりも大きい
減算モードである場合、フローテイングデータの
符号データが何れも正で加算モードである場合、
フローテイングデータの符号データが異符号で、
負のフローテイングデータの絶対値が正のフロー
テイングデータの絶対値よりも小さく加算モード
である場合、フローテイングデータの符号データ
が異符号で、正のフローテイングデータを被減算
データとする減算モードである場合、またはフロ
ーテイングデータの符号データが何れも負で、被
減算データよりも減算データの絶対値が大きく減
算モードである場合に、フローテイングデータに
対する最終的演算結果における符号を正として判
定する第４の手段と、指数データ大小判定結果お
よび指数データ差にもとづき、指数データ小に係
る仮数データの指数データ大に係る仮数データに
対する桁合せを行なつたうえ該仮数データを演算
態様判定結果に応じて演算し、該演算結果より正
規化のためのシフト数およびシフト方向を検出す
る第５の手段と、選択された大なる指数データ、
仮数データ演算結果をそれぞれ正規化のためのシ
フト数およびシフト方向に応じて補正する第６、
第７の手段とからなる構成を特徴とするフローテ
イング加算器。 ２ 少なくとも第１ステージに第１の手段、第２
ステージに第３、第４および第５の手段、第３ス
テージに第６および第７の手段を含み、第１、第
２のステージ最終段は各種データを一時記憶する
手段が設けられパイプライン動作可とされる特許
請求の範囲第１項記載のフローテイング加算器。 ３ 第２の手段が第１ステージに含まれている特
許請求の範囲第２項記載のフローテイング加算
器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58062294A JPS59188740A (ja) | 1983-04-11 | 1983-04-11 | フロ−テイング加算器 |
| US06/599,167 US4644490A (en) | 1983-04-11 | 1984-04-11 | Floating point data adder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58062294A JPS59188740A (ja) | 1983-04-11 | 1983-04-11 | フロ−テイング加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59188740A JPS59188740A (ja) | 1984-10-26 |
| JPH0474743B2 true JPH0474743B2 (ja) | 1992-11-27 |
Family
ID=13195948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58062294A Granted JPS59188740A (ja) | 1983-04-11 | 1983-04-11 | フロ−テイング加算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4644490A (ja) |
| JP (1) | JPS59188740A (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS60140422A (ja) * | 1983-12-28 | 1985-07-25 | Nec Corp | 演算処理装置 |
| JPS61213927A (ja) * | 1985-03-18 | 1986-09-22 | Hitachi Ltd | 浮動小数点演算処理装置 |
| JPH07104771B2 (ja) * | 1985-05-10 | 1995-11-13 | 株式会社日立製作所 | 計算機 |
| US4825400A (en) * | 1986-01-13 | 1989-04-25 | General Electric Company | Floating point accumulator circuit |
| JPH0650462B2 (ja) * | 1986-02-18 | 1994-06-29 | 日本電気株式会社 | シフト数制御回路 |
| US4751665A (en) * | 1986-02-24 | 1988-06-14 | International Business Machines Corporation | Systolic super summation device |
| US4858166A (en) * | 1986-09-19 | 1989-08-15 | Performance Semiconductor Corporation | Method and structure for performing floating point comparison |
| ATE67619T1 (de) * | 1986-10-31 | 1991-10-15 | Ibm | Verfahren und schaltungsanordnung zur addition von gleitkommazahlen. |
| JP2558669B2 (ja) * | 1986-12-29 | 1996-11-27 | 松下電器産業株式会社 | 浮動小数点演算装置 |
| US4852039A (en) * | 1987-06-19 | 1989-07-25 | Digital Equipment Corporation | Apparatus and method for accelerating floating point addition and subtraction operations by accelerating the effective subtraction procedure |
| US4858165A (en) * | 1987-06-19 | 1989-08-15 | Digital Equipment Corporation | Apparatus and method for acceleration of effective subtraction procedures by the approximation of the absolute value of the exponent argument difference |
| JPH01204138A (ja) * | 1988-02-09 | 1989-08-16 | Nec Corp | 演算回路 |
| JP2695178B2 (ja) * | 1988-03-11 | 1997-12-24 | 富士通株式会社 | 演算回路 |
| JPH0776911B2 (ja) * | 1988-03-23 | 1995-08-16 | 松下電器産業株式会社 | 浮動小数点演算装置 |
| JP2693800B2 (ja) * | 1988-12-28 | 1997-12-24 | 甲府日本電気株式会社 | 浮動小数点データ総和演算回路 |
| US4943941A (en) * | 1989-01-13 | 1990-07-24 | Bolt Beranek And Newman Inc. | Floating point processor employing counter controlled shifting |
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| US5111421A (en) * | 1990-02-26 | 1992-05-05 | General Electric Company | System for performing addition and subtraction of signed magnitude floating point binary numbers |
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| JPH0816364A (ja) * | 1994-04-26 | 1996-01-19 | Nec Corp | カウンタ回路とそれを用いたマイクロプロセッサ |
| US6941335B2 (en) * | 2001-11-29 | 2005-09-06 | International Business Machines Corporation | Random carry-in for floating-point operations |
| US20080133895A1 (en) * | 2006-05-16 | 2008-06-05 | Alexey Yurievich Sivtsov | Floating Point Addition |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3551665A (en) * | 1966-09-13 | 1970-12-29 | Ibm | Floating point binary adder utilizing completely sequential hardware |
| US3697734A (en) * | 1970-07-28 | 1972-10-10 | Singer Co | Digital computer utilizing a plurality of parallel asynchronous arithmetic units |
| US4075704A (en) * | 1976-07-02 | 1978-02-21 | Floating Point Systems, Inc. | Floating point data processor for high speech operation |
| US4229801A (en) * | 1978-12-11 | 1980-10-21 | Data General Corporation | Floating point processor having concurrent exponent/mantissa operation |
| US4562553A (en) * | 1984-03-19 | 1985-12-31 | Analogic Corporation | Floating point arithmetic system and method with rounding anticipation |
-
1983
- 1983-04-11 JP JP58062294A patent/JPS59188740A/ja active Granted
-
1984
- 1984-04-11 US US06/599,167 patent/US4644490A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54157050A (en) * | 1978-05-31 | 1979-12-11 | Matsushita Electric Works Ltd | Difference operation circuit |
| JPS55121483A (en) * | 1979-03-07 | 1980-09-18 | Ibm | Absolute difference generation mechanism |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59188740A (ja) | 1984-10-26 |
| US4644490A (en) | 1987-02-17 |
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