JP2550692B2 - 薄膜トランジスタアレイの製造方法 - Google Patents
薄膜トランジスタアレイの製造方法Info
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- JP2550692B2 JP2550692B2 JP3242889A JP3242889A JP2550692B2 JP 2550692 B2 JP2550692 B2 JP 2550692B2 JP 3242889 A JP3242889 A JP 3242889A JP 3242889 A JP3242889 A JP 3242889A JP 2550692 B2 JP2550692 B2 JP 2550692B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、液晶表示装置等に用いられる薄膜トランジ
スタアレイの製造方法に関し、特に、短絡事故を防止し
て薄膜トランジスタアレイを高歩留まりに製造しうるよ
うにした製造方法に関する。
スタアレイの製造方法に関し、特に、短絡事故を防止し
て薄膜トランジスタアレイを高歩留まりに製造しうるよ
うにした製造方法に関する。
［従来の技術］ 薄膜トランジスタ（以下、TFTと記す）としては、各
種型式のものが知られているが、そのうちゲート電極が
下層となる逆スタガード構造で、ソース・ドレインコン
タクト孔を開孔するいわゆる電極堀込み型のものが、高
オン／オフ比および低リーク電流などの特性上の理由か
ら最も広く採用されている。
種型式のものが知られているが、そのうちゲート電極が
下層となる逆スタガード構造で、ソース・ドレインコン
タクト孔を開孔するいわゆる電極堀込み型のものが、高
オン／オフ比および低リーク電流などの特性上の理由か
ら最も広く採用されている。
この型のTFTのアレイの製造方法を第２図（ａ）〜
（ｆ）を参照して説明する。まず、絶縁性基板10上にゲ
ート電極11およびゲートバスライン（図示なし）を形成
する［第２図（ａ）］。次いで、プラズマCVD法を用い
て、ゲート絶縁膜12、ノンドープのアモルファスシリコ
ン（以下、ａ−Siと記す）膜13および保護絶縁膜14aの
３層膜を連続的に形成し、しかる後、ノンドープａ−Si
膜13と保護絶縁膜14aがTFT形成領域にだけ同一形状のア
イランド状に残るように、これらの膜をパターニングす
る［第２図（ｂ）］。続いて、透明導電膜を形成し、こ
れをパターニングしてピクセル電極15を形成する［第２
図（ｃ）］。次に、保護絶縁膜14aにフォトエッチング
法を施して、ソースコンタクト孔18およびドレインコン
タクト孔19を開孔する［第２図（ｄ）］。次いで、プラ
ズマCVD法を用いて、リンが高濃度にドープされたn+a−
Si膜20を形成し、続いて、金属膜21を形成する［第２図
（ｅ）］。最後に、金属膜21およびn+a−Si膜20をパタ
ーニングして、ソース電極22、ドレイン電極23およびソ
ース電極とピクセル電極15とを接続する配線を形成する
［第２図（ｆ）］。
（ｆ）を参照して説明する。まず、絶縁性基板10上にゲ
ート電極11およびゲートバスライン（図示なし）を形成
する［第２図（ａ）］。次いで、プラズマCVD法を用い
て、ゲート絶縁膜12、ノンドープのアモルファスシリコ
ン（以下、ａ−Siと記す）膜13および保護絶縁膜14aの
３層膜を連続的に形成し、しかる後、ノンドープａ−Si
膜13と保護絶縁膜14aがTFT形成領域にだけ同一形状のア
イランド状に残るように、これらの膜をパターニングす
る［第２図（ｂ）］。続いて、透明導電膜を形成し、こ
れをパターニングしてピクセル電極15を形成する［第２
図（ｃ）］。次に、保護絶縁膜14aにフォトエッチング
法を施して、ソースコンタクト孔18およびドレインコン
タクト孔19を開孔する［第２図（ｄ）］。次いで、プラ
ズマCVD法を用いて、リンが高濃度にドープされたn+a−
Si膜20を形成し、続いて、金属膜21を形成する［第２図
（ｅ）］。最後に、金属膜21およびn+a−Si膜20をパタ
ーニングして、ソース電極22、ドレイン電極23およびソ
ース電極とピクセル電極15とを接続する配線を形成する
［第２図（ｆ）］。
［発明が解決しようとする問題点］ 上述した従来の製造方法によって得られるTFTアレイ
では、第２図（ｆ）に示されるように、ピクセル電極15
とドレイン電極23とが同一平面上に形成されるので、ド
レイン電極23と隣の画素のピクセル電極15との間（Ｄ−
Ｐ間）24で、パターニング欠陥により短絡が発生する確
率が高かった。
では、第２図（ｆ）に示されるように、ピクセル電極15
とドレイン電極23とが同一平面上に形成されるので、ド
レイン電極23と隣の画素のピクセル電極15との間（Ｄ−
Ｐ間）24で、パターニング欠陥により短絡が発生する確
率が高かった。
このＤ−Ｐ間短絡が存在すると、これが液晶表示装置
にまで製造が完了した後での表示特性検査工程において
誤点灯や非点灯による白点、黒点の点欠陥としてあらわ
れる。そして、この点欠陥が表示画面において数個以上
存在するとその製品を不良としなければならないので、
この点欠点は重大な不良項目である。しかしながら、従
来法ではこの点欠点を一定以下に押さえることは困難
で、そのため、従来は表示装置として組立てられた後に
30％もの製品が不良とされていた。
にまで製造が完了した後での表示特性検査工程において
誤点灯や非点灯による白点、黒点の点欠陥としてあらわ
れる。そして、この点欠陥が表示画面において数個以上
存在するとその製品を不良としなければならないので、
この点欠点は重大な不良項目である。しかしながら、従
来法ではこの点欠点を一定以下に押さえることは困難
で、そのため、従来は表示装置として組立てられた後に
30％もの製品が不良とされていた。
［問題点を解決するための手段］ 本発明によるTFTアレイの製造法は、絶縁性基板上に
ａ−Si膜を用いた逆スタガード構造のTFTアレイを製造
する方法であって、ゲート電極とゲートバスラインを形
成する工程と、その上にゲート絶縁膜、ノンドープアモ
ルファスシリコン膜および第１保護絶縁膜をこの順に形
成する工程と、前記第１保護絶縁膜およびノンドープア
モルファスシリコン膜を薄膜トランジスタ形成個所に残
すようにパターニングする工程と、ゲート絶縁膜上にピ
クセル電極を形成する工程と、全面を被覆する第２保護
絶縁膜を形成する工程と、前記第１保護絶縁膜および第
２保護絶縁膜に選択的にエッチングを施して前記ピクセ
ル電極上にスルーホールを、前記ノンドープアモルファ
スシリコン膜上にソースコンタクト孔およびドレンコン
タクト孔を形成する工程と、高濃度に不純物を含有した
アモルファスシリコン膜と金属膜からなる２層膜を形成
しこれをパターニングしてソース電極、ドレイン電極お
よび必要な配線を形成する工程と、を具備し、前記ゲー
ト絶縁膜上に形成された電極と隣接する薄膜トランジス
タのドレイン電極配線とが第２保護絶縁膜により層間分
離されることを特徴としている。
ａ−Si膜を用いた逆スタガード構造のTFTアレイを製造
する方法であって、ゲート電極とゲートバスラインを形
成する工程と、その上にゲート絶縁膜、ノンドープアモ
ルファスシリコン膜および第１保護絶縁膜をこの順に形
成する工程と、前記第１保護絶縁膜およびノンドープア
モルファスシリコン膜を薄膜トランジスタ形成個所に残
すようにパターニングする工程と、ゲート絶縁膜上にピ
クセル電極を形成する工程と、全面を被覆する第２保護
絶縁膜を形成する工程と、前記第１保護絶縁膜および第
２保護絶縁膜に選択的にエッチングを施して前記ピクセ
ル電極上にスルーホールを、前記ノンドープアモルファ
スシリコン膜上にソースコンタクト孔およびドレンコン
タクト孔を形成する工程と、高濃度に不純物を含有した
アモルファスシリコン膜と金属膜からなる２層膜を形成
しこれをパターニングしてソース電極、ドレイン電極お
よび必要な配線を形成する工程と、を具備し、前記ゲー
ト絶縁膜上に形成された電極と隣接する薄膜トランジス
タのドレイン電極配線とが第２保護絶縁膜により層間分
離されることを特徴としている。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明の一実施例の工程順を示すTFTアレ
イの断面図である。まず、第１図（ａ）に示すようにガ
ラス基板のような絶縁性基板10上に膜厚1500ÅのCr膜を
スパッタにより形成し、フォトエッチング法を用いてこ
れをパターニングしてゲート電極11およびゲートバスラ
イン等（図示せず）を形成する。次に、第１図（ｂ）に
示すように、膜厚3000ÅのSiN膜のゲート絶縁膜12、膜
厚1500Åのノンドープａ−Si膜13および膜厚1000ÅのSi
N膜の第１の保護絶縁膜14の３層の膜をプラズマCVD法に
より連続して形成し、ゲート電極11上でTFTが設けられ
る個所にノンドープａ−Si膜13と第１保護膜14とを同一
パターンでアイランド状に残すようにドライエッチング
法によりパターニングする。
イの断面図である。まず、第１図（ａ）に示すようにガ
ラス基板のような絶縁性基板10上に膜厚1500ÅのCr膜を
スパッタにより形成し、フォトエッチング法を用いてこ
れをパターニングしてゲート電極11およびゲートバスラ
イン等（図示せず）を形成する。次に、第１図（ｂ）に
示すように、膜厚3000ÅのSiN膜のゲート絶縁膜12、膜
厚1500Åのノンドープａ−Si膜13および膜厚1000ÅのSi
N膜の第１の保護絶縁膜14の３層の膜をプラズマCVD法に
より連続して形成し、ゲート電極11上でTFTが設けられ
る個所にノンドープａ−Si膜13と第１保護膜14とを同一
パターンでアイランド状に残すようにドライエッチング
法によりパターニングする。
次いで、第１図（ｃ）に示すように、膜厚1000ÅのIT
O透明導電膜をスパッタ法により形成し、これをパター
ニングしてピクセル電極15を形成する。次に、第１図
（ｄ）に示すように、膜厚1500ÅのSiN膜からなる第２
保護絶縁膜16をプラズマCVD法により形成する。続い
て、第１図（ｅ）に示すように、ピクセル電極にコンタ
クトをとるためのピクセル電極用のスルーホール17、ソ
ース電極を形成するためのソースコンタクト孔18および
ドレイン電極を形成するためのドレインコンタクト孔19
をウェットエッチング法により第２保護絶縁膜16および
第１保護絶縁膜14を続けてエッチングする。
O透明導電膜をスパッタ法により形成し、これをパター
ニングしてピクセル電極15を形成する。次に、第１図
（ｄ）に示すように、膜厚1500ÅのSiN膜からなる第２
保護絶縁膜16をプラズマCVD法により形成する。続い
て、第１図（ｅ）に示すように、ピクセル電極にコンタ
クトをとるためのピクセル電極用のスルーホール17、ソ
ース電極を形成するためのソースコンタクト孔18および
ドレイン電極を形成するためのドレインコンタクト孔19
をウェットエッチング法により第２保護絶縁膜16および
第１保護絶縁膜14を続けてエッチングする。
次に、第１図（ｆ）に示すように、ｎ型不純物が高濃
度にドープされた膜厚200Åのn+a−Si20をプラズマCGD
法により形成し、引き続き、これに重ねて膜厚3000Åの
Cr膜を金属膜21としてスパッタ法により形成する。次い
で、第１図（ｇ）に示すように、金属膜21およびn+a−S
i膜20にドライエッチングを施して、ソース電極22、ド
レイン電極23およびソース電極とスルーホール17との間
の配線、その他必要な配線を形成する。
度にドープされた膜厚200Åのn+a−Si20をプラズマCGD
法により形成し、引き続き、これに重ねて膜厚3000Åの
Cr膜を金属膜21としてスパッタ法により形成する。次い
で、第１図（ｇ）に示すように、金属膜21およびn+a−S
i膜20にドライエッチングを施して、ソース電極22、ド
レイン電極23およびソース電極とスルーホール17との間
の配線、その他必要な配線を形成する。
本実施例において、第１保護絶縁膜14は、TFTのバッ
クチャネルを保護する作用を有し、第２保護絶縁膜16
は、ピクセル電極15とドレイン電極23とを絶縁分離する
作用を有する。
クチャネルを保護する作用を有し、第２保護絶縁膜16
は、ピクセル電極15とドレイン電極23とを絶縁分離する
作用を有する。
第２図に示した従来の製造方法と比較すると、第２保
護絶縁膜形成工程が一工程増加してはいるものの、フォ
トレジスタ工程およびエッチング工程の増加はもたらさ
れていない。しかし、本実施例によって液晶表示装置の
点欠陥不良を、従来の30％から２％に激減させることが
できた。
護絶縁膜形成工程が一工程増加してはいるものの、フォ
トレジスタ工程およびエッチング工程の増加はもたらさ
れていない。しかし、本実施例によって液晶表示装置の
点欠陥不良を、従来の30％から２％に激減させることが
できた。
［発明の効果］ 以上説明したように、本発明は、逆スタガード構造で
電極堀込み型のTFTのアレイの製造方法において、電極
配線（ピクセル電極）形成後にTFTのバックチャネルに
設けられる保護膜と電極配線上の絶縁膜とを形成するも
のであるので、本発明によれば、工程数を増加させるこ
となく、電極配線（ピクセル電極）と隣のドレイン電極
との平面的な短絡を防止でき、本発明を表示装置用のTF
Tアレイに用いて点欠陥を激減させることができる。
電極堀込み型のTFTのアレイの製造方法において、電極
配線（ピクセル電極）形成後にTFTのバックチャネルに
設けられる保護膜と電極配線上の絶縁膜とを形成するも
のであるので、本発明によれば、工程数を増加させるこ
となく、電極配線（ピクセル電極）と隣のドレイン電極
との平面的な短絡を防止でき、本発明を表示装置用のTF
Tアレイに用いて点欠陥を激減させることができる。
第１図（ａ）〜（ｇ）は、本発明の実施例の工程順を示
すTFTアレイの断面図、第２図（ａ）〜（ｆ）は、従来
例の工程順を示すTFTアレイの断面図である。 10……絶縁性基板、11……ゲート電極、12……ゲート絶
縁膜、13……ノンドープａ−Si膜、14……第１保護絶縁
膜、14a……保護絶縁膜、15……ピクセル電極、16……
第２保護絶縁膜、17……スルーホール、18……ソースコ
ンタクト孔、19……ドレインコンタクト孔、20……n+a
−Si膜、21……金属膜、22……ソース電極、23……ドレ
イン電極。
すTFTアレイの断面図、第２図（ａ）〜（ｆ）は、従来
例の工程順を示すTFTアレイの断面図である。 10……絶縁性基板、11……ゲート電極、12……ゲート絶
縁膜、13……ノンドープａ−Si膜、14……第１保護絶縁
膜、14a……保護絶縁膜、15……ピクセル電極、16……
第２保護絶縁膜、17……スルーホール、18……ソースコ
ンタクト孔、19……ドレインコンタクト孔、20……n+a
−Si膜、21……金属膜、22……ソース電極、23……ドレ
イン電極。
Claims (1)
- 【請求項１】絶縁性基板上にゲート電極とゲートバスラ
インを形成する工程と、 その上にゲート絶縁膜、ノンドープアモルファスシリコ
ン膜および第１保護絶縁膜をこの順に形成する工程と、 前記第１保護絶縁膜およびノンドープアモルファスシリ
コン膜を薄膜トランジスタ形成個所に残すようにパター
ニングする工程と、 ゲート絶縁膜上にピクセル電極を形成する工程と、 全面を被覆する第２保護絶縁膜を形成する工程と、 前記第１保護絶縁膜および第２保護絶縁膜に選択的にエ
ッチングを施して前記ピクセル電極上にスルーホール
を、前記ノンドープアモルファスシリコン膜上にソース
コンタクト孔およびドレンコンタクト孔を形成する工程
と、 高濃度に不純物を含有したアモルファスシリコン膜と金
属膜からなる２層膜を形成しこれをパターニングしてソ
ース電極、ドレイン電極および必要な配線を形成する工
程と、 を具備することを特徴とする薄膜トランジスタアレイの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242889A JP2550692B2 (ja) | 1989-02-11 | 1989-02-11 | 薄膜トランジスタアレイの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242889A JP2550692B2 (ja) | 1989-02-11 | 1989-02-11 | 薄膜トランジスタアレイの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02211636A JPH02211636A (ja) | 1990-08-22 |
| JP2550692B2 true JP2550692B2 (ja) | 1996-11-06 |
Family
ID=12358685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3242889A Expired - Lifetime JP2550692B2 (ja) | 1989-02-11 | 1989-02-11 | 薄膜トランジスタアレイの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550692B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07312426A (ja) * | 1994-05-18 | 1995-11-28 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151188A (ja) * | 1984-08-21 | 1986-03-13 | セイコーインスツルメンツ株式会社 | アクテイブ・マトリクス表示装置用基板 |
| JPS61145582A (ja) * | 1984-12-20 | 1986-07-03 | キヤノン株式会社 | 表示装置 |
| JPS61193485A (ja) * | 1985-02-22 | 1986-08-27 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイの製造方法 |
| JPH073872B2 (ja) * | 1986-06-30 | 1995-01-18 | キヤノン株式会社 | 薄膜トランジスタを用いた半導体装置の製造方法 |
-
1989
- 1989-02-11 JP JP3242889A patent/JP2550692B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02211636A (ja) | 1990-08-22 |
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