JPS61193485A - 薄膜トランジスタアレイの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は液晶表示パネルの液晶をスイッチングするため
に用いられる薄膜トランジスタアレイの製造方法に関す
るものである。

（従来の技術） 近年、大面積液晶パネルのドライブ用に、各画素にスイ
ッチング素子として薄膜トランジスタ（ＴＰＴ）を設け
たＴＦＴアレイがＣＲＴに代る表示デバイスとして、実
用段階に入ろうとしている。

以下図面を参照しながらＴＦＴアレイの一例について説
明する。第９図はＴＦＴアレイの簡単な平面図である。

Ｇ、、Ｇ２・・・・・・はゲート電極、Ｄｌ、Ｄ２・・
・・・・はドレイン電極、Ｌ□ｌＬ２・・・・・・はソ
ース電極と継かった絵素電極である。第１０図は第９図
の等何回路を示す。第１１図は第９図のＴＦＴを破線Ａ
−Ａの部分で切った断面図である。同図において１は透
明ガラス基板、２はゲート、３はゲート絶縁用ＳｉＮ層
、４は半導体層である非晶質シリコン（α−３ｉ）層、
５はパッシベーション用ＳｉＮ層、６はドーピング非晶
質シリコン（ｎ＋）層、７は＾Ｑ拡散防止層、８はドレ
イン電極、９はソース電極である。ドレイン電極８、ソ
ース電極９にはＡｌを用いる。拡散防止層７にはＴｉＪ
　、　Ｔｉ　、　Ｍｏ　、　Ｚｒ等を用いることができ
る。１０は透明絵素電極（ＩＴＯ）である。ここでｎ＋
層はメタルとα−５ｊとのオーミックなコンタク１〜を
とるために用゛いている。また、拡散防止層７は、Ａｌ
がα−３ｉ中に拡散してＴＰＴのＯＦＦ抵抗が上昇する
ことを防ぐために用いている。以−にのように構成され
たＴＦＴアレイについて、以下その動作を説明する。こ
の表示パネルの駆動は線順次で行なわれる。すなわち、
第１０図においてゲートラインＧ□。

Ｇ２・・・・・・に順次走査パルスを印加してＴＰＴを
ＯＮ状態にし、これに同期してドレインラインＤ１．Ｄ
２・・・から映像信号パルスが印加され絵素を電極とす
る液晶に電荷が蓄積され、透過性になってその部分が白
く（あるいは非透過性になって黒く）見える。

ゲートラインに走査パルスが印加されなくなるとＴＰＴ
はＯＦＦ状態となる。このときＴＰＴのＯＦＦ抵抗およ
び液晶の抵抗を通して放電を開始するが、これらの値は
ＴＰＴのＯＮ抵抗に比べて十分大きいので次のゲート選
択まで電位が保たれ表示が行なわれる（例えば、「液晶
エレク１〜ロニクスの基礎と応用」（オーム社）、佐々
木昭夫Ｐ１４７）。

以上のような構成、動作の従来のＴトゴアレイの製造方
法について概要を説明する。第５図から第８図にプロセ
スの概要を順番に示す。第５図で、透明ガラス基板１上
にゲート２、透明絵素電極１０を形成したのちにプラズ
マ化学気相成長法（Ｐ−ＣＶＤ法）によりゲート絶縁用
ＳｉＮ層３、α−５ｉ層４、パッシベーション用ＳｉＮ
層５を連続成膜する。次に、第２図で、ノ５ツシベーシ
ョン用ＳｉＮ、９５とα−８ｉ層４をホトリソグラフィ
ーによりパターニングし、トランジスタ部分を高化する
。パッシベーション用ＳｉＮ層５のエツチングにはＢＨ
Ｆ（ＩＩＦとＮ１１４Ｆの混液）を用いる。α−５ｉ層
４のエツチングにはカセイソ−’ｆ　（ＮａＯＨ）を用
いる。次に第７図で、パッシベーション用ＳｉＮ層５と
ゲート絶縁用ＳｊＮ層３を同時にホトリソグラフィーに
よりパターニングし、ソース、ドレインのコンタク１〜
ホールおよび、絵素電極部の開穴を行なう。次に、第８
図に示すようにｐ−ｃｖｏ法によりｎ＋層６を成膜した
のちにＡΩ拡散防止層７とＡｌ層８，９を蒸着する。ホ
トリソグラフィーによりソース、トレイン形状にレジス
トを＝４− パターニングする。Ａｌをエツチングしたのちに、レジ
ストを残したままでＡ［拡散防止層７、ｎ＋層６を順番
にエツチングする。このときＡｌのエツチングには、リ
ン酸（ｕｐｏ、−）、酢酸（Ｃ１，ＣＯＯ１１）、硝酸
（ＨＮＯ３）の混液、または、塩化第２鉄（ＦｅＣ（！
３）、ｍｌ（ｏｃＱ）の混液を用いることができる。拡
散防止層７がチタン（Ｔｉ）の場合は弗酸（）ＩＦ）を
用いる。

以下、Ａｌ拡散防止層はＴｉであるとする。ｎ＋層のエ
ツチングにはＮａＯＨ溶液を用いる。また、Ｔｉ層、ｎ
＋層を同時にエツチングできる弗硝酸（ＨＦとＨＮ４Ｆ
の混液）を用いてもよい。完成図は第１１図である。

（発明が解決しようとする問題点） しかしながら、上記のような３層構造のコンタクトを１
回のレジストパターニングでＡ　Ｑ　、Ｔｉ、ｎ＋と順
番にエツチングして形成する方法では、Ｔｉ。

ｎ＋のエツチング液（ｌ（Ｆ′、Ｎａ０Ｈ）が１１をサ
イドエッチするという問題点がある。また、使用するレ
ジストが３種類のエツチング液に最後までもたず途中で
レジスト表面および、レジスト端部が剥離す、る現象が
あり、きれいにコンタクトを形成できないという問題点
もある。

本発明の目的は上記問題点に鑑み、３層構造のソース、
トレインコンタクトをトラブルなく形成することのでき
る薄膜トランジスタアレイの製造方法を提供することで
ある。

（問題点を解決するための手段） 上記問題点を解決するために本発明の薄膜トランジスタ
アレイの製造方法は、上記３層構造のソース、ドレイン
コンタクトを形成するために、ｎ“層、Ｔｉ層を成膜後
にＴｉ層をホトリソグラフィーによりパターニングし、
このＴｉ層をマスクにしてｎ１層をパターニングする。

最後に、最上層のＡｌを蒸着′後、ホトリソグラフィー
により下のソース、ドレインパターンに合わせてＡｌ層
をパターニングする方法をとるものである。

（作　用） 本発明はｎ＋層、Ｔｉ層を前もって成膜、パターニング
したのちに、Ａｌ層の蒸着、パターニングを行なうので
、これら３層を成膜後に連続してエツチングする方法で
行なった場合のＡｌのサイドエッチという問題は回避さ
れる。

（実施例） 本発明の薄膜１−ランジスタアレイの製造方法について
、第１図ないし第４図に基づいて説明する。

従来例の説明で示した第７図の、ゲート絶縁用ＳｉＮ層
３、パッシベーション用ＳｉＮ層５にコンタクトホール
を形成する工程までは同様である。次に第１図に示すよ
うに、Ｐ−ＣＶＤ法によりｎ＋層６を成膜したのち、Ｔ
ｉ層７を蒸着し、ソース、ドレイン形状にレジスト１１
をパターニングする。次に第２図に示すようにＴｉ層７
をエツチングしたのちにレジスト１１を除去する。次に
第３図に示すように１１層７をマスクにｎ＋層６をＮａ
ＯＨ溶液を用いてエツチングする。次に、第４図に示す
ようにｌｉ８．９を蒸着し、再度ソース、ドレイン形状
にレジス１−１１をパターニングする。最後に第１１図
に示すようにｌ！８．９をエツチングした後、レジス１
へを除去して完成する。

以」二の実施例から、ＡΩは最後に蒸着、パターニング
するので、ｎ＋層のエツチング液にサイドニー７＝ ツチされることはない。また、Ｔｊ層をエツチングする
時にレジス１へを用いるだけで、ｎ＋層のエツチングに
はレジストは除去されている。１回のレジストパターニ
ングで複数のエツチングを行なわないのでレジストの剥
離によるトラブルは減少する。

以上説明した実施例では、Ａｌ拡散防止層にＴｉを用い
たが、Ｔｉ−Ｗ　、　Ｍｏ　、　Ｚｒ　、　ＴｉＮ　、
　ＺｒＮ等を用いてもよく、Ｔｉに限定されるものでは
ない。

（発明の効果） 本発明によれば、ＴＰＴの３層構造のソース、ドレイン
コンタクトを形成するのに、同時に連続してエツチング
１行なわず、下のｎ＋層、Ｔｉ層の形成、パターニング
と、上の１１層の形成、パターニングを分けることで、
異種のエツチング液によるＡｌ層のサイドエッチをなく
し、レジスト剥離のトラブルを軽減することができる効
果がある。

【図面の簡単な説明】

第１図ないし第４図は本発明のＴＦＴアレイの製造工程
を示す断面図、第５図ないし第８図は従来の製造工程を
示すＴＰＴの断面図、第９図はＴＰＴアレイの概要を示
す平面図、第１０図は第９図の等価回路図、第１１図は
完成したＴＰＴの断面図である。 １　・・・透明ガラス基板、　２・　ゲー１〜．３　・
・・ゲート絶縁用ＳｉＮ層、　４　・・・　α−５ｉ層
、５　・・・パッシベーション用ＳｉＮ層、　６　・・
・ｎ＋層、　７　・・・Ｔｉ層、　８　・・・ソース電
極（Ａ　Ｑ　）、９　・・　ドレイン電極（Ａ　Ｑ　）
’、Ｇ□ｌＧ２　・・・ゲートライン、Ｄ工１０２　・
・・　ドレインライン、Ｌｌ、Ｌ２・・・絵素電極。 、特許出願人　松下電器産業株式会社 区　　　　　区　　　　　区 ■　　　　　　　　　ゝ Ｕ） ≦　　　　′　ｉ　　　　法 で−へのくの 第１１図

Claims (1)

【特許請求の範囲】
1. 　ソース、ドレインコンタクトが非晶質シリコン表面か
   ら順番にドーピング非晶質シリコン層、Ａｌ拡散防止層
   、Ａｌ層の３層から成る構造の逆スタッガー型薄膜トラ
   ンジスタアレイにおいて、前記ドーピング非晶質シリコ
   ン層、Ａｌ拡散防止層を形成したのちに前記Ａｌ拡散防
   止層をフォトリソグラフィーによりパターニングし、該
   Ａｌ拡散防止層をマスクにドーピング非晶質シリコン層
   をエッチングし、その後、Ａｌ層を形成パターニングす
   ることを特徴とする薄膜トランジスタアレイの製造方法
   。