JPH02198430A - 薄膜電界効果型トランジスタ素子アレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、特にアクティブマトリックス型液晶デイスプ
レィに用いる薄膜電界効果型トランジスタ素子アレイに
関するものである。

〔従来の技術〕

携帯型コンピュータや壁掛はテレビ用のフラットパネル
デイスプレィとして液晶デイスプレィが注目されている
。その中でもガラス基板上にアレイ化した薄膜電界効果
型トランジスタを形成し、各画素のスイッチとして用い
たアクティブマトリックス方式はフルカラー表示が可能
であることからテレビなどへの応用が期待され、各機関
で活発に開発が行なわれている。このアクティブマトリ
ックス型液晶デイスプレィの実用化のためには低コスト
化が重要な課題であり、その対策として構造及び製造プ
ロセスの簡略化がある。薄膜電界効果型トランジスタの
ゲート電極をソースドレイン電極よりもガラス基板側に
形成する逆スタガード構造においては、従来の技術とし
ては、３枚のマスクを用いた製造方法がある（例えば、
特開昭６２−２８６２７１）。

第３図（ａ＞ないしくｇ）は従来の方法を基本にした薄
膜電界効果型トランジスタ素子アレイを形成する一工程
図であり、（ａ）、（Ｃ）、（ｅ）、は上部から見た平
面図であり、（ｂ）、（ｄ）、（ｆ）、（ｇ）はそれぞ
れ（ａ＞、（Ｃ）（ｅ）におけるＡ−Ａ’　、Ｂ−Ｂ’
　、Ｃ−Ｃ’Ｄ−Ｄ’部分の断面図である。第３図にお
いて、１は透光性絶縁基板であるガラス基板であり、２
ａ及び６ａはそれぞれクロム（Ｃｒ）ゲート電極及びク
ロム画素電極である。また２ｂ及び６ｂは透明導電膜か
ら構成される透明ゲート電極及び透明画素電極である。

また７は窒化シリコン（ＳｉＮｘ）、８は水素化アモル
ファスシリコン（ａ−８ｉ：Ｈ）、９は燐をドープした
ｎ型水素化アモルファスシリコン（ｎ＋−ａ−３ｉ　：
　Ｈ）　、である。さらに４はトレイン電極、５ａはク
ロムトレインパスラインであり、同一の工程で形成され
一体化されている。薄膜電界効果型トランジスタ１０の
チャネル部をはさんでトレイン電極４の反対側に配置さ
れたソース電極１４はクロム画素電極６ａを介して透明
画素電極６ｂに接続されている。

ゲート電極及びドレイン電極としてクロム、ゲート絶縁
膜としてＳｉＮｘ、半導体膜としてａＳｉ：Ｈ，ｎ型半
導体膜として燐をドープしたｎ”−ａ−８ｉ：Ｈ１透明
導電膜としてインジウム、錫の酸化物（Ｉｎｄｉｕｍ　
Ｔｉｎ　０ｘｉｄｅ　：　ＩＴＯ）を使用して、従来の
薄膜電界効果型トランジスタアレイを作製する工程を第
３図を用いて説明する。まず、ガラス基板１上にＩＴＯ
及び第１の金属としれクロムを積層し、第１のマスクパ
ターンを用いてフォトリソグラフィ法によりクロムゲー
ト電極２ａ、クロム画素電極６ａ、透明ゲート電極２ｂ
及び透明画素電極６ｂを形成する（第３図（ａ）、（ｂ
））、次に５ｉＮＸ７、ａ−８ｉ：Ｈ８、ｎ”　−ａ−
８ｉ　：　Ｈ９を順次積層し、第２のマスクを用いてフ
ォトリソグラフィ法により薄膜電界効果型トランジスタ
１０及びクロムドレインバスライン５ａの付近の積層膜
を残して、それ以外の部分の５ｉＮｘ７、ａ−８ｉ−Ｈ
８、ｎ＋−ａ−３ｉ：８９を除去する（第３図（Ｃ）、
（ｄ））。そして、さらに第２の金属としてクロムを成
膜した後、第３のマスクを用いてフォトリソグラフィ法
により、第２のクロムのエツチングを行ない、クロムド
レインバスライン５ａ、ドレイン電極４、ソース電極１
４を形成し、さらにエツチングを進めて透明画素電極６
ｂ上の第１のクロムからなるクロム画素電極６ａを除去
する。このとき同時に、薄膜トランジスタ１０及びクロ
ムドレインバスライン５ａとの交差部以外の、透明ゲー
ト電極６ｂの上の第１のクロムからなるクロムゲート電
極も除去される。そして、同一のレジストパターンを使
用してｎ”　−ａ−３ｉ　：　Ｈ９をエツチングするこ
とにより、トレイン電極４とソース電極１４間のｎ型ア
モルファスシリコンを除去し、薄膜電界効果型トランジ
スタ１０のチャネル部を形成する（第３図（ｅ）、（ｆ
））。この場合には、ゲートバスライン３は薄膜トラン
ジスタ１０及びドレインバスライン５との交差部では第
１のクロムとＩＴＯの積層構造であるが、それ以外の部
分ではＩＴＯのみから構成される（第３図（ｇ））。

通常、逆スタガード型薄膜トランジスタアレイを作製す
るためには５〜７枚のマスクパターンが必要とされるが
、前述の方法によれば、マスク数３枚で薄膜電界効果型
トランジスタアレイを形成できる。

〔発明が解決しようとする課題〕

さて、デイスプレィの表示すイズの大型化にともない配
線長が増大し、高精細化にともない配線幅は減少する。

したがって、配線抵抗が増加するので、ゲートバスライ
ン及びドレインバスラインに印加された電圧は、配線容
量との作用で伝搬遅延を生ずる。この伝搬遅延によって
、各薄膜トランジスタへの電圧の印加が不十分となるの
で、信号電圧の各画素へ書き込みが不十分となり、表示
品質の低下をもたらす。特に、ケートパスラインの場合
、デイスプレィにおいて横方向に配置されるので配線長
が長く、配線抵抗が高い。さらにトレインパスラインと
の交差部における容量や薄膜トランジスタのチャネル容
量など、配線容量が大きいので、伝搬遅延の影響がドレ
インバスラインよりも大きい。そして、第３図（ｅ）の
平面図かられかるように、従来の薄膜電界効果型トラン
ジスタアレイではゲートバスラインの一部は金属と比較
して比抵抗が数十倍から数百倍高い透明導電膜から形成
されているので、配線抵抗は高く、影響はさらに大きい
。また、第３図（ｅ）に示すように、薄膜電界効果型ト
ランジスタ１０付近にはａ−３ｔ：Ｈ８層が存在するた
めに薄膜電界効果型トランジスタ１０のチャネル長及び
チャネル幅の規定が困難であった。

本発明は、マスクパターンを３枚より増加させることな
く、ゲートバスライン全体を金属から形成し、さらに成
膜プロセスを減少させることが可能な薄膜電界効果型ト
ランジスタ素子アレイを提供することを目的としている
。

〔課題を解決するための手段〕

本発明は、透光性絶縁基板上にゲートバスラインとドレ
インバスラインとが交差して形成され、その交差部がマ
トリックス状に配置・形成されており、前記ゲートバス
ラインと前記ドレインバスラインとの各交差部付近に薄
膜電界効果型トランジスタが形成され、ゲートバスライ
ンとドレインバスラインとで囲まれた領域に画素電極が
形成され、各々の前記薄膜電界効果型トランジスタのソ
ース電極は画素電極に接続し、ゲート電極はゲートバス
ラインに接続し、ドレイン電極はトレインパスラインに
接続した薄膜電界効果型トランジスタ素子アレイにおい
て、前記絶縁基板上に透明導電膜からなる画素電極、島
状のゲート電極、及び前記ドレインバスラインが形成さ
れ、前記薄膜電界効果型トランジスタ形成部及び前記ゲ
ートバスラインと前記ドレインバスラインとの各交差部
には島状の絶縁層及び半導体層の積層膜が形成され、金
属膜により、前記薄膜電界効果型トランジスタのドレイ
ン、ソース電極、及び前記ゲートバスラインが形成され
ていることを特徴としている。

〔作用〕

本発明の薄膜電界効果型トランジスタ素子アレイによれ
ば、配線抵抗の影響が大きいゲートバスラインの全部分
を金属から構成できる。また、トランジスタのチャネル
長及びチャネル幅の規定が確実である。さらに、従来は
、透明導電膜、第１の金属、ゲート絶縁膜、半導体膜、
ｎ型半導体膜、第２の金属の計６回の成膜が必要であっ
たが、本発明の構造によれば、第１の金属の成膜は必要
ないので、製造プロセスが簡略化できる。

〔実施例〕

第１図（ａ）ないしくｇ）は、本発明による構造を持つ
薄膜電界効果型トランジスタ素子アレイの製造方法の一
実施例を示す工程図であり、（ａ）、（Ｃ）、（ｅ）は
上部から見た平面図であり、（ｂ）、（ｄ）、（ｆ）、
（ｇ）はそれぞれ（ａ）、（Ｃ）、（ｅ）におけるＡ−
Ａ’、Ｂ−Ｂ’　、Ｃ−Ｃ’　、Ｄ−Ｄ’部分の断面図
である。第１図において、１は透光性絶縁基板であるガ
ラス基板であり、２ｂ、５ｂ、６ｂは透明導電膜として
ＩＴＯを使用した透明ゲート電極、透明ドレインバスラ
イン及び透明画素電極である。そして３ａは金属として
クロムを使用した場合のクロムゲートバスラインである
。４及び１４はそれぞれ同じくクロムから形成された、
ドレイン電極、ソース電極である。また７は窒化シリコ
ン（ＳｉＮｘ）、８は水素化アモルファスシリコン（ａ
−８ｉ：Ｈ）、９は燐をドープしたｎ型水素化アモルフ
ァスシリコン（ｎ”　−ａ−８ｉ　：　Ｈ）である。ま
た、１０は薄膜電界効果型トランジスタである。

第１図を用いて本発明の構造を持つ薄膜電界効果型トラ
ンジスタ素子アレイの製造方法を説明する。まず、ガラ
ス基板１上にスパッタ法により５００人のＩＴＯを成膜
し、第１のマスクパターンを用いてフォトリソグラフィ
法により、透明ゲート電極２ｂ、透明ドレインバスライ
ン５ｂ、透明画素電極６ｂを形成する（第１図（ａ）、
（ｂ））。具体的には、第１のマスクパターンをフォト
レジストで形成し、ウェットエツチング法によりフォト
レジストに覆われていない部分のＩＴＯを除去する。こ
のＩＴＯのエツチングは、ＣＣｌ４を用いたドライエツ
チング法でもよい。

そして、エツチング後、フォトレジストを剥離すること
により第１のマスクパターンを用いたフォトリソグラフ
ィが終了する。マスクパターンの特徴としては、透明ゲ
ート電極２ｂが島状化され、通常はドレインソース電極
形成時に同時に形成される透明ドレインバスライン５ｂ
が先に形成されて））−ることである。次に、プラズマ
ＣＶ　Ｄ　（Ｃｈｅｍｉｃａｔ　Ｖａｐｏｒ　Ｄｅｐｏ
ｓｉｔｉｏｎ）法により、５ｉＮｘ７、ａ−８ｉ：Ｈ８
、ｎ＋−ａ−３ｉ　：　Ｈ９を順次成膜、積層する。５
ｉＮｘ７、ａ−８ｉ：Ｈ膜８、ｎ＋−ａ−３ｉ　：　Ｈ
９の膜厚はそれぞれ、３０００人、２０００人、５００
人とした。その後、第２のマスクパターンを用いてフォ
トリソグラフィ法により、透明ゲート電極２ｂ上及びク
ロームゲートバスライン３ａと透明ドレインバスライン
５ｂとの交差部にＳｉＮ、＜７、ａ−３ｉ：Ｈ８、ｎ”
−ａ−８ｉ　：　８９の島を形成する（第１図（Ｃ）、
（ｄ））。具体的には、フォトレジストで第２のマスク
パターンの形状を形成する。そして、ＣＦ４ガスを用い
たドライエツチング法によりレジストに覆われていない
部分の５ｉＮｘ７、ａ−３ｉ：Ｈ８、ｎ”　−ａ−Ｓ　
ｉ　：　Ｈ９を除去し、さらにフォトレジストを剥離す
る。その次に、金属としてスパッタ法によりクロムを１
０００人成膜した後に第３のマスクパターンを用いてフ
ォトリソグラフィ法によりクロムゲートバスライン３ａ
、ドレイン電極４、及びソース電極１４を形成し、透明
ゲート電極２ｂ及び透明ドレインバスライン５ｂをそれ
ぞれクロムゲートバスライン３ａ及びドレイン電極４に
接続する。具体的にはフォトレジストで第３のマスクパ
ターンの形状を形成し、ウェットエツチング法によりフ
ォトレジストのない部分のクロムを除去する。そして、
同一のレジストパターンを使用して、ｎ＋−ａ−３ｉ：
Ｈ９をエツチングすることにより、ドレイン電極４とソ
ース電極１４間のｎ”−ａ−３ｉ：Ｈを除去し、薄膜電
界効果型トランジスタ１０のチャネル部を形成する（第
１図（ｅ）、（ｆ）、（ｇ））。最後にフォトレジスト
を除去することにより、薄膜電界効果型トランジスタ素
子アレイが完成する。

以上の製造方法に述べたように、本実施例による薄膜電
界効果型トランジスタアレイは、第１図（ｆ）の平面図
及び（ｇ）の断面図に示すように、ゲートバスライン３
ａは全部分をクロムがち形成できる。クロムは電気抵抗
がＩＴＯの１／２０程度であるので、従来の一部ＩＴＯ
から構成されていたゲートバスラインと比較して、１衝
程度低い配線抵抗のゲートバスラインが実現できた。な
お、本実施例の場合にはドレインバスラインがＩＴＯか
ら構成されるが、ドレインバスラインにおいてはデイス
プレィの縦方向に配置されるのでゲートバスラインより
長さが短いこと、薄膜電界効果型トランジスタの容量に
ついてはドレイン電極側のみ考慮すればよいことから、
配線抵抗、配線容量による信号の伝搬遅延は短い。した
がって、信号電圧の書き込み不足による表示品質の低下
をもたらすことのない、より大きなデイスプレィが実現
できる。

また、従来は、透明導電膜、第１の金属、ゲート絶縁膜
、半導体膜、ｎ型半導体膜、第２の金属の計６回の成膜
が必要であったが、本発明の構造を持つ薄膜電界効果型
トランジスタアレイの作製には、ＩＴＯ膜、Ｓ　ｉ　Ｎ
　ｘ膜、ａ−８ｉ：Ｈｌｎ”−ａ−Ｓｉ：Ｈ膜、クロム
膜と５回しか成膜を行なわないので、短縮プロセスが可
能となる。

本実施例においては、透明導電膜としてＩＴＯを用いた
が、Ｉ　ｎ２ｏ、や５ｎ０３も使用できる。また、ゲー
ト絶縁膜として、５ｉＮＸのかわりにＳｉＯ２を用いて
もよい。さらに、ゲートバスライン、ドレインバスライ
ンのクロムのかわりに、Ｔａ、ＡＩ、Ｍｏ等の他の金属
を用いることも可能である。

本発明による他の薄膜電界効果型トランジスタ素子アレ
イの平面図を第２図に示す。この場合には、透明ゲート
電極２ｂを金属からなるクロムゲートバスライン３ａの
下側にも配置することにより、ゲートバスラインの二重
配線を行ない、断線防止と配線抵抗のより低抵抗化を実
現している。

また、ドレインバスラインにおいても、クロムによるド
レイン電極４を透明ドレインバスライン５ｂ上にも配置
することにより、ドレインバスラインの低抵抗化と、二
重配線による断線防止策を施している。この他は第１図
の実施例と同じである。

〔発明の効果〕

以上述べてきたように、本発明の薄膜電界効果型トラン
ジスタアレイによれば、使用マスク数３枚でゲートバス
ラインの低抵抗化が可能となり、信号パルスの伝搬遅延
を原因とした信号電圧の書き込み不足による表示品質の
低下をもたらすことのない、より大きなデイスプレィが
実現できる。

さらに、本発明の薄膜電界効果型トランジスタの製造に
際しては、従来と比較して成膜工程及びエツチング工程
が１回ずつ減少し、デイスプレィの製造コスト、歩留ま
りの点から有利である。

【図面の簡単な説明】

第１図（ａ）ないしくｇ＞は、本発明による薄膜電界効
果型トランジスタ素子アレイの一実施例の製造工程を説
明する平面図及び断面図、第２図は他実施例の平面図、
第３図（ａ）ないしくｇ）は、従来の薄膜電界効果型ト
ランジスタ素子アレイの製造工程を説明する平面図及び
断面図である。 図において １・・・ガラス基板、２ａ・・・クロムゲート電極、２
ｂ・・・透明ゲート電極、３ａ・・・クロムゲートバス
ライン、４・・・ドレイン電極、５ａ・・・クロムドレ
インバスライン、５ｂ・・・透明ドレインバスライン、
６ａ・・・クロム画素電極、６ｂ・・・透明画素電極、
７−−−ＳｉＮｘ　、８−　ａ−８ｉ　：　Ｈ１９−ｎ
”ａ−３ｉ　：Ｈｌｌｏ・・・薄膜電界効果型トランジ
スタ、１４・・・ソース電極。

Claims (1)

【特許請求の範囲】
1. 透光性絶縁基板上に、並列配置した複数本のゲートバス
   ラインと複数本のドレインバスラインとが互いに交差し
   て形成され、前記ゲートバスラインと前記ドレインバス
   ラインとで囲まれた領域に画素電極が形成され、ゲート
   バスラインとドレインバスラインとの各交差部付近に薄
   膜電界効果型トランジスタが形成され、各々の前記薄膜
   電界効果型トランジスタのソース電極が前記画素電極に
   接続し、ゲート電極が前記ゲートバスラインに接続し、
   ドレイン電極が前記ドレインバスラインに接続した薄膜
   電界効果型トランジスタ素子アレイにおいて、前記絶縁
   基板上に透明導電膜からなる画素電極、島状のゲート電
   極、及び前記ドレインバスラインが形成され、前記薄膜
   電界効果型トランジスタ形成部及び前記ゲートバスライ
   ンと前記ドレインバスラインとの各交差部には島状の絶
   縁層及び半導体層の積層膜が形成され、金属膜により、
   前記薄膜電界効果型トランジスタのドレイン、ソース電
   極、及び前記ゲートバスラインが形成されていることを
   特徴とする薄膜電界効果型トランジスタ素子アレイ。