JPS61145582A - 表示装置 - Google Patents
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- JPS61145582A JPS61145582A JP59267305A JP26730584A JPS61145582A JP S61145582 A JPS61145582 A JP S61145582A JP 59267305 A JP59267305 A JP 59267305A JP 26730584 A JP26730584 A JP 26730584A JP S61145582 A JPS61145582 A JP S61145582A
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- Japan
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- electrode
- insulating layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、薄膜トランジスタ（以後ＴＰＴと略す）アレ
イを有する表示装置に関する。
イを有する表示装置に関する。
［従来の技術］
液晶表示装置は一般に２枚の基板により液晶をはさみ込
んだ構造を有する。この基板の液晶側には電極その他の
素子が形成されてており、該素子により液晶の状態を制
御することにより表示が行なわれる。２枚の基板のうち
一方にはその表面上に一様に電極が形成され、他方には
その表面上に適宜の形状をもつ小ブロツクパターン（画
素）の電極が複数個形成される。近年１画素電極側の基
板表面上に各画素毎のスイッチのためのＴＦＴアレイを
付属せしめることが行なわれる。第５図はこの様なＴＦ
Ｔアレイを有する液晶表示装置のＴＦＴ部の断面概略図
であり、ここでＳはガラス等の透明基板であり、１はゲ
ート電極であり、２はＳｉＮ：Ｈ等からなる絶縁層であ
り、３は半導体屑であり、４はオーミックコンタクト層
であり、５はソース電極であり、６はドレイン電極であ
り、７は無機絶縁層、８は有機絶縁層、９は遮光層であ
る。尚、１０は表示用の画素電極であり、たとえばイン
ジウム−スズ酸化物、酸化スズ、金薄膜等の透明金属層
からなる。
んだ構造を有する。この基板の液晶側には電極その他の
素子が形成されてており、該素子により液晶の状態を制
御することにより表示が行なわれる。２枚の基板のうち
一方にはその表面上に一様に電極が形成され、他方には
その表面上に適宜の形状をもつ小ブロツクパターン（画
素）の電極が複数個形成される。近年１画素電極側の基
板表面上に各画素毎のスイッチのためのＴＦＴアレイを
付属せしめることが行なわれる。第５図はこの様なＴＦ
Ｔアレイを有する液晶表示装置のＴＦＴ部の断面概略図
であり、ここでＳはガラス等の透明基板であり、１はゲ
ート電極であり、２はＳｉＮ：Ｈ等からなる絶縁層であ
り、３は半導体屑であり、４はオーミックコンタクト層
であり、５はソース電極であり、６はドレイン電極であ
り、７は無機絶縁層、８は有機絶縁層、９は遮光層であ
る。尚、１０は表示用の画素電極であり、たとえばイン
ジウム−スズ酸化物、酸化スズ、金薄膜等の透明金属層
からなる。
［発明が解決しようとする問題点］
第６図は、ＴＦＴアレイの部分平面図であり、又第７図
はそのＡ−Ａ ’断面である。
はそのＡ−Ａ ’断面である。
ゲート電極ｌ及びソース電極５はゲート線１ａ及びソー
ス線５ａとしである。ここで２０はゲート線ｌａとソー
ス線５ａ及び、ゲート電極ｌソース電極５又はドレイン
電極６の交差箇所２０であり、絶縁層２により、絶縁が
なされている。
ス線５ａとしである。ここで２０はゲート線ｌａとソー
ス線５ａ及び、ゲート電極ｌソース電極５又はドレイン
電極６の交差箇所２０であり、絶縁層２により、絶縁が
なされている。
以上の如き、表示装置の製造に於いては、絶縁層２の欠
陥やピンホールがしばしば生じる。これらの欠陥などが
交差箇所２０で生じればゲート線１ａとソース線５ａの
シ駕−トとなり、その部分からゲート線１ａとソース線
５ａに接続された半導体３、全部に悪影響を与え、ライ
ン欠陥として、表示されていた。
陥やピンホールがしばしば生じる。これらの欠陥などが
交差箇所２０で生じればゲート線１ａとソース線５ａの
シ駕−トとなり、その部分からゲート線１ａとソース線
５ａに接続された半導体３、全部に悪影響を与え、ライ
ン欠陥として、表示されていた。
本発明は上記問題点を解決するためになされたもので、
ＴＰＴのチャンネル領域を早期に保護でき、良好な表示
をし得る表示装置を提供するものである。
ＴＰＴのチャンネル領域を早期に保護でき、良好な表示
をし得る表示装置を提供するものである。
［問題点を解決するための手段及び作用］本発明は、基
板表面上に薄膜トランジスタアレイのゲート線とソース
線の間に、ゲート絶縁膜及びそれ以外の無機絶縁膜を設
は二層間絶縁膜としたもので、従来に比べ絶縁膜の厚み
が増したこと等により、ゲート線とソース線間における
ショートの発生は著しく減少する。
板表面上に薄膜トランジスタアレイのゲート線とソース
線の間に、ゲート絶縁膜及びそれ以外の無機絶縁膜を設
は二層間絶縁膜としたもので、従来に比べ絶縁膜の厚み
が増したこと等により、ゲート線とソース線間における
ショートの発生は著しく減少する。
［実施例１
第４図は本発明の表示装置の好適な一実施例に於ける断
面概略図である。又、第４図は、本実施例におけるＡ−
Ａ ’断面（第５図参照）である。
面概略図である。又、第４図は、本実施例におけるＡ−
Ａ ’断面（第５図参照）である。
ＴＰＴを構成する半導体層３としてはたとえばＳｆ、Ｃ
ｄＳ、ＣｄＳｅ、ＣｄＴｅ、Ｔｅ等が用いられ、特に非
晶質、多結晶又は微品質のＳｉが好適に用いられる。非
晶質ＳｆはＨ原子又はｌ＼ロゲン原子（特にＦｇ子）を
含むことができる。Ｈ原子又はハロゲンはそれぞれ単独
で含まれてもよいし双方が含まれてもよい、その含有量
は好ましくは全体で０．０１〜４０原子％、より好まし
くは０．０１〜３０原子％である。
ｄＳ、ＣｄＳｅ、ＣｄＴｅ、Ｔｅ等が用いられ、特に非
晶質、多結晶又は微品質のＳｉが好適に用いられる。非
晶質ＳｆはＨ原子又はｌ＼ロゲン原子（特にＦｇ子）を
含むことができる。Ｈ原子又はハロゲンはそれぞれ単独
で含まれてもよいし双方が含まれてもよい、その含有量
は好ましくは全体で０．０１〜４０原子％、より好まし
くは０．０１〜３０原子％である。
本発明装置においては第４図に従来例の装置と異なり、
ゲート電極１とソース電極５及びドレイン電極６の間に
ゲート絶縁層２及び無機絶縁層７を設け、二層の居間絶
縁層が形成されている。この無機絶縁層７は、金属酸化
物たとえば酸化チタン、アルミナ、又はシリコン化合物
たとえば二酸化シリコン、窒化シリコン等の無機材料を
用いて蒸着法、スパッタ法、ＣＶＤ法等により形成する
ことができる。無機絶縁層の層厚はすくなくとも層間絶
縁層として厚いのが好ましいが、コンタクトホール１１
を通して、オーミックコンタクトＭ４とソース電極５及
びドレン電極６のコンタクトをとることや、ＴＰＴのチ
ャンネル部分を保護することを考慮し、好ましくは５０
０〜３０００Ａ程度であ・る。
ゲート電極１とソース電極５及びドレイン電極６の間に
ゲート絶縁層２及び無機絶縁層７を設け、二層の居間絶
縁層が形成されている。この無機絶縁層７は、金属酸化
物たとえば酸化チタン、アルミナ、又はシリコン化合物
たとえば二酸化シリコン、窒化シリコン等の無機材料を
用いて蒸着法、スパッタ法、ＣＶＤ法等により形成する
ことができる。無機絶縁層の層厚はすくなくとも層間絶
縁層として厚いのが好ましいが、コンタクトホール１１
を通して、オーミックコンタクトＭ４とソース電極５及
びドレン電極６のコンタクトをとることや、ＴＰＴのチ
ャンネル部分を保護することを考慮し、好ましくは５０
０〜３０００Ａ程度であ・る。
次に上記表示装置の製造過程の例を示す。
実施例１
ガラス基板Ｓの上に、Ｉｎｄｉｕｎ−Ｔｉｎ−Ｏｘｉｄ
ｅを厚さ０．３ミクロン蒸着した後、通常のホトリン工
程により画素電極１０を形成した０次いで、Ａｎを厚さ
０．３ミクロン蒸着し、同様に通常のホトリソ工程によ
りゲート電極ｌを形成した０次に、よく知られたグロー
放電法によりＳｉ３Ｎ４膜（絶縁層２）を厚さ０．３ミ
クロン蒸着した０次いで同じくグロー放電法によりアモ
ルファスシリコン層（半導体層３）を厚さ０．５ミクロ
ンで形成した後、同様にｎ゛層（オーミックコンタクト
層４）を０．４ミクロン蒸着した０次いで、トランジス
タ部を残して通常のホトリソ工程によりエツチングした
。
ｅを厚さ０．３ミクロン蒸着した後、通常のホトリン工
程により画素電極１０を形成した０次いで、Ａｎを厚さ
０．３ミクロン蒸着し、同様に通常のホトリソ工程によ
りゲート電極ｌを形成した０次に、よく知られたグロー
放電法によりＳｉ３Ｎ４膜（絶縁層２）を厚さ０．３ミ
クロン蒸着した０次いで同じくグロー放電法によりアモ
ルファスシリコン層（半導体層３）を厚さ０．５ミクロ
ンで形成した後、同様にｎ゛層（オーミックコンタクト
層４）を０．４ミクロン蒸着した０次いで、トランジス
タ部を残して通常のホトリソ工程によりエツチングした
。
次いでグロー放電法によりＳｉ３Ｎ４ ｆｆＩ （無機
絶縁層７）を厚さ０．３ミクロン蒸着した０次にドレイ
ン電極６と画素電極１０ソース電極５及びドレイン電極
６とオーミックコンタクト層４を導通させる為に、コン
タクトホール１１を通常のホトリソ工程によりエツチン
グした０次いで、Ａｎを厚さ０．８ミクロン蒸着し、通
常のホトリン工程によりソース電極５及びドレイン電極
６を残してエツチングした１次いで、有機絶縁層８（東
京応化社製ＣＩＤＵＲ−１１０ＷＲ１（商品名））を１
ミクロン塗布し硬化させた。最後にＡｌ遮光暦９を０．
１ミクロン蒸着し、通常のホトリソ工程によりエツチン
グをした。
絶縁層７）を厚さ０．３ミクロン蒸着した０次にドレイ
ン電極６と画素電極１０ソース電極５及びドレイン電極
６とオーミックコンタクト層４を導通させる為に、コン
タクトホール１１を通常のホトリソ工程によりエツチン
グした０次いで、Ａｎを厚さ０．８ミクロン蒸着し、通
常のホトリン工程によりソース電極５及びドレイン電極
６を残してエツチングした１次いで、有機絶縁層８（東
京応化社製ＣＩＤＵＲ−１１０ＷＲ１（商品名））を１
ミクロン塗布し硬化させた。最後にＡｌ遮光暦９を０．
１ミクロン蒸着し、通常のホトリソ工程によりエツチン
グをした。
ここで、電極５とゲート電極ｌとの間の短絡の発生率を
調べた結果、従来のＴＰＴに於いて０．０１％であった
のに対し、本発明のＴＰＴに於いては、ｏ、ｏｏｏｔ％
以下であった。
調べた結果、従来のＴＰＴに於いて０．０１％であった
のに対し、本発明のＴＰＴに於いては、ｏ、ｏｏｏｔ％
以下であった。
又、かくして得られた表示基板を用いて、通常の工程を
経て液晶装置を作成した。
経て液晶装置を作成した。
かくして得られた液晶表示装置を高温多湿雰囲気（９０
℃、９０％Ｒ）ｆ）中で１０００時間連続動作させたと
ころ、動作中良好な表示特性を示した。
℃、９０％Ｒ）ｆ）中で１０００時間連続動作させたと
ころ、動作中良好な表示特性を示した。
実施例２（Ｓ２図）
ガラス基板Ｓの上に、Ａｎを厚さ０．３ミクロン蒸着し
、同様に通常のホトリソ工程によりゲート電極ｌを形成
した０次に、よく知られたグロー放電法によりＳｉ３Ｎ
４膜（絶縁膜）を厚さ０．３ ミクロン蒸着した０次い
で同じくグロー放電法によりアモルファスシリコン層３
を厚さ０．３ミクロンで形成した後、同様にｎ０暦４を
０．１ミモた１次いで、トランジスタ部を残して通常の
ホトリソ工程によりエツチングした０次いで、Ｉｎｄｉ
ｕｍ−Ｔｉｎ−Ｕｘｉｄｅを厚さ ０．３ミクロン蒸着
した後１通常のホトリソ工程により画素電極１０を形成
した０次いで、グロー放電法によりＳｉ３Ｎ４膜７を厚
さ０．３ ミクロン蒸着した０次にドレイン電極６と画
素電極１０、ソース電極５及びドレイン電極６とオーミ
ックコンタクト層４を導通させる為に、コンタクトホー
ル１１を通常のホトリソ工程によりエツチングした０次
いで、Ａｎを厚さ０．６ミモ及びドレイン電極を残して
エツチングした。
、同様に通常のホトリソ工程によりゲート電極ｌを形成
した０次に、よく知られたグロー放電法によりＳｉ３Ｎ
４膜（絶縁膜）を厚さ０．３ ミクロン蒸着した０次い
で同じくグロー放電法によりアモルファスシリコン層３
を厚さ０．３ミクロンで形成した後、同様にｎ０暦４を
０．１ミモた１次いで、トランジスタ部を残して通常の
ホトリソ工程によりエツチングした０次いで、Ｉｎｄｉ
ｕｍ−Ｔｉｎ−Ｕｘｉｄｅを厚さ ０．３ミクロン蒸着
した後１通常のホトリソ工程により画素電極１０を形成
した０次いで、グロー放電法によりＳｉ３Ｎ４膜７を厚
さ０．３ ミクロン蒸着した０次にドレイン電極６と画
素電極１０、ソース電極５及びドレイン電極６とオーミ
ックコンタクト層４を導通させる為に、コンタクトホー
ル１１を通常のホトリソ工程によりエツチングした０次
いで、Ａｎを厚さ０．６ミモ及びドレイン電極を残して
エツチングした。
次いで、有機絶縁層８（東京応社製０ＤＵＲ−１１０Ｅ
Ｒ（商品名））を塗布し硬化させた。最後にＡｆＬ遮光
Ｍ９を０．１ミモ によりエツチングをした。この様な構成にすることによ
りコンタクトホールの深さが浅い所で同一となり、ソー
ス５及びドレイン電極の膜厚を薄くできる。
Ｒ（商品名））を塗布し硬化させた。最後にＡｆＬ遮光
Ｍ９を０．１ミモ によりエツチングをした。この様な構成にすることによ
りコンタクトホールの深さが浅い所で同一となり、ソー
ス５及びドレイン電極の膜厚を薄くできる。
実施例３（第３図）
ガラス基板Ｓの上にＡｌを厚さ０．３ミクロン蒸着し、
同様に通常のホトリン工程によりゲート電極１を形成し
た０次に、よく知られたグロー放電法により Ｓｉ３Ｎ
４膜２（絶縁膜）を厚、さ０．３ミクロン蒸着した０次
いで同じくグロー放電法によりアモルファスシリコン層
３を厚さ０．５ミクロンで形成した後、同様にｎ０層４
を０．１ミモた９次いで、トランジスタ部を残して通常
のホトリソ工程によりエツチングした。次にグロー放電
法によりＳｉ３Ｎ４膜を厚さ０．３ ミクロン蒸着した
。
同様に通常のホトリン工程によりゲート電極１を形成し
た０次に、よく知られたグロー放電法により Ｓｉ３Ｎ
４膜２（絶縁膜）を厚、さ０．３ミクロン蒸着した０次
いで同じくグロー放電法によりアモルファスシリコン層
３を厚さ０．５ミクロンで形成した後、同様にｎ０層４
を０．１ミモた９次いで、トランジスタ部を残して通常
のホトリソ工程によりエツチングした。次にグロー放電
法によりＳｉ３Ｎ４膜を厚さ０．３ ミクロン蒸着した
。
次１．Ｎテ、Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｗ ｉｄｅを厚
さ０．３ミクロン蒸着した後１通常のホトリソ工程によ
り画素電極を形成した０次いで、ソース電極５及びドレ
イン電極６とオーミックコンタクト層４を導通させる為
に、コンタクトホール１１を通常のホトリン工程により
エツチングした０次いで、ＡＪＬを厚さｏｏ、６ミモ 電極及びドレイン電極を歿してエツチングした０次いで
、有機絶縁層８（東京応化製０ＤＵＲ−１１０ＷＲ（商
品名））を塗布し硬化させた。最後にＡｌ遮光層９を０
．１ミモ 工程によりエツチングした。これにより一部コンタクト
ホールが必要なくなる。
さ０．３ミクロン蒸着した後１通常のホトリソ工程によ
り画素電極を形成した０次いで、ソース電極５及びドレ
イン電極６とオーミックコンタクト層４を導通させる為
に、コンタクトホール１１を通常のホトリン工程により
エツチングした０次いで、ＡＪＬを厚さｏｏ、６ミモ 電極及びドレイン電極を歿してエツチングした０次いで
、有機絶縁層８（東京応化製０ＤＵＲ−１１０ＷＲ（商
品名））を塗布し硬化させた。最後にＡｌ遮光層９を０
．１ミモ 工程によりエツチングした。これにより一部コンタクト
ホールが必要なくなる。
以上においては液晶表示装置について具体的に説明した
が、本発明は例えばクラークらにより発表された強誘電
性液晶素子（米国特許第４３６７９２４号公報）などの
類似表示装置においても実施するこことができる。
が、本発明は例えばクラークらにより発表された強誘電
性液晶素子（米国特許第４３６７９２４号公報）などの
類似表示装置においても実施するこことができる。
［発明の効果］
以上の如く、本発明によればＴＰＴの動作特性を向上さ
せることができ、更にＴＰＴの信頼性及び作成時の歩留
りをも向上させることができる。
せることができ、更にＴＰＴの信頼性及び作成時の歩留
りをも向上させることができる。
第１図〜第４図は本発明の表示装置に於けるＴＰＴ形成
基板の各種実施例を示す断面図、第５図は従来の液晶表
示装置のＴＦＴ部の一例を示す断面図、第６図はその平
面図、第７図はそのＡ−Ａ ’断面である。 ｌ・・・ゲート電極、ｌａ・・・ゲート線２・・・絶縁
層、３・・・半導体層 ４・・・オーミックコンタクト層 ５・・・ソース電極、５ａ・・・ソース線６・・・ドレ
イン電極、７・・・無機絶縁層８・・・有機絶縁層、９
・・・遮光層 １０・・・画素電極、１１・・・コンタクトホール２０
・・・ゲートとソース及びドレイン電極の交差部第１図 第２図 第３図 第４図 第５図
基板の各種実施例を示す断面図、第５図は従来の液晶表
示装置のＴＦＴ部の一例を示す断面図、第６図はその平
面図、第７図はそのＡ−Ａ ’断面である。 ｌ・・・ゲート電極、ｌａ・・・ゲート線２・・・絶縁
層、３・・・半導体層 ４・・・オーミックコンタクト層 ５・・・ソース電極、５ａ・・・ソース線６・・・ドレ
イン電極、７・・・無機絶縁層８・・・有機絶縁層、９
・・・遮光層 １０・・・画素電極、１１・・・コンタクトホール２０
・・・ゲートとソース及びドレイン電極の交差部第１図 第２図 第３図 第４図 第５図
Claims (1)
- 基板表面上に、薄膜トランジスタアレイのゲート配線と
ソース配線の間のゲート絶縁膜及びそれ以外の無機絶縁
層を設け、二層の層間絶縁膜としたことを特徴とする表
示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267305A JPS61145582A (ja) | 1984-12-20 | 1984-12-20 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267305A JPS61145582A (ja) | 1984-12-20 | 1984-12-20 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61145582A true JPS61145582A (ja) | 1986-07-03 |
| JPH0569219B2 JPH0569219B2 (ja) | 1993-09-30 |
Family
ID=17442979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59267305A Granted JPS61145582A (ja) | 1984-12-20 | 1984-12-20 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61145582A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276030A (ja) * | 1987-05-08 | 1988-11-14 | Hitachi Ltd | 液晶表示装置 |
| JPH01219825A (ja) * | 1988-02-29 | 1989-09-01 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタ |
| JPH02149824A (ja) * | 1988-11-30 | 1990-06-08 | Nec Corp | 薄膜トランジスタ |
| JPH02211636A (ja) * | 1989-02-11 | 1990-08-22 | Nec Corp | 薄膜トランジスタアレイの製造方法 |
| JPH02275417A (ja) * | 1989-04-17 | 1990-11-09 | Nec Corp | 表示素子用薄膜トランジスタ |
| JP2006186119A (ja) * | 2004-12-28 | 2006-07-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6092281U (ja) * | 1983-11-30 | 1985-06-24 | 株式会社リコー | 液晶表示装置用薄膜トランジスタ基板 |
-
1984
- 1984-12-20 JP JP59267305A patent/JPS61145582A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6092281U (ja) * | 1983-11-30 | 1985-06-24 | 株式会社リコー | 液晶表示装置用薄膜トランジスタ基板 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276030A (ja) * | 1987-05-08 | 1988-11-14 | Hitachi Ltd | 液晶表示装置 |
| JPH01219825A (ja) * | 1988-02-29 | 1989-09-01 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタ |
| JPH02149824A (ja) * | 1988-11-30 | 1990-06-08 | Nec Corp | 薄膜トランジスタ |
| JPH02211636A (ja) * | 1989-02-11 | 1990-08-22 | Nec Corp | 薄膜トランジスタアレイの製造方法 |
| JPH02275417A (ja) * | 1989-04-17 | 1990-11-09 | Nec Corp | 表示素子用薄膜トランジスタ |
| JP2006186119A (ja) * | 2004-12-28 | 2006-07-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JP4569295B2 (ja) * | 2004-12-28 | 2010-10-27 | カシオ計算機株式会社 | 薄膜トランジスタおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0569219B2 (ja) | 1993-09-30 |
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