JP2546901B2 - 通信制御装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、通信制御装置に係り、また、通信制御装置
の処理の高速化に好適なメモリ素子に関するものであ
る。

［従来の技術］ 通信制御装置では、上位のコンピュータから要求のあ
った送信データの、伝送プロトコルに従った回線への送
出処理や、回線からの受信データの、そのプロトコルに
従った解析、および、上位コンピュータへの転送処理を
行う。

このため、送受信データを、格納するためのバッファ
・メモリを備えるが、このメモリを一つのメモリのみ構
成すると、上位からのアクセスと回線からのアクセス
と、プロトコル処理によるアクセスとの三方からアクセ
スされる３ポートメモリとしなければならない。

しかしながら、完全に独立な３ポートメモリを作るこ
とは、性能やコスト面で困難であるため、２ポートメモ
ルで実現する方法が通常用いられている。

たとえば、通信の分野では、送信系と受信系は独立性
が高いことに着目して、送受信部を分け、プロトコルの
ヘッダと情報データの格納を別々の２ポートメモリで実
現する技術等が考案されている。

このような通信制御装置としては、例えば特開昭62−
60044号公報記載の技術が知られている。

また、メモリの分野でも、特定用途向けのメモリの開
発も行われており、通信の入出力バッファに適したメモ
リとしては、例えば日経エレクトロニクス1986.10.6 p.
68,69「データ通信装置の入出力バッファにうってつけ
の32K×８ビット構成大容量FIFOメモリを発売」などに
記載されているものがある。

［発明が解決しようとする課題］ 前記従来技術によれば、データの種類毎に異なる２ポ
ートメモリが必要であり、ヘードウェア量が多くなると
いう問題がある。

また、２ポートメモリとして一般の通信用のFIFOメモ
リを使用した場合は、シーケンシャル・アクセスしかで
きないため、入出力バッファとしては適しているが、プ
ロトコル処理等のランダム・アクセスを必要とする用途
への適用には問題がある。

また、２ポートメモリとして、２ランダムアクセスポ
ートのメモリを使用した場合は、回路規模が増大し、ま
た、制御が複雑となり、結果、コスト上昇を招くという
問題がある。

一方、２ポートメモリとのデータ転送を制御するDMAC
（ダイレクトメモリアクセスコントローラ）や制御回路
の制御線と、２ポートメモリのデータ線を共有していた
ため、制御データと転送データの競合が生じ、処理効率
が低下するという問題もあった。

本発明は、高速伝送に適した通信制御装置を提供する
ことを目的とし、あわせて、該制御装置に適したメモリ
素子を提供することを目的とする。

［課題を解決するための手段］ 本発明は、前記目的を達成するために、ランダムアク
セスメモリセルとシリアルアクセスメモリセルを有しラ
ンダムアクセスポートとシリアルアクセスポート（シリ
アルアクセスメモリセルにシーケンシャルアクセスする
データポート）を備えた、送信データを格納する送信デ
ュアルポートメモリと受信データを格納する受信デュア
ルポートメモリと、 受信および送信デュアルポートメモリにランダムアク
セスポートもしくはシリアルアクセスポートよりアクセ
スしてプロトコル処理を行うプロセッサと、 前記プロセッサがアクセスする各ポートにおいて、プ
ロトコル処理を行うプロセッサのアクセスと上位装置の
アクセスとの競合を制御する競合制御手段と、 前記プロセッサと上位装置間のデータを格納するレジ
スタと、 前記プロセッサがアクセスするポートと異なるポート
より受信デュアルポートメモリに受信データを格納し、
送信デュアルポートメモリに格納されているデータを送
信する伝送制御回路と、 を有することを特徴とする第１の通信制御装置を提供す
る。

また、本発明は、前記目的達成のために、ランダムア
クセスメモリセルとシリアルアクセスメモリセルを有し
ランダムアクセスポートとシリアルアクセスポートを備
えた、送信データを格納する送信デュアルポートメモリ
と受信データを格納する受信デュアルポートメモリと、 DMA処理命令に従いランダムアクセスポートより受信
デュアルポートメモリに受信データを格納し、送信デュ
アルポートメモリに格納されているデータを送信するDM
Aコントローラを有する通信手段と、 受信および送信デュアルポートメモリにシリアルアク
セスポートよりアクセスしてプロトコル処理を行い、か
つ、DMAコントローラを有する通信LSIにい前記シリアル
アクセスポートへアクセスするデータバスと分離可能な
バスを通じてDMA処理命令を発行するプロセッサと、 前記プロセッサがアクセスする各シリアルポートにお
いて、プロトコル処理を行うプロセッサのアクセスと上
位装置のアクセスとの競合を制御する競合制御手段と、 前記プロセッサと上位装置間のデータを格納するレジ
スタと、 を有することを特徴とする第２の通信制御装置を提供す
る。

また、前記目的達成のために、本発明は、ランダムア
クセスポートよりアクセス可能なランダムアクセスメモ
リセルと、 第１のシリアルアクセスポートより少なくともリード
アクセス可能な、ランダムアクセスメモリセルとデータ
転送用のバスで接続された第１のシリアルアクセスメモ
リセルと、 第１のシリアルアクセスポートと同一または異なる第
２のシリアルアクセスポートより少なくともライトアク
セス可能な、ランダムアクセスメモリセルと前記バスと
同一または異なるデータ転送用のバスで接続された第２
のシリアルアクセスメモリセルとを有することを特徴と
するデュアルポートメモリを提供する。

また、さらに本発明は、前記目的達成のために、の前
記２つのシリアルアクセスメモリセルを備えたデュアル
ポートメモリと、 デュアルポートメモリにランダムポートよりアクセス
してプロトコル処理を行うプロセッサと、 ランダムポートにおいて、プロトコル処理を行うプロ
セッサのアクセスと上位装置のアクセスとの競合を制御
する競合制御手段と、 前記プロセッサと上位装置間のデータを格納するレジ
スタと、 前記第１および第２のシリアルポートよりデュアルポ
ートメモリにアクセスし、受信データを格納し、また、
格納されているデータを送信する伝送制御回路と、 を有することを特徴とする第３の通信制御装置を提供す
る。

また、本発明は、前記目的達成のために、送信デュア
ルポートメモリと受信データを格納する受信デュアルポ
ートメモリと、 プロトコル処理を行うプロセッサと、 プロトコルを処理するプロセッサと送信デュアルポー
トメモリおよび受信デュアルポートメモリにアクセスす
る上位装置との間のデータを格納するレジスタと、 受信デュアルポートメモリに受信データを格納し、送
信デュアルポートメモリに格納されているデータを送信
する手段と、受信デュアルポートメモリおよび送信デュ
アルポートメモリへの前記プロセッサのアクセスデータ
を格納するレジスタと、該レジスタを介して前記プロセ
ッサの受信デュアルポートメモリおよび送信デュアルポ
ートメモリへのアクセスを仲介する手段を備えた伝送制
御回路と、 を有することを特徴とする第４の通信制御装置を提供す
る。

さらに、また、本発明は、前記２つのシリアルアクセ
スメモリセルを備えたデュアルポートメモリと、 プロトコル処理を行うプロセッサと、 プロトコルを処理するプロセッサと上位装置との間の
データを格納するレジスタと、 前記第１および第２のシリアルポートよりデュアルポ
ートメモリにアクセスし、受信データを格納し、また、
格納されているデータを送信する手段と、前記デュアル
ポートメモリへの前記プロセッサのアクセスデータを格
納するレジスタと、該レジスタを介して前記プロセッサ
の前記デュアルポートメモリへのアクセスを仲介する手
段を備えた伝送制御回路と、 を有することを特徴とする第５の通信制御装置を提供す
る。

また、あわせて、本発明は、前記の通信制御装置と、
該通信制御装置を介して通信を行う上位装置を有するこ
とを特徴とする情報処理装置を提供する。

［作 用］ 本発明に係る第１の通信制御装置によれば、プロセッ
サは受信および送信デュアルポートメモリにランダムア
クセスポートもしくはシリアルアクセスポートよりアク
セスしてプロトコル処理を行うが、この時、競合制御手
段は、プロセッサのアクセスと上位装置のアクセスとの
競合を制御する。

一方、前記プロセッサと上位装置間のデータの送受は
レジスタを介して行われる。また、伝送制御回路は、前
記プロセッサがアクセスするポートと異なるポートより
受信デュアルポートメモリに受信データを格納し、送信
デュアルポートメモリに格納されているデータを送信す
る。

また、本発明に係る第２の通信制御装置よれば、通信
手段は、DMA処理命令に従いランダムアクセスポートよ
り受信デュアルポートメモリに受信データを格納し、送
信デュアルポートメモリに格納されているデータを送信
する。一方、プロセッサは、受信および送信デュアルポ
ートメモリにシリアルアクセスポートよりアクセスして
プロトコル処理を行い、かつ、DMAコントローラを有す
る通信LSIに前記シリアルアクセスポートへアクセスす
るデータバスと分離可能なバスを通じてDMA処理命令を
発行する。また、競合制御手段は、前記プロセッサがア
クセスする各シリアルポートにおいて、プロトコル処理
を行うプロセッサのアクセスと上位装置のアクセスとの
競合を制御する。さらに、前記プロセッサと上位装置間
のデータの送受はレジスタを介して行われる。

また、本発明に係るデュアルポートメモリによれば、
第１のシリアルアクセスメモリセルは第１のシリアルア
クセスポートより少なくともリードアクセスされ、第２
のシリアルアクセスメモリセルは、第１のシリアルアク
セスポートと同一または異なる第２のシリアルアクセス
ポートより少なくともライトアクセスされる。また、各
シリアルアクセスメモリセルとランダムアクセスメモリ
セルとのデータ転送は、同一または異なるバスで行われ
る。

また、さらに、本発明に係る第３の通信制御装置によ
れば、プロセッサはデュアルポートメモリにランダムポ
ートよりアクセスしてプロトコル処理を行うが、この
時、競合制御手段はプロセッサのアクセスと上位装置の
アクセスとの競合を制御する。一方、前記プロセッサと
上位装置間のデータを送受はレジスタを介して行われ
る。また、伝送制御回路は、前記第１および第２のシリ
アルポートよりデュアルポートメモリにアクセスし、受
信データを格納し、また、格納されているデータを送信
する。

また、本発明に係る第４の通信制御装置によれば、プ
ロセッサと上位装置との間のデータの送受はレジスタを
介して行われる。また、伝送制御回路は、受信デュアル
ポートメモリに受信データを格納し、送信デュアルポー
トメモリに格納されているデータを送信する。また、レ
ジスタに受信デュアルポートメモリおよび送信デュアル
ポートメモリへの前記プロセッサのアクセスデータを格
納することにより、前記プロセッサの受信デュアルポー
トメモリおよび送信デュアルポートメモリへのアクセス
を仲介する。

また、本発明に係る第５の通信制御装置によれば、プ
ロセッサと上位装置との間のデータの送受はレジスタを
介して行なれる。一方、伝送制御回路は、前記第１およ
び第２のシリアルポートよりデュアルポートメモリにア
クセスし、受信データを格納し、格納されているデータ
を送信する。また、レジスタに前記デュアルポートメモ
リへの前記プロセッサのアクセスデータを格納すること
により、前記プロセッサの前記デュアルポートメモリへ
のアクセスを仲介する。

［実施例］ 以下、本発明に係る通信制御装置の第１の実施例を説
明する。

第１図に本実施例に係る通信制御装置の構成を示す。

図中、１は通信制御装置、２は通信制御装置１にデー
タの送受信を要求する上位コンピュータ、３はプロトコ
ル処理プロセッサ、４は送信データ用デュアルポートメ
モリ、５は受信データ用デュアルポートメモリ、6aは送
信データ用デュアルポートメモリ４用のDMA制御回路、6
bは受信データ用デュアルポートメモリ５用のDMA制御回
路、７は送信データ用デュアルポートメモリ４用のアク
セス競合制御回路、８は受信データ用デュアルポートメ
モリ５用のアクセス競合制御回路、９は送信制御回路、
10は受信制御回路、11はインターフェイスレジスタであ
る。

以下、通信制御装置１の動作を説明する。

まず、データを送信する場合の動作を説明する。

上位コンピュータ２は、競合制御回路７を介して送信
データ用デュアルポートメモリ４にアクセスし、送信デ
ータを格納する。そして、その後、上位コンピュータ２
は、プロトコル処理プロセッサ３にインターフェイスレ
ジスタ11を経由して送信要求を発行する。

プロトコル処理プロセッサ３は、送信要求を受け、競
合制御回路７を介して送信データ用デュアルポートメモ
リ４にアクセスし、送信データにプロトコルに従ったヘ
ッダー情報等を付加する。そして、DMA制御回路6aに送
信起動をかける。

DMA制御回路6aは、シリアルポートアクセスのDMA動作
を行い、送信データ用デュアルポートメモリ４のシリア
ルポートより送信データを出力させる。なお、デュアル
ポートメモリのシリアルポートとは、データをシーケン
シャルに入力または出力するポートを言う。

シリアルポートより出力された送信データは、送信制
御回路９でDMA制御回路6aの制御信号に基づきシリアル
データに変換され、送信回線にデータ送信が行われる。

次に、データを受信する場合の動作を説明する。

受信回線から入力された受信データは、受信制御回路
10によりパラレルデータに変換される。

DMA制御回路6bの制御は、受信データの存在を認識す
ると、受信データ用デュアルポートメモリ５のシリアル
ポート経由で受信データ用デュアルポートメモリ５に、
パラレルデータ化された受信データを格納する。

一方、受信制御回路10は受信を終了したら、その旨を
DMA制御回路6b経由でプロトコル処理プロセッサ３に通
知する。プロトコル処理プロセッサ３はこれを契機に上
位コンピュータ２に受信完了を通知する。受信完了を受
けた上位コンピュータ２は、競合制御回路８を介して受
信データ用デュアルポートメモリ５の受信データを読み
だし、受信動作を完了する。

以上のように、本実施例によれば、デュアルポートメ
モリの各ポートの独立アクセス性を利用することによ
り、簡易な構成で、送信制御回路９の送信中にも、上位
コンピュータ２のデュアルポートメモリへの送信データ
の格納が、そのアクセスを妨げられることなく行える。
したがって、高速化が可能となる。受信についても同様
の理由により高速化が可能となる。

次に、本実施例で使用しているDMA制御回路6a、6bに
ついて、説明する。

第２図にその構成を示す。

64はプロセッサバスのデータを受け取るデータバッフ
ァ、62はプロセッサバスのアドレスから内部のレジスタ
選択信号を作るアドレスデコーダ、63はプロセッサバス
の制御信号をインターフェイスするCPUI/F回路、64はDM
A制御信号の生成を行うDMAI/F回路、65はDMAのアドレス
信号を生成するアドレスレジスタ、66はDMAのデータ転
送数をカウントするバイトカウンタ、67はプロセッサバ
スとDMAバスを分離するためのアドレスバッファであ
る。

DMA動作を実現するためには、プロセッサがバス経由
でアドレスレジスタ65とバイトカウンタ66を設定し、DM
AI/F回路64に動作モードを設定してDMA起動をかける。
起動をかけられると、アドレスバッファ67からDMAアド
レスが出力され、DMA動作を開始する。

以上のように、プロセッサバスとDMAバスが分離して
構成されているので、DMA動作を実現するために、プロ
セッサとデータバッファを同一バスに接続する必要が無
くなり、送信データ用デュアルポートメモリ４と受信デ
ータ用デュアルポートメモリ５をプロトコル処理プロセ
ッサ３のバスに接続する必要が無い。

この結果、送信データ用デュアルポートメモリ４と受
信データ用デュアルポートメモリ５のランダムポートと
シリアルポートの独立性の有効活用が可能になる。

次に、本発明の第２の実施例を説明する。

第３図に本実施例に係る通信制御装置の構成を示す。

図中、12aは送信データ用デュアルポートメモリ４の
アクセス制御回路、12bは受信データ用デュアルポート
メモリ５のアクセス制御回路、13はDMA機能付き送信制
御回路、14はDMA機能付き受信制御回路である。他部
は、第１実施例に係る通信制御装置の同一符号部と同機
能部であるので説明を省略する。

本実施例に係る通信制御装置の構成と第１実施例に係
る通信制御装置の構成の違いは、送信用デュアルポート
メモリ４と受信用デュアルポートメモリ５のシリアルポ
ートとランダムポートの接続が回線側とプロセッサ側で
反対になっていることである。

以下、本実施例に係る通信制御装置１の動作を説明す
る。

まず、上位コンピュータ２がデータ送信をする場合の
動作を説明する。上位コンピュータ２は競合制御回路７
を介して送信データ用デュアルポートメモリ４にアクセ
スするが、この時、アクセス制御回路12aは、上位コン
ピュータ２のアクセス形式を送信データ用デュアルポー
トメモリ４のシリアルポートアクセス形式に変換するこ
とにより、上位コンピュータ２よりの送信データ用デュ
アルポートメモリ４への送信データの格納を可能とす
る。

その後、上位コンピュータ２はプロトコル処理プロセ
ッサ３にインターフェイスレジスタ11を経由して送信要
求を発行する。

プロトコル処理プロセッサ３は送信要求により、競合
制御回路７を介し、また、アクセウ制御回路12aにより
そのアクセス形式を変換して、送信データ用デュアルポ
ートメモリ４にアクセスし、送信データにプロトコルに
従ったヘッダー情報等を付加する。そして、その後、送
信制御回路13に送信起動をかける。

送信制御回路13は、送信データ用デュアルポートメモ
リ４のランダムポートからDMA動作により、送信データ
を出力させる。

出力された送信データは、送信制御回路13でシリアル
データに変換され、送信回線にデータ送信が行われる。

次に、データを受信する場合の動作を説明する。受信
回線から入力された受信データは、受信制御回路14によ
りパラレルデータに変換されると共に、アクセス制御回
路12bによりのランダムポート経由で受信データ用デュ
アルポートメモリ５に格納される。

その後、受信制御回路14は、受信終了をプロトコル処
理プロセッサ３に通知し、プロトコル処理プロセッサ３
はこれを契機に上位コンピュータ２に受信完了を通知す
る。

受信完了を受けた上位コンピュータ２は、まず、アク
セス制御回路12bに、受信データ用デュアルポートメモ
リ内の後述するRAMセルよりSAMセルへの受信データの転
送を指示する。アクセス制御回路12bはRAMセルよりSAM
セルへの受信データの転送を実行する。

次に、上位コンピュータ２は、競合制御回路８を介し
て受信データ用デュアルポートメモリ５にアクセスする
が、この時、アクセス制御回路12bは上位コンピュータ
２のアクセスアドレスを監視し、アドレスが連続する
間、順次、受信データをシリアルポートより１つ出力さ
せる。これを繰返すことにより、上位コンピュータ２の
受信データの読み出しは終了し、受信動作を完了する。

以上のように、本実施例によれば、前記第１実施例と
同様に、上記コンピュータ２は送信制御回路13が送信中
にも送信データの格納がアクセスを妨げられずに行える
ことになり、高速化が可能となる。受信についても同様
の理由により高速化が可能となる。

また、さらに、本実施例によれば、デュアルポートメ
モリの通信回線側をランダムアクセスポートとしたこと
により、送信および受信制御回路12a、12bを、市販の、
DMA装置（LSI）またはDMA機能付き送受信装置（LSI）等
で構成できる効果もある。

なお、本実施例においては、上位コンピュータ２およ
びプロトコル処理プロセッサ３側をシリアルアクセスポ
ートとしたために、上位コンピュータ２およびプロトコ
ル処理プロセッサ３が連続アドレスでないデータをアク
セスする場合には、アドレス設定のオーバーヘッドが大
きくなる。しかし、通信データの大部分は、連続して扱
われるデータであるので、その影響は小さい。

以下、本発明の第３の実施例を説明する。

第４図に本実施例に係る通信制御装置の構成を示す。

図中、15はDMA機能付き送受信LSIである。他部は、第
２実施例に係る通信制御装置の同一符号部と同機能部で
あるので説明を省略する。

本実施例は、通信が、さほど高速でない場合の適用を
考えたものであり、それに応じ、本実施例に係る通信制
御装置の構成と、前記第２実施例に係る通信制御装置の
構成との間には、第２実施例に係る送信制御回路13と受
信制御回路14とを、本実施例においては、１つのDMA機
能付き送受信LSI15で置き換えたという相違点がある。

本実施例に係る通信制御装置１の動作は、第２実施例
と同様であるが、本実施例においては、受信データ用デ
ュアルポートメモリ５および送信データ用デュアルポー
トメモリ４と、通信回線とのデータ転送を、一括して、
市販のDMA機能付き送受信LSI15等が、そのDMA機能を用
いて半二重的に行う。

以上のように本実施例によれば、受信データ用デュア
ルポートメモリ５および送信データ用デュアルポートメ
モリ４と、通信回線とのデータ転送を一つのつ送受信LS
Iで行える効果がある。

次に、第１、２および３実施例に係る通信制御装置１
で使用しているデュアルポートメモリの回路図につい
て、説明する。

第５図にその構成を示す。

このメモリは内部にランダムアクセスメモリセル（RA
Mセル）41とシリアルアクセスセル（SAMセル）42を持
ち、RAMセルとSAMセルとは内部の幅広いデータバス（通
常、SAMセルの全格納語を一サイクルで転送可能な幅）4
4で接続されており、RAMセルとSAMセル42とのデータ転
送を、このデータバスを用いて行う。したがって、この
転送サイクル以外、ランダムポートのアクセスとシリア
ルポートのアクセスは独立に行える。メモリ制御回路43
は、RAMセル41のリードおよびライトアクセス、SAMセル
42のリードおよびライトアクセスの他、RAMセル41とSAM
セル42とのデータ転送を制御する。

以上のように、本デュアルポートメモリによれば、ラ
ンダムポートのアクセスとシリアルポートのアクセスは
独立に行える。

ところで、このメモリでは、SAMセルが一つしかない
ため、シリアル入力に使うとシリアル出力には使えなく
なり、第１、２および３実施例においては、送信系と受
信系それぞれにデュアルポートメモリを設けなければな
らないという回路のが残る。

そこで、この冗長性を排除できるデュアルポートメモ
リを提示する。

第６図に、このデュアルポートメモリ16の構成を示
す。

この構成は、デュアルポートメモリにSAMセルを入力
用と出力用の２つ（161、162）設けたものであり、RAM
セル163と各SAMセル161、162は、異なるデータバスで接
続されている。メモリ制御回路164は、RAMセル163のリ
ードおよびライトアクセス、SAMセル161のリード、およ
びSAMセル162のライトアクセスの他、RAMセル163と各SA
Mセル161、162とのデータ転送を制御する。

すなわち、これにより、RAMセル163との一つのメモリ
で、シリアル入力とシリアル出力の両方を可能とするも
のである。

次に、第４の実施例として、このSAMセルを２つ設け
たデュアルポートメモリ16を用いた通信制御装置１につ
いて説明する。

本実施例に係る通信制御装置の構成を第７図に示す。

図中、16がSAMセルを２つ設けたデュアルポートメモ
リであり、17はDMA制御回路、18は送受信制御回路であ
る。他部は、前記第１実施例に係る通信制御装置の同一
符号部と同一機能部であるので、その説明を省略する。

本実施例は、前記した第１実施例に係る通信制御装置
の１つのSAMセルを２つ設けたデュアルポートメモリ16
で構成したものである。

その、動作は、第１実施例に係る通信制御装置と同様
であるが、送受信メモリが一つになるため、回路が簡略
化する。DMA制御回路17、送受信制御回路18、競合制御
回路７も１つで済、構成が簡略化する。

なお、この方式でも、ランダムポートとシリアルポー
トの独立性があるため、高速化が図れる。

次に、第５の実施例について説明する。

本実施例は、前記した第１実施例に係る通信制御装置
におけるプロトコル処理プロセッサ２の、送信および受
信デュアルポートメモリへのアクセスを回線側から行う
ようにしたものである。

本実施例に係る通信制御装置の構成を第８図に示す。

図中80は送信用デュアルポートメモリ、81は受信デュ
アルポートメモリであり、前記SAMセルを２つ設けたデ
ュアルポートメモリまたはランダムアクセスポートを２
つ備えたデュアルポートメモリを用いる。82は送信制御
回路、83は受信制御回路であり、プロトコル処理プロセ
ッサのデュアルポートメモリ80、81へのアクセスを仲介
する。他部は、前記第１実施例に係る通信制御装置の同
一符号部と同一機能部であるので、その説明を省略す
る。

本実施例の動作は、前記第１実施例に係る通信制御装
置の動作と同様であるが、送信デュアルポートメモリ80
へライトアクセスする場合、プロトコル処理プロセッサ
３は、送信制御回路82内のレジスタへデータを格納し、
その送信デュアルポートメモリ80への書き込みを送信制
御回路82に指示する。送信制御回路は、プロトコル処理
プロセッサ３の指示に従い送信デュアルポートメモリ80
へ適宜レジスタのデータを書き込む。

また、プロトコル処理プロセッサ３の受信データを読
み込む場合は、受信制御回路83は、まず、受信用デュア
ルポートメモリ81よりプロトコルヘッダ部分データを適
宜受信制御回路83内のレジスタに読み込む。または、回
線よりの受信データを直接受信制御回路83内のレジスタ
に読み込む。そして、プロトコル処理プロセッサ３に受
信データがある旨通知する。これを受け、プロトコル処
理プロセッサ３はレジスタよりこのデータを読み込む。

以上のように本実施例によれば、上位コンピュータの
デュアルポートメモリへのアクセスが競合なく行え、第
１実施例における競合制御回路７、８が不要になる他、
プロトコル処理プロセッサ３のデュアルポートメモリへ
のアクセスをレジスタを介して行うため、プロトコル処
理プロセッサ３のバスとデュアルポートメモリの回線側
バスを独立とでき、DMA制御回路、デュアルポートメモ
リへのアクセス効率を全体として向上できる。

以上に説明したように、本実施例によれば、上位コン
ピュターおよびプロトコル処理プロセッサとデュアルポ
ートメモリとの送受信データ転送と、デュアルポートメ
モリと伝送回線の送受信データ転送が独立に行えるた
め、高速データ伝送が可能となる。

［発明の効果］ 以上のように、本発明によれば、高速伝送に適した通
信制御装置を提供することができ、また、この通信制御
装置に適したメモリ素子を提供することができる。

【図面の簡単な説明】

第１図は本発明の第１実施例に係る通信制御装置の構成
を示すブロック図、第２図は第１実施例に係るDMA制御
回路の構成を示すブロック図、第３図は本発明の第２実
施例に係る通信制御装置の構成を示すブロック図、第４
図は本発明の第３実施例に係る通信制御装置の構成を示
すブロック図、第５図はだい１、２および３実施例で用
いるデュアルポートメモリの構成を示すブロック図、第
６図は第４および第５実施例で用いるデュアルポートメ
モリの構成を示すブロック図、第７図は本発明の第４実
施例に係る通信制御装置の構成を示すブロック図、第８
図は本発明の第５実施例に係る通信制御装置の構成を示
すブロック図である。 １……通信制御装置、２……上位コンピュータ、３……
プロトコル処理プロセッサ、４……送信データ用デュア
ルポートメモリ、５……受信データ用デュアルポートメ
モリ、6a、6b……DMA制御回路、７、８……アクセス競
合制御回路、９……送信制御回路、10……受信制御回
路、11……インターフェイスレジスタ、12a、12b……ア
クセス制御回路、13……送信制御回路、14……受信制御
回路、15……DMA内臓通信LSI、17……バススイッチ、18
……送受信制御回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−12356（ＪＰ，Ａ) 特表 昭62−501454（ＪＰ，Ａ)

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】ランダムアクセスメモリセルとシリアルア
   クセスメモリセルを有しランダムアクセスポートとシリ
   アルアクセスポートを備えた、送信データを格納する送
   信デュアルポートメモリと受信データを格納する受信デ
   ュアルポートメモリと、 受信および送信デュアルポートメモリにランダムアクセ
   スポートもしくはシリアルアクセスポートよりアクセス
   してプロトコル処理を行うプロセッサと、 前記プロセッサがアクセスする各ポートにおいて、プロ
   トコル処理を行うプロセッサのアクセスと上位装置のア
   クセスとの競合を制御する競合制御手段と、 前記プロセッサと上位装置間のデータを格納するレジス
   タと、 前記プロセッサがアクセスするポートと異なるポートよ
   り受信デュアルポートメモリに受信データを格納し、送
   信デュアルポートメモリに格納されているデータを送信
   する伝送制御回路と、 を有することを特徴とする通信制御装置。
2. 【請求項２】ランダムアクセスメモリセルとシリアルア
   クセスメモリセルを有しランダムアクセスポートとシリ
   アルアクセスポートを備えた、送信データを格納する送
   信デュアルポートメモリと受信データを格納する受信デ
   ュアルポートメモリと、 DMA処理命令に従いランダムアクセスポートより受信デ
   ュアルポートメモリに受信データを格納し、送信デュア
   ルポートメモリに格納されているデータを送信するDMA
   コントローラを有する通信手段と、 受信および送信デュアルポートメモリにシリアルアクセ
   スポートよりアクセスしてプロトコル処理を行い、か
   つ、DMAコントローラを有する通信LSIに前記シリアルア
   クセスポートへアクセスするデータバスと分離可能なバ
   スを通じてDMA処理命令を発行するプロセッサと、 前記プロセッサがアクセスする各シリアルポートにおい
   て、プロトコル処理を行うプロセッサのアクセスと上位
   装置のアクセスとの競合を制御する競合制御手段と、 前記プロセッサと上位装置間のデータを格納するレジス
   タと、 を有することを特徴とする通信制御装置。
3. 【請求項３】ランダムアクセスポートよりアクセス可能
   なランダムアクセスメモリセルと、 第１のシリアルアクセスポートより少なくともリードア
   クセス可能な、ランダムアクセスメモリセルとデータ転
   送用のバスで接続された第１のシリアルアクセスメモリ
   セルと、 第１のシリアルアクセスポートと同一または異なる第２
   のシリアルアクセスポートより少なくともライトアクセ
   ス可能な、ランダムアクセスメモリセルと前記バスと同
   一または異なるデータ転送用のバスで接続された第２の
   シリアルアクセスメモリセルとを有することを特徴とす
   るデュアルポートメモリ。
4. 【請求項４】請求項３記載のデュアルポートメモリと、 デュアルポートメモリにランダムポートよりアクセスし
   てプロトコル処理を行うプロセッサと、 ランダムポートにおいて、プロトコル処理を行うプロセ
   ッサのアクセスと上位装置のアクセスとの競合を制御す
   る競合制御手段と、 前記プロセッサと上位装置間のデータを格納するレジス
   タと、 前記第１および第２のシリアルポートよりデュアルポー
   トメモリにアクセスし、受信データを格納し、また、格
   納されているデータを送信する伝送制御回路と、 を有することを特徴とする通信制御装置。
5. 【請求項５】送信デュアルポートメモリと受信データを
   格納する受信デュアルポートメモリと、 プロトコル処理を行うプロセッサと、 プロトコルを処理するプロセッサと送信デュアルポート
   メモリおよび受信デュアルポートメモリにアクセスする
   上位装置との間のデータを格納するレジスタと、 受信デュアルポートメモリに受信データを格納し、送信
   デュアルポートメモリに格納されているデータを送信す
   る手段と、受信デュアルポートメモリおよび送信デュア
   ルポートメモリへの前記プロセッサのアクセスデータを
   格納するレジスタと、該レジスタを介して前記プロセッ
   サの受信デュアルポートメモリおよび送信デュアルポー
   トメモリへのアクセスを仲介する手段を備えた伝送制御
   回路と、 を有することを特徴とする通信制御装置。
6. 【請求項６】請求項３記載のデュアルポートメモリと、 プロトコル処理を行うプロセッサと、 プロトコルを処理するプロセッサと上位装置との間のデ
   ータを格納するレジスタと、 前記第１および第２のシリアルポートよりデュアルポー
   トメモリにアクセスし、受信データを格納し、また、格
   納されているデータを送信する手段と、前記デュアルポ
   ートメモリへの前記プロセッサのアクセスデータを格納
   するレジスタと、該レジスタを介して前記プロセッサの
   前記デュアルポートメモリへのアクセスを仲介する手段
   を備えた伝送制御回路と、 を有することを特徴とする通信制御装置。
7. 【請求項７】請求項１、２、３、５または６記載の通信
   制御装置と、該通信制御装置を介して通信を行う上位装
   置を有することを特徴とする情報処理装置。