JP2803616B2

JP2803616B2 - 入出力バスインタフェース制御方式

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Publication number: JP2803616B2
Application number: JP35362395A
Authority: JP
Inventors: 敬一山田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-12-28
Filing date: 1995-12-28
Publication date: 1998-09-24
Anticipated expiration: 2015-12-28
Also published as: JPH09185573A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のマイクロプ
ロセッサを用いた情報処理装置（「マルチプロセッサシ
ステム」ともいう）における入出力バス（「Ｉ／Ｏバ
ス」ともいう）インタフェース制御方式に関する。

【０００２】

【従来の技術】マルチプロセッサシステムにおいては、
一般に、複数の演算処理装置（ＥＰＵ）モジュールと主
記憶モジュールがバス接続されるマルチプロセッサバス
階層と、複数の入出力装置（「Ｉ／Ｏ装置」ともいう）
がバス接続されるＩ／Ｏバス階層、及びこれら２階層を
接続するＩ／Ｏバスインタフェース制御機構から構成さ
れる場合が多い。

【０００３】図７は、マルチプロセッサシステムの典型
的な構成を示す図である。

【０００４】図７を参照して、ＥＰＵモジュール65-1は
マイクロプロセッサ（ＭＰＵ）63-1とマルチプロセッサ
バスインタフェース制御部（ＢＩＣ）64-1とからなり、
他のＥＰＵモジュール65-2〜65-nも同様の構成とされ、
これら複数のＥＰＵモジュール65-1〜65-nはマルチプロ
セッサバス68に接続されている。また、主記憶（ＭＭ）
66-1と制御装置66-2から成る主記憶モジュール（ＭＭ
Ｃ）67がマルチプロセッサバス68に接続され、一方、複
数のＩ／Ｏ装置69-1、…、69-nは並列にＩ／Ｏバス70に
接続され、そしてマルチプロセッサバス68とＩ／Ｏバス
70とはＩ／Ｏバスインタフェース制御装置（Ｉ／Ｏ
Ｃ）71を介して接続されている。

【０００５】図８は、従来のＩ／Ｏバスインタフェース
制御装置71の構成例を示したもので、マルチプロセッサ
バス制御部72は、スプリット制御方式のマルチプロセッ
サバス68に接続されるとともに、送信先アドレス、コマ
ンド情報（リード／ライト種別、データ長など）、送信
データ（ライトコマンドの場合）から成るコマンド４個
を、マルチプロセッサバス68上での発行順に格納する機
能を有し、４段の先入れ先出し型（First In First Ou
t；「ＦＩＦＯ」という）レジスタからなる送信バッフ
ァ73を介し、Ｉ／Ｏバス制御部74を経てＩ／Ｏバス70に
接続されている。

【０００６】また、Ｉ／Ｏバス制御部74は、別にコマン
ド４個をＩ／Ｏバス70上での発行順に格納する機能をも
つ、４段の先入れ先出し型（ＦＩＦＯ）レジスタからな
る受信バッファ75を介しマルチプロセッサバス制御部72
を経てマルチプロセッサバス68に接続されている。

【０００７】送信バッファ73、受信バッファ75の各段
は、書き込まれたコマンドが各々読み出し側の制御部か
ら読み出されるまでは当然占有状態とされ、書き込みは
不可能とされる。

【０００８】図８に示した従来のＩ／Ｏバスインタフェ
ース制御部71の動作は次の通りである。

【０００９】（１）ＥＰＵからＩ／Ｏ装置へのリード
（読出し）アクセスマルチプロセッサバス制御部72はマルチプロセッサバス
68からＩ／Ｏバス70へのリードコマンドを受信すると、
送信バッファ73の全ての段が占有状態でなければ、送信
バッファ73にリードコマンドを書き込む。

【００１０】マルチプロセッサバス68はスプリット制御
方式のため、リードコマンドを送信バッファ73に書き込
み後、マルチプロセッサバス制御部72は、マルチプロセ
ッサバス68を解放する。

【００１１】一方、送信バッファ73の全段が占有状態で
コマンドの書き込みが不可であれば、再試行を指示する
コマンドとマルチプロセッサバス68に送信してバスを解
放する。

【００１２】Ｉ／Ｏバス制御部74は、送信バッファ73の
リードコマンドを先入れ先出し方式で読み出し、Ｉ／Ｏ
バス70へリードコマンドを送信する。

【００１３】また、Ｉ／Ｏバス制御部74は、リードコマ
ンドに対するＩ／Ｏ装置からの応答をＩ／Ｏバス70から
リードデータとして受信すると、受信バッファ75にリー
ドデータを含むアンサコマンドを書き込み、Ｉ／Ｏバス
70を解放する。

【００１４】マルチプロセッサバス制御部72は受信バッ
ファ75からアンサコマンドを読み出してマルチプロセッ
サバス68にリードデータを返送しバスを解放する。

【００１５】（２）ＥＰＵからＩ／Ｏへのライト（書込
み）アクセスマルチプロセッサバス制御部72は、マルチプロセッサバ
ス68からＩ／Ｏバス70へのライトコマンドを受信する
と、送信バッファ73の全ての段が占有状態でなければコ
マンドを書き込みマルチプロセッサバス68を解放する。

【００１６】送信バッファ73の全段が占有状態でコマン
ドの書き込みが不可であれば再試行を指示するコマンド
をマルチプロセッサバス68に返送し、バスを解放する。

【００１７】Ｉ／Ｏバス制御部74は、送信バッファ73か
らライトコマンドを読み出してＩ／Ｏバス70へ転送し、
転送後バスを解放する。

【００１８】

【発明が解決しようとする課題】上記した従来のＩ／Ｏ
バスインタフェース制御装置における第１の問題点は、
マルチプロセッサシステム特有の動作である、“複数の
ＭＰＵからＩ／Ｏバス上の各々別のＩ／Ｏへの同時アク
セス”が発生した場合、一つのＩ／Ｏへの動作がネック
となって、本来このＩ／Ｏ動作と同時に行ない得る他の
Ｉ／Ｏ動作が阻害され、その結果、それらのＩ／Ｏ動作
を行なっているＭＰＵがウエイト状態となり複数のＭＰ
Ｕの並列動作という、マルチプロセッサシステムが本来
有する利点を減殺し、システムの性能低下を招来すると
いうことである。以下に理由を説明する。

【００１９】すなわち、上記従来技術に係るＩ／Ｏバス
インタフェース制御装置が、ＭＰＵからＩ／Ｏバスへの
コマンドバッファリングにあたり、先入れ先出し（ＦＩ
ＦＯ）構造のレジスタの基本機能をバッファ部としてそ
のまま用いているため、このバッファ部がシリアルな行
列構造となり、先にバッファリングされたコマンドの処
理がＩ／Ｏバス上で終了しないと、たとえこのコマンド
と後続のコマンドとの間で順序性を保存する必要が無く
従って同時実行が可能であっても、後続のコマンドが実
行できないことによる。

【００２０】図７及び図８を参照して、従来Ｉ／Ｏバス
インタフェース制御機構を利用した場合の問題点を動作
例を用いて以下に詳細に説明する。

【００２１】今、ＭＰＵ63-1からＩ／Ｏ装置69-1に対し
一連のライトコマンドＷＴ11-1…4が、ＭＰＵ63-2から
Ｉ／Ｏ装置69-2に一連のライトコマンドＷＴ22-1…4が
発行されたものとする。これらのコマンドはマルチプロ
セッサバス68のバス調停とＩ／Ｏバスインタフェース制
御装置71のバッファ制御により送信バッファ73上にＷＴ
11-1、ＷＴ22-1、ＷＴ11-2、ＷＴ22-2とシリアルにバッ
ファリングされ、後続のコマンドは一旦Ｉ／Ｏバスイン
タフェース制御部71から再試行応答を受けＥＰＵモジュ
ール65-1、65-nで保留状態となり得る。

【００２２】この時、Ｉ／Ｏバス制御部74は送信バッフ
ァ73から先頭のライトコマンドＷＴ11-1を読み出し、こ
れをＩ／Ｏ装置69-1に転送し、このＩ／Ｏ装置69-1は受
信完了応答を行った後、Ｉ／Ｏバス70を解放し動作を開
始する。

【００２３】次いで、Ｉ／Ｏバス制御部74は、ライトコ
マンドＷＴ22-1を読み出し、Ｉ／Ｏ装置69-2に送信し、
Ｉ／Ｏ装置69-2は受信完了応答の上、Ｉ／Ｏバス70を解
放し動作を開始し、直ちに終了する。

【００２４】次に、Ｉ／Ｏバス制御部74はコマンドＷＴ
11-2を読み出し、Ｉ／Ｏ装置69-1に転送しようとする
が、Ｉ／Ｏ装置69-1では先のコマンドＷＴ11-1による動
作が完了していないため、ライトコマンドＷＴ11-2を受
信できず、その結果、再試行を求める応答を行ないＩ／
Ｏバス70を解放する。

【００２５】このため、ライトコマンドＷＴ11-2は送信
バッファ73で保留される。

【００２６】送信バッファ73はＦＩＦＯ構造のレジスタ
で、Ｉ／Ｏバス制御部74にも追い越し手段が無いため追
い越し転送ができず、本来、同時に実行が可能なコマン
ドＷＴ22-2以降の動作が阻止（ブロック）され、論理的
には停止する必要が無いＥＰＵ63-2が、低速のＩ／Ｏ装
置69-1のために停止状態に陥ってしまうことになる。

【００２７】従って、本発明は、上記従来技術の問題点
に鑑みて為されたものであって、マルチプロセッサシス
テムにおいて、複数のＭＰＵから各々別のＩ／Ｏへの同
時アクセスが発生した場合に、低速なＩ／Ｏ装置により
他のＩ／Ｏ装置へのアクセスが抑止されることにより
（上記従来技術参照）、本来、論理的には停止する必要
が無い、Ｉ／Ｏ装置へのアクセスを行なっている、ＭＰ
Ｕを動作可能とするようにして、同時Ｉ／Ｏアクセスが
発生した場合に損なわれている複数のＭＰＵの並行動作
率を改善し、マルチプロセッサシステムのシステム性能
を向上させる入出力バスインタフェース制御方式を提供
することを目的とする。

【００２８】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、複数のマイクロプロセッサが並列に接続
されるマルチプロセッサバスと、１又は複数の入出力装
置が接続される入出力バスと、の入出力インタフェース
を制御する方式であって、前記マイクロプロセッサから
発行された前記入出力装置に対するコマンドを順次格納
する送信バッファと、前記送信バッファに格納されたコ
マンドのアドレス情報から送信先の前記入出力装置のチ
ャネル情報を特定し、該チャネル情報に基づき前記送信
バッファに蓄積されている複数のコマンド相互の間の追
い越し可能性を判定する手段と、後続のコマンドに追い
越しされるコマンドを退避する手段を備えたことを特徴
とする入出力バスインタフェース制御方式を提供する。

【００２９】本発明の概要を、好ましい実施の形態を示
す図１を参照して説明する。

【００３０】本発明に係る入出力バスインタフェース制
御方式は、好ましくは、マルチプロセッサバス制御部
（３、図１参照）、マルチプロセッサバス（１）からＩ
／Ｏバス（10）への送信コマンドを蓄積する送信バッフ
ァ（４）、再試行コマンドを格納する送信保留バッファ
（５）、Ｉ／Ｏバス制御部（６）、チャネル情報判定手
段（７）、追越実行判定手段（８）、マルチプロセッサ
バス（１）への受信コマンドを蓄積する受信バッファ
（９）から成る。

【００３１】チャネル情報判定手段（７）は、送信バッ
ファ（４）に格納されるコマンド相互間で、マルチプロ
セッサバス（１）上での順序性を保存すべきアドレス空
間単位（「チャネル」という）情報を保持する、ソフト
ウェアの所定の命令実行等により設定可能なレジスタを
備え、このチャネル情報と、送信バッファ（４）に格納
されたコマンドの送信先アドレス情報とから、追越実行
判定手段（８）で追越実行可能なコマンドを判定する。

【００３２】Ｉ／Ｏバス制御部（６）は、Ｉ／Ｏバス
（３）へ送信したコマンドに対し再試行を指示する応答
を受けた場合、後続の送信コマンドが追越可能と判定さ
れていれば、これを追越実行する機能、及び追越実行
後、送信保留バッファ（５）に格納された再試行応答を
受けたコマンドを実行する機能を有する。

【００３３】

【作用】本発明によれば、（ａ）送信バッファに複数の
コマンドをバッファリングすることが可能であること、
（ｂ）送信バッファにバッファリングされているコマン
ドのアドレス情報が先読み可能であること、及び（ｃ）
コマンド相互間でバッファに入力された順序を保存する
必要があるアドレス範囲の情報をレジスタに保持してい
ることから、バッファリングされているコマンド相互間
での追越実行可能性が判定できる。

【００３４】更に、本発明によれば、追越されるコマン
ドを退避する機構と、退避されたコマンドを再度実行す
る機能を有することから、順序性を保存する必要が無い
関係にあり、先入れ先出し型（ＦＩＦＯ）構造のバッフ
ァに隣接してバッファリングされているコマンドの実行
順を交換させることができる。

【００３５】この機能によって送信バッファの先頭段に
位置するコマンドが、Ｉ／Ｏバスから再試行応答を受
け、実行保留となった場合、バッファの次段に位置する
コマンドが、保留になったコマンドとは実行順が交換可
能な場合、次段のコマンドが追越実行でき、交換不可の
場合は先頭のコマンドの実行を待つことができる。

【００３６】

【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に詳細に説明する。

【００３７】図１は、本発明の一実施形態に係る入出力
バスインターフェース制御装置（Ｉ／Ｏバスインタフェ
ース部ともいう）の構成を示す図である。また、図２
は、図１に示した構成を更に詳細に示した図であり、図
１の送信バッファ４を２段構造とした場合の、送信バッ
ファ４、チャネル情報判定部７、追越実行判定部８の詳
細構成を示す図である。

【００３８】一般に、Ｉ／Ｏ装置へのコマンドの送信に
おいては、その送信順序自体が、当該Ｉ／Ｏ装置の制御
に関わるため、その送信順序はＭＰＵから当該Ｉ／Ｏ装
置まで保存される必要がある。

【００３９】一つのＭＰＵ上のプログラム実行時に発生
するＩ／Ｏ動作は、複数のＩ／Ｏコマンドから成るが、
そのＩ／Ｏ動作の間に、コマンドのアクセス対象となり
得る、前述の送信順序を保存すべき、アドレス空間は限
られており、通常の場合、このアドレス空間は、一つの
Ｉ／Ｏ装置の占有するアドレス空間全体か或いはその一
部であり、このアドレス空間を「チャネル」という。

【００４０】マルチプロセッサシステムにおいては、そ
の動作特性上、マルチプロセッサバス１上で送信される
Ｉ／Ｏコマンドは、相異なるチャネルへの送信が同時に
発生し得るが、この相異なるチャネルへの送信コマンド
相互間では、必ずしもマルチプロセッサバス１上でのコ
マンド発行順序を保存する必要は無い。

【００４１】従って、Ｉ／Ｏバスインタフェース制御部
２に、各チャネルの占めるアドレス空間情報、すなわち
チャネルのベースアドレス（基底アドレス）とその大き
さ（サイズ）とを、チャネル識別情報として保持し、コ
マンドのアドレスからチャネルを判定することにより、
Ｉ／Ｏバスインタフェース制御部２にバッファリングさ
れる複数のコマンド相互間でマルチプロセッサバス１か
ら入力された順序を保存することの必要性の有無が判る
ことから、当該コマンド間での追越実行の可／不可が判
定できる。

【００４２】本実施形態に係るシステムにおいては、シ
ステム初期化時にこのチャネル識別情報を、Ｉ／Ｏバス
10上のチャネル毎にチャネル情報判定部７内のチャネル
情報レジスタ11-1〜11-n（図２参照）に設定する。

【００４３】図２において、チャネル情報判定部７は、
各チャネルに対応して設けられるチャネル情報レジスタ
11-1〜11-nおよび送信チャネル判定部12-1-1〜12-2-nか
ら構成され、送信チャネル判定部は、送信バッファ第１
段目4-1のコマンドのアドレスを入力とする送信チャネ
ル判定部12-1-1〜12-1-nと、送信バッファ第２段目4-2
のコマンドのアドレスを入力とする送信チャネル判定部
12-2-1〜12-2-nとから構成されている。

【００４４】チャネル情報レジスタ11-1〜11-nは、それ
ぞれ、チャネルｎベースアドレスレジスタ13-1〜13-nと
チャネルｎサイズレジスタ14-1〜14-nから成る。

【００４５】何れもマルチプロセッサバス１に接続され
た不図示のＥＰＵのＭＰＵ（例えば図７参照）からマル
チプロセッサバス制御部３を経て読み書きが可能とさ
れ、ソフトウェアによりチャネルｎの占めるアドレス空
間のバイトアドレスとその大きさ（例えば「バイトサイ
ズ−１」）を各々に設定する。

【００４６】送信チャネル判定部12-1-n〜12-2-nは、マ
ルチプロセッサバス制御部３で受信し、送信バッファ４
に書き込まれた、コマンド種別情報（リード／ライ
ト）、送信先アドレス、データ（ライトコマンドの場合
のみ）から成る送信コマンドの送信先アドレスを、チャ
ネルｎ情報レジスタ11-1〜11-nからのデータ（ベースア
ドレスおよびサイズ）と、図２に示すような回路にて比
較することにより、当該コマンドの行先チャネルを判定
することができ、その結果を追越実行判定部８に伝達す
る。

【００４７】より詳細には、例えばチャネル１のアドレ
ス空間が32ビット空間で“E0000000”（ＨＥＸ；ヘキサ
デシマル表示）を基底アドレスとした256ＫＢyteである
ものとすると、チャネル１ベースアドレスレジスタ13-1
の内容BAD(0:31)は“E0000000”、チャネル１サイズレ
ジスタ14-1の内容SIZ(0:31)は空間サイズ（256Ｋ−１）
が設定される。送信バッファ４に入力されるコマンドの
32ビットアドレスをＡＤ（0:31）とすると送信チャネル
判定部12-1-1から出力される信号（チャネル１と判定さ
れた時Ｈighレベル）は、（［AD(0:31)．XNOR．BAD(0:3
1)］.OR.SIZ(0:31)）を各ビット毎にＡＮＤ演算したも
のとされる。このコマンドアドレス（AD(0:31)）とベー
スアドレス（BAD(0:31)）との排他的否定論理和（ＸＮ
ＯＲ）による一致検出で不一致のビットは“０”とされ
るが、この場合、SIZ(0:31)の“１”とＯＲ演算するこ
とにより、空間サイズ内のビットであればチャネル内に
存在するものとされ、コマンドのアドレスがチャネル１
のアドレス空間内にあれば送信チャネル判定部12-1-1か
らＨighレベル出力が追越実行判定部８に入力される。

【００４８】追越実行判定部８は送信バッファ４に格納
されている有効な送信コマンドの行先チャネルが、現在
実行中のコマンドと次のコマンドの間で相異なる場合
は、追越し実行可、ＰＡＳＳ信号２２をＩ／Ｏバス制御
部６に伝達する。

【００４９】図２に示すように、追越実行判定部８は、
送信バッファ第１段目4-1のコマンドのアドレスを入力
とする送信チャネル判定部12-1-1〜12-1-nの出力と送信
バッファ4-1からの信号（ＲＱ１：転送すべき有効なコ
マンドがある時に活性化される）１６を入力とする第１
のＡＮＤゲート群と、送信バッファ第２段目4-2のコマ
ンドのアドレスを入力とする送信チャネル判定部12-2-1
〜12-2-nの出力と送信バッファ4-2からの信号（ＲＱ
２：転送すべき有効なコマンドがある時に活性化され
る）１６を入力とする第２のＡＮＤゲート群と、第１群
及び第２群のＡＮＤゲートの出力をそれぞれチャネル毎
に入力として一致を検出するｎ個の排他的否定論理和回
路（ＸＮＯＲ）と、ｎ個の排他的否定論理和回路（ＸＮ
ＯＲ）の出力がいずれもが不一致（Ｌow）レベルの時に
ＰＡＳＳ信号２２としてＨighレベルを出力する否定論
理和（ＮＯＲ）回路からなる。

【００５０】送信バッファ４、受信バッファ７は共に先
入れ先出し型（ＦＩＦＯ）レジスタにより構成されてい
る。

【００５１】送信バッファ４は、マルチプロセッサバス
１からＩ／Ｏバス10への送信コマンドを格納し、リー
ド、ライトの両方のコマンドで用いられる。受信バッフ
ァ７はＩ／Ｏバス３から、マルチプロセッサバス１への
リードデータである受信コマンドの格納に用いられる。

【００５２】次に、図１、及び図２に示した本実施形態
の動作を、図３、及び図４のタイムチャートと、図５の
フローチャートを参照して説明する。

【００５３】図３、及び図４のライン28に示すＳＴＡＴ
Ｅ（ステート）は、図５のＩ／Ｏバス制御部６の状態を
表している。

【００５４】マルチプロセッサバス制御部３で、Ｉ／Ｏ
バス10への送信コマンドＣ₁を検出すると、これを先入
れ先出し（ＦＩＦＯ）レジスタから成る送信バッファ４
に書き込む。

【００５５】この時、送信バッファ第１段目4-1（図２
参照）に書き込まれたものとすると、ライン29（図３、
図４参照）に示す、ＲＱ１信号１５（図２参照）がアサ
ートされる（この場合アクティブ状態はＨighレベ
ル）。これはＩ／Ｏバス制御部６への送信要求信号であ
る。

【００５６】書き込みが完了すると、送信バッファ４の
書き込みポインタ16（図２参照）は、送信バッファ第２
段4-2側を入力線に接続する。

【００５７】次いで、マルチプロセッサバス制御部３
で、次のＩ／Ｏバス10への送信コマンドＣ₂を検出する
と、同様に送信バッファ第２段4-2（図２参照）に書き
込まれ、ライン30（図３、図４参照）に示すＲＱ２信号
１７（図２参照）がアサートされる。書き込みポインタ
16は送信バッファ第１段4-1側に移動する。

【００５８】送信バッファ４に書き込まれたコマンドの
アドレス情報はアドレス信号線ＡＤ１、ＡＤ２18、19を
経てチャネルの情報レジスタ11-1〜11-nにシステム初期
化時に設定されたチャネル識別情報との比較を送信チャ
ネル判定部12-1-1〜12-2-nにて行ない、結果を行先チャ
ネル識別信号線20-1〜20-n、21-1〜21-n（図２参照）で
あるライン31、32（図３、図４参照）のＣＤ１、ＣＤ２
信号線を経て、追越実行判定部８に通知され、図２の通
り、追越実行可能判定信号であるライン33（図３、図４
参照）のＰＡＳＳ信号22を生成し、Ｉ／Ｏバス制御部６
に通知される。

【００５９】図３、及び図４では、ＣＤ＝１がチャネル
２、ＣＤ２がチャネル１で追い越し可と判定されている
（ＰＡＳＳ信号がＨighレベル）。

【００６０】Ｉ／Ｏバス制御部６は、ライン28（図３及
び図４参照）のＲＱ１信号がタイミング34でアサートさ
れると、送信コマンドＣ₁の送信要求を検出する。以下
の動作はコマンドがリードアクセスかライトアクセスか
によって異なる。

【００６１】（１）ライトアクセスの場合（図３のタイ
ムチャート参照）Ｉ／Ｏバス制御部６は、ライン35のＩ／Ｏバス10（図１
参照）に送信コマンドＣ₁を、送信先アドレス／コマン
ド種別（リード／ライト）信号送信タイミングを示すラ
イン36のＡＳ信号をタイミング37でアサートし、送信先
アドレス／コマンド種別Ａ₁、データＤ₁の順に送信す
る。

【００６２】同時に当該送信コマンドＣ₁をライン38
（図３参照）、送信保留バッファ５（図２参照）に格納
する。Ｉ／Ｏバス制御部６は、Ｉ／Ｏバス10から送信コ
マンドＣ₁に対しライン39、タイミング40の受信完了を
示すＲＥＡＤＹ信号を受信すれば、次の転送要求、ライ
ン30のＲＱ２による動作に入る（図３（Ａ）参照）。

【００６３】一方、送信コマンドＣ₁に対して、受信不
可を示し再試行を要求するライン41のＲＥＴＲＹ信号を
タイミング42で受信した場合（図３（Ｂ）参照）、且
つ、前述のライン33のＰＡＳＳ信号のアサートをタイミ
ング43で検出すると後続のライン30、タイミング44の送
信要求ＲＱ２によるコマンドを追越実行する。

【００６４】すなわち、ライン35のＩ／Ｏバス10に対
し、送信先アドレス／コマンド種別Ａ₂をそのタイミン
グを示すライン36のＡＳ信号と共にタイミング45で送信
する。

【００６５】追越実行後、送信保留バッファ５（図３
（Ｂ）ではライン38参照）に書き込まれたコマンドの送
信動作に入る。

【００６６】一方、図３（Ｂ）において、ライン33のＰ
ＡＳＳ信号がタイミング43でアサートされていなけれ
ば、ライン30の後続のリクエストＲＱ２を無視して送信
保留バッファ５に格納されたコマンドＣ₁の送信をＲＥ
ＡＤＹ信号の受信まで行う。

【００６７】（２）リードアクセスの場合（図４のタイ
ムチャート参照）Ｉ／Ｏバス制御部６は、ライン35のＩ／Ｏバス10に送信
コマンドＣ₁を、送信先アドレス／コマンド種別Ａ₁をそ
のタイミングを示すライン36のＡＳ信号と共にタイミン
グ46で送信する。

【００６８】同時に当該送信コマンドＣ₁をライン38
（図４（Ａ）参照）で示す送信保留バッファ５に格納す
る。Ｉ／Ｏバス制御部６は、ライン35のＩ／Ｏバス10
（図１参照）上に送信コマンドＣ₁に対し、タイミング4
7で応答データＤ₁とライン39の受信完了を示すＲＥＡＤ
Ｙ信号のアサートを検出した場合、応答データＤ₁をア
ンサコマンドとして受信バッファ９に書き込む。

【００６９】マルチプロセッサバス制御部３は、受信バ
ッファ９からの要求によりアンサコマンドを読み出し、
マルチプロセッサバス１にリードデータを送信する。

【００７０】一方、送信コマンドＣ1に対して受信不可
を示し再試行を要求するライン41のＲＥＴＲＹ信号をタ
イミング48で受信した場合（図４（Ｂ）参照）、かつ前
述のライン33のＰＡＳＳ信号をタイミング49で検出する
と、後続のライン30で示す、タイミング50の送信要求Ｒ
Ｑ２によるコマンドを追越実行する。

【００７１】すなわち、ライン35のＩ／Ｏバス10に対
し、送信先アドレス／コマンド種別Ａ₂をそのタイミン
グを示すライン36のＡＳ信号と共にタイミング51で送信
する。

【００７２】追越実行後、送信保留バッファ５（図２参
照。図４（Ｂ）ではライン38参照）に書き込まれたコマ
ンドの送信動作に入る（図４（Ｂ）のタイミング52参
照）。

【００７３】ライン33のＰＡＳＳ信号がタイミング49で
アサートされていなければ、ライン30の後続のリクエス
ト信号ＲＱ２を無視して送信保留バッファ５（図２参
照。図４（Ｂ）ではライン38参照）に格納されたコマン
ドＣ₁の送信をＲＥＡＤＹ信号受信まで行う（タイムチ
ャートは省略）。

【００７４】次に、図５のフローチャートを参照して、
本実施形態を更に説明する。これはＩ／Ｏバス制御部６
の動作状態の遷移を示した図（状態遷移図）である。

【００７５】ＩＤＬＥ53は、Ｉ／Ｏバス制御部６に対し
て送信要求が入力されていない状態であり、初期状態は
常にこの状態である。

【００７６】ＲＥＱ54は、送信バッファ４から送信要求
信号ＲＱ１、ＲＱ２（18、19）の何れかがアサートされ
ているか否かを判定するステップである。送信要求があ
る場合は次のステートＡＤ55に移り、送信要求ない場合
にはＩＤＬＥ53に戻る。

【００７７】ＡＤ55はＩ／Ｏバス上にアドレス／コマン
ド種別を送信するステートで、無条件に次のＩ／Ｏバス
上でデータの送／受信（ライト／リード）を行うステー
トＤＴ56に進む。

【００７８】このステートは、Ｉ／Ｏバスから受信完了
を示すＲＥＡＤＹ信号又は再試行を要求するＲＥＴＲ
（リトライ）Ｙ信号の何れかがアサートされると終了
し、図５に示すように、次のステートに遷移する。

【００７９】特に、ＲＥＴＲＹがアサートされ、ＮＲＥ
Ｑ57で、現在転送中の転送要求以外の転送要求があると
判定されると、ＰＡＳＳ58に進み、後続の転送要求が追
越転送可を示すＰＡＳＳ信号22がアサートされていれ
ば、追越実行ステートであるＰＡＤ59、ＰＡＤ60に進
む。

【００８０】各々アドレス／コマンド種別の送信、デー
タの送信を行う。この追越実行ステートが終了すると再
試行転送ステートＲＡＤ61、ＲＤＴ62に進む。このステ
ートではＩ／Ｏバス出力セレクタ24（図２参照）が転送
保留バッファ５側からの出力となっている他、Ｉ／Ｏバ
スの動作は各々ＰＡＤ59、ＲＡＤ60と同様である。

【００８１】図６は、本発明の第２の実施形態を説明す
るための図であり、図６（Ａ）は、図１に示した送信保
留バッファ５を廃して、送信バッファ４の読み出し側の
構造及び制御を変更した構成を示した図であり、図２の
符号25の部分に相当する。

【００８２】読み出しポインタ23は、前記第１の実施形
態と同様、Ｉ／Ｏバス制御部６からのＲＤ制御信号によ
り動作し、読み出すべきバッファ段を指示するが、本実
施形態では、指示マイナス１出力線77により、「ポイン
タ指示値−１」の段をも出力可能な構造とし、通常指示
出力線76、指示マイスナ１出力線77の何れを出力とする
かは出力セレクタ78により、これはＩ／Ｏバス制御部６
の制御による。

【００８３】図６（Ｂ）は、本実施形態を、前記第１の
実施形態に組み込んだ場合の動作を説明するためのタイ
ミング図であり、図３（Ｂ）に相当するタイムチャート
である。

【００８４】本実施形態が、前記第１の実施形態と相違
する点は、ライン82の読み出しポインタ指示値のタイミ
ング88において、前記第１の実施形態ではＩ／Ｏバス制
御部６の状態遷移点ＡＤ→ＤＴ、ＰＡＤ→ＰＤＴ、ＲＡ
Ｄ→ＲＤＴでポインタを動かすＲＤ信号を発行していた
が、本実施形態では、ＰＡＤ→ＰＤＴでは動かさない。

【００８５】また、新たに設けた出力セレクタ78（図６
（Ｂ）のライン83参照）制御については、タイミング89
のＩ／Ｏバス制御部６の状態ＰＤＴ、ＲＡＤで「指示マ
イナス１出力線」を指示させる。この構造により実施形
態１と同様の効果が得られる。

【００８６】

【発明の効果】以上説明したように、本発明において
は、従来のＩ／Ｏバスインタフェース制御機構では実現
していなかった、コマンドの追越実行を可能としたた
め、先行のコマンドが実行保留となっても、後続のコマ
ンドが抑止されず、この後続のコマンドを発行している
ＭＰＵのウエイト時間を低減するようにしたことによ
り、マルチプロセッサシステムにおいて、複数のＰＭＵ
から、各々別のＩ／Ｏへのアクセスが発生した場合の、
システムにおけるＩ／Ｏ性能とＭＰＵの平行動作率を改
善することが可能となり、システム性能の向上を図るこ
とができる。

【００８７】また、本発明によれば、バッファリングさ
れるコマンド相互間の順序を保存する必要があるアドレ
ス範囲の情報を内部レジスタに保持し、これを用いてコ
マンドの追越実行可能性を判定するように構成したこと
により、コマンドの追越実行を可能としていながら、実
行順序を保存すべき、同一ＭＰＵからの単一Ｉ／Ｏアク
セスについては、従来通り、この順序性を保存したもの
である。

【図面の簡単な説明】

【図１】本発明の一実施形態の構成を示すブロック図で
ある。

【図２】本発明の一実施形態の要部である、送信バッフ
ァ、チャネル情報判定部、追越実行判定部の構成を詳細
に示す図である。

【図３】本発明の一実施形態の動作を説明するタイムチ
ャートである。（Ａ）ライト動作が正常終了した場合のタイミング図で
ある。（Ｂ）再試行応答により追越が発生した場合のタイミン
グ図である。

【図４】図３のライト動作をリード動作とした場合のタ
イムチャートである。

【図５】本発明の一実施形態におけるＩ／Ｏバス制御部
の状態遷移を示すフローチャートである。

【図６】（Ａ）本発明の別の実施形態における送信バッ
ファの構成を示す図である。（Ｂ）本発明の別の実施形態の動作を説明するタイムチ
ャートである。

【図７】マルチプロセッサシステムの一般的構成を示す
ブロック図である。

【図８】従来技術によるＩ／Ｏバスインタフェース制御
装置の構成を模式的に示した図である。

【符号の説明】

１マルチプロセッサバス２Ｉ／Ｏバスインタフェース制御装置３マルチプロセッサバス制御部４送信バッファ５Ｉ／Ｏバス制御部６送信保留バッファ７チャネル情報判定部８追越実行判定部９受信バッファ

Claims

(57)【特許請求の範囲】

【請求項１】複数のマイクロプロセッサが並列に接続さ
れるマルチプロセッサバスと、１又は複数の入出力装置
が接続される入出力バスと、の入出力インタフェースを
制御する方式であって、前記マイクロプロセッサから発行された前記入出力装置
に対するコマンドを順次格納する送信バッファと、前記送信バッファに格納されたコマンドのアドレス情報
から送信先の前記入出力装置のチャネル情報を特定し、
該チャネル情報に基づき前記送信バッファに蓄積されて
いる複数のコマンド相互の間の追い越し可能性を判定す
る手段と、後続のコマンドに追い越しされるコマンドを退避する手
段と、を備えたことを特徴とする入出力バスインタフェ
ース制御方式。
【請求項２】前記送信バッファに蓄積されている前記複
数のコマンドの送信先の前記チャネル情報が同一の場合
にはコマンド間の追い越し不可と判定するように構成さ
れたことを特徴とする請求項１記載の入出力バスインタ
フェース制御方式。
【請求項３】複数のマイクロプロセッサが並列に接続さ
れるマルチプロセッサバスと、１又は複数の入出力装置
が接続されるＩ／Ｏバスと、の入出力インタフェースを
制御する方式であって、前記マルチプロセッサバスからの複数のコマンドを書き
込み順に蓄積し、その順序で読み出し可能なレジスタ配
列から構成され、蓄積されているコマンドのうちの任意
のコマンドの情報を読み出し行の位置にかかわらず外部
から読み出し可能とした送信バッファと、始点となるアドレスと、始点から終点までの大きさ又は
終点となるアドレスと、を保持してアドレス空間を規定
する空間情報レジスタと、前記送信バッファの所定の行から読み出されたコマンド
情報のアドレスと前記空間情報レジスタの値から入力さ
れたアドレスの属するアドレス空間を特定するチャネル
判定部と、前記チャネル判定部により生成された前記送信バッファ
の隣接行に格納されたコマンドのアドレス空間情報の一
致／不一致を検出し、不一致の場合に追越可と判定する
追越実行判定部と、前記送信バッファから読み出したコマンドを格納し、同
一コマンドを再度読み出し可能とする送信保留バッファ
と、を備え、前記送信バッファからコマンドを読み出し、入出力バス
に送信すると共に該コマンドを前記送信保留バッファに
格納し、送信したコマンドが前記入出力バスから受信不可又は再
試行を求める応答を受け、該コマンドを実行保留とする
際に、更に送信すべき後続のコマンドが前記送信バッファ中に
あり、前記後続のコマンドが、前記実行保留とされてい
る前記コマンドに対して、前記追越実行判定部により追
越可と判定された場合には、前記後続のコマンドを先に
送信し、該後続のコマンドの完了後に、前記送信保留バ
ッファに格納され、前記実行保留とされている前記コマ
ンドを前記入出力バスに再送信すると共に、前記後続のコマンドが、実行保留とされた前記コマンド
に対して、前記追越実行判定部により追越不可と判定さ
れた場合、または、送信すべき後続のコマンドが前記送
信バッファ中に存在しない場合には、前記送信保留バッ
ファに格納され、前記実行保留とされているコマンドを
再送信する、入出力バス制御部を具備したことを特徴と
する入出力バスインタフェース制御方式。
【請求項４】前記マルチプロセッサバスからの複数のコ
マンドを書き込み順に蓄積し、その順序で読み出し可能
なレジスタ配列から構成され、読み出し行を指示するポ
インタカウンタのポインタ指示値、又は該ポインタ指示
値から１差し引いた値のいずれか一のバッファ行が外部
からの指定で読み出し可能とされ、蓄積されているコマ
ンドの任意のコマンドの情報を読み出し行の位置にかか
わらず外部から読み出し可能とした送信バッファと、前記送信バッファからコマンドを読み出し、入出力バス
に送信し、該コマンドが入出力バスから受信不可又は再
試行を求める応答を受け、該コマンドを実行保留とする
際に、更に送信すべき後続のコマンドが前記送信バッファ中に
あり、該コマンドが実行保留とされた前記コマンドに対
し前記追越実行判定部により追越可と判定された場合
に、前記後続のコマンドを送信し、該コマンドの完了後
に、前記送信バッファの読み出し行を読み出し、前記ポ
インタ指示値から１差し引いた値側を選択して、前記実
行保留とされている前記コマンドを再送信すると共に、更に送信すべき後続のコマンドがあり、且つ該コマンド
が前記実行保留とされている前記コマンドに対して前記
追越実行判定部により追越不可と判定された場合、また
は送信すべき後続のコマンドが前記送信バッファ中に存
在しない場合には、前記送信バッファの読み出し行を読
み出しポインタ指示値から１差し引いた値の側を選択
し、前記実行保留とされている前記コマンドを再送信す
る、入出力バス制御部を具備することを特徴とする請求
項３記載の入出力バスインタフェース制御方式。