JPH0775015B2 - データ通信及び処理システム並びにデータ通信処理方法 - Google Patents
データ通信及び処理システム並びにデータ通信処理方法Info
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- JPH0775015B2 JPH0775015B2 JP4327321A JP32732192A JPH0775015B2 JP H0775015 B2 JPH0775015 B2 JP H0775015B2 JP 4327321 A JP4327321 A JP 4327321A JP 32732192 A JP32732192 A JP 32732192A JP H0775015 B2 JPH0775015 B2 JP H0775015B2
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Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/126—The frame memory having additional data ports, not inclusive of standard details of the output serial port of a VRAM
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
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- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は高速データ通信を容易に
するシステムおよび方法に関する。本発明は高速データ
通信プロセスを維持するための、周知のメモリ装置の新
規な使用方法を含む。そのような装置はビデオディスプ
レイプロセスの支援に用いられているために、時として
ビデオＲＡＭ装置（ＶＲＡＭ）とも呼ばれるものであ
る。
するシステムおよび方法に関する。本発明は高速データ
通信プロセスを維持するための、周知のメモリ装置の新
規な使用方法を含む。そのような装置はビデオディスプ
レイプロセスの支援に用いられているために、時として
ビデオＲＡＭ装置（ＶＲＡＭ）とも呼ばれるものであ
る。
【０００２】
【従来の技術および発明が解決しようとする課題】計算
技術およびネットワーク技術の引き続いての成長に伴
い、現在の問題は、データ記憶の制限による超高速通信
チャンネルに対するデータ通信プロセスが受ける影響を
最少とするようにそのようなチャンネルに対し最適なデ
ータバッファ記憶手段をどのようにして与えるかという
ことである。
技術およびネットワーク技術の引き続いての成長に伴
い、現在の問題は、データ記憶の制限による超高速通信
チャンネルに対するデータ通信プロセスが受ける影響を
最少とするようにそのようなチャンネルに対し最適なデ
ータバッファ記憶手段をどのようにして与えるかという
ことである。
【０００３】本発明の主たる目的は高速データ通信ネッ
トワークに対するデータの記憶と転送用の効率のよいシ
ステムを提供することである。他の目的は記憶手段への
アクセスに要する時間の通信プロセスに対する潜在的な
障害が従来の通信エンバクロンメントにおけるデータの
記憶手段と比較して最少となるようになった、通信ネッ
トワークに対するデータの記憶および転送のための効率
のよいシステムを提供することである。他の目的は従来
のシステムと比較して、より効率のよい形で記憶手段を
データ通信ファシリティに対し使用可能にするシステム
を提供することである。他の目的は超高速データ通信リ
ンクの帯域幅と整合することのできる記憶手段の帯域幅
を効率よく与えるように記憶手段をデータ通信ファシリ
ティに対し効率よく使用可能にするシステムを提供する
ことである。
トワークに対するデータの記憶と転送用の効率のよいシ
ステムを提供することである。他の目的は記憶手段への
アクセスに要する時間の通信プロセスに対する潜在的な
障害が従来の通信エンバクロンメントにおけるデータの
記憶手段と比較して最少となるようになった、通信ネッ
トワークに対するデータの記憶および転送のための効率
のよいシステムを提供することである。他の目的は従来
のシステムと比較して、より効率のよい形で記憶手段を
データ通信ファシリティに対し使用可能にするシステム
を提供することである。他の目的は超高速データ通信リ
ンクの帯域幅と整合することのできる記憶手段の帯域幅
を効率よく与えるように記憶手段をデータ通信ファシリ
ティに対し効率よく使用可能にするシステムを提供する
ことである。
【０００４】また、他の目的はデータ通信リンクに対す
るデータの記憶と転送用のシステムを提供することであ
り、予め定めたしきい値長さを越える長さのデータパケ
ットの転送が順次アクセスモードで制御される第１記憶
ポートを介して行われ、そのしきい値長さより短いデー
タパケットの転送がランダムアクセスモードで制御され
る第２記憶ポートを介して行われ、この第２記憶ポート
がランダムアクセス記憶アレイと直接に接続し第１ポー
トが同じアレイに対しランダムアクセスアレイへの広い
並列接続を有するバッファレジスタを介して間接的に接
続する。他の目的は高速通信チャンネルに対してデータ
を記憶し、転送するためのシステムの提供であって、デ
ータがそれらチャンネルと、夫々ランダムアクセスモー
ドと順次アクセスモードで制御可能な第１および第２ア
クセスポートを有するデュアルポートランダムアクセス
メモリとの間で転送され、ランダムアクセスモードでの
第１ポートに対する転送がそのメモリ内の個々にアドレ
ス可能な記憶セルに対し直接に行われ、順次アクセスモ
ードでの第２ポートに対する転送が上記記憶セルの大き
なグループに対し並列に接続可能なメモリ内のレジスタ
に対して行われる。
るデータの記憶と転送用のシステムを提供することであ
り、予め定めたしきい値長さを越える長さのデータパケ
ットの転送が順次アクセスモードで制御される第１記憶
ポートを介して行われ、そのしきい値長さより短いデー
タパケットの転送がランダムアクセスモードで制御され
る第２記憶ポートを介して行われ、この第２記憶ポート
がランダムアクセス記憶アレイと直接に接続し第１ポー
トが同じアレイに対しランダムアクセスアレイへの広い
並列接続を有するバッファレジスタを介して間接的に接
続する。他の目的は高速通信チャンネルに対してデータ
を記憶し、転送するためのシステムの提供であって、デ
ータがそれらチャンネルと、夫々ランダムアクセスモー
ドと順次アクセスモードで制御可能な第１および第２ア
クセスポートを有するデュアルポートランダムアクセス
メモリとの間で転送され、ランダムアクセスモードでの
第１ポートに対する転送がそのメモリ内の個々にアドレ
ス可能な記憶セルに対し直接に行われ、順次アクセスモ
ードでの第２ポートに対する転送が上記記憶セルの大き
なグループに対し並列に接続可能なメモリ内のレジスタ
に対して行われる。
【０００５】他の目的は上記したシステムであって、異
なるフォーマットを有するデータパケットが夫々のフォ
ーマットの関数として第１および第２メモリポートを介
して選択的に転送されるようにしたシステムを提供する
ことである。他の目的は順次アクセスモードで制御され
る第２ポートを介してメモリに書込まれるデータがその
ポートに関連するレジスタ内に制御可能な形で置かれ、
そしてそのレジスタから記憶手段に並列に、その並列転
送で影響される記憶セルの内のいくつかに記憶された情
報が変更されないままとなるように転送されるごとくな
ったシステムを提供することである。他の目的は通信中
のデータを記憶するための周知のデュアルポートＶＲＡ
Ｍ型の記憶装置の新規な使用を行う効率のよいデータ通
信システムであって、記憶装置のアクセス特性が従来の
デュアルポートメモリ装置の能力を越える転送速度で通
信チャンネルに対するデータの実時間転送を支持するよ
うになったシステムを提供することである。
なるフォーマットを有するデータパケットが夫々のフォ
ーマットの関数として第１および第２メモリポートを介
して選択的に転送されるようにしたシステムを提供する
ことである。他の目的は順次アクセスモードで制御され
る第２ポートを介してメモリに書込まれるデータがその
ポートに関連するレジスタ内に制御可能な形で置かれ、
そしてそのレジスタから記憶手段に並列に、その並列転
送で影響される記憶セルの内のいくつかに記憶された情
報が変更されないままとなるように転送されるごとくな
ったシステムを提供することである。他の目的は通信中
のデータを記憶するための周知のデュアルポートＶＲＡ
Ｍ型の記憶装置の新規な使用を行う効率のよいデータ通
信システムであって、記憶装置のアクセス特性が従来の
デュアルポートメモリ装置の能力を越える転送速度で通
信チャンネルに対するデータの実時間転送を支持するよ
うになったシステムを提供することである。
【０００６】
【課題を解決するための手段】上記および他の目的は、
これまでは原則的に図形処理およびビデオディスプレイ
の目的で使用されているデュアルポートビデオＲＡＭ
（ＶＲＡＭ）メモリユニットの周辺で高速データ通信リ
ンクまたはネットワークに対しデータを記憶し転送する
ようにする本発明のシステムにより達成される。
これまでは原則的に図形処理およびビデオディスプレイ
の目的で使用されているデュアルポートビデオＲＡＭ
（ＶＲＡＭ）メモリユニットの周辺で高速データ通信リ
ンクまたはネットワークに対しデータを記憶し転送する
ようにする本発明のシステムにより達成される。
【０００７】
【作用】そのようなＶＲＡＭメモリユニットは一般にラ
ンダムアクセスモードで第１ポートを介して直接にアク
セス可能なランダムアクセスメモリアレイ群と、順次ア
クセスモードで第２ポートを介して直接にアクセス可能
でありそしてランダムアクセスアレイ群に並列接続可能
な順次アクセス可能レジスタ等を含む。第１および第２
ポートの並列接続のサイズおよび動作特性は、第２ポー
トおよびこの並列接続を介して与えられた時間インター
バル内で転送しうるデータ量が同じ時間インターバルで
第１ポートを介して転送しうるデータの最大量より数倍
大きくなるようなものである。しかしながら、そのイン
ターバルで第２ポートを介して転送可能なデータはラン
ダムアクセスアレイ群内の連続的に位置するメモリセル
の内の一つの特定のブロック（一般には１個以上のアレ
イ内の１行）に向けられあるいはそれから取り出され、
そしてそれと同量のデータが第１ポートを介して同一の
アレイ内の多くの非連続ロケーションに対し転送され
る。
ンダムアクセスモードで第１ポートを介して直接にアク
セス可能なランダムアクセスメモリアレイ群と、順次ア
クセスモードで第２ポートを介して直接にアクセス可能
でありそしてランダムアクセスアレイ群に並列接続可能
な順次アクセス可能レジスタ等を含む。第１および第２
ポートの並列接続のサイズおよび動作特性は、第２ポー
トおよびこの並列接続を介して与えられた時間インター
バル内で転送しうるデータ量が同じ時間インターバルで
第１ポートを介して転送しうるデータの最大量より数倍
大きくなるようなものである。しかしながら、そのイン
ターバルで第２ポートを介して転送可能なデータはラン
ダムアクセスアレイ群内の連続的に位置するメモリセル
の内の一つの特定のブロック（一般には１個以上のアレ
イ内の１行）に向けられあるいはそれから取り出され、
そしてそれと同量のデータが第１ポートを介して同一の
アレイ内の多くの非連続ロケーションに対し転送され
る。
【０００８】ランダムアクセスモードでは記憶手段制御
装置に与えられたアドレスがランダムアクセスアレイの
関連する行内の、その行内に小さい列位置群にあるメモ
リセルを選択し、そしてデータはそれら選択されたセル
とそのメモリ（ＲＡＭポート）のランダムアクセスイン
ターフェースとの間で読出されあるいは書込まれる。順
次アクセスモードではデータは順次アクセスレジスタと
ランダムアクセスアレイの指定された行内のすべてのメ
モリセルとの間で転送され、そしてデータはそのレジス
タとそのメモリ（ＳＡＭポート）の順次アクセスインタ
ーフェースとの間で順次モードで転送される。ランダム
アクセスアレイと順次アクセスレジスタとの間の並列転
送サイクルはＲＡＭポートに対する読出または書込また
は書込アクセスサイクルとほぼ同じ時間を要するから、
そして一つのメモリサイクルでそのレジスタに転送可能
なデータ量は比較しうるサイクル時間でＲＡＭポートに
対し転送しうる量より一桁大きいから、大きなデータブ
ロック（例えばＲＡＭ行幅の少くとも半分のブロック）
がＲＡＭポートを通じて一つずつ転送する場合より著し
く高い速度でＳＡＲポートを通じて転送可能である。ま
た、ＲＡＭポートはデータが順次アクセスレジスタとＳ
ＡＭポートインターフェースとの間で転送される間にア
クセス可能であるから、ＳＡＭポート転送はメモリファ
シリティのそれらの全体の使用に関してより効率が高
く、そしてＲＡＭポートのトランザクションよりメモリ
に対する情報の流れに対する阻害は少い。
装置に与えられたアドレスがランダムアクセスアレイの
関連する行内の、その行内に小さい列位置群にあるメモ
リセルを選択し、そしてデータはそれら選択されたセル
とそのメモリ（ＲＡＭポート）のランダムアクセスイン
ターフェースとの間で読出されあるいは書込まれる。順
次アクセスモードではデータは順次アクセスレジスタと
ランダムアクセスアレイの指定された行内のすべてのメ
モリセルとの間で転送され、そしてデータはそのレジス
タとそのメモリ（ＳＡＭポート）の順次アクセスインタ
ーフェースとの間で順次モードで転送される。ランダム
アクセスアレイと順次アクセスレジスタとの間の並列転
送サイクルはＲＡＭポートに対する読出または書込また
は書込アクセスサイクルとほぼ同じ時間を要するから、
そして一つのメモリサイクルでそのレジスタに転送可能
なデータ量は比較しうるサイクル時間でＲＡＭポートに
対し転送しうる量より一桁大きいから、大きなデータブ
ロック（例えばＲＡＭ行幅の少くとも半分のブロック）
がＲＡＭポートを通じて一つずつ転送する場合より著し
く高い速度でＳＡＲポートを通じて転送可能である。ま
た、ＲＡＭポートはデータが順次アクセスレジスタとＳ
ＡＭポートインターフェースとの間で転送される間にア
クセス可能であるから、ＳＡＭポート転送はメモリファ
シリティのそれらの全体の使用に関してより効率が高
く、そしてＲＡＭポートのトランザクションよりメモリ
に対する情報の流れに対する阻害は少い。
【０００９】そのようなＶＲＡＭユニットの周知のビデ
オ表示への応用ではデータは中央処理ユニットからラン
ダムアクセスポートを介してメモリに書込まれそしてメ
モリから順次アクセスポートを介してビデオ表示コント
ローラに読取られる。現在の通信目的についての使用に
はデータは通信コントローラにより両ポートを介して双
方向に転送されそしてそれら転送に用いられるポートは
メモリ利用が潜在的に促進されるように選択的に決定さ
れる。このＲＡＭポートを介して通信コントローラによ
り転送されるデータは通信プロセスに関連した制御情報
と、この通信コントローラによりサービスを受ける通信
リンク上で伝送される。予め定めたしきい値長より短い
データパケットを含む。このユニットのＳＡＭポートに
対しこのコントローラにより転送されるデータはリンク
伝送される。少くとも予め定めたしきい値長のデータパ
ケットのみからなる。
オ表示への応用ではデータは中央処理ユニットからラン
ダムアクセスポートを介してメモリに書込まれそしてメ
モリから順次アクセスポートを介してビデオ表示コント
ローラに読取られる。現在の通信目的についての使用に
はデータは通信コントローラにより両ポートを介して双
方向に転送されそしてそれら転送に用いられるポートは
メモリ利用が潜在的に促進されるように選択的に決定さ
れる。このＲＡＭポートを介して通信コントローラによ
り転送されるデータは通信プロセスに関連した制御情報
と、この通信コントローラによりサービスを受ける通信
リンク上で伝送される。予め定めたしきい値長より短い
データパケットを含む。このユニットのＳＡＭポートに
対しこのコントローラにより転送されるデータはリンク
伝送される。少くとも予め定めたしきい値長のデータパ
ケットのみからなる。
【００１０】データは書込転送（Write Transfer）動作
によりＳＡＭポートを書してメモリに書込まれる。その
ように書込まれたデータが一つのメモリ行を埋めないと
きにこの書込転送動作は特別の読出変更書込転送（Read
Modify Write Transfer）シーケンスの部分であり、こ
のシーケンスにおいてアドレスされた行内のデータ部分
が有効に保存される。通信コントローラおよびＶＲＡＭ
ユニットのＲＡＭポートに対する他のシステムエンティ
ティによる動作は、同一のアドレスに対するアクセスに
ついての時間的に重なる要求が常にコンプリクトのない
ようにサービスされるようにメモリコントローラにより
協動される。一実施例では外部と通信を行っているデー
タがデュアルポートＶＲＡＭユニットとシングルポート
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）ユニ
ットの組合せを含むデュアルポートメモリサブシステム
に記憶される。このシングルポートＤＲＡＭユニットは
ランダムアクセスモードにおいてのみアクセス可能であ
る。それらユニットに接続するサブシステムポートは上
記のようにランダムアクセスモードおよび順次アクセス
モードでアクセス可能である。順次アクセスモードでア
クセス可能なポートは通信コントローラによってのみ、
上述のように外部と通信中であるデータの双方向転送を
行うときにのみ使用しうる。ランダムアクセスモードで
アクセス可能なポートは通信コントローラと他のシステ
ム処理エンティティとにより、その通信コントローラに
よりサービスされる通信プロセスに関連する必要のない
データを含みうるデータの双方向転送用に使用される。
この場合、ＶＲＡＭとＤＲＡＭユニットの組合せ使用に
よりＶＲＡＭユニットのみを含むメモリサブシステムに
対し正味のコスト／パフォーマンスの利点が生じる。
によりＳＡＭポートを書してメモリに書込まれる。その
ように書込まれたデータが一つのメモリ行を埋めないと
きにこの書込転送動作は特別の読出変更書込転送（Read
Modify Write Transfer）シーケンスの部分であり、こ
のシーケンスにおいてアドレスされた行内のデータ部分
が有効に保存される。通信コントローラおよびＶＲＡＭ
ユニットのＲＡＭポートに対する他のシステムエンティ
ティによる動作は、同一のアドレスに対するアクセスに
ついての時間的に重なる要求が常にコンプリクトのない
ようにサービスされるようにメモリコントローラにより
協動される。一実施例では外部と通信を行っているデー
タがデュアルポートＶＲＡＭユニットとシングルポート
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）ユニ
ットの組合せを含むデュアルポートメモリサブシステム
に記憶される。このシングルポートＤＲＡＭユニットは
ランダムアクセスモードにおいてのみアクセス可能であ
る。それらユニットに接続するサブシステムポートは上
記のようにランダムアクセスモードおよび順次アクセス
モードでアクセス可能である。順次アクセスモードでア
クセス可能なポートは通信コントローラによってのみ、
上述のように外部と通信中であるデータの双方向転送を
行うときにのみ使用しうる。ランダムアクセスモードで
アクセス可能なポートは通信コントローラと他のシステ
ム処理エンティティとにより、その通信コントローラに
よりサービスされる通信プロセスに関連する必要のない
データを含みうるデータの双方向転送用に使用される。
この場合、ＶＲＡＭとＤＲＡＭユニットの組合せ使用に
よりＶＲＡＭユニットのみを含むメモリサブシステムに
対し正味のコスト／パフォーマンスの利点が生じる。
【００１１】
【実施例】１．本発明により解決される問題の説明 図１は相互通信ステーションネットワーク内の一つのス
テーションを表わす処理エレメント（ＰＥ）１を示す。
このネットワークは他のステーション（図示せず）に同
様の処理エレメントを含むことができる。ＰＥ１の構成
は本発明により減少または解消しうる潜在的なメモリア
クセス制限の問題を説明するに有用である。ＰＥ１はメ
モリ２、通信コントローラ３（図では“comm ctlr ”と
記す）、１個以上の中央処理ユニット（ＣＰＵ）４およ
び入力／出力プロセッサ（ＩＯＰ）５を含む。メモリ２
はメモリ制御（図では“stge cte”と記す）部分２Ａと
多数のランダムアクセスメモリ（ＲＡＭ）アレイまたは
アレイバンク２Ｂを含む。アレイまたはアレイバンク２
Ｂは市販の（シングルポートまたはマルチポート）ダイ
ナミックランダムアクセスメモリ装置（ＤＲＡＭ）また
は周知の構造と動作モードを有するスタティックランダ
ムアクセスメモリ装置（ＳＲＡＭ）により作ることがで
きる。
テーションを表わす処理エレメント（ＰＥ）１を示す。
このネットワークは他のステーション（図示せず）に同
様の処理エレメントを含むことができる。ＰＥ１の構成
は本発明により減少または解消しうる潜在的なメモリア
クセス制限の問題を説明するに有用である。ＰＥ１はメ
モリ２、通信コントローラ３（図では“comm ctlr ”と
記す）、１個以上の中央処理ユニット（ＣＰＵ）４およ
び入力／出力プロセッサ（ＩＯＰ）５を含む。メモリ２
はメモリ制御（図では“stge cte”と記す）部分２Ａと
多数のランダムアクセスメモリ（ＲＡＭ）アレイまたは
アレイバンク２Ｂを含む。アレイまたはアレイバンク２
Ｂは市販の（シングルポートまたはマルチポート）ダイ
ナミックランダムアクセスメモリ装置（ＤＲＡＭ）また
は周知の構造と動作モードを有するスタティックランダ
ムアクセスメモリ装置（ＳＲＡＭ）により作ることがで
きる。
【００１２】通信コントローラ３は１個以上の高速デー
タ通信リンク（またはチャンネル）６を介して他のネッ
トワークステーション（図示せず）に接続する。そのよ
うな他のステーションはＰＥ１と同様の構成をもつ他の
ＰＥを含むことができる。ＩＯＰ５は例えばディスクメ
モリ、プリンタ等の周辺装置（図示せず）に外部バス７
を介して接続する。通信コントローラ３、ＩＯＰ５およ
びＣＰＵ４は夫々メモリ２への接続８−１０を有する。
これら接続はサブシステム２の別々のポートに物理的に
あるいは論理的に指向される。接続１０は共通バス１１
を介して個々のＣＰＵに伸びる。メモリ接続８−１０の
夫々はサブシステム２に関する制御、アドレスおよびデ
ータ信号を別々に導くためのライン（図示せず）を含
む。従来と同様に制御信号用のラインはアドレス信号に
より指定されるメモリアドレスに対しデータを読取るの
か書込むのかを示すための少くとも１本のラインを含
む。接続インターフェース８−１０にある要求はstge c
tlr ２Ａによりメモリユニットの内部構成とメモリ内の
接続パスにより順次に処理されるかあるいは同時に処理
される。
タ通信リンク（またはチャンネル）６を介して他のネッ
トワークステーション（図示せず）に接続する。そのよ
うな他のステーションはＰＥ１と同様の構成をもつ他の
ＰＥを含むことができる。ＩＯＰ５は例えばディスクメ
モリ、プリンタ等の周辺装置（図示せず）に外部バス７
を介して接続する。通信コントローラ３、ＩＯＰ５およ
びＣＰＵ４は夫々メモリ２への接続８−１０を有する。
これら接続はサブシステム２の別々のポートに物理的に
あるいは論理的に指向される。接続１０は共通バス１１
を介して個々のＣＰＵに伸びる。メモリ接続８−１０の
夫々はサブシステム２に関する制御、アドレスおよびデ
ータ信号を別々に導くためのライン（図示せず）を含
む。従来と同様に制御信号用のラインはアドレス信号に
より指定されるメモリアドレスに対しデータを読取るの
か書込むのかを示すための少くとも１本のラインを含
む。接続インターフェース８−１０にある要求はstge c
tlr ２Ａによりメモリユニットの内部構成とメモリ内の
接続パスにより順次に処理されるかあるいは同時に処理
される。
【００１３】インターフェース８−１０にある夫々の要
求をサービスする際に、メモリコントローラ２Ａは要求
を行うエンティティ（ＣＰＵ、ＩＯＰ、Comm Ctlr)から
入るアドレス信号を１個以上のＲＡＭバンク２Ｂ内の特
定の行とカラムの交点を指定する行アドレスセレクト
（ＲＡＳ）およびカラムアドレスセレクト（ＣＡＳ）信
号に復号する。各ＣＡＳ信号は多数のビットメモリセル
を含むアレイ／バンク２Ｂ内の１つの行を指定する。各
ＣＡＳ信号は関連するＲＡＳ信号により指定された行内
のすべてのセルからなる部分の内の一つの副部分を指定
する。インターフェース８−１０に入る夫々の要求に応
じて、関連するＲＡＳおよびＣＡＳ信号により指定され
るビットメモリセル副部分と要求を出しているエンティ
ティとの間で一般に一要求当り１バイト、２または４バ
イトのデータが並列に転送される。リンク６を介して通
信プロセスを開始するために、プロセスパラメータを限
定する制御情報（要求記述子（Request Descriptor））
が任意のＣＰＵ４で用意されそして通信コントローラ３
に転送される。通信コントローラ３はその情報を解決し
て関連するプロセスのパフォーマンスを指定する。図示
の例ではそのような要求記述子）はＣＰＵからメモリ２
の予めアレンジされた位置に移されそして通信コントロ
ーラ３により、それら位置に関してそれにより導入され
るポーリングプロセスを介して取り出される。
求をサービスする際に、メモリコントローラ２Ａは要求
を行うエンティティ（ＣＰＵ、ＩＯＰ、Comm Ctlr)から
入るアドレス信号を１個以上のＲＡＭバンク２Ｂ内の特
定の行とカラムの交点を指定する行アドレスセレクト
（ＲＡＳ）およびカラムアドレスセレクト（ＣＡＳ）信
号に復号する。各ＣＡＳ信号は多数のビットメモリセル
を含むアレイ／バンク２Ｂ内の１つの行を指定する。各
ＣＡＳ信号は関連するＲＡＳ信号により指定された行内
のすべてのセルからなる部分の内の一つの副部分を指定
する。インターフェース８−１０に入る夫々の要求に応
じて、関連するＲＡＳおよびＣＡＳ信号により指定され
るビットメモリセル副部分と要求を出しているエンティ
ティとの間で一般に一要求当り１バイト、２または４バ
イトのデータが並列に転送される。リンク６を介して通
信プロセスを開始するために、プロセスパラメータを限
定する制御情報（要求記述子（Request Descriptor））
が任意のＣＰＵ４で用意されそして通信コントローラ３
に転送される。通信コントローラ３はその情報を解決し
て関連するプロセスのパフォーマンスを指定する。図示
の例ではそのような要求記述子）はＣＰＵからメモリ２
の予めアレンジされた位置に移されそして通信コントロ
ーラ３により、それら位置に関してそれにより導入され
るポーリングプロセスを介して取り出される。
【００１４】問題は次のような通信シナリオを考えると
理解しうる。リンク６上のピーク総合（aggregate)ビッ
トレートを８０ＭＢ／sec （バイト／秒）程度とし、リ
ンク上の制御機能に関する信号とデータ転送を表わす信
号の比を２０／８０とする。この比はメモリに関する対
応するデータ転送速度でのリンク上の６４ＭＢ／secの
データ転送レートを意味する。この場合、リンクとメモ
リの間で処理された通信データの高い比率がＩ／Ｏ装置
で発生し流れうるとして、ＩＯＰ５とメモリの間の６４
ＢＭ／sec の同様な要求レートを意味する。これにより
扱われるデータトラフィックとは別に、通信コントロー
ラ３は後述する記憶された制御および状態情報構造（記
述子）をアクセスするための約６ＭＢ／sec の付加コマ
ンドをメモリに与える。各ＣＰＵはメモリに関し約４−
６ＭＢ／sec の要求ロードを与え、それにより４個のＣ
ＰＵがそれらのメモリインターフェース１０で約２０Ｍ
Ｂ／sec のピーク要求ロードを与える。
理解しうる。リンク６上のピーク総合（aggregate)ビッ
トレートを８０ＭＢ／sec （バイト／秒）程度とし、リ
ンク上の制御機能に関する信号とデータ転送を表わす信
号の比を２０／８０とする。この比はメモリに関する対
応するデータ転送速度でのリンク上の６４ＭＢ／secの
データ転送レートを意味する。この場合、リンクとメモ
リの間で処理された通信データの高い比率がＩ／Ｏ装置
で発生し流れうるとして、ＩＯＰ５とメモリの間の６４
ＢＭ／sec の同様な要求レートを意味する。これにより
扱われるデータトラフィックとは別に、通信コントロー
ラ３は後述する記憶された制御および状態情報構造（記
述子）をアクセスするための約６ＭＢ／sec の付加コマ
ンドをメモリに与える。各ＣＰＵはメモリに関し約４−
６ＭＢ／sec の要求ロードを与え、それにより４個のＣ
ＰＵがそれらのメモリインターフェース１０で約２０Ｍ
Ｂ／sec のピーク要求ロードを与える。
【００１５】それ故、このシナリオではメモリを用いる
すべてのエンティティが約１７０ＭＢ／sec のピーク総
合ロードをメモリに置く。平均ロードはかなり少いこと
になるが、合理的な設計にはメモリサブシステムがピー
クレートの６０−７０％、すなわち、約１００−１１５
ＭＢ／sec を処理することができなくてはならない。こ
のレートを従来のアクセス制御を有する従来のランダム
アクセスメモリ装置に組込まれるメモリシステムで達成
することは不可能ではないにしても非常に困難である。
このように、上記のシナリオに基づく高速通信要求を有
するシステムではピークロード条件下でこのシステムが
ブロックしそして通信プロセスがオーバフローあるいは
アンダーフロー（方向により）することが考えられる。
そのようなアンダーフロー／オーバーフローにより発生
されるエラーインジケーションが外部リンクに総合トラ
フィックロードを付加し更にボトルネック等についての
潜在性を高くする傾向のある夫々のプロセスの繰り返し
を生じさせる。そのようなブロックの発生の潜在性はメ
モリ２を、夫々が２Ｂのような別々のメモリアレイ／バ
ンクと別のメモリコントローラを有する２以上の物理的
に別とされた部分にスプリットすることにより低下しう
る。しかしながら、この形式のスプリットメモリ構成は
メモリアドレススペースの分割についての問題をシステ
ムプログラマに付加し、そして複数のメモリコントロー
ラの同期動作についての関連要求がハードウエアのコス
トと複雑なシステム設計／開発に付加される。
すべてのエンティティが約１７０ＭＢ／sec のピーク総
合ロードをメモリに置く。平均ロードはかなり少いこと
になるが、合理的な設計にはメモリサブシステムがピー
クレートの６０−７０％、すなわち、約１００−１１５
ＭＢ／sec を処理することができなくてはならない。こ
のレートを従来のアクセス制御を有する従来のランダム
アクセスメモリ装置に組込まれるメモリシステムで達成
することは不可能ではないにしても非常に困難である。
このように、上記のシナリオに基づく高速通信要求を有
するシステムではピークロード条件下でこのシステムが
ブロックしそして通信プロセスがオーバフローあるいは
アンダーフロー（方向により）することが考えられる。
そのようなアンダーフロー／オーバーフローにより発生
されるエラーインジケーションが外部リンクに総合トラ
フィックロードを付加し更にボトルネック等についての
潜在性を高くする傾向のある夫々のプロセスの繰り返し
を生じさせる。そのようなブロックの発生の潜在性はメ
モリ２を、夫々が２Ｂのような別々のメモリアレイ／バ
ンクと別のメモリコントローラを有する２以上の物理的
に別とされた部分にスプリットすることにより低下しう
る。しかしながら、この形式のスプリットメモリ構成は
メモリアドレススペースの分割についての問題をシステ
ムプログラマに付加し、そして複数のメモリコントロー
ラの同期動作についての関連要求がハードウエアのコス
トと複雑なシステム設計／開発に付加される。
【００１６】２．本発明による解決法の概観 現在適用可能であり図２に示すより効果的な解決法は現
在固有と考えれる関連するstge ctlr １２Ａと通信コン
トローラ３への接続１２Ｃを有する１個以上の“ＶＲＡ
Ｍ”型メモリ装置１２Ｂを含む変更されたメモリサブシ
ステム１２を使用するものである。
在固有と考えれる関連するstge ctlr １２Ａと通信コン
トローラ３への接続１２Ｃを有する１個以上の“ＶＲＡ
Ｍ”型メモリ装置１２Ｂを含む変更されたメモリサブシ
ステム１２を使用するものである。
【００１７】３．ＶＲＡＭ型メモリの従来の使用 本発明の方法の特徴を理解するためにはまず表示制御お
よび図形処理のアプリケーションについてＶＲＡＭ装置
がこれまでどのように使用されていたかを理解すること
が重要である。図３はそのような従来の使用法を具体的
に示す処理システムの簡略図である。ＶＲＡＭ装置／ユ
ニット１５は１以上のランダムアクセスメモリアレイ１
６とそれらアレイへの“広い(wide)”い並列接続１８を
有するレジスタ１７またはそれに機能的に等価なメモリ
エレメントを含む。レジスタ１７の容量、接続１８の幅
およびユニットの内部動作制御および特性がデータをこ
のレジスタとアレイ１６の任意のすべてのメモリセルと
の間で並列に転送しうるようにする。アレイ１６はそれ
とＣＰＵ２２またはグラフィックコプロセッサ２３との
間でランダムアクセスモードにおいて直接に外部データ
転送を行うためにポート１９と２０で直接にアクセス可
能である。またアレイ１６はレジスタ１７に対するデー
タの並列転送を行うためにポート２１を介して間接的に
もアクセス可能であり、そしてこのレジスタは個々の並
列転送と関連してグラフィックプロセッサ２３とそれと
の間のデータの順次転送を行うために２１で直接にアク
セス可能である。ポート１９と２０はＲＡＭ（ランダム
アクセスモード）ポートを呼び、ポート２１をＳＡＭ
（順次アクセスモード）ポートと呼ぶことにする。
よび図形処理のアプリケーションについてＶＲＡＭ装置
がこれまでどのように使用されていたかを理解すること
が重要である。図３はそのような従来の使用法を具体的
に示す処理システムの簡略図である。ＶＲＡＭ装置／ユ
ニット１５は１以上のランダムアクセスメモリアレイ１
６とそれらアレイへの“広い(wide)”い並列接続１８を
有するレジスタ１７またはそれに機能的に等価なメモリ
エレメントを含む。レジスタ１７の容量、接続１８の幅
およびユニットの内部動作制御および特性がデータをこ
のレジスタとアレイ１６の任意のすべてのメモリセルと
の間で並列に転送しうるようにする。アレイ１６はそれ
とＣＰＵ２２またはグラフィックコプロセッサ２３との
間でランダムアクセスモードにおいて直接に外部データ
転送を行うためにポート１９と２０で直接にアクセス可
能である。またアレイ１６はレジスタ１７に対するデー
タの並列転送を行うためにポート２１を介して間接的に
もアクセス可能であり、そしてこのレジスタは個々の並
列転送と関連してグラフィックプロセッサ２３とそれと
の間のデータの順次転送を行うために２１で直接にアク
セス可能である。ポート１９と２０はＲＡＭ（ランダム
アクセスモード）ポートを呼び、ポート２１をＳＡＭ
（順次アクセスモード）ポートと呼ぶことにする。
【００１８】従来の使用法ではこれらＲＡＭポートはＣ
ＰＵとアレイ１６との間でグラフィックデータ（一般に
ＣＲＴディスプレイラスタを変調するために適したデー
タ）を双方向で転送するために用いられ、パス２１に関
連したＳＡＭポートはメモリからコプロセッサ（双対プ
ロセッサ）２３（そして関連するディスプレイ制御ユニ
ット）にグラフィックデータを転送するために用いられ
る。ユニット２３は図示のようにＲＡＭポートの一方
（２０）とＣＰＵ２２の他の接続２４とに接続を有す
る。メモリ１５はメモリコントローラ（この図には示さ
ず）で制御され、このメモリコントローラはＣＰＵ２２
とユニット２３からアクセス要求を受けそしてＲＡＭを
介して両ユニットに対する入力（書込）および出力（読
出）データ転送をそしてＳＡＭポートを介してユニット
２３のみについての読出転送を行わせる。各ＣＰＵ要求
に応じてデータ（１、２、または４バイト）がメモリと
ポート１９の間で転送される。ユニット２３からのＲＡ
Ｍモード動作要求に応じてデータ（１、２、または４バ
イト）がメモリとユニット２３の間で転送される。ＳＡ
Ｍモード動作の要求に応じて大きなデータブロック（例
えば２５６バイト）がＲＡＭ１６内の一つの行からレジ
スタ１７に並列に転送されそしてその後そのデータはレ
ジスタからユニット２３に順次（例えば一時に４ビット
ずつ）転送される。ＳＡＭモード転送でのメモリ動作は
そのデータがレジスタ１７に転送される（すなわちその
メモリが、データのレジスタからユニット２３への転送
中に他の動作に対し自由となる）ときに完了し、そして
この動作に許される時間はＲＡＭモード転送について与
えられる時間とほぼ同じである。更に、レジスタからユ
ニット２３へのデータ転送速度は個々の要求に対するメ
モリの動作速度より著しく高い。このようにＳＡＭモー
ドでのデータへのアクセス速度はＲＡＭモードでのデー
タへのアクセス速度より数桁高い。
ＰＵとアレイ１６との間でグラフィックデータ（一般に
ＣＲＴディスプレイラスタを変調するために適したデー
タ）を双方向で転送するために用いられ、パス２１に関
連したＳＡＭポートはメモリからコプロセッサ（双対プ
ロセッサ）２３（そして関連するディスプレイ制御ユニ
ット）にグラフィックデータを転送するために用いられ
る。ユニット２３は図示のようにＲＡＭポートの一方
（２０）とＣＰＵ２２の他の接続２４とに接続を有す
る。メモリ１５はメモリコントローラ（この図には示さ
ず）で制御され、このメモリコントローラはＣＰＵ２２
とユニット２３からアクセス要求を受けそしてＲＡＭを
介して両ユニットに対する入力（書込）および出力（読
出）データ転送をそしてＳＡＭポートを介してユニット
２３のみについての読出転送を行わせる。各ＣＰＵ要求
に応じてデータ（１、２、または４バイト）がメモリと
ポート１９の間で転送される。ユニット２３からのＲＡ
Ｍモード動作要求に応じてデータ（１、２、または４バ
イト）がメモリとユニット２３の間で転送される。ＳＡ
Ｍモード動作の要求に応じて大きなデータブロック（例
えば２５６バイト）がＲＡＭ１６内の一つの行からレジ
スタ１７に並列に転送されそしてその後そのデータはレ
ジスタからユニット２３に順次（例えば一時に４ビット
ずつ）転送される。ＳＡＭモード転送でのメモリ動作は
そのデータがレジスタ１７に転送される（すなわちその
メモリが、データのレジスタからユニット２３への転送
中に他の動作に対し自由となる）ときに完了し、そして
この動作に許される時間はＲＡＭモード転送について与
えられる時間とほぼ同じである。更に、レジスタからユ
ニット２３へのデータ転送速度は個々の要求に対するメ
モリの動作速度より著しく高い。このようにＳＡＭモー
ドでのデータへのアクセス速度はＲＡＭモードでのデー
タへのアクセス速度より数桁高い。
【００１９】図４に示すように、ＲＡＭモードデータ転
送要求はアドレス信号により行われ、このアドレス信号
が行アドレスセレクト（ＲＡＳ）およびカラムアドレス
セレクト（ＣＡＳ）信号機能に（メモリコントローラに
より）変換される。これらＣＡＳおよびＲＡＳ信号はア
レイ１６の特定の行およびカラム位置のセルを選択し、
そしてデータはそれらセルと要求エンティティとの間で
並列（一般に４、８または１６ビット）に転送される。
一般に、現在のＶＲＡＭ装置はそのＲＡＭポートに対す
るシングル読出または書込転送動作またはＲＡＭアレイ
とシフトレジスタとの間のシングル並列内部転送を行う
ためのサイクル時間は１９０ns（＋１秒）程度である。
そしてデータは３０ns程度の送れよりかなり短いサイク
ル時間を有するクロックによりシフトレジスタから取り
出される。ＳＡＭポートに対する１回のアドレス動作サ
イクルでシフトレジスタに対し転送しうるビット数はＲ
ＡＭポートアクセスにおいて転送可能なビット数の倍数
（例えば５１２倍）であるから、ＳＡＭポートを介して
の最大ビット転送速度はＲＡＭポートで達成しうる最大
ビット転送速度より著しく高い。
送要求はアドレス信号により行われ、このアドレス信号
が行アドレスセレクト（ＲＡＳ）およびカラムアドレス
セレクト（ＣＡＳ）信号機能に（メモリコントローラに
より）変換される。これらＣＡＳおよびＲＡＳ信号はア
レイ１６の特定の行およびカラム位置のセルを選択し、
そしてデータはそれらセルと要求エンティティとの間で
並列（一般に４、８または１６ビット）に転送される。
一般に、現在のＶＲＡＭ装置はそのＲＡＭポートに対す
るシングル読出または書込転送動作またはＲＡＭアレイ
とシフトレジスタとの間のシングル並列内部転送を行う
ためのサイクル時間は１９０ns（＋１秒）程度である。
そしてデータは３０ns程度の送れよりかなり短いサイク
ル時間を有するクロックによりシフトレジスタから取り
出される。ＳＡＭポートに対する１回のアドレス動作サ
イクルでシフトレジスタに対し転送しうるビット数はＲ
ＡＭポートアクセスにおいて転送可能なビット数の倍数
（例えば５１２倍）であるから、ＳＡＭポートを介して
の最大ビット転送速度はＲＡＭポートで達成しうる最大
ビット転送速度より著しく高い。
【００２０】４． 本発明におけるＶＲＡＭの使用の概
観 ４．１ 基本メモリ構成 図５は本発明による“簡略化された”メモリ構成を示し
ており、これはＶＲＡＭ型のメモリ装置のみを含む。後
述する他の図は本発明によるより複雑なメモリ構成を示
しており、そこでは１個以上のＶＲＡＭ装置と１個以上
のシングルポートＤＲＡＭ装置を含む、異なる型式のメ
モリ装置の組合せが使用されている。図５のメモリは４
個のＲＡＭアレイ３０、メモリアクセス制御装置（メモ
リコントローラ）３１および４個のシフトレジスタ３３
を含む。レジスタ３３は３４で示すように夫々のＲＡＭ
３０に並列に接続可能である。これらＲＡＭ、シフトレ
ジスタおよびそれらの並列相互接続は１個のＣＭＯＳマ
ルチポート集積メモリ装置、例えばＴｏｓｈｉｂａ Ｍ
ｅｍｏｒｙ Ｐｒｏｄｕｃｔｓ Ｃｏｍｐａｎｙのパー
ツ番号ＴＣ５２４２５６Ｐ／Ｚ、によりつくることが出
来る。メモリコントローラ３１は必要なアプリケーショ
ンに適した設計のものである。
観 ４．１ 基本メモリ構成 図５は本発明による“簡略化された”メモリ構成を示し
ており、これはＶＲＡＭ型のメモリ装置のみを含む。後
述する他の図は本発明によるより複雑なメモリ構成を示
しており、そこでは１個以上のＶＲＡＭ装置と１個以上
のシングルポートＤＲＡＭ装置を含む、異なる型式のメ
モリ装置の組合せが使用されている。図５のメモリは４
個のＲＡＭアレイ３０、メモリアクセス制御装置（メモ
リコントローラ）３１および４個のシフトレジスタ３３
を含む。レジスタ３３は３４で示すように夫々のＲＡＭ
３０に並列に接続可能である。これらＲＡＭ、シフトレ
ジスタおよびそれらの並列相互接続は１個のＣＭＯＳマ
ルチポート集積メモリ装置、例えばＴｏｓｈｉｂａ Ｍ
ｅｍｏｒｙ Ｐｒｏｄｕｃｔｓ Ｃｏｍｐａｎｙのパー
ツ番号ＴＣ５２４２５６Ｐ／Ｚ、によりつくることが出
来る。メモリコントローラ３１は必要なアプリケーショ
ンに適した設計のものである。
【００２１】セレクタ回路３５はレジスタ３３と通信コ
ントローラとの間の外部順次アクセスインターフェース
３８を介してのデータの順次転送を制御するために３６
で示すポインタ機能に従って動作する。この通信コント
ローラと外部通信リンクへのその接続はこの図には示し
ていない。この通信コントローラはこの構成でレジスタ
３３にアクセスを有する唯一の処理エンティティであ
る。ＲＡＭアレイ３０は通信コントローラに直接にそし
て関連するＰＥ（処理エレメント）の図示しないＣＰＵ
に外部ランダムアクセスインターフェース３７を介して
接続する。ＡＤＤＲ ＩＮ（アドレスイン）およびＣＴ
Ｌ ＩＮ（コントールイン）ラインを介して制御インタ
ーフェース３９で通信コントローラとＣＰＵにより与え
られるアドレスおよび制御信号は信号転送用のメモリコ
ントローラ３１と外部インターフェースパス（３７また
は３８）の動作モードを決定する。
ントローラとの間の外部順次アクセスインターフェース
３８を介してのデータの順次転送を制御するために３６
で示すポインタ機能に従って動作する。この通信コント
ローラと外部通信リンクへのその接続はこの図には示し
ていない。この通信コントローラはこの構成でレジスタ
３３にアクセスを有する唯一の処理エンティティであ
る。ＲＡＭアレイ３０は通信コントローラに直接にそし
て関連するＰＥ（処理エレメント）の図示しないＣＰＵ
に外部ランダムアクセスインターフェース３７を介して
接続する。ＡＤＤＲ ＩＮ（アドレスイン）およびＣＴ
Ｌ ＩＮ（コントールイン）ラインを介して制御インタ
ーフェース３９で通信コントローラとＣＰＵにより与え
られるアドレスおよび制御信号は信号転送用のメモリコ
ントローラ３１と外部インターフェースパス（３７また
は３８）の動作モードを決定する。
【００２２】図３の従来のメモリ構成とここで述べる構
成との重要な相異点は、本願の構成においては順次転送
インターフェースが通信コントローラ（ディスプレイコ
ントローラまたはグラフィックコントローラではない）
に接続し、そのインターフェースで転送可能なデータが
任意の外部と通信可能なデータ（図形やディスプレイ機
能に排他的に関連するデータではない）であり、そのイ
ンターフェースでの接続が双方向（レジスタ３３とアレ
イ３０の間の双方向並列転送をサポートするため）であ
り、そして通信コントローラがそれと他のエンティティ
の両方に対するメモリの使用性を最適とするようにイン
ターフェース３７と３８に対し選択的に通信データおよ
び他の情報の転送を制御することである。各アレイ３０
の行とカラムは５１２ビット幅である。ＲＡＭモードで
はメモリコントローラ３１は要求エンティティ（ＣＰＵ
または通信コントローラ）により与えられるアドレスを
デコードして各アレイ内の行とカラムの交点を効率的に
示す（セレクトする）一対のＲＡＳおよびＣＡＳ値をつ
くる。そしてデータはこれら交点に置かれた（４）ビッ
トメモリセルと要求エンティティとの間で並列に転送さ
れる。ＳＡＭモードではＲＡＳ値で示される行が選択さ
れ（各アレイ３０で）そして５１２×４ビットのデータ
がこの選ばれた行内のすべてのセルをレジスタ３３との
間で並列に転送される。
成との重要な相異点は、本願の構成においては順次転送
インターフェースが通信コントローラ（ディスプレイコ
ントローラまたはグラフィックコントローラではない）
に接続し、そのインターフェースで転送可能なデータが
任意の外部と通信可能なデータ（図形やディスプレイ機
能に排他的に関連するデータではない）であり、そのイ
ンターフェースでの接続が双方向（レジスタ３３とアレ
イ３０の間の双方向並列転送をサポートするため）であ
り、そして通信コントローラがそれと他のエンティティ
の両方に対するメモリの使用性を最適とするようにイン
ターフェース３７と３８に対し選択的に通信データおよ
び他の情報の転送を制御することである。各アレイ３０
の行とカラムは５１２ビット幅である。ＲＡＭモードで
はメモリコントローラ３１は要求エンティティ（ＣＰＵ
または通信コントローラ）により与えられるアドレスを
デコードして各アレイ内の行とカラムの交点を効率的に
示す（セレクトする）一対のＲＡＳおよびＣＡＳ値をつ
くる。そしてデータはこれら交点に置かれた（４）ビッ
トメモリセルと要求エンティティとの間で並列に転送さ
れる。ＳＡＭモードではＲＡＳ値で示される行が選択さ
れ（各アレイ３０で）そして５１２×４ビットのデータ
がこの選ばれた行内のすべてのセルをレジスタ３３との
間で並列に転送される。
【００２３】ＳＡＭモード並列転送がＣＡＳで指定され
た行（すなわち書込転送）に対するものであれば、イン
ターフェース３８で通信コントローラにより与えられる
データが並列転送の前にそれらレジスタに入れられる。
ＳＡＭモード並列転送が選ばれた行からレジスタへ（す
なわち出力または読出転送）である場合にはレジスタに
入るデータは次にインターフェース３８を介して通信コ
トンローラに転送される。レジスタ３３とインターフェ
ース３８の間の転送は順次モード（一時に４ビットづ
つ）で行われ、この場合回路３５と通信コントローラが
協働する。そのような順次モード転送中にメモリコント
ローラとアレイ３０は他のメモリ動作を処理出来る。夫
々のＳＡＭモード転送においてメモリコントローラ３１
により発生されるＣＡＳ値はレジスタ３３に対するポイ
ンタ機能をつくるために用いられる。このポインタ値は
ライン３６を介して回路３５に送られそしてそれにより
関連する順次転送がスタートするレジスタ内の初期位置
を選択するために用いられる。この順次転送は次にこの
スタート位置および予め定めた方向（例えば図において
左から右）にある次々のレジスタ位置に対して行われ
る。
た行（すなわち書込転送）に対するものであれば、イン
ターフェース３８で通信コントローラにより与えられる
データが並列転送の前にそれらレジスタに入れられる。
ＳＡＭモード並列転送が選ばれた行からレジスタへ（す
なわち出力または読出転送）である場合にはレジスタに
入るデータは次にインターフェース３８を介して通信コ
トンローラに転送される。レジスタ３３とインターフェ
ース３８の間の転送は順次モード（一時に４ビットづ
つ）で行われ、この場合回路３５と通信コントローラが
協働する。そのような順次モード転送中にメモリコント
ローラとアレイ３０は他のメモリ動作を処理出来る。夫
々のＳＡＭモード転送においてメモリコントローラ３１
により発生されるＣＡＳ値はレジスタ３３に対するポイ
ンタ機能をつくるために用いられる。このポインタ値は
ライン３６を介して回路３５に送られそしてそれにより
関連する順次転送がスタートするレジスタ内の初期位置
を選択するために用いられる。この順次転送は次にこの
スタート位置および予め定めた方向（例えば図において
左から右）にある次々のレジスタ位置に対して行われ
る。
【００２４】ＳＡＭモード読出転送でポインタはその転
送についての要求に関連するアドレスからとり出され
る。ＳＡＭモード書込転送ではポインタはこの書込転送
要求の直前のＳＡＭモード要求に関連するアドレからと
り出される。上記の構成ではデータ転送インターフェー
ス３８は通信コントローラにのみ接続し、データ転送イ
ンターフェース３７は通信コントローラとＣＰＵ（およ
び図２のＩＯＰのような他のエンティティ）に接続し、
そしてメモリ制御インターフェース３９は通信コントロ
ーラとＣＰＵ（および他のエンティティ）に接続する。
更に、パス３９を介してのメモリアクセスは通信コント
ローラと他のエンティティからの時間的に一致する要求
が予め定めたシーケンスをもって処理されるように制御
される。
送についての要求に関連するアドレスからとり出され
る。ＳＡＭモード書込転送ではポインタはこの書込転送
要求の直前のＳＡＭモード要求に関連するアドレからと
り出される。上記の構成ではデータ転送インターフェー
ス３８は通信コントローラにのみ接続し、データ転送イ
ンターフェース３７は通信コントローラとＣＰＵ（およ
び図２のＩＯＰのような他のエンティティ）に接続し、
そしてメモリ制御インターフェース３９は通信コントロ
ーラとＣＰＵ（および他のエンティティ）に接続する。
更に、パス３９を介してのメモリアクセスは通信コント
ローラと他のエンティティからの時間的に一致する要求
が予め定めたシーケンスをもって処理されるように制御
される。
【００２５】４．２ メモリ動作の形式 図６の表は図５の構成においてメモリコントローラに与
えられるメモリアクセス要求の形式と各要求形式に応じ
てメモリコントローラにより行われる関連動作のリスト
である。図５に対し、各要求は１以上のＣＴＬ ＩＮラ
イン３９を介してメモリコントローラに与えられそし
て、夫々関連した動作の完了が３９においてＣＴＬ Ｏ
ＵＴラインを介してメモリコントローラ３１により生じ
る肯定応答信号により要求エンティティに知らされる。
各要求は３９でＡＤＤＲ ＩＮラインに与えられるアド
レス（ａｄｄｒ）信号により行われる。このアドレス信
号は前述のようにメモリコントローラ３１によりＲＡＳ
（行アドレスセレクト）およびＣＡＳ（カラムアドレス
セレクト）信号に変換される。
えられるメモリアクセス要求の形式と各要求形式に応じ
てメモリコントローラにより行われる関連動作のリスト
である。図５に対し、各要求は１以上のＣＴＬ ＩＮラ
イン３９を介してメモリコントローラに与えられそし
て、夫々関連した動作の完了が３９においてＣＴＬ Ｏ
ＵＴラインを介してメモリコントローラ３１により生じ
る肯定応答信号により要求エンティティに知らされる。
各要求は３９でＡＤＤＲ ＩＮラインに与えられるアド
レス（ａｄｄｒ）信号により行われる。このアドレス信
号は前述のようにメモリコントローラ３１によりＲＡＳ
（行アドレスセレクト）およびＣＡＳ（カラムアドレス
セレクト）信号に変換される。
【００２６】図６にリストした動作の内の１つを除くす
べては要求エンティティとｓｔｇｅｃｔｌｒの間に１回
の要求−肯定サイクルを含む。この例外すなわち読出変
更書込（Ｒｅａｄ Ｍｏｄｉｆｙ Ｗｒｉｔｅ）転送動
作は３回の連続した要求−肯定サイクルを含む。インタ
ーフェース３７に対するＲＡＭモード動作は１回の要求
−肯定サイクルすなわち、“ノーマル読出（Ｎｏｒｍａ
ｌ Ｒｅａｄ）”（Ｒｄ）と“ノーマル書込（Ｎｏｒｍ
ａｌ Ｗｒｉｔｅ）”（Ｗｒ）サイクルで行われる。夫
々のそのような動作は３９で接続したエンティティの内
の一つ（Ｃｏｍｍ Ｃｔｌｒ，ＣＰＵまたはＩＯＰ）に
よる要求により開始され、そしてデータ（この図では４
ビット）がアレイ３０のアドレスされた行−カラム交点
と要求エンティティとの間でインターフェース３７を介
して直接に並列転送される。ノーマルＲｄではデータは
アレイ３０から要求エンティティ（Ｃｏｍｍ Ｃｔｌ
ｒ，ＣＰＵまたは他のエンティティ）に転送される。ノ
ーマルＷｒではデータは要求エンティティからアレイ３
０に直接に転送される。インターフェース３８に対する
動作は要求−肯定“転送（Ｔｒａｎｓｆｅｒ）”信号シ
ーケンス、すなわち、読出転送（Ｒｅａｄ Ｔｒａｎｓ
ｆｅｒ）（ＲｄＴ）、書込転送（Ｗｒｉｔｅ Ｔｒａｎ
ｓｆｅｒ）（ＷｒＴ）、疑似−書込転送（Ｐｓｅｎｄｏ
−Ｗｒｉｔｅ Ｔｒａｎｓｆｅｒ）（ＰＷｒＴ）および
読出−変更−書込転送（Ｒｅａｄ−Ｍｏｄｉｆｙ−Ｗｒ
ｉｔｅ Ｔｒａｎｓｆｅｒ）（ＲＭＷ）で行われる。そ
のようなシーケンス要求は３９でＣＴＬ ＩＮラインを
介して通信コトンローラにより排他的に与えられそして
３９でＣＴＬ ＯＵＴラインを介してもどされる信号に
より通信コントローラに肯定応答される。
べては要求エンティティとｓｔｇｅｃｔｌｒの間に１回
の要求−肯定サイクルを含む。この例外すなわち読出変
更書込（Ｒｅａｄ Ｍｏｄｉｆｙ Ｗｒｉｔｅ）転送動
作は３回の連続した要求−肯定サイクルを含む。インタ
ーフェース３７に対するＲＡＭモード動作は１回の要求
−肯定サイクルすなわち、“ノーマル読出（Ｎｏｒｍａ
ｌ Ｒｅａｄ）”（Ｒｄ）と“ノーマル書込（Ｎｏｒｍ
ａｌ Ｗｒｉｔｅ）”（Ｗｒ）サイクルで行われる。夫
々のそのような動作は３９で接続したエンティティの内
の一つ（Ｃｏｍｍ Ｃｔｌｒ，ＣＰＵまたはＩＯＰ）に
よる要求により開始され、そしてデータ（この図では４
ビット）がアレイ３０のアドレスされた行−カラム交点
と要求エンティティとの間でインターフェース３７を介
して直接に並列転送される。ノーマルＲｄではデータは
アレイ３０から要求エンティティ（Ｃｏｍｍ Ｃｔｌ
ｒ，ＣＰＵまたは他のエンティティ）に転送される。ノ
ーマルＷｒではデータは要求エンティティからアレイ３
０に直接に転送される。インターフェース３８に対する
動作は要求−肯定“転送（Ｔｒａｎｓｆｅｒ）”信号シ
ーケンス、すなわち、読出転送（Ｒｅａｄ Ｔｒａｎｓ
ｆｅｒ）（ＲｄＴ）、書込転送（Ｗｒｉｔｅ Ｔｒａｎ
ｓｆｅｒ）（ＷｒＴ）、疑似−書込転送（Ｐｓｅｎｄｏ
−Ｗｒｉｔｅ Ｔｒａｎｓｆｅｒ）（ＰＷｒＴ）および
読出−変更−書込転送（Ｒｅａｄ−Ｍｏｄｉｆｙ−Ｗｒ
ｉｔｅ Ｔｒａｎｓｆｅｒ）（ＲＭＷ）で行われる。そ
のようなシーケンス要求は３９でＣＴＬ ＩＮラインを
介して通信コトンローラにより排他的に与えられそして
３９でＣＴＬ ＯＵＴラインを介してもどされる信号に
より通信コントローラに肯定応答される。
【００２７】夫々のＲｄＴ，ＷｒＴ、およびＰＷｒＴ転
送動作は通信コトンローラとメモリコントローラの間の
１回の要求−肯定応答サイクルを含む。ＲＭＷシーケン
スはアレイ３０内の一つの共通の行のアドレスに対する
一連のＲｄＴ，ＰＷｒＴおよびＷｒＴ動作を必要とす
る。ＲＭＷシーケンスは特定のＲＡＷ行に記憶されたデ
ータの選ばれた部分を重ね書きするために用いられる
（ＲＭＷシーケンスの部分ではないＷｒＴ動作は一つの
全ＲＡＷ行内のデータの重ね書きに用いられる）。Ｒｄ
Ｔ動作ではデータは選ばれたＲＡＷ行内のすべてのメモ
リセルからレジスタ３３へ（図５の接続３４を介して）
並列に転送される。ＷｒＴ動作ではデータはレジスタ３
０から選ばれた一つのＲＡＭ行内のすべてのメモリセル
に（同じく接続３４を介して）並列に書込まれる。各並
列転送に選ばれた行は夫々の要求に関連するアドレス
（ａｄｄｒ）信号からとり出されるＲＡＳ値で示され
る。夫々のＲｄＴ動作はデータがレジスタ３３に並列転
送されてしまったときに完了する。ＲＭＷシーケンスの
部分ではないＲｄＴの完了時にレジスタ３３内のデータ
は順次モード（図示の構成では一時に４ビットづつ）で
通信コントローラに移される。この順次転送ではデータ
は選択回路３５の指示によりレジスタ３３内の次々の位
置からパス３８に向けられる。この順次転送は前述のよ
うにポインタ機能で示されるレジスタ位置ではじまる。
送動作は通信コトンローラとメモリコントローラの間の
１回の要求−肯定応答サイクルを含む。ＲＭＷシーケン
スはアレイ３０内の一つの共通の行のアドレスに対する
一連のＲｄＴ，ＰＷｒＴおよびＷｒＴ動作を必要とす
る。ＲＭＷシーケンスは特定のＲＡＷ行に記憶されたデ
ータの選ばれた部分を重ね書きするために用いられる
（ＲＭＷシーケンスの部分ではないＷｒＴ動作は一つの
全ＲＡＷ行内のデータの重ね書きに用いられる）。Ｒｄ
Ｔ動作ではデータは選ばれたＲＡＷ行内のすべてのメモ
リセルからレジスタ３３へ（図５の接続３４を介して）
並列に転送される。ＷｒＴ動作ではデータはレジスタ３
０から選ばれた一つのＲＡＭ行内のすべてのメモリセル
に（同じく接続３４を介して）並列に書込まれる。各並
列転送に選ばれた行は夫々の要求に関連するアドレス
（ａｄｄｒ）信号からとり出されるＲＡＳ値で示され
る。夫々のＲｄＴ動作はデータがレジスタ３３に並列転
送されてしまったときに完了する。ＲＭＷシーケンスの
部分ではないＲｄＴの完了時にレジスタ３３内のデータ
は順次モード（図示の構成では一時に４ビットづつ）で
通信コントローラに移される。この順次転送ではデータ
は選択回路３５の指示によりレジスタ３３内の次々の位
置からパス３８に向けられる。この順次転送は前述のよ
うにポインタ機能で示されるレジスタ位置ではじまる。
【００２８】ＲＭＷシーケンスではＲｄＴサブシーケン
スでレジスタ３３に移されたデータは関連するＷｒＴ動
作で通信コントローラからそれらレジスタに移されるデ
ータにより部分的に重ね書きされる。この関連するＷｒ
ＴはレジスタからＲｄＴで指定されたＲＡＷ行への並列
転送で終了する。ＷｒＴ動作ではデータは２段階で指定
されたＲＡＭ行に移される。すなわち、まずデータが通
信コントローラからレジスタ３３に順次移され、次にそ
のデータがレジスタ３３から指定されたＲＡＷ行に並列
に移される。レジスタ３３への転送において、通信コン
トローラはインターフェース３８にデータを順次（図示
の構成では一時に４ビットづつ）に与え、そしてそのデ
ータが前述のようにレジスタ３３のＣＡＳに関連したポ
インタによりきまる位置から次々に振向けられる。一つ
の例外を除き、各ＷｒＴ要求の前には対応するアドレス
に向けられたＰＷｒＴ要求がある。ＰＷｒＴ動作は入力
／書込転送に対しパス３５と３８を条件づけるために用
いられる。パス３５，３８は一時に一方向のデータ転送
を扱うことが出来る。その省略条件（スタートアップ時
またはＰＷｒＴまたはＷｒＴ以外の動作後）ではこのパ
スはインターフェース３８への出力転送のみを扱うこと
ができる。ＰＷｒＴはこの条件を反転するに必要であ
る。
スでレジスタ３３に移されたデータは関連するＷｒＴ動
作で通信コントローラからそれらレジスタに移されるデ
ータにより部分的に重ね書きされる。この関連するＷｒ
ＴはレジスタからＲｄＴで指定されたＲＡＷ行への並列
転送で終了する。ＷｒＴ動作ではデータは２段階で指定
されたＲＡＭ行に移される。すなわち、まずデータが通
信コントローラからレジスタ３３に順次移され、次にそ
のデータがレジスタ３３から指定されたＲＡＷ行に並列
に移される。レジスタ３３への転送において、通信コン
トローラはインターフェース３８にデータを順次（図示
の構成では一時に４ビットづつ）に与え、そしてそのデ
ータが前述のようにレジスタ３３のＣＡＳに関連したポ
インタによりきまる位置から次々に振向けられる。一つ
の例外を除き、各ＷｒＴ要求の前には対応するアドレス
に向けられたＰＷｒＴ要求がある。ＰＷｒＴ動作は入力
／書込転送に対しパス３５と３８を条件づけるために用
いられる。パス３５，３８は一時に一方向のデータ転送
を扱うことが出来る。その省略条件（スタートアップ時
またはＰＷｒＴまたはＷｒＴ以外の動作後）ではこのパ
スはインターフェース３８への出力転送のみを扱うこと
ができる。ＰＷｒＴはこの条件を反転するに必要であ
る。
【００２９】ＰＷｒＴ動作ではアレイ３０に対してデー
タ転送はない。しかしながら、データは一般にＰＷｒＴ
要求の肯定応答（通信コントローラによる）後であって
次の要求（これは常に上記のＷｒＴである）のプレゼン
テーション前にレジスタ３３（通信コントローラから）
に順次転送される。この順次転送において、ＰＷｒＴア
ドレスに関連するＣＡＳはレジスタ３３内の初期位置を
限定するポインタ機能をつくるために用いられる。この
順次転送はその位置でスタートし、二つの条件の内の一
つが生じるまですなわち通信コントローラがデータ転送
を終了するかあるいはレジスタの最後の位置に達するか
いずれか早い方となるまで予め定めた方向に次々のレジ
スタ位置を通り進められる。ＲＭＷシーケンスの部分に
ないＷｒＴ動作ではポインタ値は一般に０であって順次
転送がレジスタの一端から他端へと行われるようにす
る。ＲＭＷシーケンスでは通信コントローラが一つの
（行）アドレスに対しＲｄＴ，ＰＷｒＴおよびＷｒＴ動
作を次々に要求して各要求につき次の要求の開始前にそ
の肯定応答を待つ。ＲｄＴ動作は指定されたＲＡＷ行か
らレジスタ３３に並列にデータ（図示の構成では５１２
×４ビット）を転送する。ＰＷｒＴはデータ入力に対し
パス３５，３８を対応させそして順次入力転送用のレジ
スタ３３内のスタート位置を限定するポインタをつく
る。この転送はＰＷｒＴ要求に対し肯定応答があったと
きスタートし、そしてその順次転送終了時に与えられる
ＷｒＴ要求によりレジスタ３３内のデータがＲｄＴで指
定されたそのＲＡＷ行に並列に転送される。
タ転送はない。しかしながら、データは一般にＰＷｒＴ
要求の肯定応答（通信コントローラによる）後であって
次の要求（これは常に上記のＷｒＴである）のプレゼン
テーション前にレジスタ３３（通信コントローラから）
に順次転送される。この順次転送において、ＰＷｒＴア
ドレスに関連するＣＡＳはレジスタ３３内の初期位置を
限定するポインタ機能をつくるために用いられる。この
順次転送はその位置でスタートし、二つの条件の内の一
つが生じるまですなわち通信コントローラがデータ転送
を終了するかあるいはレジスタの最後の位置に達するか
いずれか早い方となるまで予め定めた方向に次々のレジ
スタ位置を通り進められる。ＲＭＷシーケンスの部分に
ないＷｒＴ動作ではポインタ値は一般に０であって順次
転送がレジスタの一端から他端へと行われるようにす
る。ＲＭＷシーケンスでは通信コントローラが一つの
（行）アドレスに対しＲｄＴ，ＰＷｒＴおよびＷｒＴ動
作を次々に要求して各要求につき次の要求の開始前にそ
の肯定応答を待つ。ＲｄＴ動作は指定されたＲＡＷ行か
らレジスタ３３に並列にデータ（図示の構成では５１２
×４ビット）を転送する。ＰＷｒＴはデータ入力に対し
パス３５，３８を対応させそして順次入力転送用のレジ
スタ３３内のスタート位置を限定するポインタをつく
る。この転送はＰＷｒＴ要求に対し肯定応答があったと
きスタートし、そしてその順次転送終了時に与えられる
ＷｒＴ要求によりレジスタ３３内のデータがＲｄＴで指
定されたそのＲＡＷ行に並列に転送される。
【００３０】レジスタ３３内の或る位置はすなわちポイ
ンタによりきまるスタート位置の前であって順次転送で
埋められる最後の位置に続く位置、ＲＷＭシーケンスの
順次転送相では変更されないから、このシーケンスでア
ドレスされたＲＡＭ行内の対応する位置に記憶されたデ
ータはそのシーケンスによっては変更されない（すなわ
ち対応する位置のデータはＲｄＴによりレジスタ３３に
転送され、順次転送では変更されず、そしてＷｒＴによ
り同じ位置に再び書込まれる）。このように、対応する
位置以外にあるデータのみがこのシーケンスにより変更
されうる。順次転送インターフェース３８に対する上記
の転送動作の詳細を図７，８，８Ａに示すフローチャー
トにより次に述べる。
ンタによりきまるスタート位置の前であって順次転送で
埋められる最後の位置に続く位置、ＲＷＭシーケンスの
順次転送相では変更されないから、このシーケンスでア
ドレスされたＲＡＭ行内の対応する位置に記憶されたデ
ータはそのシーケンスによっては変更されない（すなわ
ち対応する位置のデータはＲｄＴによりレジスタ３３に
転送され、順次転送では変更されず、そしてＷｒＴによ
り同じ位置に再び書込まれる）。このように、対応する
位置以外にあるデータのみがこのシーケンスにより変更
されうる。順次転送インターフェース３８に対する上記
の転送動作の詳細を図７，８，８Ａに示すフローチャー
トにより次に述べる。
【００３１】４．３ ＲｄＴ動作 ＲｄＴ条件はＲＡＭメモリから３３のようなレジスタ
（図５）に並列にデータ、一般に指定されたＲＡＭ行に
記憶されたすべてのデータ、を転送するために用いられ
る。ＲＭＷシーケンスの部分ではないＲｄＴ動作ではそ
の動作が完了したとき（すなわち夫々のＲｄＴ要求に肯
定応答があったとき）レジスタ内にあるデータは順次
（一時に４ビットづつ）通信コントローラに移される。
ＲＭＷシーケンスの部分であるＲｄＴ動作では選択可能
な連続するレジスタ位置群内のデータが重ね書きされ、
そしてこの群以外のレジスタ位置は変更されない。ＲＭ
Ｗシーケンスの部分でないＲｄＴ動作をどのように呼び
出して通信コントローラにより使用されるかの詳細（図
５の基本メモリ構成に対する）を図７のフローチャート
に示す。一般に、通信コントローラはこの形式の動作を
用いてメモリから大きなデータブロックすなわち一般に
外部通信リンクで伝送されるべき情報に対応するデータ
を読出す。後述するように、通信コントローラはノーマ
ルＲｄ要求を用いて外部に伝送されている短いデータパ
ケットに関連する情報をとり出しそしてその通信コント
ローラにより行われるべき（要求記述子）を限定する通
信処理／動作をとり出す。
（図５）に並列にデータ、一般に指定されたＲＡＭ行に
記憶されたすべてのデータ、を転送するために用いられ
る。ＲＭＷシーケンスの部分ではないＲｄＴ動作ではそ
の動作が完了したとき（すなわち夫々のＲｄＴ要求に肯
定応答があったとき）レジスタ内にあるデータは順次
（一時に４ビットづつ）通信コントローラに移される。
ＲＭＷシーケンスの部分であるＲｄＴ動作では選択可能
な連続するレジスタ位置群内のデータが重ね書きされ、
そしてこの群以外のレジスタ位置は変更されない。ＲＭ
Ｗシーケンスの部分でないＲｄＴ動作をどのように呼び
出して通信コントローラにより使用されるかの詳細（図
５の基本メモリ構成に対する）を図７のフローチャート
に示す。一般に、通信コントローラはこの形式の動作を
用いてメモリから大きなデータブロックすなわち一般に
外部通信リンクで伝送されるべき情報に対応するデータ
を読出す。後述するように、通信コントローラはノーマ
ルＲｄ要求を用いて外部に伝送されている短いデータパ
ケットに関連する情報をとり出しそしてその通信コント
ローラにより行われるべき（要求記述子）を限定する通
信処理／動作をとり出す。
【００３２】図７のステップ５０で示すように、ＲｄＴ
動作が要求される前に通信コントローラは外部リンクに
伝送プロセスを開始している。これは、通信コントロー
ラがメモリから、そのプロセス（記述子についての後の
説明を参照のこと）を限定する要求記述子をとり出して
おりそしてその記述子により要求されるアクションを行
っていることを意味する。後述するように、そのような
夫々の記述子は関連する局所ＣＰＵ（通信コントローラ
と同じＰＥ内のＣＰＵ）で発生され、ノーマルＷｒ動作
でそのＣＰＵによりメモリに書込まれそしてノーマルＲ
ｄ要求で通信コントローラによりそのメモリからとり出
される。特に、この記述子は伝送されるべきメモリ内の
データの長さとそのデータの初期バイトのメモリ内のア
ドレス位置Ａ１を示す。後述するように、通信コントロ
ーラはノーマルＲｄ要求ではＲｄＴ要求でそのデータを
とり出す。ノーマルＲｄはその長さが予め定めたしきい
値より短いときであり、その他の場合にＲｄＴとなる。
ここではとり出されるべきデータの長さがＲｄＴ要求に
充分なものであると仮定する。ステップ５１に示すよう
に、通信コントローラはＡ１の値に等しい値で内部“現
在”アドレス機能Ａをセットし、そしてアドレスＡに対
しメモリに対するＲｄＴ要求を出すことによりデータの
とり出しを開始する。通信コントローラは５２，５３で
示すように、Ａで限定されるＲＡＭ行内のデータがレジ
スタ３３に並列転送されたときＳｔｇｅ Ｃｔｌｒから
受けることになるその要求の肯定応答を待つ。
動作が要求される前に通信コントローラは外部リンクに
伝送プロセスを開始している。これは、通信コントロー
ラがメモリから、そのプロセス（記述子についての後の
説明を参照のこと）を限定する要求記述子をとり出して
おりそしてその記述子により要求されるアクションを行
っていることを意味する。後述するように、そのような
夫々の記述子は関連する局所ＣＰＵ（通信コントローラ
と同じＰＥ内のＣＰＵ）で発生され、ノーマルＷｒ動作
でそのＣＰＵによりメモリに書込まれそしてノーマルＲ
ｄ要求で通信コントローラによりそのメモリからとり出
される。特に、この記述子は伝送されるべきメモリ内の
データの長さとそのデータの初期バイトのメモリ内のア
ドレス位置Ａ１を示す。後述するように、通信コントロ
ーラはノーマルＲｄ要求ではＲｄＴ要求でそのデータを
とり出す。ノーマルＲｄはその長さが予め定めたしきい
値より短いときであり、その他の場合にＲｄＴとなる。
ここではとり出されるべきデータの長さがＲｄＴ要求に
充分なものであると仮定する。ステップ５１に示すよう
に、通信コントローラはＡ１の値に等しい値で内部“現
在”アドレス機能Ａをセットし、そしてアドレスＡに対
しメモリに対するＲｄＴ要求を出すことによりデータの
とり出しを開始する。通信コントローラは５２，５３で
示すように、Ａで限定されるＲＡＭ行内のデータがレジ
スタ３３に並列転送されたときＳｔｇｅ Ｃｔｌｒから
受けることになるその要求の肯定応答を待つ。
【００３３】この要求の肯定応答により通信コントロー
ラと回路３５はレジスタ３３内の一連の位置から通信コ
ントローラにデータを順次（図示の例では一時に４ビッ
トづつ）転送するように協働する。この転送はＡ１から
メモリコントローラにより）とり出されたポインタの値
によりそれらレジスタの一端の位置または中間の位置で
はじまり、そしてそれらレジスタ位置を通り反対側の端
の位置へと進められる。この出力転送の進行中にｓｔｇ
ｅ ｃｔｌｒはＲＡＭ３０へのアクセス（ＲＡＭモー
ド）用の他の要求を処理することが出来る。図７のステ
ップ５４−５６で示すように、順次転送動作ではデータ
は、有効データの最後のユニット（４ビット）となるか
（各ユニットの転送に関連した記述子の長さ機能を次々
に減算することで通信コントローラにより決定される）
あるいはレジスタの他端のデータが転送される。（回路
３５により通信コントローラに示される）までレジスタ
の次々の位置から（一時に４ビットづつ）転送される。
ラと回路３５はレジスタ３３内の一連の位置から通信コ
ントローラにデータを順次（図示の例では一時に４ビッ
トづつ）転送するように協働する。この転送はＡ１から
メモリコントローラにより）とり出されたポインタの値
によりそれらレジスタの一端の位置または中間の位置で
はじまり、そしてそれらレジスタ位置を通り反対側の端
の位置へと進められる。この出力転送の進行中にｓｔｇ
ｅ ｃｔｌｒはＲＡＭ３０へのアクセス（ＲＡＭモー
ド）用の他の要求を処理することが出来る。図７のステ
ップ５４−５６で示すように、順次転送動作ではデータ
は、有効データの最後のユニット（４ビット）となるか
（各ユニットの転送に関連した記述子の長さ機能を次々
に減算することで通信コントローラにより決定される）
あるいはレジスタの他端のデータが転送される。（回路
３５により通信コントローラに示される）までレジスタ
の次々の位置から（一時に４ビットづつ）転送される。
【００３４】詳述すると、夫々４ビットの転送（動作５
４）後に通信コントローラはステップ５５において最後
の有効データユニットがとり出されたかどうか、すなわ
ち、関連する記述子のフィールド長ファクタが使用され
たかどうかを決定する。これは、正常な状態で通信コン
トローラの内部データ記憶容量および外部伝送速度が各
記述子で特定されるデータの全長を扱うに充分であるも
のとしている。決定ステップ５５の結果が正であれば動
作は終了し、そうでなければ動作は決定ステップ５６に
入る。決定ステップ５６はレジスタ３３内の最後（反対
側の端）位置が転送されたかどうかを決定（セレクタ回
路３５と通信コントローラの間の相互作用にもとづき）
する。最後のレジスタ位置に到達していなければ（決定
ステップ５６が“Ｎ”）、ステップ５４がくり返されて
レジスタから次のデータユニットを転送する。最終レジ
スタ位置が転送されていれば（ステップ５６が
“Ｙ”）、ステップ５７が行われる。
４）後に通信コントローラはステップ５５において最後
の有効データユニットがとり出されたかどうか、すなわ
ち、関連する記述子のフィールド長ファクタが使用され
たかどうかを決定する。これは、正常な状態で通信コン
トローラの内部データ記憶容量および外部伝送速度が各
記述子で特定されるデータの全長を扱うに充分であるも
のとしている。決定ステップ５５の結果が正であれば動
作は終了し、そうでなければ動作は決定ステップ５６に
入る。決定ステップ５６はレジスタ３３内の最後（反対
側の端）位置が転送されたかどうかを決定（セレクタ回
路３５と通信コントローラの間の相互作用にもとづき）
する。最後のレジスタ位置に到達していなければ（決定
ステップ５６が“Ｎ”）、ステップ５４がくり返されて
レジスタから次のデータユニットを転送する。最終レジ
スタ位置が転送されていれば（ステップ５６が
“Ｙ”）、ステップ５７が行われる。
【００３５】ステップ５７において、通信コントローラ
が現在のアドレスＡをＲＡＭ３０内の次の行位置を指定
する値に変更し、そしてそのアドレスに対する他のＲｄ
Ｔ要求をメモリに与える。これにより、データは次の行
からレジスタ３３に移されそして順次転送アクション５
４−５６が、最終データユニットが通信コントローラに
移されるまでまたは最終レジスタ位置のデータが移され
るまでくり返される。従って、１以上のＲｄＴ動作によ
り通信コントローラは関連する要求記述子により特定さ
れるメモリスペース内のデータのすべてをとり出し、そ
してそのデータを遠隔ステーションに送るため実時間伝
送プロセスをその外部リンクで行う。
が現在のアドレスＡをＲＡＭ３０内の次の行位置を指定
する値に変更し、そしてそのアドレスに対する他のＲｄ
Ｔ要求をメモリに与える。これにより、データは次の行
からレジスタ３３に移されそして順次転送アクション５
４−５６が、最終データユニットが通信コントローラに
移されるまでまたは最終レジスタ位置のデータが移され
るまでくり返される。従って、１以上のＲｄＴ動作によ
り通信コントローラは関連する要求記述子により特定さ
れるメモリスペース内のデータのすべてをとり出し、そ
してそのデータを遠隔ステーションに送るため実時間伝
送プロセスをその外部リンクで行う。
【００３６】４．４ ＷｒＴ，ＰＷｒＴおよびＰＭＷ動
作 図５の基本メモリ構成に対しどのように書込転送（Ｗｒ
Ｔ）、疑似書込転送（ＰＷｒＴ）および読出変更書込転
送（ＲＭＷ）動作を用いるかについての詳細を図８，９
に示すフローチャートにより説明する。ステップ６０に
おいてそのような書込動作は通信コントローラが通信受
信プロセスの用意をなし、そしてメモリに書込まねばな
らないデータをそのプロセス（遠隔ステーションからそ
のリンク接続を介して）受けたとき呼び出される。後述
するように、通信コントローラは少くとも予め定めたし
きい値長さをもつ受信データを記憶するときにのみＷｒ
ＴとＲＭＷ動作を用い、他の場合にはそのようなデータ
の記憶にはノーマルＷｒ動作を用いる。通信コントロー
ラは少くともそのしきい値長さに対応するデータ量を記
憶するに充分な内部バッファメモリ容量を有し、それ
故、少くともその量のデータが直ちに書込まれねばなら
なくなるまではＷｒＴおよびＲＭＷ動作を開始する必要
はない。また、受信プロセスを限定する要求記述子情報
は通信コントローラに、受信データが書込まれるべきＶ
ＲＡＭメモリ内のバッファスペースの開始アドレス“Ａ
１”を与える。受信データをＷｒＴ（またはＲＭＷ）動
作により書込むものとすると、通信コントローラは現在
のアドレスパラメータＡを上記の開始アドレスに対応す
る値Ａ１にセットしそしてステップ６２に入る。ステッ
プ６２でＡ１により表わされるアドレスを用いてＶＲＡ
Ｍ内の物理的なページ境界に対するそのオフセットまた
は整合を決定する。ここでは１ページはＶＲＡＭの１行
の容量に対応する数のビット（図５の構成では５１４×
４ビット、後述する構成では５１２×３２ビット）を含
む。各アドレスは規則的な桁数部分を含む。１行内の別
々にアドレス可能なメモリセルに関連するアドレスはそ
の行内のすべての位置について同一である上位桁副部分
と各アドレス可能な行位置について異なる下位桁副部分
を有する。
作 図５の基本メモリ構成に対しどのように書込転送（Ｗｒ
Ｔ）、疑似書込転送（ＰＷｒＴ）および読出変更書込転
送（ＲＭＷ）動作を用いるかについての詳細を図８，９
に示すフローチャートにより説明する。ステップ６０に
おいてそのような書込動作は通信コントローラが通信受
信プロセスの用意をなし、そしてメモリに書込まねばな
らないデータをそのプロセス（遠隔ステーションからそ
のリンク接続を介して）受けたとき呼び出される。後述
するように、通信コントローラは少くとも予め定めたし
きい値長さをもつ受信データを記憶するときにのみＷｒ
ＴとＲＭＷ動作を用い、他の場合にはそのようなデータ
の記憶にはノーマルＷｒ動作を用いる。通信コントロー
ラは少くともそのしきい値長さに対応するデータ量を記
憶するに充分な内部バッファメモリ容量を有し、それ
故、少くともその量のデータが直ちに書込まれねばなら
なくなるまではＷｒＴおよびＲＭＷ動作を開始する必要
はない。また、受信プロセスを限定する要求記述子情報
は通信コントローラに、受信データが書込まれるべきＶ
ＲＡＭメモリ内のバッファスペースの開始アドレス“Ａ
１”を与える。受信データをＷｒＴ（またはＲＭＷ）動
作により書込むものとすると、通信コントローラは現在
のアドレスパラメータＡを上記の開始アドレスに対応す
る値Ａ１にセットしそしてステップ６２に入る。ステッ
プ６２でＡ１により表わされるアドレスを用いてＶＲＡ
Ｍ内の物理的なページ境界に対するそのオフセットまた
は整合を決定する。ここでは１ページはＶＲＡＭの１行
の容量に対応する数のビット（図５の構成では５１４×
４ビット、後述する構成では５１２×３２ビット）を含
む。各アドレスは規則的な桁数部分を含む。１行内の別
々にアドレス可能なメモリセルに関連するアドレスはそ
の行内のすべての位置について同一である上位桁副部分
と各アドレス可能な行位置について異なる下位桁副部分
を有する。
【００３７】ステップ６２に対してその下位桁副部分内
の桁がすべて０であればそのアドレスは整合したものと
し、そうでない場合には整合していないとする。現在の
アドレスが整合していなければステップ６２では後述す
るＲＭＷ動作シーケンス７０への分岐は生じない。現在
のアドレスが整合すると、ステップ６２がＹとなり、ス
テップ６３に入る。
の桁がすべて０であればそのアドレスは整合したものと
し、そうでない場合には整合していないとする。現在の
アドレスが整合していなければステップ６２では後述す
るＲＭＷ動作シーケンス７０への分岐は生じない。現在
のアドレスが整合すると、ステップ６２がＹとなり、ス
テップ６３に入る。
【００３８】ステップ６３においてメモリに書込まれる
べきものとして現在使用しうるデータが１ページ（５１
２×４ビット）以下であるかどうかを通信コントローラ
が決定する。使用しうるデータが少くとも１ページの長
さであれば、ステップ６３はＮとなりステップ６４−６
９に入る。使用可能なデータが１ページより短ければ６
３の結果はＹとなりＲＭＷシーケンス７０に入る。ステ
ップ６４−６６において、通信コントローラは現在のア
ドレスＡに対するＰＷｒＴ動作を要求し、それに対する
肯定応答を待ちそして受信したデータを順次レジスタ３
３に転送する。この動作は整合したアドレスに対するも
のでありそして書込まれるデータ量は少くとも１ページ
長である（ステップ６２と６３から）から、この順次転
送はレジスタ３３のすべての位置を充たすことになる、
すなわちレジスタの一端から（ステップ３６で発生され
る値０のポインタにもとづく）他端へと次々の位置を充
たすことになる。この順次転送の完了時に、通信コント
ローラはＡに対応する１ページ分整合したアドレスＡ*
（Ａ* はＡで指定される行の開始を示しそしてＡがペー
ジ整合していればＡと同じである）に対するＷｒＴ動作
を要求しそしてそれに対する肯定応答を待つ。
べきものとして現在使用しうるデータが１ページ（５１
２×４ビット）以下であるかどうかを通信コントローラ
が決定する。使用しうるデータが少くとも１ページの長
さであれば、ステップ６３はＮとなりステップ６４−６
９に入る。使用可能なデータが１ページより短ければ６
３の結果はＹとなりＲＭＷシーケンス７０に入る。ステ
ップ６４−６６において、通信コントローラは現在のア
ドレスＡに対するＰＷｒＴ動作を要求し、それに対する
肯定応答を待ちそして受信したデータを順次レジスタ３
３に転送する。この動作は整合したアドレスに対するも
のでありそして書込まれるデータ量は少くとも１ページ
長である（ステップ６２と６３から）から、この順次転
送はレジスタ３３のすべての位置を充たすことになる、
すなわちレジスタの一端から（ステップ３６で発生され
る値０のポインタにもとづく）他端へと次々の位置を充
たすことになる。この順次転送の完了時に、通信コント
ローラはＡに対応する１ページ分整合したアドレスＡ*
（Ａ* はＡで指定される行の開始を示しそしてＡがペー
ジ整合していればＡと同じである）に対するＷｒＴ動作
を要求しそしてそれに対する肯定応答を待つ。
【００３９】このＷｒＴ動作の肯定応答（レジスタ３３
に含まれるデータがＡ* で指定される行に並列に転送さ
れたときにメモリコントローラが出す）により通信コン
トローラはステップ６７ですべての使用可能なデータが
メモリに転送されたかどうかを決定する。すべての使用
可能なデータが転送されていればこの動作は終了する
が、そうでなければステップ６８，６９に進む。ステッ
プ６８において現在のアドレスＡが次のページ／行のは
じめを指定する値にセットされ、そしてステップ６９で
通信コントローラはメモリに転送されるべきものとして
残っているデータの長さ（最後のＷｒＴ動作ステップ６
６で転送されたデータの長さより短い、本来使用可能な
データの長さ）が１ページ／行より短いかどうかを決定
する。残りデータが少くとも１ページ長であれば、ステ
ップ６５−６７がくり返される。残りデータが１ページ
より短ければステップ７０となりＲＭＷシーケンスを実
行する。このステップ６５−６７のくり返しにおいてス
テップ６６で与えられるＷｒＴ要求はＰＷｒＴ動作の次
である必要はない（すなわちステップ６４は必要な
い）。その理由は、ステップ６９において、転送パス３
８，３５（１０５）はレジスタ３３内の最下位置でスタ
ートする入力動作について条件づけられている（シーケ
ンスセレクタ３５が巡回シーケンスで動作しそしてレジ
スタが前の転送ステップ６５で満たされたから）からで
ある。
に含まれるデータがＡ* で指定される行に並列に転送さ
れたときにメモリコントローラが出す）により通信コン
トローラはステップ６７ですべての使用可能なデータが
メモリに転送されたかどうかを決定する。すべての使用
可能なデータが転送されていればこの動作は終了する
が、そうでなければステップ６８，６９に進む。ステッ
プ６８において現在のアドレスＡが次のページ／行のは
じめを指定する値にセットされ、そしてステップ６９で
通信コントローラはメモリに転送されるべきものとして
残っているデータの長さ（最後のＷｒＴ動作ステップ６
６で転送されたデータの長さより短い、本来使用可能な
データの長さ）が１ページ／行より短いかどうかを決定
する。残りデータが少くとも１ページ長であれば、ステ
ップ６５−６７がくり返される。残りデータが１ページ
より短ければステップ７０となりＲＭＷシーケンスを実
行する。このステップ６５−６７のくり返しにおいてス
テップ６６で与えられるＷｒＴ要求はＰＷｒＴ動作の次
である必要はない（すなわちステップ６４は必要な
い）。その理由は、ステップ６９において、転送パス３
８，３５（１０５）はレジスタ３３内の最下位置でスタ
ートする入力動作について条件づけられている（シーケ
ンスセレクタ３５が巡回シーケンスで動作しそしてレジ
スタが前の転送ステップ６５で満たされたから）からで
ある。
【００４０】ステップ６２の結果が現在アドレスの不整
合を示すものであれば、あるいはステップ６３または６
９の決定が、書込まれるべきデータが１ページより短い
ことを示すものであれば、通信コントローラはステップ
７０においてアドレスされた行の他の部分のデータを変
更することなくその行の一部にデータを書込むためにＲ
ＭＷ（読出変更書込）シーケンスを開始する。ＲＭＷシ
ーケンスにおいて、通信コントローラは同一の行アドレ
スに対しＲｄＴ，ＰＷｒＴおよびＷｒＴ動作についての
要求を次々に出す。ＰＷｒＴ要求はＲｄＴ要求に肯定応
答があるとき出され、ＷｒＴ要求はＰＷｒＴ要求に対す
る肯定応答がありそして通信コントローラからレジスタ
３３にデータが順次転送された後に出される。ステップ
６２からステップ７０に入るとき、現在のアドレスはペ
ージ境界からオフセットされる。従ってこの場合、メモ
リコントローラは対応するオフセットでポインタ値をつ
くり、そしてレジスタ３３への順次転送は“最下位”端
の位置から対応してオフセットされた位置で開始する。
従ってこの場合、レジスタ３３の最下位位置と開始位置
の間の位置はこの順次転送では変更されず、アドレスさ
れた行の対応する位置のデータはＷｒＴ動作では変更さ
れない。
合を示すものであれば、あるいはステップ６３または６
９の決定が、書込まれるべきデータが１ページより短い
ことを示すものであれば、通信コントローラはステップ
７０においてアドレスされた行の他の部分のデータを変
更することなくその行の一部にデータを書込むためにＲ
ＭＷ（読出変更書込）シーケンスを開始する。ＲＭＷシ
ーケンスにおいて、通信コントローラは同一の行アドレ
スに対しＲｄＴ，ＰＷｒＴおよびＷｒＴ動作についての
要求を次々に出す。ＰＷｒＴ要求はＲｄＴ要求に肯定応
答があるとき出され、ＷｒＴ要求はＰＷｒＴ要求に対す
る肯定応答がありそして通信コントローラからレジスタ
３３にデータが順次転送された後に出される。ステップ
６２からステップ７０に入るとき、現在のアドレスはペ
ージ境界からオフセットされる。従ってこの場合、メモ
リコントローラは対応するオフセットでポインタ値をつ
くり、そしてレジスタ３３への順次転送は“最下位”端
の位置から対応してオフセットされた位置で開始する。
従ってこの場合、レジスタ３３の最下位位置と開始位置
の間の位置はこの順次転送では変更されず、アドレスさ
れた行の対応する位置のデータはＷｒＴ動作では変更さ
れない。
【００４１】更に、ステップ６３または６９を通りステ
ップ７０に入る場合には現在のアドレスは整合する（ポ
インタが０）が、書込まれるべきデータの長さは１ペー
ジより短く、それ故、レジスタ３３のすべての位置を充
たさない。それ故、この場合、ＲＭＷシーケンスの順次
転送はレジスタ３３のすべてではない位置を最下位端位
置から充たすことになる。それ故、レジスタ３３の充た
されない位置に対応するアドレスされたＲＡＭ行の位置
のデータはＲＭＷ動作の最後のＷｒＴ部分では変更され
ない。ステップ７０の詳細とそれにより呼び出されるメ
モリ動作のＲＭＷ動作を図８Ａに示す。ステップ８０に
示すように、通信コントローラは現在アドレスＡに対す
るＲｄＴ動作要求を出すことによりそれらの動作をスタ
ートする。その要求がメモリコントローラにより肯定さ
れるとき（すなわち、アドレスされた行内のデータがレ
ジスタ３３に並列転送されたとき）、ステップ８１に入
る。ステップ８１において、通信コントローラは同一の
現在アドレスＡに対しＰＷｒＴ要求を出し、それに対す
る肯定応答を待つ（この間メモリコントローラは入力転
送用の順次転送パスをつくる）。
ップ７０に入る場合には現在のアドレスは整合する（ポ
インタが０）が、書込まれるべきデータの長さは１ペー
ジより短く、それ故、レジスタ３３のすべての位置を充
たさない。それ故、この場合、ＲＭＷシーケンスの順次
転送はレジスタ３３のすべてではない位置を最下位端位
置から充たすことになる。それ故、レジスタ３３の充た
されない位置に対応するアドレスされたＲＡＭ行の位置
のデータはＲＭＷ動作の最後のＷｒＴ部分では変更され
ない。ステップ７０の詳細とそれにより呼び出されるメ
モリ動作のＲＭＷ動作を図８Ａに示す。ステップ８０に
示すように、通信コントローラは現在アドレスＡに対す
るＲｄＴ動作要求を出すことによりそれらの動作をスタ
ートする。その要求がメモリコントローラにより肯定さ
れるとき（すなわち、アドレスされた行内のデータがレ
ジスタ３３に並列転送されたとき）、ステップ８１に入
る。ステップ８１において、通信コントローラは同一の
現在アドレスＡに対しＰＷｒＴ要求を出し、それに対す
る肯定応答を待つ（この間メモリコントローラは入力転
送用の順次転送パスをつくる）。
【００４２】ＰＷｒＴ要求に対する肯定応答により、通
信コントローラはステップ８２−８４を反復し、ステッ
プ８３から転送“完了”が出るまでレジスタ３３に順次
にデータを転送する。ステップ８３の決定は図７のステ
ップ５５，５６における決定に機能的に対応する。すな
わち転送されるべきすべてのデータが出されたかあるい
はレジスタ３３の最後の位置が受信データを失うことな
く充たされたかの決定である。いずれでもない場合には
ステップ６２がくり返される（次のデータユニットがレ
ジスタに転送される）。いずれかであれば、通信コント
ローラは順次転送を終了しステップ８５を行う。ステッ
プ８５において、ページ整合アドレスＡ* （Ａが整合す
れば現在アドレスＡに等しく、そうでなければＡと同じ
ページのスタートを指定する）に対するＷｒＴ要求を出
し、メモリコントローラによるそれに対する肯定応答
（これはレジスタ３３内のデータがＡ* で示される行に
並列転送されたとき生じる）によりこのシーケンスは図
８の出口位置すなわち、同図の“データエンド”決定ス
テップ６７（これは順次転送ステップ８２が最終データ
の書込み前に終了するからステップ８３で行われる“終
了”決定に対し冗長ではない）にもどる。
信コントローラはステップ８２−８４を反復し、ステッ
プ８３から転送“完了”が出るまでレジスタ３３に順次
にデータを転送する。ステップ８３の決定は図７のステ
ップ５５，５６における決定に機能的に対応する。すな
わち転送されるべきすべてのデータが出されたかあるい
はレジスタ３３の最後の位置が受信データを失うことな
く充たされたかの決定である。いずれでもない場合には
ステップ６２がくり返される（次のデータユニットがレ
ジスタに転送される）。いずれかであれば、通信コント
ローラは順次転送を終了しステップ８５を行う。ステッ
プ８５において、ページ整合アドレスＡ* （Ａが整合す
れば現在アドレスＡに等しく、そうでなければＡと同じ
ページのスタートを指定する）に対するＷｒＴ要求を出
し、メモリコントローラによるそれに対する肯定応答
（これはレジスタ３３内のデータがＡ* で示される行に
並列転送されたとき生じる）によりこのシーケンスは図
８の出口位置すなわち、同図の“データエンド”決定ス
テップ６７（これは順次転送ステップ８２が最終データ
の書込み前に終了するからステップ８３で行われる“終
了”決定に対し冗長ではない）にもどる。
【００４３】ステップ８０−８５が図８の決定ステップ
６２からはじまるときには現在アドレスＡはページ境界
からオフセットされ（整合せず）そして関連するシーケ
ンスポインタはステップ８２−８４の順次転送のスター
トのためにレジスタ３３内の対応してオフセットした位
置を指定する。従ってこの場合、レジスタ３３の最下位
置とオフセット／スタート位置との間の位置でステップ
８０で読出された情報はこの順次転送では変更されず、
そしてアドレスされたＲＡＭ行の対応する情報は次のＷ
ｒＴ転送ステップ８５では変更されない。また、順次転
送がレジスタ３３の最高位位置が充たされる前に終了す
るとすれば、充たされないレジスタ位置のデータは順次
転送では変化せずそしてアドレスされた行の対応する位
置のデータはＷｒＴステップ８５では変化しない。これ
は、アドレスが整合せず（図８のステップ８２がＮ）そ
して受信したデータの長さがレジスタ３３のポインタオ
フセット位置からスタートしてそのすべての位置を充た
すには短すぎる場合に生じる。これはまた、アドレスが
整合し、そしてデータが１ページより短いときにも生じ
うる（図８のステップ６３または６９）。
６２からはじまるときには現在アドレスＡはページ境界
からオフセットされ（整合せず）そして関連するシーケ
ンスポインタはステップ８２−８４の順次転送のスター
トのためにレジスタ３３内の対応してオフセットした位
置を指定する。従ってこの場合、レジスタ３３の最下位
置とオフセット／スタート位置との間の位置でステップ
８０で読出された情報はこの順次転送では変更されず、
そしてアドレスされたＲＡＭ行の対応する情報は次のＷ
ｒＴ転送ステップ８５では変更されない。また、順次転
送がレジスタ３３の最高位位置が充たされる前に終了す
るとすれば、充たされないレジスタ位置のデータは順次
転送では変化せずそしてアドレスされた行の対応する位
置のデータはＷｒＴステップ８５では変化しない。これ
は、アドレスが整合せず（図８のステップ８２がＮ）そ
して受信したデータの長さがレジスタ３３のポインタオ
フセット位置からスタートしてそのすべての位置を充た
すには短すぎる場合に生じる。これはまた、アドレスが
整合し、そしてデータが１ページより短いときにも生じ
うる（図８のステップ６３または６９）。
【００４４】４．５ プロセス制御情報の転送 以下は通信プロセスに関連した制御情報をいかにしてＣ
ＰＵと通信コントローラの間で転送するかについての説
明である。このシステムではこの情報は予め定めたフォ
ームの“記述子(Descriptor)”構造を含み、これはメモ
リおよび遠隔ＰＥ／ステーションに対する送信データの
処理を限定する送信要求記述子(Transmit Request Desc
riptors)と、メモリに遠隔ＰＥにより送られる受信デー
タ(Receive Data)の処理を限定する受信要求記述子(Rec
eive RequestDescriptors) と、通信コントローラによ
りサービスされる通信プロセスの最終状態を限定する状
態記述子(Status Descriptors)を含んでいる。この実施
例では、これら記述子はメモリを通じて転送される。要
求記述子はＣＰＵにより予め定めたメモリスペースに書
込まれそして通信コントローラより読出され、状態記述
子は通信コントローラにより予め定めたスペースに書込
まれそしてＣＰＵにより読出される。次に述べる理由に
より、通信コントローラはノーマルＷｒおよびＲｄ動作
によってのみそれら記述子を読出しそして書込むように
するとよい。
ＰＵと通信コントローラの間で転送するかについての説
明である。このシステムではこの情報は予め定めたフォ
ームの“記述子(Descriptor)”構造を含み、これはメモ
リおよび遠隔ＰＥ／ステーションに対する送信データの
処理を限定する送信要求記述子(Transmit Request Desc
riptors)と、メモリに遠隔ＰＥにより送られる受信デー
タ(Receive Data)の処理を限定する受信要求記述子(Rec
eive RequestDescriptors) と、通信コントローラによ
りサービスされる通信プロセスの最終状態を限定する状
態記述子(Status Descriptors)を含んでいる。この実施
例では、これら記述子はメモリを通じて転送される。要
求記述子はＣＰＵにより予め定めたメモリスペースに書
込まれそして通信コントローラより読出され、状態記述
子は通信コントローラにより予め定めたスペースに書込
まれそしてＣＰＵにより読出される。次に述べる理由に
より、通信コントローラはノーマルＷｒおよびＲｄ動作
によってのみそれら記述子を読出しそして書込むように
するとよい。
【００４５】受信要求記述子の構造は局所通信コントロ
ーラに受信データを送ることの出来る夫々の遠隔ＰＥ／
ステーションに対するシステムスタートアップ時に記憶
される。送信要求記述子はデータ送信データが局所通信
コントローラにより遠隔ＰＥへの送信のためのメモリ内
で用意される。通信コントローラは新しい伝送プロセス
が要求されるときを検出するために送信記述子について
割振られたメモリスペースをくり返し呼び出す。図１０
に示すように、送信および受信要求記述子は予め割り振
られたスペース９０と９１に記憶される。代表的な送信
要求記述子を図１０の９２で示し、その詳細を図１１の
９２で示している。代表的な受信要求記述子を図１０に
９３で示し、その詳細を図１２の９３で示す。
ーラに受信データを送ることの出来る夫々の遠隔ＰＥ／
ステーションに対するシステムスタートアップ時に記憶
される。送信要求記述子はデータ送信データが局所通信
コントローラにより遠隔ＰＥへの送信のためのメモリ内
で用意される。通信コントローラは新しい伝送プロセス
が要求されるときを検出するために送信記述子について
割振られたメモリスペースをくり返し呼び出す。図１０
に示すように、送信および受信要求記述子は予め割り振
られたスペース９０と９１に記憶される。代表的な送信
要求記述子を図１０の９２で示し、その詳細を図１１の
９２で示している。代表的な受信要求記述子を図１０に
９３で示し、その詳細を図１２の９３で示す。
【００４６】図１１に示すように、各送信要求記述子は
ＰＥ＃、プロセス１Ｄ、ＣＰＵ ＩＤ、要求（Ｒｅｑ）
長さ、バッファ（Ｂｆｒ）＃、ブロックサイズ、スター
トアドレス、および１以上のバッファアドレス（Ｂｆｒ
Ａｄｄｒ）値で示される情報フィールトを含む。これ
らは次の意味を有する。 ＰＥ＃：関連する送信データを送るべきＰＥ（処理エレ
メント）を識別する。 プロセス１Ｄ：夫々の記述子を発生したＣＰＵを識別す
る。 Ｒｅｑ長：関連する送信データの全長を示す。 Ｂｆｒ＃：関連する送信データを記憶するメモリブロッ
クの数を示す。これらブロック（図１１の斜線部９４参
照）のサイズは同じである（次のブロックサイズ参
照）。ブロックは連続である必要はない。 Ｂｆｒ Ａｄｄｒ：関連する送信データを含む個々のメ
モリブロックの初期アドレスを示す。 ブロックサイズ：メモリブロックのサイズを示す。（一
つの記述子で限定されるすべてのブロックは同一ブロッ
クサイズを有する。ブロックサイズは９５（図１１）で
図式的に示される。 スタートＡｄｄｒ：送信データの第１バイトを保持する
第１メモリブロック（Ｂｆｒ Ａｄｄｒ１で示されるア
ドレスを有するバッファスペース）内アドレスを示す。
Ｂｆｒ Ａｄｄｒ１とは異なる場合にはこの機能により
ＣＰＵがそのブロック内の送信データを任意にオフセッ
トしそして本発明には関係しない特殊な情報を記憶する
ためのスペースをそのブロックにつくりうるようにす
る。
ＰＥ＃、プロセス１Ｄ、ＣＰＵ ＩＤ、要求（Ｒｅｑ）
長さ、バッファ（Ｂｆｒ）＃、ブロックサイズ、スター
トアドレス、および１以上のバッファアドレス（Ｂｆｒ
Ａｄｄｒ）値で示される情報フィールトを含む。これ
らは次の意味を有する。 ＰＥ＃：関連する送信データを送るべきＰＥ（処理エレ
メント）を識別する。 プロセス１Ｄ：夫々の記述子を発生したＣＰＵを識別す
る。 Ｒｅｑ長：関連する送信データの全長を示す。 Ｂｆｒ＃：関連する送信データを記憶するメモリブロッ
クの数を示す。これらブロック（図１１の斜線部９４参
照）のサイズは同じである（次のブロックサイズ参
照）。ブロックは連続である必要はない。 Ｂｆｒ Ａｄｄｒ：関連する送信データを含む個々のメ
モリブロックの初期アドレスを示す。 ブロックサイズ：メモリブロックのサイズを示す。（一
つの記述子で限定されるすべてのブロックは同一ブロッ
クサイズを有する。ブロックサイズは９５（図１１）で
図式的に示される。 スタートＡｄｄｒ：送信データの第１バイトを保持する
第１メモリブロック（Ｂｆｒ Ａｄｄｒ１で示されるア
ドレスを有するバッファスペース）内アドレスを示す。
Ｂｆｒ Ａｄｄｒ１とは異なる場合にはこの機能により
ＣＰＵがそのブロック内の送信データを任意にオフセッ
トしそして本発明には関係しない特殊な情報を記憶する
ためのスペースをそのブロックにつくりうるようにす
る。
【００４７】図１２は各受信要求記述子が、遠隔ＰＥ
＃、送信（Ｔ）プロセス（Ｐｒｏｃ）１Ｄ、受信（Ｒ）
Ｐｒｏｃ １Ｄ、ＣＰＵ １Ｄ、要求（Ｒｅｑ）長、Ｂ
ｆｒ＃、ブロック（Ｂｌｋ）サイズおよび１以上のバッ
ファアドレス値１−Ｎで示されるフィールドを含むこと
を示す。これらは次の意味を有する。 遠隔ＰＥ＃：関連する受信データの遠隔ソースを識別す
る。受信要求記述子は各遠隔ステーションについて局所
的に記憶されそしてそのステーションを識別する遠隔Ｐ
Ｅ＃を含む。 Ｒ Ｐｒｏｃ ＩＤ：関連するデータ受信プロセスに割
振られた固有の数。 Ｔ Ｐｒｏｃ １Ｄ：遠隔ステーションで終る局所発生
伝送プロセスのプロセスＩＤ値（局所発生プロセスを限
定しそしてそのメモリ内のその記述子の位置をきめるた
めに局所通信コントローラにより用いられる局所に記憶
された送信要求記述子のプロセスＩＤ値に等しい）。Ｒ
Ｐｒｏｃ １ＤおよびＴ Ｐｒｏｃ １Ｄが局部ステ
ーションと遠隔ステーション間の完全に二重の通信プロ
セスを限定する。 ＣＰＵ １Ｄ：関連する受信データの指向する局所ＣＰ
Ｕの識別子。任意のＣＰＵがそのデータを処理すること
が出来ればこのフィールドはブランクのままである。 Ｂｆｒ＃：夫々の受信データを含むメモリの連続する個
々のブロックの数。これらスペース−図１２の斜線部参
照−は連続または非連続である。 Ｂｌｋサイズ：各スペースのサイズ；図１１の９６参
照。 Ｂｆｒ Ａｄｄｒ：各スペース内の初期位置のアドレ
ス。
＃、送信（Ｔ）プロセス（Ｐｒｏｃ）１Ｄ、受信（Ｒ）
Ｐｒｏｃ １Ｄ、ＣＰＵ １Ｄ、要求（Ｒｅｑ）長、Ｂ
ｆｒ＃、ブロック（Ｂｌｋ）サイズおよび１以上のバッ
ファアドレス値１−Ｎで示されるフィールドを含むこと
を示す。これらは次の意味を有する。 遠隔ＰＥ＃：関連する受信データの遠隔ソースを識別す
る。受信要求記述子は各遠隔ステーションについて局所
的に記憶されそしてそのステーションを識別する遠隔Ｐ
Ｅ＃を含む。 Ｒ Ｐｒｏｃ ＩＤ：関連するデータ受信プロセスに割
振られた固有の数。 Ｔ Ｐｒｏｃ １Ｄ：遠隔ステーションで終る局所発生
伝送プロセスのプロセスＩＤ値（局所発生プロセスを限
定しそしてそのメモリ内のその記述子の位置をきめるた
めに局所通信コントローラにより用いられる局所に記憶
された送信要求記述子のプロセスＩＤ値に等しい）。Ｒ
Ｐｒｏｃ １ＤおよびＴ Ｐｒｏｃ １Ｄが局部ステ
ーションと遠隔ステーション間の完全に二重の通信プロ
セスを限定する。 ＣＰＵ １Ｄ：関連する受信データの指向する局所ＣＰ
Ｕの識別子。任意のＣＰＵがそのデータを処理すること
が出来ればこのフィールドはブランクのままである。 Ｂｆｒ＃：夫々の受信データを含むメモリの連続する個
々のブロックの数。これらスペース−図１２の斜線部参
照−は連続または非連続である。 Ｂｌｋサイズ：各スペースのサイズ；図１１の９６参
照。 Ｂｆｒ Ａｄｄｒ：各スペース内の初期位置のアドレ
ス。
【００４８】送信および受信状態記述子（図１３）の夫
々は関連する送信および受信プロセスの最終状態を示
す。テーブルスペース１００と１０１は夫々これら機能
に割り振られ、そして送信および受信状態記述子により
運ぶことの出来る情報は夫々１０２と１０３で示され
る。各状態記述子のスペース（送信および受信用）は次
の意味を持つ特定的に名前をつけられたフィールトを有
する。 ＰＥ＃：関連するプロセスが実行されている局所処理エ
レメントを識別する。 ＣＰＵ １Ｄ：関連する要求記述子を発生した局所ＣＰ
Ｕを識別する。 Ｐｒｏｃ １Ｄ：夫々送信または受信プロセスに固有に
割当てられた数。 ポインタ：関連するプロセスの要求記述子を含むバッフ
ァメモリスペースのスタートアドレス。 状態：夫々のプロセスの最終状態（完了／中止、エラ
ー、等）を限定する情報。
々は関連する送信および受信プロセスの最終状態を示
す。テーブルスペース１００と１０１は夫々これら機能
に割り振られ、そして送信および受信状態記述子により
運ぶことの出来る情報は夫々１０２と１０３で示され
る。各状態記述子のスペース（送信および受信用）は次
の意味を持つ特定的に名前をつけられたフィールトを有
する。 ＰＥ＃：関連するプロセスが実行されている局所処理エ
レメントを識別する。 ＣＰＵ １Ｄ：関連する要求記述子を発生した局所ＣＰ
Ｕを識別する。 Ｐｒｏｃ １Ｄ：夫々送信または受信プロセスに固有に
割当てられた数。 ポインタ：関連するプロセスの要求記述子を含むバッフ
ァメモリスペースのスタートアドレス。 状態：夫々のプロセスの最終状態（完了／中止、エラ
ー、等）を限定する情報。
【００４９】４．６ ＲＡＭ／ＳＡＭメモリアクセスモ
ードの選択使用 要求および状態記述子はノーマル（ＲＡＭモード）Ｗｒ
要求によりメモリに書込まれそしてノーマルＲｄ要求で
メモリから読出される。要求記述子はＣＰＵで発生され
て書込まれそして通信コントローラにより読出される。
状態記述子は通信コントローラで書込まれ、ＣＰＵで読
出される。送信データと受信データのメモリ転送は別々
に扱われる。これらの転送において、通信コントローラ
は夫々の送信／受信要求記述子からとり出される長さフ
ァクタによりノーマルＲｄ／Ｗｒ動作（送信データにつ
いてＲｄ、受信データについてＷｒ）またはＲｄＴ／Ｗ
ｒＴ／ＲＭＷ動作（送信データについてＲｄＴ）を選択
的に要求する。通信コントローラがノーマルＲｄ／Ｗｒ
要求で記述子情報と或るデータとのメモリ転送を行い、
そしてＲｄＴ／ＷｒＴ／ＲＭＷ動作により他のデータの
メモリ転送を行うことの利点を次に述べる。記述子（送
信要求記述子、受信要求記述子、状態記述子）につい
て、図１７に関連して説明する本発明の実施例において
はアドレス可能なメモリスペースの一部のみがＳＡＭモ
ードでアクセス出来る。そして後述する理由により、記
述子と他の特定の情報をＳＡＭモードでアドレス可能で
ないスペースに記憶する。（ここでいう他の情報には通
信コントローラでサービスされる通信プロセスに関係し
ない情報が含まれる。）
ードの選択使用 要求および状態記述子はノーマル（ＲＡＭモード）Ｗｒ
要求によりメモリに書込まれそしてノーマルＲｄ要求で
メモリから読出される。要求記述子はＣＰＵで発生され
て書込まれそして通信コントローラにより読出される。
状態記述子は通信コントローラで書込まれ、ＣＰＵで読
出される。送信データと受信データのメモリ転送は別々
に扱われる。これらの転送において、通信コントローラ
は夫々の送信／受信要求記述子からとり出される長さフ
ァクタによりノーマルＲｄ／Ｗｒ動作（送信データにつ
いてＲｄ、受信データについてＷｒ）またはＲｄＴ／Ｗ
ｒＴ／ＲＭＷ動作（送信データについてＲｄＴ）を選択
的に要求する。通信コントローラがノーマルＲｄ／Ｗｒ
要求で記述子情報と或るデータとのメモリ転送を行い、
そしてＲｄＴ／ＷｒＴ／ＲＭＷ動作により他のデータの
メモリ転送を行うことの利点を次に述べる。記述子（送
信要求記述子、受信要求記述子、状態記述子）につい
て、図１７に関連して説明する本発明の実施例において
はアドレス可能なメモリスペースの一部のみがＳＡＭモ
ードでアクセス出来る。そして後述する理由により、記
述子と他の特定の情報をＳＡＭモードでアドレス可能で
ないスペースに記憶する。（ここでいう他の情報には通
信コントローラでサービスされる通信プロセスに関係し
ない情報が含まれる。）
【００５０】通信されるデータについてはまず受信デー
タを処理するメモリを考える。そのような処理における
最長の待ち時間／遅延は、ＳＡＭモードのＲＭＷ動作で
データを書込む（前述したように全ＲＡＷ行より短いデ
ータをその行の他の部分のデータを変えことなく記憶す
る）とき生じる。そのようなＲＭＷ動作に関連した遅延
はメモリ内での個々のＲｄＴ、ＰＷｒＴおよびＷｒＴ動
作に許された時間、ＰＷｒＴ動作とＷｒＴ動作の間でデ
ータをＶＲＡＭシフトレジスタに順次ロードするに必要
な時間、および優先メモリサービスがＲｄＴ、ＰＷｒＴ
およびＷｒＴ動作の通信コントローラ要求と一致または
重なるときにＣＰＵおよび他のエンティティに対するそ
のサービスに許されねばならない時間を含む。後述する
（図１７について）好適なメモリ構成は１つのノーマル
Ｗｒ要求（通信コントローラ、または他のエンティティ
からの）当り４バイト（３２ビット）の並列直接転送を
扱うことが出来そして１回の要求−肯定応答サイクルよ
り著しく長くはない時間内で通信コントローラ（および
他のエンティティ）が３２バイト（２５６ビット）まで
の転送を行いうるようにするバースト動作モードを可能
にする。このように、この構成に対し、通信コントロー
ラが３２バイトより短いデータの書込みにＷｒＴ形の動
作を使用することは明らかに効率が悪い。更に、ＲＭＷ
動作に関する遅延を考えると、１行のアドレスに対し８
０バイト（４８０ビット）より短い書込にＲＭＷ動作を
用いる場合には効率が悪い。このように、ＲＡＭ行に対
し８０バイトより短い受信データストリングを記憶する
ためにノーマルＷｒを用い、任意の行内のそれより長い
受信データストリングを記憶するためにＲＭＷまたはＷ
ｒＴ／ＰＷｒＴ動作を用いることが望ましい。
タを処理するメモリを考える。そのような処理における
最長の待ち時間／遅延は、ＳＡＭモードのＲＭＷ動作で
データを書込む（前述したように全ＲＡＷ行より短いデ
ータをその行の他の部分のデータを変えことなく記憶す
る）とき生じる。そのようなＲＭＷ動作に関連した遅延
はメモリ内での個々のＲｄＴ、ＰＷｒＴおよびＷｒＴ動
作に許された時間、ＰＷｒＴ動作とＷｒＴ動作の間でデ
ータをＶＲＡＭシフトレジスタに順次ロードするに必要
な時間、および優先メモリサービスがＲｄＴ、ＰＷｒＴ
およびＷｒＴ動作の通信コントローラ要求と一致または
重なるときにＣＰＵおよび他のエンティティに対するそ
のサービスに許されねばならない時間を含む。後述する
（図１７について）好適なメモリ構成は１つのノーマル
Ｗｒ要求（通信コントローラ、または他のエンティティ
からの）当り４バイト（３２ビット）の並列直接転送を
扱うことが出来そして１回の要求−肯定応答サイクルよ
り著しく長くはない時間内で通信コントローラ（および
他のエンティティ）が３２バイト（２５６ビット）まで
の転送を行いうるようにするバースト動作モードを可能
にする。このように、この構成に対し、通信コントロー
ラが３２バイトより短いデータの書込みにＷｒＴ形の動
作を使用することは明らかに効率が悪い。更に、ＲＭＷ
動作に関する遅延を考えると、１行のアドレスに対し８
０バイト（４８０ビット）より短い書込にＲＭＷ動作を
用いる場合には効率が悪い。このように、ＲＡＭ行に対
し８０バイトより短い受信データストリングを記憶する
ためにノーマルＷｒを用い、任意の行内のそれより長い
受信データストリングを記憶するためにＲＭＷまたはＷ
ｒＴ／ＰＷｒＴ動作を用いることが望ましい。
【００５１】状態記述子（これは３０−６０バイトを含
む）はＳＡＭモードでアクセス可能でないメモリスペー
スの一部に記憶される（好適なメモリ構成については）
から、それら記述子はノーマルＷｒ動作によってのみ記
憶されるとよい。同様の相対的なタイミングファクタが
メモリからの送信データのとり出しにも適用される。最
悪の場合でもＲｄＴ動作における遅延はＲＭＷ動作にお
けるより著しく短いから、ノーマルＲｄおよびＲｄＴ動
作の選択のためのしきい値はＲＭＷアクセスを選択する
ための上記しきい値（８０バイト）より短い。このメモ
リ構成についての設計の点では、１つのＲＡＭ行から３
６バイト（２８８ビット）より短いものの読出し時にノ
ーマルＲｄを、そしてそれより長いストリングを１行か
ら読出すときにはＲｄＴ動作を用いるとよい。また、
（送信および受信）要求記述子はＳＡＭモードではアク
セス不能なアドレス可能メモリスペースの一部に記憶さ
れるから、それら記述子はその構成に対してはノーマル
Ｒｄで読出さなくてはならない。
む）はＳＡＭモードでアクセス可能でないメモリスペー
スの一部に記憶される（好適なメモリ構成については）
から、それら記述子はノーマルＷｒ動作によってのみ記
憶されるとよい。同様の相対的なタイミングファクタが
メモリからの送信データのとり出しにも適用される。最
悪の場合でもＲｄＴ動作における遅延はＲＭＷ動作にお
けるより著しく短いから、ノーマルＲｄおよびＲｄＴ動
作の選択のためのしきい値はＲＭＷアクセスを選択する
ための上記しきい値（８０バイト）より短い。このメモ
リ構成についての設計の点では、１つのＲＡＭ行から３
６バイト（２８８ビット）より短いものの読出し時にノ
ーマルＲｄを、そしてそれより長いストリングを１行か
ら読出すときにはＲｄＴ動作を用いるとよい。また、
（送信および受信）要求記述子はＳＡＭモードではアク
セス不能なアドレス可能メモリスペースの一部に記憶さ
れるから、それら記述子はその構成に対してはノーマル
Ｒｄで読出さなくてはならない。
【００５２】メモリに対する通信コントローラの動作シ
ーケンスを図１４，１５，１６に示す。これらはメモリ
アクセスのために通信コントローラにより用いられるモ
ードを選択する動作を示す。データ伝送プロセスに関連
するシーケンスは図１４に１０８で示し、その詳細を図
１６に示す。次の二つの部分で述べるシーケンスはデー
タ通信技術における当業者には周知の論理設計を応用す
ることにより状態機械ロジックまたはそれに等価なロジ
ック構成で容易に実施出来る。
ーケンスを図１４，１５，１６に示す。これらはメモリ
アクセスのために通信コントローラにより用いられるモ
ードを選択する動作を示す。データ伝送プロセスに関連
するシーケンスは図１４に１０８で示し、その詳細を図
１６に示す。次の二つの部分で述べるシーケンスはデー
タ通信技術における当業者には周知の論理設計を応用す
ることにより状態機械ロジックまたはそれに等価なロジ
ック構成で容易に実施出来る。
【００５３】４．６．１ メモリモード選択−送信プロ
セス データ伝送プロセスについてメモリにアクセスするため
に（図１５）、通信コントローラはそれが直ちに行うべ
きタスクを有していないときには待機ループ１２０内に
ある。送信プロセスが作動されると（送信要求記述子が
局所ＣＰＵにより記憶され、関連する送信データがその
記述子に示される１個以上のＢｆｒスペース内に記憶さ
れる）、通信コントローラはその記述子をとり出し、そ
してそれを用いてそれが示すメモリブロックから関連す
る送信データをとり出し、そしてそのデータをその記述
子に示される遠隔ＰＥに送る。この伝送はメモリアクセ
スプロセスと時間的に一致しうるが、一般的にはデータ
はその伝送を外部リンクと遠隔ＰＥのタイミング要件に
同期させるために通信コントローラ内のバッファレジス
タに一時的に保持される。ステップ１２１に示すよう
に、通信コントローラはノーマルＲｄ要求によりその
（送信要求）記述子をとり出し、局所レジスタＬ（長さ
インジケータ用）をその記述子内の要求長さフィールド
の値にセットし、そして局所レジスタＡ（現在アドレ
ス）を“Ｂｆｒ Ａｄｄｒ １”フィールド（図１１参
照）にセットする。各記述子はとり出しには複数のノー
マルＲｄ要求動作を必要とする複数バイトの情報を含む
（図１１参照）。
セス データ伝送プロセスについてメモリにアクセスするため
に（図１５）、通信コントローラはそれが直ちに行うべ
きタスクを有していないときには待機ループ１２０内に
ある。送信プロセスが作動されると（送信要求記述子が
局所ＣＰＵにより記憶され、関連する送信データがその
記述子に示される１個以上のＢｆｒスペース内に記憶さ
れる）、通信コントローラはその記述子をとり出し、そ
してそれを用いてそれが示すメモリブロックから関連す
る送信データをとり出し、そしてそのデータをその記述
子に示される遠隔ＰＥに送る。この伝送はメモリアクセ
スプロセスと時間的に一致しうるが、一般的にはデータ
はその伝送を外部リンクと遠隔ＰＥのタイミング要件に
同期させるために通信コントローラ内のバッファレジス
タに一時的に保持される。ステップ１２１に示すよう
に、通信コントローラはノーマルＲｄ要求によりその
（送信要求）記述子をとり出し、局所レジスタＬ（長さ
インジケータ用）をその記述子内の要求長さフィールド
の値にセットし、そして局所レジスタＡ（現在アドレ
ス）を“Ｂｆｒ Ａｄｄｒ １”フィールド（図１１参
照）にセットする。各記述子はとり出しには複数のノー
マルＲｄ要求動作を必要とする複数バイトの情報を含む
（図１１参照）。
【００５４】前述したように、通信コントローラは送信
データのとり出しにノーマルＲｄ要求またはＲｄＴ型の
要求を選択的に使用する。この要求モードの選択は図１
５のステップ１２２−１２３で行われる長さ比較にもと
づく。ステップ１２２で通信コントローラはしきい値長
さＬ１（例えば前述のようにＬ１＝３６バイト）に対
し、レジスタ内のＲｅｑ長値Ｌを比較する。ＬがＬ１以
上であればステップ１２３で比較が行われる。ＬがＬ１
未満であればステップ１２４に入る。ステップ１２４に
おいて、読出されるべき送信データのすべてがノーマル
Ｒｄでとり出される。勿論これは、ノーマルＲｄ要求が
なされそしてすべてのデータが読出されるまであるいは
データがブロックの終了位置から読出されるまでＡでは
じまる一連のアドレスのストリングに対しそれが行われ
ることを意味する。そして後者の場合にはＡが次のＢｆ
ｒ Ａｄｄｒ（例えばＢｆｒ Ａｄｄｒ ２）に進めら
れて次のＢｆｒ Ａｄｄｒではじまりデータエンドで終
了する一連のアドレスを通じて読取られるべきデータの
残り部分に対しノーマルＲｄが続けられる。ステップ１
２３で、現在アドレスされているブロックのエンドまで
のバイト長がＬ１と比較される。この長さは、ａ）Ｂｌ
ｋサイズ（図１１）がＬ１より短いか、ｂ）スタートＡ
ｄｄｒ（図１１）がブロック境界からオフセットしそし
てスタートＡｄｄｒからブロックのエンドまでのバイト
長さがＬ１より小である場合にＬ１より小となりうる。
ブロックエンドまでの長さがＬ１より小であればステッ
プ１２５に入り、その他の場合にはステップ１２６に入
る。
データのとり出しにノーマルＲｄ要求またはＲｄＴ型の
要求を選択的に使用する。この要求モードの選択は図１
５のステップ１２２−１２３で行われる長さ比較にもと
づく。ステップ１２２で通信コントローラはしきい値長
さＬ１（例えば前述のようにＬ１＝３６バイト）に対
し、レジスタ内のＲｅｑ長値Ｌを比較する。ＬがＬ１以
上であればステップ１２３で比較が行われる。ＬがＬ１
未満であればステップ１２４に入る。ステップ１２４に
おいて、読出されるべき送信データのすべてがノーマル
Ｒｄでとり出される。勿論これは、ノーマルＲｄ要求が
なされそしてすべてのデータが読出されるまであるいは
データがブロックの終了位置から読出されるまでＡでは
じまる一連のアドレスのストリングに対しそれが行われ
ることを意味する。そして後者の場合にはＡが次のＢｆ
ｒ Ａｄｄｒ（例えばＢｆｒ Ａｄｄｒ ２）に進めら
れて次のＢｆｒ Ａｄｄｒではじまりデータエンドで終
了する一連のアドレスを通じて読取られるべきデータの
残り部分に対しノーマルＲｄが続けられる。ステップ１
２３で、現在アドレスされているブロックのエンドまで
のバイト長がＬ１と比較される。この長さは、ａ）Ｂｌ
ｋサイズ（図１１）がＬ１より短いか、ｂ）スタートＡ
ｄｄｒ（図１１）がブロック境界からオフセットしそし
てスタートＡｄｄｒからブロックのエンドまでのバイト
長さがＬ１より小である場合にＬ１より小となりうる。
ブロックエンドまでの長さがＬ１より小であればステッ
プ１２５に入り、その他の場合にはステップ１２６に入
る。
【００５５】ステップ１２５において、ステップ１２１
で“Ｄ／Ｂエンド”にセットされたＡの値で示されるブ
ロックから送信データをとり出すためにノーマルＲｄが
用いられる。図１５の下部に示すようにこの“Ｄ／Ｂエ
ンド”は（現在アドレスされている）ブロックのエンド
またはデータエンドの内早い方のものを意味する。すな
わち、そのラインが現在アドレスされているブロックに
あればデータエンドであり、そうでなければブロックエ
ンドである。ステップ１２６において、ＶＲＡＭ内の１
以上の行／ページから上記の“Ｄ／Ｂエンド”にデータ
を読出すために１以上のＲｄＴ要求が用いられる。この
ように、一つのＲｄＴ動作がＳＡＭモードで送信データ
を現在アドレスされているブロックのスタートを含むＶ
ＲＡＭ行／ページから通信コントローラに転送するため
に用いられ、そして現在アドレスされているブロックが
アドレスされた行を越えて伸びそしてその行を越えて伸
びる送信データを含む場合に、付加ＲｄＴ動作が次の行
（ＬとＡの値をその動作に合せて）に対し行われる。こ
れら動作はデータエンドとなったとき（すなわちブロッ
ク長等によりはじめの行内または次の行）終了する。
で“Ｄ／Ｂエンド”にセットされたＡの値で示されるブ
ロックから送信データをとり出すためにノーマルＲｄが
用いられる。図１５の下部に示すようにこの“Ｄ／Ｂエ
ンド”は（現在アドレスされている）ブロックのエンド
またはデータエンドの内早い方のものを意味する。すな
わち、そのラインが現在アドレスされているブロックに
あればデータエンドであり、そうでなければブロックエ
ンドである。ステップ１２６において、ＶＲＡＭ内の１
以上の行／ページから上記の“Ｄ／Ｂエンド”にデータ
を読出すために１以上のＲｄＴ要求が用いられる。この
ように、一つのＲｄＴ動作がＳＡＭモードで送信データ
を現在アドレスされているブロックのスタートを含むＶ
ＲＡＭ行／ページから通信コントローラに転送するため
に用いられ、そして現在アドレスされているブロックが
アドレスされた行を越えて伸びそしてその行を越えて伸
びる送信データを含む場合に、付加ＲｄＴ動作が次の行
（ＬとＡの値をその動作に合せて）に対し行われる。こ
れら動作はデータエンドとなったとき（すなわちブロッ
ク長等によりはじめの行内または次の行）終了する。
【００５６】ステップ１２５または１２６の次にステッ
プ１２７でデータエンドを決定する。前の動作でデータ
エンドとなったときにはそのシーケンスは終了する。デ
ータエンドにならない場合にはＬとＲの値がステップ１
２８で更新されそしてこのシーケンスがステップ１２２
への接続ａ１２９を介してそれら値に対しくり返され
る。上記の更新において、読出されるべきデータの残り
長さを示すためにＬが変更され（Ｒｅｑ長がそれまで読
出されたデータより短い）そしてＡが次のＢｆｒＡｄｄ
ｒ ２の値（すなわち次のブロックがはじまるところの
アドレス）に変更される。これら動作は記述子パラメー
タ（Ｒｅｑ長、ブロックサイズ、Ｂｆｒ Ａｄｄｒ
１，２，…）により限定される送信データのすべてがと
り出されるまで続けられる。勿論、この送信データは通
信コントローラにより遠隔ステーション（記述子内の
“ＰＥ＃”パラメータで限定される）に送られており、
そしてそのような伝送がメモリ読出しプロセスと時間的
に一般に関連づけられて行われる。送信データのそれ以
上の処理については本発明には含まれない。
プ１２７でデータエンドを決定する。前の動作でデータ
エンドとなったときにはそのシーケンスは終了する。デ
ータエンドにならない場合にはＬとＲの値がステップ１
２８で更新されそしてこのシーケンスがステップ１２２
への接続ａ１２９を介してそれら値に対しくり返され
る。上記の更新において、読出されるべきデータの残り
長さを示すためにＬが変更され（Ｒｅｑ長がそれまで読
出されたデータより短い）そしてＡが次のＢｆｒＡｄｄ
ｒ ２の値（すなわち次のブロックがはじまるところの
アドレス）に変更される。これら動作は記述子パラメー
タ（Ｒｅｑ長、ブロックサイズ、Ｂｆｒ Ａｄｄｒ
１，２，…）により限定される送信データのすべてがと
り出されるまで続けられる。勿論、この送信データは通
信コントローラにより遠隔ステーション（記述子内の
“ＰＥ＃”パラメータで限定される）に送られており、
そしてそのような伝送がメモリ読出しプロセスと時間的
に一般に関連づけられて行われる。送信データのそれ以
上の処理については本発明には含まれない。
【００５７】４．６．２ メモリモード選択−受信プロ
セス 受信プロセスについてのメモリモード選択を図１６に示
す。遠隔ＰＥが局部ＰＥへのデータ送信を開始する（ス
テップ１３４）と、局所通信コントローラがステップ１
３５で関連する局所的に記憶された受信要求記述子（記
述子のＰＥ＃値で限定される、図１２）をとり出しそし
てメモリに関連する受信データを書込み動作を開始する
ための局部レジスタＬ（データ長）とＡをセットする。
Ａ（これは送信処理と関連するレジスタＡとは別。図１
５のステップ１２１）は記述子内のＢｆｒ Ａｄｄｒ
１の値にセットされる。前述したように、各ＰＥシステ
ムのスタートアップ時に受信要求記述子が用意されて局
所ＰＥが通信のためにリンクされる夫々の遠隔ＰＥに関
連づけて記憶される。局所ステーションへの遠隔送信が
はじまると、ソースＰＥと送られるべきデータの長さを
示す情報が送られる。この情報はメモリ内のその記述子
の位置をきめそして通信される長さの値を示すようにそ
の記述子の夫々の要求長さフィールドを更新するために
用いられる。この長さ値はステップ１３５でレジスタＬ
にもセットされる。各受信要求記述子は関連する遠隔Ｐ
Ｅに対するデータの記憶用に現在割振られた別々のメモ
リブロックの数、サイズおよび初期アドレスを示す情報
を含む。この情報は遠隔ＰＥから入るメッセージが局部
ＣＰＵにより分析されるときに動的に変わりうる。
セス 受信プロセスについてのメモリモード選択を図１６に示
す。遠隔ＰＥが局部ＰＥへのデータ送信を開始する（ス
テップ１３４）と、局所通信コントローラがステップ１
３５で関連する局所的に記憶された受信要求記述子（記
述子のＰＥ＃値で限定される、図１２）をとり出しそし
てメモリに関連する受信データを書込み動作を開始する
ための局部レジスタＬ（データ長）とＡをセットする。
Ａ（これは送信処理と関連するレジスタＡとは別。図１
５のステップ１２１）は記述子内のＢｆｒ Ａｄｄｒ
１の値にセットされる。前述したように、各ＰＥシステ
ムのスタートアップ時に受信要求記述子が用意されて局
所ＰＥが通信のためにリンクされる夫々の遠隔ＰＥに関
連づけて記憶される。局所ステーションへの遠隔送信が
はじまると、ソースＰＥと送られるべきデータの長さを
示す情報が送られる。この情報はメモリ内のその記述子
の位置をきめそして通信される長さの値を示すようにそ
の記述子の夫々の要求長さフィールドを更新するために
用いられる。この長さ値はステップ１３５でレジスタＬ
にもセットされる。各受信要求記述子は関連する遠隔Ｐ
Ｅに対するデータの記憶用に現在割振られた別々のメモ
リブロックの数、サイズおよび初期アドレスを示す情報
を含む。この情報は遠隔ＰＥから入るメッセージが局部
ＣＰＵにより分析されるときに動的に変わりうる。
【００５８】ステップ１３５の後にステップ１３６でＬ
としきい値Ｌ１を比較する。前述のように、受信処理に
ついてのＬ１の値は送信処理について用いられるＬ１の
値とは異なることがある。ノーマルＷｒ動作とＷｒＴま
たはＲＭＷ動作の間の選択のための受信しきい値はＷｒ
ＴおよびＲＭＷ動作に関連するメモリアクセス待ち時間
／遅延で決定される。これら待ち時間はＳＡＭモードで
メモリからの読出よりそのモードでのメモリへの書込み
の方が大であるから、ステップ１３６でのＬ１の値は一
般にステップ１２２で用いられる値より大となる（図１
５）。しかしＬ１未満であれば、ステップ１２１から１
３７に入り、Ａで始まる一連のアドレス列に関するノー
マルＷｒ要求が出され、すべての受信データが記憶され
てしまうまで続く。これは勿論、最後のデータユニット
が記憶されるかあるいは一つのブロックが充されるまで
個々の受信データユニットが記憶される毎に次々にＡが
変更されることを意味する。これはまた、一つのブロッ
ク内の最後のスペースが充たされそしてより多くの記憶
されるべきデータが残る場合に、Ａが次のＢｆｒ Ａｄ
ｄｒ（例えばＢｆｒ Ａｄｄｒ ２）に更新されそして
ノーマルＷｒが次のブロックへの続くことを意味する。
ＬがＬ１以上であればステップ１３６から１３８に入
る。ステップ１３８でＡでアドレスされた位置からその
位置を含むブロックのエンドまでのビット長がＬ１と比
較される。この“ブロックエンドまでの長さ”がＬ１よ
り小であれば次々のアドレス（現在アドレスＡでスター
トして）に対しノーマルＷｒ動作がはじめられ、“デー
タエンド”または“ブロックエンド”の内の早い方とな
るまで続けられる。
としきい値Ｌ１を比較する。前述のように、受信処理に
ついてのＬ１の値は送信処理について用いられるＬ１の
値とは異なることがある。ノーマルＷｒ動作とＷｒＴま
たはＲＭＷ動作の間の選択のための受信しきい値はＷｒ
ＴおよびＲＭＷ動作に関連するメモリアクセス待ち時間
／遅延で決定される。これら待ち時間はＳＡＭモードで
メモリからの読出よりそのモードでのメモリへの書込み
の方が大であるから、ステップ１３６でのＬ１の値は一
般にステップ１２２で用いられる値より大となる（図１
５）。しかしＬ１未満であれば、ステップ１２１から１
３７に入り、Ａで始まる一連のアドレス列に関するノー
マルＷｒ要求が出され、すべての受信データが記憶され
てしまうまで続く。これは勿論、最後のデータユニット
が記憶されるかあるいは一つのブロックが充されるまで
個々の受信データユニットが記憶される毎に次々にＡが
変更されることを意味する。これはまた、一つのブロッ
ク内の最後のスペースが充たされそしてより多くの記憶
されるべきデータが残る場合に、Ａが次のＢｆｒ Ａｄ
ｄｒ（例えばＢｆｒ Ａｄｄｒ ２）に更新されそして
ノーマルＷｒが次のブロックへの続くことを意味する。
ＬがＬ１以上であればステップ１３６から１３８に入
る。ステップ１３８でＡでアドレスされた位置からその
位置を含むブロックのエンドまでのビット長がＬ１と比
較される。この“ブロックエンドまでの長さ”がＬ１よ
り小であれば次々のアドレス（現在アドレスＡでスター
トして）に対しノーマルＷｒ動作がはじめられ、“デー
タエンド”または“ブロックエンド”の内の早い方とな
るまで続けられる。
【００５９】ステップ１３８でブロックエンドまでの長
さがＬ１以上であればステップ１４０でＢｆｒ Ａｄｄ
ｒ １（ステップ１３５の後のＡの現在の値）を含むＲ
ＡＭ行／ページ内の一連の位置に受信データを書込むた
めのＳＡＭモードＷｒＴまたはＲＭＷ動作が行われる。
Ｂｆｒ Ａｄｄｒ １がページ整合（図８で前述）しそ
して記憶されるべきデータがその行を充めるに充分であ
れば、現在のアドレスＡに対しＷｒＴ要求がなされる。
Ｂｆｒ Ａｄｄｒ １がページ整合していなければ、あ
るいは関連するＢｆｒブロックが行のエンド前の位置で
終了するか、あるいは記憶されるべきデータが１ブロッ
クまたは１行の残り部分を充めるに充分な長さを有して
いれば、ＲＭＷシーケンスが行われる（記憶されつつあ
るデータと整合しない前に記憶されたデータを変更する
ことなくデータを記憶するため）。ステップ１４０後
に、ステップ１４１で“データエンド”の決定が行われ
る。すべての受信データがステップ１４０で記憶されて
しまうとすれば、通信コントローラのシーケンスはステ
ップ１４１で終了する。そうでなければ、そのシーケン
スはステップ１４２に続く。ステップ１４２でＬとＡの
値が更新され（Ｌを記憶されるべき残りの受信データの
長さに、そしてＡを次のＢｆｒ Ａｄｄｒに）そしてス
テップ１３６ではじまるシーケンスがその残りのデータ
に対しくり返される。
さがＬ１以上であればステップ１４０でＢｆｒ Ａｄｄ
ｒ １（ステップ１３５の後のＡの現在の値）を含むＲ
ＡＭ行／ページ内の一連の位置に受信データを書込むた
めのＳＡＭモードＷｒＴまたはＲＭＷ動作が行われる。
Ｂｆｒ Ａｄｄｒ １がページ整合（図８で前述）しそ
して記憶されるべきデータがその行を充めるに充分であ
れば、現在のアドレスＡに対しＷｒＴ要求がなされる。
Ｂｆｒ Ａｄｄｒ １がページ整合していなければ、あ
るいは関連するＢｆｒブロックが行のエンド前の位置で
終了するか、あるいは記憶されるべきデータが１ブロッ
クまたは１行の残り部分を充めるに充分な長さを有して
いれば、ＲＭＷシーケンスが行われる（記憶されつつあ
るデータと整合しない前に記憶されたデータを変更する
ことなくデータを記憶するため）。ステップ１４０後
に、ステップ１４１で“データエンド”の決定が行われ
る。すべての受信データがステップ１４０で記憶されて
しまうとすれば、通信コントローラのシーケンスはステ
ップ１４１で終了する。そうでなければ、そのシーケン
スはステップ１４２に続く。ステップ１４２でＬとＡの
値が更新され（Ｌを記憶されるべき残りの受信データの
長さに、そしてＡを次のＢｆｒ Ａｄｄｒに）そしてス
テップ１３６ではじまるシーケンスがその残りのデータ
に対しくり返される。
【００６０】５． 他のメモリ構成 以下では図５に示すメモリ構成とは異なる構成、特に受
信データと送信データ以外の情報の記憶に関連して、図
５の構成に対し、メモリ経路を与えつつ本発明のＶＲＡ
Ｍの使用を実施する構成を説明する。
信データと送信データ以外の情報の記憶に関連して、図
５の構成に対し、メモリ経路を与えつつ本発明のＶＲＡ
Ｍの使用を実施する構成を説明する。
【００６１】５．１ 好適な構成 図１７は本発明の有効な使用についての好適なメモリ構
成１５０を示す。図５におけると同様に、メモリ１５０
は通信コントローラ１５１でインターフェースされそし
てＣＰＵと他のエンティティとはインターフェース１５
２でインターフェースされる。構成１５０の特徴は、本
発明により動作する１個のアドレス可能なメモリエンテ
ィティＶＲＡＭと簡単なＤＲＡＭ装置を組合せたことで
ある。ＶＲＡＭ装置１５３，１５４およびＤＲＡＭ装置
１５５は共通のメモリコントローラ（stge ctlr)１５６
の制御のもとで動作する。メモリコントローラは通信コ
ントローラ１５７およびＣＰＵおよび他のエンティティ
１５２により与えられる要求信号に応じてこれら装置の
選択と動作を制御する。ＶＲＡＭおよびＤＲＡＭ装置は
通信コントローラ、ＣＰＵおよび他のエンティティ（例
えばＩ／Ｏ、図２参照）により用いられるメモリアドレ
ススペースの異なる部分を割振られる。ＶＲＡＭ装置は
前述のようにＲＡＭおよびＳＡＭモードでアクセス可能
であり、ＤＲＡＭ装置はＲＡＭモードでのみアクセス可
能である。ＶＲＡＭ装置はＲＡＭモードですべてのシス
テムエンティティ（CPU,Comm ctlr)にアクセス可能であ
りＳＡＭモードでは通信コントローラにのみアクセス可
能である。この構成ではＶＲＡＭ装置は二つの装置バン
クすなわちバンク１Ａと２Ａ，１５３およびバンク１
Ｂ，２Ｂ，１５４として構成される。このバンク構成の
目的は後に明らかとなる。
成１５０を示す。図５におけると同様に、メモリ１５０
は通信コントローラ１５１でインターフェースされそし
てＣＰＵと他のエンティティとはインターフェース１５
２でインターフェースされる。構成１５０の特徴は、本
発明により動作する１個のアドレス可能なメモリエンテ
ィティＶＲＡＭと簡単なＤＲＡＭ装置を組合せたことで
ある。ＶＲＡＭ装置１５３，１５４およびＤＲＡＭ装置
１５５は共通のメモリコントローラ（stge ctlr)１５６
の制御のもとで動作する。メモリコントローラは通信コ
ントローラ１５７およびＣＰＵおよび他のエンティティ
１５２により与えられる要求信号に応じてこれら装置の
選択と動作を制御する。ＶＲＡＭおよびＤＲＡＭ装置は
通信コントローラ、ＣＰＵおよび他のエンティティ（例
えばＩ／Ｏ、図２参照）により用いられるメモリアドレ
ススペースの異なる部分を割振られる。ＶＲＡＭ装置は
前述のようにＲＡＭおよびＳＡＭモードでアクセス可能
であり、ＤＲＡＭ装置はＲＡＭモードでのみアクセス可
能である。ＶＲＡＭ装置はＲＡＭモードですべてのシス
テムエンティティ（CPU,Comm ctlr)にアクセス可能であ
りＳＡＭモードでは通信コントローラにのみアクセス可
能である。この構成ではＶＲＡＭ装置は二つの装置バン
クすなわちバンク１Ａと２Ａ，１５３およびバンク１
Ｂ，２Ｂ，１５４として構成される。このバンク構成の
目的は後に明らかとなる。
【００６２】ＤＲＡＭはＶＲＡＭより安価であるが、Ｖ
ＲＡＭより限られたアクセス帯域幅を有する。従って、
通信コントローラで通信されるデータメモリ用に主とし
てＶＲＡＭを用いそして通信コントローラで通信される
データ以外の情報（前述の要求記述子と状態記述子を含
む）を記憶するために主としてＤＲＡＭを用いることに
より、メモリの効率は、ＤＲＡＭによる場合には大きく
阻止または制限される超高速通信プロセスに対する効率
のよいデータ転送を可能にしつつ改善出来る（ＶＲＡＭ
のみを含むメモリ構成と比較して）。図１７の各ＶＲＡ
Ｍバンクは図５の装置構成と構造的には同様であり、例
えば複数のＲＡＭアレイとそれらアレイを並列に接続す
るシフトレジスタを含み、データがそのレジスタとすべ
てのアレイを通り伸びる１行のメモリセルとの間で並列
に転送可能である。
ＲＡＭより限られたアクセス帯域幅を有する。従って、
通信コントローラで通信されるデータメモリ用に主とし
てＶＲＡＭを用いそして通信コントローラで通信される
データ以外の情報（前述の要求記述子と状態記述子を含
む）を記憶するために主としてＤＲＡＭを用いることに
より、メモリの効率は、ＤＲＡＭによる場合には大きく
阻止または制限される超高速通信プロセスに対する効率
のよいデータ転送を可能にしつつ改善出来る（ＶＲＡＭ
のみを含むメモリ構成と比較して）。図１７の各ＶＲＡ
Ｍバンクは図５の装置構成と構造的には同様であり、例
えば複数のＲＡＭアレイとそれらアレイを並列に接続す
るシフトレジスタを含み、データがそのレジスタとすべ
てのアレイを通り伸びる１行のメモリセルとの間で並列
に転送可能である。
【００６３】帯域幅要求により、各バンクを図５に示す
形式の複数のＶＲＡＭ装置を設け、ＲＡＭアレイとレジ
スタとの間のインターフェースにおける並列転送幅とレ
ジスタと通信コントローラとの間のインターフェースの
順次転送幅を増加するようにすることが望ましい。この
ように、各バンクに４個のそのような装置を設ければ５
１２×１６ビットのページブロック（図５の５１２×４
ビットの転送幅と比較し）の並列転送と、通信コントロ
ーラに対する１６ビットの並列ユニット（図５の４ビッ
トユニットの代りに）の順次転送とをサポートすること
が出来る。システムアドレスをＡとＢのバンクに適正に
マッピングすることでＶＲＡＭとＤＲＡＭのバンクがす
べての要求エンティティに対しより有効に使用しうる。
このように、任意のエンティティがＤＲＡＭ内のデータ
にアクセスする間に、任意のＶＲＡＭバンクに対するア
クセス要求がメモリコントローラにより処理出来、そし
て任意のエンティティがグループＡのＶＲＡＭバンク内
のデータにアクセスする間にＢグループのバンクへのア
クセス要求がサービスされうる。また、後述するよう
に、通信コントローラがＰＷｒＴ要求に関連してＡまた
はＢのバンクにデータを転送している間にメモリコント
ローラによりサービスされる他のバンク（ＢまたはＡ）
への他のアクセス要求を有することが出来る。上記のア
ドレスマッピングは例えば単純な４方向インターリーブ
で異なったバンク内の行に次々のシステムページアドレ
スを単純に指定することであり、例えば１ページをバン
ク１Ａに、次のページをバンク１Ｂに、次にページを２
Ａに、次のページを２Ｂに、次のページを１Ａに指定す
る等である。
形式の複数のＶＲＡＭ装置を設け、ＲＡＭアレイとレジ
スタとの間のインターフェースにおける並列転送幅とレ
ジスタと通信コントローラとの間のインターフェースの
順次転送幅を増加するようにすることが望ましい。この
ように、各バンクに４個のそのような装置を設ければ５
１２×１６ビットのページブロック（図５の５１２×４
ビットの転送幅と比較し）の並列転送と、通信コントロ
ーラに対する１６ビットの並列ユニット（図５の４ビッ
トユニットの代りに）の順次転送とをサポートすること
が出来る。システムアドレスをＡとＢのバンクに適正に
マッピングすることでＶＲＡＭとＤＲＡＭのバンクがす
べての要求エンティティに対しより有効に使用しうる。
このように、任意のエンティティがＤＲＡＭ内のデータ
にアクセスする間に、任意のＶＲＡＭバンクに対するア
クセス要求がメモリコントローラにより処理出来、そし
て任意のエンティティがグループＡのＶＲＡＭバンク内
のデータにアクセスする間にＢグループのバンクへのア
クセス要求がサービスされうる。また、後述するよう
に、通信コントローラがＰＷｒＴ要求に関連してＡまた
はＢのバンクにデータを転送している間にメモリコント
ローラによりサービスされる他のバンク（ＢまたはＡ）
への他のアクセス要求を有することが出来る。上記のア
ドレスマッピングは例えば単純な４方向インターリーブ
で異なったバンク内の行に次々のシステムページアドレ
スを単純に指定することであり、例えば１ページをバン
ク１Ａに、次のページをバンク１Ｂに、次にページを２
Ａに、次のページを２Ｂに、次のページを１Ａに指定す
る等である。
【００６４】ライン１５７−１６７は通信コントローラ
１５１をサブシステム１５０に接続する。ライン１５７
は通信コントローラ１５１からメモリコントローラ１５
６にアドレスおよび制御信号を運ぶ。ライン１５８は制
御信号（要求肯定応答を含む）をメモリコントローラか
ら通信コントローラにもどす。ライン１５７上の制御信
号は要求されたメモリアクセスサイクルの形式、すなわ
ちノーマルＲｄ、ノーマルＷｒ，ＲｄＴ，ＰＷｒＴまた
はＷｒＴ、を示す。ノーマルＲｄ／Ｗｒ要求に関連する
データはライン１５９を間にして通信コントローラとメ
モリコントローラ間および後述する他のラインによりメ
モリコントローラと装置１５３−１５５間で転送され
る。ＲｄＴとＷｒＴ要求に関するデータはライン１６３
を介して通信コントローラとバンク１Ａと２Ａ内のシフ
トレジスタ間およびライン１６７を介して通信コントロ
ーラとバンク１Ｂと２Ｂ内のレジスタ間で転送される。
１５１をサブシステム１５０に接続する。ライン１５７
は通信コントローラ１５１からメモリコントローラ１５
６にアドレスおよび制御信号を運ぶ。ライン１５８は制
御信号（要求肯定応答を含む）をメモリコントローラか
ら通信コントローラにもどす。ライン１５７上の制御信
号は要求されたメモリアクセスサイクルの形式、すなわ
ちノーマルＲｄ、ノーマルＷｒ，ＲｄＴ，ＰＷｒＴまた
はＷｒＴ、を示す。ノーマルＲｄ／Ｗｒ要求に関連する
データはライン１５９を間にして通信コントローラとメ
モリコントローラ間および後述する他のラインによりメ
モリコントローラと装置１５３−１５５間で転送され
る。ＲｄＴとＷｒＴ要求に関するデータはライン１６３
を介して通信コントローラとバンク１Ａと２Ａ内のシフ
トレジスタ間およびライン１６７を介して通信コントロ
ーラとバンク１Ｂと２Ｂ内のレジスタ間で転送される。
【００６５】ライン１６０−１６２と１６４−１６６は
ＳＡＭモード要求に関連してＶＲＡＭバンクの選択を制
御するために通信コントローラにより活性化される制御
ラインである。そのような要求に関連するデータはライ
ン１６３または１６７を介して通信コントローラとＶＲ
ＡＭバンクシフトレジスタ間で転送される（Ａバンクに
ついて１６３、Ｂバンクについて１６７）。次に図１３
と１４について示すように、ライン１６１−１６２と１
６５−１６６はＲｄＴ，ＷｒＴおよびＲＭＷ動作に関連
して通信コントローラとメモリコントローラにより交互
に駆動される。これらラインはその動作中メモリコント
ローラで駆動され、データがＶＲＡＭバンクシフトレジ
スタにあるいはそれからシフトされる間に通信コントロ
ーラにより駆動される。装置バンク内のＲＡＭアレイに
対する（アレイとＲＡＭモードリクエスタとの間並びに
アレイと関連するバンクシフトレジスタの間）データ転
送はライン１６８−１７５を介してメモリコントローラ
により制御される。ＤＲＡＭ１５５へのアクセスについ
ての要求に関連する制御信号とそのような要求に関連す
るデータは全体として１７５で示すラインを介して処理
される。
ＳＡＭモード要求に関連してＶＲＡＭバンクの選択を制
御するために通信コントローラにより活性化される制御
ラインである。そのような要求に関連するデータはライ
ン１６３または１６７を介して通信コントローラとＶＲ
ＡＭバンクシフトレジスタ間で転送される（Ａバンクに
ついて１６３、Ｂバンクについて１６７）。次に図１３
と１４について示すように、ライン１６１−１６２と１
６５−１６６はＲｄＴ，ＷｒＴおよびＲＭＷ動作に関連
して通信コントローラとメモリコントローラにより交互
に駆動される。これらラインはその動作中メモリコント
ローラで駆動され、データがＶＲＡＭバンクシフトレジ
スタにあるいはそれからシフトされる間に通信コントロ
ーラにより駆動される。装置バンク内のＲＡＭアレイに
対する（アレイとＲＡＭモードリクエスタとの間並びに
アレイと関連するバンクシフトレジスタの間）データ転
送はライン１６８−１７５を介してメモリコントローラ
により制御される。ＤＲＡＭ１５５へのアクセスについ
ての要求に関連する制御信号とそのような要求に関連す
るデータは全体として１７５で示すラインを介して処理
される。
【００６６】ＶＲＡＭバンクの選択と選択されたバンク
における動作モードの決定に関する制御信号はライン１
６８−１７０を介してメモリコントローラにより与えら
れる。ＶＲＡＭ装置へのＲＡＭモード（ノーマルＲｄ／
Ｗｒ）要求に関連するデータ信号はライン１７１（Ａバ
ンクについて）または１７２（Ｂバンクについて）を介
してメモリコントローラと選択されたバンク内のＲＡＭ
アレイとの間で転送される。上記のようにそのようなデ
ータ信号は更にインターフェース１５２またはライン１
５９を介してメモリコントローラとリクエスタとの間で
転送される。ライン１６８はＡおよびＢグループ１５
３，１５４内のＶＲＡＭバンクを選択するために用いら
れ、ライン１６９は選ばれたＡバンク（１Ａまたは２
Ａ）のＲＡＭアレイの行およびカラム座標を選択するた
めに用いられ、ライン１７０は選ばれたＢバンク（１Ｂ
または２Ｂ）のＲＡＭアレイの行およびカラムを選ぶた
めに用いられる。ライン１６９と１７０はまた、夫々Ａ
およびＢグループ内の選ばれたバンクの動作モード（ノ
ーマルＲｄ／Ｗｒ，ＲｄＴ／ＷｒＴまたはＰＷｒＴ）を
限定するためにも用いられる。ライン１６９と１７０を
介しての行とカラムの選択は夫々のラインにあるＲＡＳ
およびＣＡＳ信号によりきまる。ＲＡＳ信号は４群のラ
インを介して個々のバンクに、すなわちＲＡＳ１Ａがバ
ンク１Ａに、ＲＡＳ２Ａがバンク２Ａに、ＲＡＳ１Ｂが
バンク１ＢにそしてＲＡＳ２Ｂがバンク２Ｂに加えられ
る。ＣＡＳ信号は夫々のグループの両バンクに、すなわ
ち、ライン１６９上のＣＡＳがバンク１Ａと２Ａに、ラ
イン１７０上のＣＡＳがバンク１Ｂと２Ｂに加えられ
る。
における動作モードの決定に関する制御信号はライン１
６８−１７０を介してメモリコントローラにより与えら
れる。ＶＲＡＭ装置へのＲＡＭモード（ノーマルＲｄ／
Ｗｒ）要求に関連するデータ信号はライン１７１（Ａバ
ンクについて）または１７２（Ｂバンクについて）を介
してメモリコントローラと選択されたバンク内のＲＡＭ
アレイとの間で転送される。上記のようにそのようなデ
ータ信号は更にインターフェース１５２またはライン１
５９を介してメモリコントローラとリクエスタとの間で
転送される。ライン１６８はＡおよびＢグループ１５
３，１５４内のＶＲＡＭバンクを選択するために用いら
れ、ライン１６９は選ばれたＡバンク（１Ａまたは２
Ａ）のＲＡＭアレイの行およびカラム座標を選択するた
めに用いられ、ライン１７０は選ばれたＢバンク（１Ｂ
または２Ｂ）のＲＡＭアレイの行およびカラムを選ぶた
めに用いられる。ライン１６９と１７０はまた、夫々Ａ
およびＢグループ内の選ばれたバンクの動作モード（ノ
ーマルＲｄ／Ｗｒ，ＲｄＴ／ＷｒＴまたはＰＷｒＴ）を
限定するためにも用いられる。ライン１６９と１７０を
介しての行とカラムの選択は夫々のラインにあるＲＡＳ
およびＣＡＳ信号によりきまる。ＲＡＳ信号は４群のラ
インを介して個々のバンクに、すなわちＲＡＳ１Ａがバ
ンク１Ａに、ＲＡＳ２Ａがバンク２Ａに、ＲＡＳ１Ｂが
バンク１ＢにそしてＲＡＳ２Ｂがバンク２Ｂに加えられ
る。ＣＡＳ信号は夫々のグループの両バンクに、すなわ
ち、ライン１６９上のＣＡＳがバンク１Ａと２Ａに、ラ
イン１７０上のＣＡＳがバンク１Ｂと２Ｂに加えられ
る。
【００６７】ライン１６９と１７０に隣接して示す他の
信号すなわちＤＴ／ＯＥとＷＢ／ＷＥは上記ＲＡＳとＣ
ＡＳ信号およびライン１６１，１６２，１６５または１
６６の内の１本のＳＥ信号との組合せで用いられて夫々
ＡおよびＢグループ内の選択されたバンクの夫々に選択
されたＲＡＭアレイ座標に対する選択されたバンクの動
作モードを限定する。ＤＴ／ＯＥは“データ転送／出力
イネーブル（Data Transfer/Output Enable)”の略記で
あり、ＷＢ／ＷＥは“書込パービット／書込イネーブル
（Write Per Bit/Write Enable）”の略記でありＳＥは
“直列イネーブル（Serial Enable)”の略記である。１
個の（集積された）ＶＲＡＭ装置に対するこれら信号の
組合せ使用は装置の製造者により充分に特定されてお
り、例えば前記Toshiba Memory ProductsCampany のパ
ーツ番号ＴＣ５２４２５６Ｐ／Ｚにおける使用はその製
造者により出版されている“Toshiba MOS Memory Produ
cts ”に充分に特定されている。本発明の使用法はこれ
ら信号が集積ＶＲＡＭ装置に機能的に同一である１個の
（選択された）バンクに対し事実上究極的に駆動される
限り特定された使用法と一致する。ノーマルＲｄ／Ｗｒ
要求を処理するとき、メモリコントローラはリクエスタ
（comm ctlr,CPU または他のエンティティ）により与え
られるアドレスをデコードし、そして一つのグループＡ
またはＢ内の１つのＶＲＡＭアレイを選択するための信
号をライン１６８に出す。メモリコントローラは更にラ
イン１６９または１７０を介して選択されたバンクにＣ
ＡＳ，ＲＡＳ，ＤＴ／ＯＥおよびＷＢ／ＷＥ信号を与え
る。これら信号は選ばれたバンク内のＲＡＭアレイに対
する座標を選択しそして選ばれた座標に対する動作モー
ド（ノーマルＲｄまたはノーマルＷｒ）をつくる。
信号すなわちＤＴ／ＯＥとＷＢ／ＷＥは上記ＲＡＳとＣ
ＡＳ信号およびライン１６１，１６２，１６５または１
６６の内の１本のＳＥ信号との組合せで用いられて夫々
ＡおよびＢグループ内の選択されたバンクの夫々に選択
されたＲＡＭアレイ座標に対する選択されたバンクの動
作モードを限定する。ＤＴ／ＯＥは“データ転送／出力
イネーブル（Data Transfer/Output Enable)”の略記で
あり、ＷＢ／ＷＥは“書込パービット／書込イネーブル
（Write Per Bit/Write Enable）”の略記でありＳＥは
“直列イネーブル（Serial Enable)”の略記である。１
個の（集積された）ＶＲＡＭ装置に対するこれら信号の
組合せ使用は装置の製造者により充分に特定されてお
り、例えば前記Toshiba Memory ProductsCampany のパ
ーツ番号ＴＣ５２４２５６Ｐ／Ｚにおける使用はその製
造者により出版されている“Toshiba MOS Memory Produ
cts ”に充分に特定されている。本発明の使用法はこれ
ら信号が集積ＶＲＡＭ装置に機能的に同一である１個の
（選択された）バンクに対し事実上究極的に駆動される
限り特定された使用法と一致する。ノーマルＲｄ／Ｗｒ
要求を処理するとき、メモリコントローラはリクエスタ
（comm ctlr,CPU または他のエンティティ）により与え
られるアドレスをデコードし、そして一つのグループＡ
またはＢ内の１つのＶＲＡＭアレイを選択するための信
号をライン１６８に出す。メモリコントローラは更にラ
イン１６９または１７０を介して選択されたバンクにＣ
ＡＳ，ＲＡＳ，ＤＴ／ＯＥおよびＷＢ／ＷＥ信号を与え
る。これら信号は選ばれたバンク内のＲＡＭアレイに対
する座標を選択しそして選ばれた座標に対する動作モー
ド（ノーマルＲｄまたはノーマルＷｒ）をつくる。
【００６８】ＳＡＭモード転送（ＲｄＴ，ＷｒＴおよび
ＰＷｒＴ）についての要求に応じて、メモリコントロー
ラはライン１５７上のアドレスをライン１６８上の、Ｖ
ＲＡＭバンクの内の一つ（通信コントローラ）により与
えられるアドレスがマッピングされるもの）を示すＶＲ
ＡＭアドレス信号および選ばれたバンク内のＲＡＭアレ
イのページ／行座標と選択されたバンクに対して行われ
るべき動作を限定するライン１６９または１７０上のＲ
ＡＳおよびＣＡＳ信号に変換する。その要求がＲｄＴま
たはＷｒＴであれば、データは限定された行と座標およ
び選択されたバンクのシフトレジスタとの間で並列に転
送される。その要求がＰＷｒＴであれば、選択されたＶ
ＲＡＭバンク内のシフトレジスタと通信コントローラ間
の順次転送パスが入力／書込動作に条件づけられる（図
５に示すようにそのパスの省略時の条件は出力／読出デ
ータ転送をサポートすることである）。そのような動作
の完了時に肯定応答がメモリコントローラから通信コン
トローラにもどされる。要求された（ＲｄＴ）動作が行
われている間に、メモリコントローラはＳＥ（シリアル
イネーブル）ライン１６１−１６２および１６５−１６
６を選択的に駆動する。これらライン上の信号はライン
１６９または１７０上のＤＴ／ＯＥおよびＷＢ／ＷＥ信
号と共にＶＲＡＭ装置の製造者により与えられる仕様に
従って選ばれたＶＲＡＭバンク（ＲｄＴ，ＷｒＴまたは
ＰＷｒＴ）に対する動作モードを限定する。そのような
仕様ではまたＳＣ（シリアルクロックライン（この構成
ではライン１６０または１６４）が夫々の順次転送が生
じる間に安定状態になっていなければならない。ＳＡＭ
モード要求をなす時点から関連する肯定応答を受ける時
点まで、通信コントローラはアドレスされたＶＲＡＭバ
ンクに関連するライン１６０−１６２と１６４−１６６
上のそれから離れ（他のバンクは前にスタートした動作
を続行）、メモリコントローラが夫々のラインを使用し
うるようにする。要求された（ＲｄＴ）動作の肯定応答
により、それらラインの制御が必要に応じてデータの順
次転送（すなわち、関連するＶＲＡＭバンク内のシフト
レジスタから通信コントローラへの転送）を制御するた
めに使用しうるように通信コントローラにもどされる。
このＳＥ制御ラインの或るものの逆方向の使用を図１８
に示す。
ＰＷｒＴ）についての要求に応じて、メモリコントロー
ラはライン１５７上のアドレスをライン１６８上の、Ｖ
ＲＡＭバンクの内の一つ（通信コントローラ）により与
えられるアドレスがマッピングされるもの）を示すＶＲ
ＡＭアドレス信号および選ばれたバンク内のＲＡＭアレ
イのページ／行座標と選択されたバンクに対して行われ
るべき動作を限定するライン１６９または１７０上のＲ
ＡＳおよびＣＡＳ信号に変換する。その要求がＲｄＴま
たはＷｒＴであれば、データは限定された行と座標およ
び選択されたバンクのシフトレジスタとの間で並列に転
送される。その要求がＰＷｒＴであれば、選択されたＶ
ＲＡＭバンク内のシフトレジスタと通信コントローラ間
の順次転送パスが入力／書込動作に条件づけられる（図
５に示すようにそのパスの省略時の条件は出力／読出デ
ータ転送をサポートすることである）。そのような動作
の完了時に肯定応答がメモリコントローラから通信コン
トローラにもどされる。要求された（ＲｄＴ）動作が行
われている間に、メモリコントローラはＳＥ（シリアル
イネーブル）ライン１６１−１６２および１６５−１６
６を選択的に駆動する。これらライン上の信号はライン
１６９または１７０上のＤＴ／ＯＥおよびＷＢ／ＷＥ信
号と共にＶＲＡＭ装置の製造者により与えられる仕様に
従って選ばれたＶＲＡＭバンク（ＲｄＴ，ＷｒＴまたは
ＰＷｒＴ）に対する動作モードを限定する。そのような
仕様ではまたＳＣ（シリアルクロックライン（この構成
ではライン１６０または１６４）が夫々の順次転送が生
じる間に安定状態になっていなければならない。ＳＡＭ
モード要求をなす時点から関連する肯定応答を受ける時
点まで、通信コントローラはアドレスされたＶＲＡＭバ
ンクに関連するライン１６０−１６２と１６４−１６６
上のそれから離れ（他のバンクは前にスタートした動作
を続行）、メモリコントローラが夫々のラインを使用し
うるようにする。要求された（ＲｄＴ）動作の肯定応答
により、それらラインの制御が必要に応じてデータの順
次転送（すなわち、関連するＶＲＡＭバンク内のシフト
レジスタから通信コントローラへの転送）を制御するた
めに使用しうるように通信コントローラにもどされる。
このＳＥ制御ラインの或るものの逆方向の使用を図１８
に示す。
【００６９】順次転送のビット並列幅はバンクの構成に
よりきまる（すなわち転送は選ばれたＶＲＡＭバンクの
内部構成によりきまる時点で４，８，１６また３２ビッ
トで行われる）。この転送はＡバンクが選ばれたときに
はライン１６３、Ｂバンクが選ばれたときにはライン１
６７を介して行われる。図５に示すように、この転送は
シフトレジスタの要求アドレスから発生されるＣＡＳ値
に等しい値をもつポインタで限定される位置でスタート
する。ＰＷｒＴ要求の肯定応答後にデータは通信コント
ローラから、指定されたＶＲＡＭバンク内のシフトレジ
スタの次々の位置へ、そのバンクに接続するライン１６
３または１６７を介して順次に転送される。図５に示す
ように、この転送は関連する要求アドレスから発生され
るＣＡＳにより限定されるポインタ位置でスタートし、
そしてそのバンクにアドレスされる次のＷｒＴ要求に関
連した並列転送についての夫々のＶＲＡＭバンクを内部
的に用意するように作用する。
よりきまる（すなわち転送は選ばれたＶＲＡＭバンクの
内部構成によりきまる時点で４，８，１６また３２ビッ
トで行われる）。この転送はＡバンクが選ばれたときに
はライン１６３、Ｂバンクが選ばれたときにはライン１
６７を介して行われる。図５に示すように、この転送は
シフトレジスタの要求アドレスから発生されるＣＡＳ値
に等しい値をもつポインタで限定される位置でスタート
する。ＰＷｒＴ要求の肯定応答後にデータは通信コント
ローラから、指定されたＶＲＡＭバンク内のシフトレジ
スタの次々の位置へ、そのバンクに接続するライン１６
３または１６７を介して順次に転送される。図５に示す
ように、この転送は関連する要求アドレスから発生され
るＣＡＳにより限定されるポインタ位置でスタートし、
そしてそのバンクにアドレスされる次のＷｒＴ要求に関
連した並列転送についての夫々のＶＲＡＭバンクを内部
的に用意するように作用する。
【００７０】図５に示すように、夫々のＷｒＴ要求が０
ポインタ値をつくり、そして夫々のそのような要求は夫
々のバンクに対する最後要求がＷｒＴ以外であったかあ
るいは現在の要求がＲＭＷ要求動作シーケンスの部分で
あるかする場合に同一アドレスに対するＰＷｒＴ要求の
後でなくてはならない。
ポインタ値をつくり、そして夫々のそのような要求は夫
々のバンクに対する最後要求がＷｒＴ以外であったかあ
るいは現在の要求がＲＭＷ要求動作シーケンスの部分で
あるかする場合に同一アドレスに対するＰＷｒＴ要求の
後でなくてはならない。
【００７１】５．２ ＳＡＭモード動作のシーケンス 図１８は通信コントローラとメモリコントローラがいか
にしてＲｄＴ要求およびＲＭＷシーケンスの部分でない
ＷｒＴ要求に対し相互に作用するかを示す。図１９はＲ
ＭＷシーケンスにおけるそれらの相互作用を説明するも
のである。図１８において、時間の方向を２００で示
し、ライン２０１と２０２は２０３で与えられた（通信
コントローラにより）ＲｄＴ要求に対するメモリコント
ローラ動作サイクルのスタートとエンドを示す。通信コ
ントローラにより与えられる関連したアドレスとアドレ
スストローブ信号は２０４と２０５で夫々示されてい
る。ライン２０６は動作の完了時にメモリコントローラ
によりもどされる肯定応答信号を示す。このラインのす
ぐ下のコメントは通信コントローラが肯定応答を受ける
と直ちにその動作で読取られたデータの順次転送を開始
出来ることを示す。ライン２０６の下のライン２０７−
２１２はメモリコントローラにより駆動される信号ライ
ンの状態を示す。信号ＳＥｘ（ｘで表わされる選ばれた
ＶＲＡＭバンクに接続するシリアルイネーブルライン上
の信号。図１８の下部の注記参照）に関連したライン２
０７はメモリコントローラと通信コントローラにより交
互に、すなわち、ＶＲＡＭバンクにアクセス中のときは
メモリコントローラにより、そしてその後は通信コント
ローラにより、駆動される。
にしてＲｄＴ要求およびＲＭＷシーケンスの部分でない
ＷｒＴ要求に対し相互に作用するかを示す。図１９はＲ
ＭＷシーケンスにおけるそれらの相互作用を説明するも
のである。図１８において、時間の方向を２００で示
し、ライン２０１と２０２は２０３で与えられた（通信
コントローラにより）ＲｄＴ要求に対するメモリコント
ローラ動作サイクルのスタートとエンドを示す。通信コ
ントローラにより与えられる関連したアドレスとアドレ
スストローブ信号は２０４と２０５で夫々示されてい
る。ライン２０６は動作の完了時にメモリコントローラ
によりもどされる肯定応答信号を示す。このラインのす
ぐ下のコメントは通信コントローラが肯定応答を受ける
と直ちにその動作で読取られたデータの順次転送を開始
出来ることを示す。ライン２０６の下のライン２０７−
２１２はメモリコントローラにより駆動される信号ライ
ンの状態を示す。信号ＳＥｘ（ｘで表わされる選ばれた
ＶＲＡＭバンクに接続するシリアルイネーブルライン上
の信号。図１８の下部の注記参照）に関連したライン２
０７はメモリコントローラと通信コントローラにより交
互に、すなわち、ＶＲＡＭバンクにアクセス中のときは
メモリコントローラにより、そしてその後は通信コント
ローラにより、駆動される。
【００７２】ライン２０８上のＶＲＡＭアドレス信号は
はじめにアクセスされるべきＲＡＭ行のアドレスを知ら
せる動作中に用いられ、そしてその後はその動作の並列
転送相（ＲＡＭ行からシフトレジスタへ）のスタートを
示すために用いられる。ライン２０７と２０９−２１２
は夫々ライン（図１７）上の選択されたＶＲＡＭバンク
に接続する信号ＳＥ，ＷＢ／ＷＥ，ＤＴ／ＯＥ，ＲＡＳ
およびＣＡＳの反転状態を示す。“ｘ”で示される信号
は選択されたバンクにのみ接続し、“ｙ”で示される信
号は選択されたバンクとそれと同一のグループ（Ａまた
はＢ）内のＶＲＡＭバンクの両方に接続する。この相で
のこれら信号のこの組合せ状態はこれらバンクで用いら
れるＶＲＡＭ装置の製造者により与えられる仕様で限定
される、実行されるべき動作を限定するコードを表わ
す。図１８に示すように、ＲｄＴは夫々２０７，２０
９，２１０，２１２の信号すなわちＬ，Ｈ，ＬおよびＨ
（Ｌは“ロー”，Ｈは“ハイ”を示す）により限定され
る。この動作の後期において、ＲＡＳｘとＣＡＳｙ信号
が選ばれたバンク内の行とカラムを限定する状態に駆動
される。前述したように、ＲｄＴについてはその行の内
容が夫々のバンクのシフトレジスタに並列に転送され
る。このＣＡＳ値はシフトレジスタから通信コントロー
ラへの順次転送をスタートさせるためのそのシフトレジ
スタの位置に対するポインタとしてラッチされる。この
ＣＡＳ値が０であれば、この順次転送はシフトレジスタ
の一端でスタートしそして要求されたデータのエンドま
たはそのレジスタのエンドになるまで次々にそのレジス
タの位置を経てすすめられる。
はじめにアクセスされるべきＲＡＭ行のアドレスを知ら
せる動作中に用いられ、そしてその後はその動作の並列
転送相（ＲＡＭ行からシフトレジスタへ）のスタートを
示すために用いられる。ライン２０７と２０９−２１２
は夫々ライン（図１７）上の選択されたＶＲＡＭバンク
に接続する信号ＳＥ，ＷＢ／ＷＥ，ＤＴ／ＯＥ，ＲＡＳ
およびＣＡＳの反転状態を示す。“ｘ”で示される信号
は選択されたバンクにのみ接続し、“ｙ”で示される信
号は選択されたバンクとそれと同一のグループ（Ａまた
はＢ）内のＶＲＡＭバンクの両方に接続する。この相で
のこれら信号のこの組合せ状態はこれらバンクで用いら
れるＶＲＡＭ装置の製造者により与えられる仕様で限定
される、実行されるべき動作を限定するコードを表わ
す。図１８に示すように、ＲｄＴは夫々２０７，２０
９，２１０，２１２の信号すなわちＬ，Ｈ，ＬおよびＨ
（Ｌは“ロー”，Ｈは“ハイ”を示す）により限定され
る。この動作の後期において、ＲＡＳｘとＣＡＳｙ信号
が選ばれたバンク内の行とカラムを限定する状態に駆動
される。前述したように、ＲｄＴについてはその行の内
容が夫々のバンクのシフトレジスタに並列に転送され
る。このＣＡＳ値はシフトレジスタから通信コントロー
ラへの順次転送をスタートさせるためのそのシフトレジ
スタの位置に対するポインタとしてラッチされる。この
ＣＡＳ値が０であれば、この順次転送はシフトレジスタ
の一端でスタートしそして要求されたデータのエンドま
たはそのレジスタのエンドになるまで次々にそのレジス
タの位置を経てすすめられる。
【００７３】ＷｒＴとＰＷｒＴ動作についての信号パタ
ーンは次に述べる通りであるが、２０７，２０９，２１
０，２１２上のこれら機能を指定する信号が次の通りで
あることが例外である。 ＷｒＴについて：Ｌ，Ｌ，Ｌ，Ｈ ＰＷｒＴについて：Ｈ，Ｌ，Ｌ，Ｈ 当然、ＰＷｒＴおよびＷｒＴ動作ではＶＲＡＭシフトレ
ジスタに対する順次転送はＰＷｒＴの肯定応答とＷｒＴ
動作のスタートとの間で生じそして通信コントローラか
ら選択されたＶＲＡＭ内のシフトレジスタに向かう。図
１９はＲＭＷ動作についての信号シーケンス、すなわ
ち、選ばれたＶＲＡＭバンク内の選ばれたアドレスに対
するＲｄＴ動作、それに続く同一バンク内の同一アドレ
スに対するＰＷｒＴそしてそれに続く同一バンク内の同
一アドレスに対するＷｒＴ、を示す。垂直のライン２５
１−２５４はそれら動作の時間を示す。ライン２５０と
２５１はＲｄＴ動作の時間、ライン２５１と２５２はＰ
ＷｒＴ動作の時間、ライン２５３と２５４はＷｒＴ動作
の時間を表わす。ライン２５２と２５３はＰＷｒＴとＷ
ｒＴ動作の間で生じる順次転送を示す。
ーンは次に述べる通りであるが、２０７，２０９，２１
０，２１２上のこれら機能を指定する信号が次の通りで
あることが例外である。 ＷｒＴについて：Ｌ，Ｌ，Ｌ，Ｈ ＰＷｒＴについて：Ｈ，Ｌ，Ｌ，Ｈ 当然、ＰＷｒＴおよびＷｒＴ動作ではＶＲＡＭシフトレ
ジスタに対する順次転送はＰＷｒＴの肯定応答とＷｒＴ
動作のスタートとの間で生じそして通信コントローラか
ら選択されたＶＲＡＭ内のシフトレジスタに向かう。図
１９はＲＭＷ動作についての信号シーケンス、すなわ
ち、選ばれたＶＲＡＭバンク内の選ばれたアドレスに対
するＲｄＴ動作、それに続く同一バンク内の同一アドレ
スに対するＰＷｒＴそしてそれに続く同一バンク内の同
一アドレスに対するＷｒＴ、を示す。垂直のライン２５
１−２５４はそれら動作の時間を示す。ライン２５０と
２５１はＲｄＴ動作の時間、ライン２５１と２５２はＰ
ＷｒＴ動作の時間、ライン２５３と２５４はＷｒＴ動作
の時間を表わす。ライン２５２と２５３はＰＷｒＴとＷ
ｒＴ動作の間で生じる順次転送を示す。
【００７４】水平のライン２５５−２６２はこれら時間
中の信号の状態を示す。ライン２５５はこれら三つの動
作の夫々の初期の相で与えられる（通信コントローラに
より）Ａｄｄｒ Ｉｎ信号機能を示す。この機能は三つ
の動作のすべてについて同一である（すなわちこれは一
つの選択されたＶＲＡＭバンク内の同一の行を示す）。
ライン２５６は各動作のスタート時に与えられる要求信
号機能を示す。ライン２５７はＡｄｄｒ Ｉｎおよび要
求信号の発生に伴うアドレスストローブ信号機能を示
す。ライン２５８は各動作のエンドでメモリコントロー
ラにより与えられる肯定応答信号のタイミングを示す。
ライン２５９は選択されたＶＲＡＭバンク“ｘ”に接続
するＳＥ（シリアルイネーブル）ラインの通信コントロ
ーラとメモリコントローラによる交互の制御を示す。ラ
イン２６０は選択されたＶＲＡＭバンク内のシフトレジ
スタへの順次データ転送中に通信コントローラにより与
えられるＳＣ（シリアルクロック）信号を示す。
中の信号の状態を示す。ライン２５５はこれら三つの動
作の夫々の初期の相で与えられる（通信コントローラに
より）Ａｄｄｒ Ｉｎ信号機能を示す。この機能は三つ
の動作のすべてについて同一である（すなわちこれは一
つの選択されたＶＲＡＭバンク内の同一の行を示す）。
ライン２５６は各動作のスタート時に与えられる要求信
号機能を示す。ライン２５７はＡｄｄｒ Ｉｎおよび要
求信号の発生に伴うアドレスストローブ信号機能を示
す。ライン２５８は各動作のエンドでメモリコントロー
ラにより与えられる肯定応答信号のタイミングを示す。
ライン２５９は選択されたＶＲＡＭバンク“ｘ”に接続
するＳＥ（シリアルイネーブル）ラインの通信コントロ
ーラとメモリコントローラによる交互の制御を示す。ラ
イン２６０は選択されたＶＲＡＭバンク内のシフトレジ
スタへの順次データ転送中に通信コントローラにより与
えられるＳＣ（シリアルクロック）信号を示す。
【００７５】最後に、ライン２６１と２６２は夫々適正
なＲＡＳおよびＣＡＳ信号の発生時間を示す。メモリコ
ントローラにより与えられるＶＲＡＭ ａｄｄｒ信号機
能の状態は示さないが図１３におけると同様に選ばれた
バンクと行を限定する。同様に、ＳＥおよびＣＡＳ信号
と共に選択されたバンクとアドレスに対し行われるべき
動作を限定するＷＢ／ＷＥおよびＤＴ／ＯＥ信号の状態
はすでに述べたので省略する。
なＲＡＳおよびＣＡＳ信号の発生時間を示す。メモリコ
ントローラにより与えられるＶＲＡＭ ａｄｄｒ信号機
能の状態は示さないが図１３におけると同様に選ばれた
バンクと行を限定する。同様に、ＳＥおよびＣＡＳ信号
と共に選択されたバンクとアドレスに対し行われるべき
動作を限定するＷＢ／ＷＥおよびＤＴ／ＯＥ信号の状態
はすでに述べたので省略する。
【図１】通信ネットワークについてのデータ処理ステー
ションの概略図であって本発明が注目する潜在的なメモ
リアクセス制限の問題を説明する図。
ションの概略図であって本発明が注目する潜在的なメモ
リアクセス制限の問題を説明する図。
【図２】上記問題を軽減するために採られる方法を一般
的に示す上記ステーションの概略図。
的に示す上記ステーションの概略図。
【図３】デュアルポート／デュアルモード（“ＶＲＡ
Ｍ”）メモリユニットおよびビデオ表示およびグラフィ
ック処理でのその従来の使用を示す概略ブロック図。
Ｍ”）メモリユニットおよびビデオ表示およびグラフィ
ック処理でのその従来の使用を示す概略ブロック図。
【図４】従来のディスプレイ／グラフィックでの図３の
メモリユニットのランダムアクセスおよび順次アクセス
ポートで行われる動作を説明するチャート。
メモリユニットのランダムアクセスおよび順次アクセス
ポートで行われる動作を説明するチャート。
【図５】通信制御装置に、図３の型のＶＲＡＭメモリユ
ニットを本発明によりいかにして使用するかを示すブロ
ック図。
ニットを本発明によりいかにして使用するかを示すブロ
ック図。
【図６】図５の構成におけるメモリユニットと通信制御
装置の動作を説明するチャート。
装置の動作を説明するチャート。
【図７】図５のメモリが通信コントローラによりそのシ
リアルポートを介していかにしてそのコントローラが外
部データ通信リンクを介して伝送するデータを読出すた
めにアクセスされるかを示すフローチャート。
リアルポートを介していかにしてそのコントローラが外
部データ通信リンクを介して伝送するデータを読出すた
めにアクセスされるかを示すフローチャート。
【図８】図５のメモリが通信コントローラによりそのシ
リアルポートを介していかにして外部データ通信リンク
からコントローラにより受信しているデータをメモリに
書込むためにアクセスされるかを示すフローチャート。
リアルポートを介していかにして外部データ通信リンク
からコントローラにより受信しているデータをメモリに
書込むためにアクセスされるかを示すフローチャート。
【図９】図８に示す一つの動作項目として示されるが通
信コントローラとメモリの間の相互作用の三つの独立し
た“要求／肯定応答”サイクルを実際には含む読出変更
書込シーケンスの詳細を示す図。
信コントローラとメモリの間の相互作用の三つの独立し
た“要求／肯定応答”サイクルを実際には含む読出変更
書込シーケンスの詳細を示す図。
【図１０】本発明によるメモリの使用に合せた通信コン
トローラの送信および受信プロセスを限定する要求記述
子についてのメモリスペース割当てを示す図。
トローラの送信および受信プロセスを限定する要求記述
子についてのメモリスペース割当てを示す図。
【図１１】図１０に示す送信要求記述子と受信要求記述
子における情報パラメータを夫々示す図。
子における情報パラメータを夫々示す図。
【図１２】図１０に示す送信要求記述子と受信要求記述
子における情報パラメータを夫々示す図。
子における情報パラメータを夫々示す図。
【図１３】コントローラが通信タスクを指定するデータ
処理システムに指定された通信タスクの状態を通信しう
るようにするために通信コントローラへのメモリスペー
スの割当てを示す図。
処理システムに指定された通信タスクの状態を通信しう
るようにするために通信コントローラへのメモリスペー
スの割当てを示す図。
【図１４】本発明により送信および受信プロセスを行う
ために通信コントローラにより行われる制御シーケンス
を示す図。
ために通信コントローラにより行われる制御シーケンス
を示す図。
【図１５】図１４に示す送信および受信制御シーケンス
の詳細を示す図。
の詳細を示す図。
【図１６】図１４に示す送信および受信制御シーケンス
の詳細を示す図。
の詳細を示す図。
【図１７】本発明による通信ネットワークに対するイン
ターフェースとして作用すると共に潜在的に最適コスト
／パフォーマンスの利点を与えるためにＶＲＡＭおよび
シングルポートＤＲＡＭの両方を集積メモリ装置として
利用するデュアルポートメモリの好適な構成を示すブロ
ック図。
ターフェースとして作用すると共に潜在的に最適コスト
／パフォーマンスの利点を与えるためにＶＲＡＭおよび
シングルポートＤＲＡＭの両方を集積メモリ装置として
利用するデュアルポートメモリの好適な構成を示すブロ
ック図。
【図１８】順次アクセスモードで行われるメモリ転送動
作ＲｄＴ／ＷｒＴに対するメモリコントローラと通信コ
ントローラ間の相互作用を説明するためのフローチャー
ト。
作ＲｄＴ／ＷｒＴに対するメモリコントローラと通信コ
ントローラ間の相互作用を説明するためのフローチャー
ト。
【図１９】順次アクセスモードで行われる読出変更書込
（ＲＭＷ）メモリ入力転送動作に対するメモリコントロ
ーラと通信コントローラ間の相互作用を説明するフロー
チャート。
（ＲＭＷ）メモリ入力転送動作に対するメモリコントロ
ーラと通信コントローラ間の相互作用を説明するフロー
チャート。
１５１ 通信コントローラ １５３，１５４ メモリバンク １５５ ＤＲＡＭ １５６ メモリコントローラ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ツェ−ウィン、カン アメリカ合衆国フロリダ州、ボカ、ラト ン、マリナ、サークル、5107 (72)発明者 ジェイス、ウィリアム、クラル アメリカ合衆国フロリダ州、ボカ、ラト ン、ヘザーヒル、レーン、5096−エー (72)発明者 シャーラム、サラミアン アメリカ合衆国フロリダ州、ボカ、ラト ン、181、サークル、サウス、18191 (56)参考文献 特開 平３−175851（ＪＰ，Ａ)
Claims (15)
- 【請求項１】下記要件を含むデータ通信システム： ランダムアクセス動作モード並びに順次アクセス動作モ
ードを有し、個別にアドレス可能な行および列として配
置されるデータ蓄積セルを有する少くとも１個のランダ
ムアクセスメモリアレイと、順次アクセスデータ蓄積ア
レイと、上記ランダムアクセスメモリアレイの任意の行
内および上記順次アクセスデータ蓄積アレイのすべての
セル間でデータが並列転送しうるように上記両アレイを
結合する手段と、を含むアドレス可能蓄積手段； 上記蓄積手段と少くとも１個のデータ通信リンクとの間
に接続された通信制御手段であって、上記ランダムアク
セスメモリアレイまたは上記順次アクセスデータ蓄積ア
レイとデータ交換を行うための上記蓄積手段への接続を
有し、上記順次アクセスアレイと交換されるデータが更
に上記通信制御手段から上記蓄積手段に与えられるアド
レス信号に従って上記順次アクセスアレイと上記ランダ
ムアクセスアレイの行との間で並列に転送されるように
なっており、そして上記順次アクセスアレイと交換され
る上記データは上記リンクを介して通信されるデータを
主として含み、前記ランダムアクセスアレイと交換され
る前記データは前記リンクに対し前記通信制御手段によ
り導入される通信プロセスの制御および状態機能を限定
するデータを含む、通信制御手段。 - 【請求項２】前記蓄積手段は下記要件を含む請求項１の
システム： 前記ランダムアクセスアレイに接続されない少くとも１
個の付加ランダムアクセスアレイ； この付加ランダムアクセスアレイを接続してそれとデー
タを交換する前記通信制御手段。 - 【請求項３】前記ランダムアクセスアレイと前記順次ア
クセスアレイの両方とで交換されるデータは主として前
記リンクで通信されるデータを含み； 前記付加ランダムアクセスアレイと交換されるデータは
主として上記リンクで通信されるデータ以外の情報を含
む、 請求項２のシステム。 - 【請求項４】前記順次アクセスアレイは前記ランダムア
クセスアレイ内の列位置に対応するデータ蓄積位置を含
み、そして、前記通信制御手段と上記順次アクセスアレ
イとの間で交換される前記データは上記順次アクセスア
レイ内の次々の上記蓄積位置に対し順次モードで転送さ
れ、そして前記蓄積手段は上記順次モードの転送が上記
通信制御手段により予め決定しうる上記順次アクセスア
レイ内の蓄積位置で開始しそして終了しうるように上記
通信制御手段により制御可能となった、請求項１のシス
テム。 - 【請求項５】前記通信制御手段は前記蓄積手段と前記リ
ンクの間で変更されサイズ化されたデータブロックを選
択的に転送しそして上記ブロックの任意のものに関し夫
々のブロックのサイズにより第１パスまたは第２パスを
介して上記蓄積手段へのアクセスを方向づけるようにさ
れており、上記第１パスは上記通信制御手段と、前記ラ
ンダムアクセスアレイとの間の直接転送パスであり、上
記第２パスは上記通信制御手段と、前記順次アクセスア
レイを介してデータの転送を要求する前記ランダムアク
セスアレイとの間の関節転送パスである、請求項１のシ
ステム。 - 【請求項６】通信制御手段は前記ランダムアクセスアレ
イの一つの行から前記順次アクセスアレイに並列にデー
タを次々に読取り、上記通信制御手段からそれにより決
定可能なスタートおよびエンド位置間に置かれた上記順
次アクセスアレイ内の記憶位置列に前記順次モードでデ
ータを次々に書込み、そして上記順次アクセスアレイか
ら上記ランダムアクセスアレイの上記行に並列にデータ
を次々に書込むように前記記憶手段を制御することがで
き、それにより上記列内の、上記順次モードで書込まれ
た位置に対応する上記行内の列位置列内のデータが選択
的に変更され、そしてその行内の他の位置のデータが変
更されないようにした請求項４のシステム。 - 【請求項７】前記通信制御手段は前記リンクと前記ラン
ダムアクセスアレイのアドレス可能記憶位置との間で直
接にまたは前記順次アクセスアレイを介して間接のパス
を介してデータブロックを選択的に転送でき、そして 上記通信制御手段はブロックサイズの関数として直接ま
たは間接に書込まれるべきデータを選択するように動作
し、上記関数により予め定めた第１サイズより短いブロ
ックが直接に転送され、少くとも上記第１サイズのブロ
ックが上記間接パスを介して転送されるようにする、 請求項４のシステム。 - 【請求項８】下記要件を含むデータ処理システム： ランダムアクセスポートと，順次アクセスポートと、こ
れらランダムアクセスおよび順次アクセスポートに対す
る別々の接続を有するランダムアクセスおよび順次アク
セス記憶アレイを含むと共に上記両アレイ間において、
Ｎを上記ランダムアクセスアレイに対しその上記ランダ
ムアクセスポートへの接続を介して並列に転送しうるバ
イトの数より大として、Ｎバイトまでのデータのブロッ
クを並列に転送するための内部相互接続を有するビデオ
ＲＡＭ（ＶＲＡＭ）メモリ構造を含むデュアルポートデ
ータ記憶サブシステム； 少くとも１個の高速データ通信チャンネル； 上記少くとも１個のチャンネルと上記サブシステムの上
記ランダムおよび順次アクセスポートとの間を接続し
て、上記少くとも１個のチャンネルと上記両ポートとの
間で通信データを選択的に転送するためのデータ通信制
御手段。 - 【請求項９】前記データ通信制御手段は前記少くとも１
個のチャンネルと前記ポートの夫々との間で双方向にデ
ータを転送する請求項８のシステム。 - 【請求項１０】前記データ通信制御手段は前記少くとも
１個のチャンネルと前記順次アクセスポート間の少くと
も第１の予め定めた長さの通信データパケットを表わす
データと、上記少くとも１個のチャンネルと前記ランダ
ムアクセスポートとの間の上記予め定めた長さより短い
パケットを表わすデータを選択的に経路指定する手段を
含む請求項９のシステム。 - 【請求項１１】前記通信データパケットを選択的に経路
指定する手段は前記ランダムアクセスポートを介して、
前記記憶サブシステムに対し、前記通信制御手段により
前記少くとも１個のチャンネルに対して導入されている
通信プロセスを制御しそしてそのようなプロセスの一時
的状態を示すのに有用な制御情報を双方向に転送する請
求項１０のシステム。 - 【請求項１２】前記サブシステムの前記ランダムアクセ
スポートに対してのみの接続を有しそしてそのポートに
対してのみデータ転送を行うためにアクセス可能な少く
とも１個の付加的なランダムアクセス記憶アレイを含
み、上記サブシステムの両ポートに対してデータを選択
的に経路指定するための前記手段は上記ランダムアクセ
スポートを介して前記ランダムアクセスアレイと上記付
加ランダムアクセスアレイの両方に対しての転送のため
にデータを選択的に経路指定する手段を含む、請求項１
０のシステム。 - 【請求項１３】高速データ通信システムによりリンクし
た複数のアクセスノードを有する高速データ通信ネット
ワークにおいて、下記段階を含む、上記ノードの内の１
個における上記チャンネルに対するデータ通信を処理す
る方法： ランダムアクセスおよび順次アクセスポートを有しそし
てそれらのポートに対しての夫々の接続を備え、そして
上記ランダムアクセスアレイに上記並列ポートに対する
その接続を介して並列に転送しうるデータ量より大きい
データブロックの並列転送のための内部接続を有するラ
ンダムアクセスおよび順次アクセス記憶アレイであっ
て、上記ランダムアクセスアレイについては上記並列ブ
ロック転送を行いうる、個別にアドレス可能な記憶セル
ブロックを有する両記憶アレイを含む記憶サブシステム
に、上記１個のノードで上記チャンネルから入りそして
それから送られるデータを記憶する段階； 上記順次アクセスポートと、上記順次アクセスアレイ
と、上記両アレイ間の上記内部並列転送接続とを含む間
接パスを介して、上記チャンネルから入りそしてそのチ
ャンネルに送られる或るデータを上記サブシステムの上
記ランダムアクセスアレイ内の選択されたブロックアド
レスとの間で転送する段階； 同じく上記チャンネルから入りそしてそのチャンネルに
送られる上記或るデータ以外のデータを、上記ランダム
アクセスポートと上記ランダムアクセスアレイとの間の
直接パスを介して上記ランダムアクセスアレイ内の上記
ブロックアドレス内の選択された位置との間で転送する
段階。 - 【請求項１４】前記順次アクセスポートを介して転送さ
れるデータは少くとも第１の予め定めた長さのデータパ
ケットからなり、前記ランダムアクセスポートを介して
転送される前記データは上記第１の予め定めた長さより
短いデータパケットからなる請求項１３の方法。 - 【請求項１５】下記段階を更に含み： 前記ランダムアクセスアレイ内の一つの選択されたブロ
ックアドレスから前記順次アクセスアレイへの並列デー
タ読出転送を行い、そして前記順次アクセスアレイから
上記ランダムアクセスアレイ内のその同一の選択された
ブロックアドレスに並列書込転送を行う段階；と、 上記読出転送と書込転送の間で上記順次アクセスアレイ
内の選択された位置列への順次データ転送を行う段階；
と、 を更に含み、 これにより上記ランダムアクセスアレイ内の上記選択さ
れたブロックアドレスの、上記順次アクセスアレイ内の
上記選択された位置列に対応する一部のデータが変更さ
れそしてその選択されたブロックアドレスの残りのデー
タが変更されぬようにした請求項１３の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US81026791A | 1991-12-19 | 1991-12-19 | |
| US810267 | 1991-12-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0689247A JPH0689247A (ja) | 1994-03-29 |
| JPH0775015B2 true JPH0775015B2 (ja) | 1995-08-09 |
Family
ID=25203437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4327321A Expired - Lifetime JPH0775015B2 (ja) | 1991-12-19 | 1992-11-12 | データ通信及び処理システム並びにデータ通信処理方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5452470A (ja) |
| JP (1) | JPH0775015B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996007139A1 (en) * | 1994-09-01 | 1996-03-07 | Mcalpine Gary L | A multi-port memory system including read and write buffer interfaces |
| US20050091467A1 (en) * | 2003-10-22 | 2005-04-28 | Robotham Robert E. | Method and apparatus for accessing data segments having arbitrary alignment with the memory structure in which they are stored |
| US8190809B2 (en) * | 2004-11-23 | 2012-05-29 | Efficient Memory Technology | Shunted interleave for accessing plural memory banks, particularly those having partially accessed cells containing data for cache lines |
| EP1825433A4 (en) * | 2004-11-23 | 2010-01-06 | Efficient Memory Technology | METHOD AND APPARATUS FOR MULTIPLE INTERLAYING ADDRESSING INTERLACES OF PAGINATED MEMORIES AND INTELLIGENT MEMORY BANKS |
| CN105159649B (zh) * | 2015-09-21 | 2018-08-14 | 上海无线电设备研究所 | 一种基于旋转队列体制的多功能fifo存储器及其读写方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4891751A (en) * | 1987-03-27 | 1990-01-02 | Floating Point Systems, Inc. | Massively parallel vector processing computer |
| US5157776A (en) * | 1987-12-30 | 1992-10-20 | Zenith Data Systems Corporation | High speed memory for microcomputer systems |
| JPH0283899A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体記憶装置 |
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| JPH0334777A (ja) * | 1989-06-30 | 1991-02-14 | Nippon Denki Inf Technol Kk | 画像信号符号化装置、画像信号復号化装置および画像信号表示装置 |
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1992
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1994
- 1994-08-23 US US08/294,292 patent/US5452470A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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| JPH0689247A (ja) | 1994-03-29 |
| US5452470A (en) | 1995-09-19 |
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