JPH04225458A - コンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータに関し、特
に複数のバスマスタと複数のリソースを接続するシステ
ムバスを有するコンピュータに関する。

【０００２】

【従来の技術】一般にコンピュータに用いられるシステ
ムバスには、プロセッサや入出力制御装置などのバスマ
スタ、および、主記憶装置などのリソースが接続される
。システムバスは、複数のバスマスタが発するアクセス
要求を、所定の手順によってリソースへ伝える。リソー
スは、どのバスマスタからもアクセス可能であり、バス
マスタからの要求はシステムバスを経由して受け取る。 それぞれのバスマスタは、他のバスマスタとは独立して
内部の処理を実行できる。主記憶装置は、プログラムや
データが格納され、バスマスタが必要に応じてアクセス
する。主記憶装置は、どのバスマスタからもアクセスで
きるので、バスマスタ間の通信にも使われる。このよう
に、複数のプロセッサや入出力制御装置と主記憶装置を
システムバスに接続した、マルチプロセッサ構成はコン
ピュータを高速化するための効果的な手段になっている
。

【０００３】従来、この種のコンピュータは図２のブロ
ック図に示されるように、バスマスタ１０１となる３２
ビットプロセッサ１０３と、１６ビットプロセッサ１０
４と、８ビット入出力制御装置１０５、および、リソー
スとなる高速主記憶装置１０６と大容量主記憶装置１０
７が存在し、それらがシステムバス１０２により接続さ
れている。システムバス１０２はコントロールバス１０
８とアドレスバス１０９とデータバス１１０などの信号
線から構成される。

【０００４】次に従来例の動作を説明する。コントロー
ルバス１０８には、システムバス１０２と接続されたバ
スマスタ１０１やリソースの状態を初期化するためのリ
セット信号と、システムバス１０２に接続されるバスマ
スタやリソースの同期をとるためのクロック信号と、複
数のバスマスタから発生するシステムバス使用要求の衝
突を防止するための調停信号と、アドレスの受け取り要
求するアドレスラッチ信号と、データ転送の方向を示す
リード信号やライト信号と、データのビット数を示すサ
イズ信号と、リソースがデータ転送の結果を通知する応
答信号などが伝達される。

【０００５】アドレスバス１０９は、３２本のアドレス
信号からなり、最大では２の３２乗のアドレス空間をア
クセス可能になっている。高速主記憶装置１０６と大容
量主記憶装置１０７は、このアドレス空間内の一部に、
異なる領域を対応させている。データバス１１０は、３
２本のデータ信号から構成され、最大３２ビットのデー
タを並列に転送できる。バスマスタ１０１は、システム
バスを用いたデータ転送を開始するとき、調停信号を操
作してシステムバスの使用権利を確保する。他のバスマ
スタがシステムバスを使用しているときは、使用中のバ
スマスタが使用権利を放棄するまで待って使用権利を確
保する。このバスマスタ自身が使用権利を確保している
間は、他のバスマスタがシステムバスを使用できない。

【０００６】続いて、バスマスタがアドレスバス１０９
にアドレスを出力し、アドレスラッチ信号を有効にする
ことによって、バスサイクルが始まる。リソースはアド
レスを解析し、リード信号が有効ならばリソース内部の
データを出力し、ライト信号が有効ならばデータをリソ
ース内部に入力する。

【０００７】この入出力のための転送時間は、個々のリ
ソースにより異なったり、リソースの状態により異なる
こともある。このため、入出力動作が完了したことを応
答信号を有効にすことによって、リソースはバスマスタ
に通知する。

【０００８】応答信号が有効になり、入出力動作が完了
し、バスサイクルの終了を確認したら、バスマスタはシ
ステムバスの使用権利を放棄する。バスサイクルの実行
中は、システムバスが排他的に使用される。バスサイク
ルが終了し、使用権利が放棄されることによって、他の
バスマスタがシステムバスを使用できるようになる。

【０００９】このシステムバスでは、３２ビットプロセ
ッサが発する３２ビットデータを１回のバスサイクルで
転送する。また、バスマスタがサイズ信号を調整するこ
とによって、３２ビットプロセッサ１０３と１６ビット
プロセッサ１０４が発する１６ビットデータの転送や、
８ビット入出力装置１０５を含むバスマスタが発する８
ビットデータの転送も１回のバスサイクルを要する。

【００１０】高速主記憶装置１０６と大容量主記憶装置
１０７は、このアドレス空間内の一部に、異なる領域を
対応させている。したがって、それぞれの主記憶装置は
、指定されたアドレスによって、自身が選択されている
ことを検出したときのみ、他の主記憶装置に干渉するこ
と無く動作できる。バスマスタはサイズ信号を指定する
ことによって、３２ビットまたは１６ビットまたは８ビ
ットからなるデータサイズによるバスサイクルを開始す
る。１６ビットのバスサイクルでは、３２本のデータ信
号の内１６本が意味を持ち、残りの１６本のデータ信号
は無意味な値を持っている。また、８ビットのバスサイ
クルでは、３２本のデータ信号の内８本が意味を持ち、
残りの２４本のデータ信号は無意味な値を持っている。

【００１１】リソースはサイズ信号を参照し、意味のあ
るデータ信号だけを用いて、データサイズが異なるバス
マスタからのアクセスを達成できる。

【００１２】

【発明が解決しようとする課題】この従来のコンピュー
タでは、バスサイクルが必要とする時間は、リソースの
転送時間に依存するために、個々のリソースにより異な
ったり、リソースの状態により異なることもある。転送
時間が長いリソースがアクセスされていると、バスサイ
クルが長時間になるため、他のバスマスタのアクセス要
求が待たなければならず、他のバスマスタの動作速度を
低下させる欠点がある。

【００１３】また、現在のバスサイクルが８ビットまた
は１６ビットのときは、３２本データ信号の内２４本ま
たは１６本が無意味な値を持っているため、信号線を有
効に利用できないような欠点もある。

【００１４】

【課題を解決するための手段】本発明のコンピュータは
、１組のコントロールバスと１組のアドレスバスと、複
数組のデータバスと、前記データバスのそれぞれに対応
した複数組のデータコントロールバスとを有するシステ
ムバスと、前記システムバスとの接続手段を有するバス
マスタと、前記システムバスとの接続手段を有するリソ
ースとを備えている。

【００１５】

【実施例】次に本発明について図面を参照して説明する
。

【００１６】図１は本発明の一実施例のブロック図であ
る。図１において、マルチプロセッサ構成のコンピュー
タ１には、複数のバスマスタと複数のリソースがシステ
ムバス２によって接続されている。他のバスマスタとは
独立して内部の処理を実行できるバスマスタ１１は、３
２ビットプロセッサ３と１６ビットプロセッサ４と８ビ
ット入出力制御装置５とからなる。バスマスタ１１から
の要求により動作するリソースとして、高速主記憶装置
６と大容量主記憶装置７がある。

【００１７】システムバス２は、コントロールバス８と
、３２本のアドレス信号からなるアドレスバス９と、そ
れぞれが８本のデータ信号からなるデータバス１０Ａ，
１０Ｂ，１０Ｃと１０Ｄの４組と、それぞれのデータバ
スに対応したデータコントロールバス１１Ａと１１Ｂと
１１Ｃと１１Ｄの４組とからなる。

【００１８】データコントロールバス１１Ａは、データ
バス１０Ａに対応し、データバス１０Ａの使用権利を管
理するための調停信号と、データバス１０Ａによりデー
タ転送の結果をリソースが通知するための応答信号を含
んでいる。同様に、データコントロールバス１１Ｂと１
１Ｃと１１Ｄとは、データバス１０Ｂと１０Ｃと１０Ｄ
とに対応する。

【００１９】コントロールバス８は、リセット信号とク
ロック信号とバイト選択信号とライト信号とリード信号
などからなり、システムバス２に接続されるバスマスタ
が参照したり制御する共通信号が含まれる。バイト選択
信号はデータ転送に使用するデータバスをリソースに伝
える。

【００２０】今、バスマスタが３２ビットデータを転送
するときは、４組のデータコントロールバス１１Ａ〜１
１Ｄの調停信号を操作して、４組のデータバスの使用権
利を獲得することによってバスサイクルを開始する。バ
スマスタは、アドレスバス９にアドレスを出力したり、
リード信号またはライト信号を有効にする。リソースは
、指定されたアドレスにリードまたはライトの動作を開
始する。ここで、コントロールバス８とアドレスバス９
は解放され、他のバスマスタが使用可能になる。４本の
データバス１０Ａ〜１０Ｄは使用権利が確保されたまま
データが転送される。リソースは要求された動作を実行
し、終了したら応答信号を有効にしてバスマスタに通知
する。バスマスタは、４組のデータバス１０Ａ〜１０Ｄ
の使用権利を放棄し、バスサイクルを終了する。

【００２１】バスマスタが１６ビットデータを転送する
ときは、２組のデータコントロールバス（例えば１１Ａ
，１１Ｂ）の調停信号を操作して、２組のデータバス（
例えば１０Ａ，１０Ｂ）の使用権利を獲得することによ
ってバスサイクルを開始する。以下、同様な動作の後、
バスマスタは、２組のデータバス（例えば１０Ａ，１０
Ｂ）の使用権利を放棄し、バスサイクルを終了する。こ
のバスサイクルでは、２組のデータバスが使用権利は確
保されるが、他の２組のデータバス１０Ｃ，１０Ｄは使
用されない。

【００２２】バスマスタが８ビットデータを転送すると
きは、１組のデータコントロールバス（例えば１１Ｄ）
の調停信号を操作して、１組のデータバス（例えば１０
Ｄ）の使用権利を獲得することによってバスサイクルを
開始する。以下、同様な動作の後、バスマスタは、１組
のデータバス１１Ｄの使用権利を放棄し、バスサイクル
を終了する。このバスサイクルでは、１組のデータバス
１０Ｄが使用権利は確保されるが、他の３組のデータバ
スは使用されない。

【００２３】ここで、あるバスマスタが１６ビットデー
タを転送するバスサイクル中に、別のバスマスタから８
ビットデータを転送する必要が発生すると、以下のよう
に動作する。１６ビットデータの転送はデータバス１０
Ａと１０Ｂの使用権利を確保して始める。バスマスタは
、アドレスバス９にアドレスを出力し、リード信号また
はライト信号を有効にする。リソースは、指定されたア
ドレスにリードまたはライトの動作を開始する。そして
、コントロールバス８とアドレスバス９は解放され、他
のバスマスタが使用可能になる。ここで、別のバスマス
タは、８ビットデータを転送するためにデータバス１１
Ｃの使用権利を確保し、１６ビットデータの転送と並行
して８ビットデータの転送ができる。

【００２４】同様に、１６ビットデータのバスサイクル
中の１６ビットデータ転送要求や、８ビットデータのバ
スサイクル中の１６ビットデータ転送要求や、８ビット
データのバスサイクル中の８ビットデータ転送要求が並
行してバスサイクルを開始できる。並行して動作するバ
スサイクルは、それぞれのリソースの動作速度に応じた
処理時間で終了する。

【００２５】

【発明の効果】以上説明したように本発明は、１組のコ
ントロールバスと１組のアドレスバスと複数組のデータ
バスとそれぞれのデータバスに対応した複数組のデータ
コントロールバスを含むシステムバスと、複数のバスマ
スタと複数リソースとをシステムバスに接続したので、
８ビットまたは１６ビットのバスサイクルにおいては、
転送時間が長いリソースがアクセスされバスサイクルが
長時間になる場合も、空いているバスを利用でき他のバ
スマスタのアクセス要求が待たされないので、他のバス
マスタの動作速度を低下させない効果がある。また、現
在のバスサイクルが８ビットまたは１６ビットのときは
、３２本のデータ信号の内２４本または１６本が使用可
能であり、システムバスの転送効率を改善する効果があ
る。また、高速で大容量な主記憶装置は高価になるため
、高速で小容量な高速主記憶装置は処理速度向上のため
に使用され、低速であるが大容量な大容量主記装置７が
記憶容量拡張のために用いられる。したがって、運用さ
れる業務に適したコンピュータが低価格で提供できる。

【図面の簡単な説明】

【図１】本発明の一実施例のコンピュータのブロック図
である。

【図２】従来のコンピュータのブロック図である。

【符号の説明】

１，１００　　　　コンピュータ ２，１０２　　　　システムバス ３，１０３　　　　３２ビットプロセッサ４，１０４　
　　　１６ビットプロセッサ５，１０５　　　　８ビッ
ト入出力制御装置６，１０６　　　　高速主記憶装置 ７，１０７　　　　大容量主記憶装置 ８，１０８　　　　コントロールバス ９，１０９　　　　アドレスバス １０Ａ〜１０Ｄ，１１０　　　　データバス１１，１０
１　　　　バスマスタ １１Ａ〜１１Ｄ　　　　データコントロールバス。

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　１組のコントロールバスと、１組のア
   ドレスバスと、複数組のデータバスと、前記データバス
   のそれぞれに対応した複数組のデータコントロールバス
   とを有するシステムバスと、前記システムバスとの接続
   手段を有するバスマスタと、前記システムバスとの接続
   手段を有するリソースとを備え、前記複数のバスマスタ
   と前記複数のリソースとの間のデータ授受を前記複数組
   のデータバスを分割して行うことを特徴とするコンピュ
   ータ。
2. 【請求項２】　　前記複数組のデータバスの個別のデー
   タバスが、前記バスマスタの低速ビット伝送にほぼ一致
   したデータバスと、高速ビット伝送にほぼ一致したデー
   タバスとを組み合わせて構成していることを特徴とする
   請求項１記載のコンピュータ。