JP3038257B2 - 電子計算機 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、マルチプロセッサ構
成の電子計算機に関する。

【０００２】

【従来の技術】従来、マルチプロセッサ構成の電子計算
機において、同一のプロセッサがただ１つの主記憶装置
にアクセス要求を出す場合、同時に複数のプロセッサか
ら１つの主記憶装置にアクセスすることができないため
に、各プロセッサのアクセス待ち時間が長く、主記憶装
置の動作率が低い問題点があった。

【０００３】また、複数のプロセッサのうち同一のプロ
セッサが同時に複数の主記憶装置にアクセスするように
することは、以下の理由によって複雑な制御のもとで、
あるいは膨大なハードウェア量のもとでのみ実現するこ
とができていた。

【０００４】i)同一のプロセッサから主記憶装置へのア
クセス要求が１つしか出せない場合、プロセッサの待ち
時間が増大し、主記憶装置の使用効率が低下する。

【０００５】例えば、複数のプロセッサ各々が複数の主
記憶装置にアクセスする必要があるが、単一の主記憶装
置（これをいま、仮にＭ０とする）には同時に１つのア
クセスしかできない場合には、この主記憶装置Ｍ０をア
クセスしたいプロセッサ（これをいま、仮にＡ０とす
る）において、すでに他の主記憶装置へのアクセス要求
が出されていれば、先のアクセス要求がすべて処理され
るまで待たなければ主記憶装置Ｍ０へのアクセス要求が
出せない。しかも、この待ち時間の間に、別のプロセッ
サから主記憶装置Ｍ０へのアクセス要求が出されてしま
うと、今度は、この別のプロセッサのアクセス要求が処
理されてしまうまでプロセッサＡ０から主記憶装置Ｍ０
へのアクセス要求が待たされることになる。こうして、
プロセッサＡ０には無駄な待ち時間が発生し、主記憶装
置Ｍ０もアクセスできる空き時間があるにもかかわら
ず、いずれのプロセッサからもアクセスされない時間が
生じ、利用効率が悪い問題点があった。

【０００６】ii)複数のプロセッサのうちのいずれのプ
ロセッサからも複数の主記憶装置へアクセス要求が出せ
るが、各プロセッサがバッファメモリを備えていない場
合には、１つのプロセッサに同時に複数の主記憶装置か
らデータが送られてくることがあり、このときにはデー
タの衝突が発生して、いずれの主記憶装置からのデータ
も受け取ることができなくなる。そこで、優先順位制御
を行なうことになるのであるが、多くの場合、主記憶装
置数はプロセッサ数に比例し、比較が必要な場合の数
は、 （プロセッサ数）！／（（プロセッサ数−主記憶装置
数）！）〓（プロセッサ数）！ に比例するので、プロセッサ数が多くなれば、規定時間
（プロセッサのクロック周期）内に処理することが困難
になる問題点があった。

【０００７】例えば、 1 ）プロセッサ２台、主記憶装置２台の場合には、最大 ２！＝２ 2)プロセッサ４台、主記憶装置４台の場合には、最大 ４！＝２４ 3)プロセッサ８台、主記憶装置８台の場合には、最大 ８！＝４０，３２０ 4)プロセッサ１６台、主記憶装置１６台の場合には、最
大 １６！＝２．０９×１０＾１３ となり、構成が大きくなるにつれて、場合の数が爆発的
に増大する。

【０００８】また、プロセッサの数と主記憶装置の数が
同数でない場合にも、 5)プロセッサ４台、主記憶装置２台の場合には、最大 ４！／（（４−２）！）＝１２ 6)プロセッサ８台、主記憶装置４台の場合には、最大 ８！／（（８−４）！）＝１，６８０ 7)プロセッサ１６台、主記憶装置８台の場合には、最大 １６！／（（１６−８）！）＝５１８，９１３，４００ となり、膨大な場合の数になることが避けられない。

【０００９】iii) 制御装置内にバッファメモリを置く
場合、同一のプロセッサから複数の主記憶装置へのアク
セスが可能であるが、必要となるバッファ数は、 主記憶装置数×プロセッサ数×データ幅×プロセッサが
同時に出せるアクセス要求数 に比例する。そして、多くの場合、主記憶装置数並びに
同時に出せるアクセス要求数は、プロセッサ数に比例す
る。よって、必要なバッファメモリ数は、プロセッサ数
の３乗に比例し、プロセッサ数が多くなるにつれて膨大
なバッファメモリが必要となってくる。また、何らかの
制御を行なわないと、バッファメモリが実際に何段であ
れば十分であるか、容易に分からない問題点もある。

【００１０】例えば、データ幅が一定の場合には、 1) プロセッサ２台、主記憶装置２台の場合には、アク
セス要求は２個まで出せ、このときに必要なバッファ数
は、２×２×２＝８組 2) プロセッサ４台、主記憶装置４台の場合には、アク
セス要求は４個まで出せ、このときに必要なバッファ数
は、４×４×４＝６４組 3) プロセッサ８台、主記憶装置８台の場合には、アク
セス要求は８個まで出せ、このときに必要なバッファ数
は、８×８×８＝５１２組 4) プロセッサ１６台、主記憶装置１６台の場合には、
アクセス要求は１６個まで出せ、このときに必要なバッ
ファ数は、１６×１６×１６＝４，０９６組 である。そして、プロセッサ数と主記憶装置数とが同数
でない場合には、 5) プロセッサ４台、主記憶装置２台の場合には、アク
セス要求は２個まで出せ、このときに必要なバッファ数
は、４×２×２＝１６組 6) プロセッサ８台、主記憶装置４台の場合には、アク
セス要求は４個まで出せ、このときに必要なバッファ数
は、８×４×４＝１２８組 7) プロセッサ１６台、主記憶装置８台の場合には、ア
クセス要求は８個まで出せ、このときに必要なバッファ
数は、１６×８×８＝１，０２４組 である。しかも、これらは最低限度必要な数であり、実
際に何組必要になるのかは、プログラムなどによって異
なる。

【００１１】iv)プロセッサが主記憶装置の数に対応す
データ幅を持つ場合、同時に複数の主記憶装置からのデ
ータを受け取れるが、主記憶装置が増えると共に、制御
装置とプロセッサとの相互接続が多くなり、実現が困難
である。相互接続数は、他の方式ではプロセッサ数に比
例するのに対して、この方式では、主記憶装置数がプロ
セッサ数に比例する場合にはプロセッサ数の２乗に比例
する。

【００１２】例えば、プロセッサ内部で３２ビットのデ
ータを扱うとき、制御装置からプロセッサへ向かうデー
タの総本数は、 ４プロセッサで、 ４＾２×３２＝５１２本 ８プロセッサで、 ８＾２×３２＝２，０４８本 １６プロセッサで、１６＾２×３２＝８，１９２本 であり、実装上困難である。

【００１３】

【発明が解決しようとする課題】以上のように従来のマ
ルチプロセッサ構成の電子計算機では、プロセッサの待
ち時間を短くするためには、膨大な数のバッファメモリ
を用意するか、膨大な場合の数に対する優先順位制御手
段を用意するか、主記憶装置の数に比例したプロセッサ
の入出力データ幅を用意するかする必要があり、いずれ
にしても、プロセッサの数の増大に伴い、膨大な量のハ
ードウェアが必要になる問題点があった。

【００１４】この発明は、このような従来の問題点に鑑
みなされたもので、マルチプロセッサ構成の電子計算機
において、複数のプロセッサ各々からの主記憶装置への
アクセスを優先順位制御することにより、各プロセッサ
から複数の主記憶装置にアクセス要求を出すことを可能
とし、主記憶装置の動作率を向上させると共にプロセッ
サの待ち時間を短縮することができ、ハードウェア量も
低減することができる電子計算機を提供することを目的
とする。

【００１５】

【課題を解決するための手段】この発明の電子計算機
は、複数の主記憶装置と、演算制御処理を行なう複数の
プロセッサと、前記プロセッサ各々からの前記主記憶装
置各々に対するアクセス要求を保持する要求バッファ
と、前記プロセッサ各々に設けられたバッファメモリで
あって、前記主記憶装置各々から自分の受け持つプロセ
ッサのために読み出されたデータを保持するものと、前
記複数のプロセッサのうち同一のプロセッサが複数の主
記憶装置のアクセス権を得た場合に、同時にアクセスす
る主記憶装置の数に対応したサイクルの間、当該プロセ
ッサから主記憶装置に対してアクセス要求を出さないよ
うに制御する優先順位制御手段と、前記プロセッサ各々
のバッファメモリが複数の主記憶装置からのデータを保
持している場合に、所定の順序で自分の受け持つプロセ
ッサにデータを出力するように制御するデータ制御手段
とを備えたものである。

【００１６】

【作用】この発明の電子計算機では、各プロセッサごと
に主記憶装置に対応する量だけのバッファメモリを設
け、同一のプロセッサから複数の主記憶装置に対するア
クセス権を得た場合には、同時にアクセスする主記憶装
置数に対応したサイクルの間、当該プロセッサが他の主
記憶装置に対してアクセス要求を出さないように優先順
位制御手段によって制御し、各プロセッサから互いに競
合しないようにして複数の主記憶装置に同時にアクセス
できるようにし、主記憶装置の動作率を向上させ、プロ
セッサの待ち時間を短縮する。

【００１７】

【実施例】以下、この発明の実施例を図に基づいて詳説
する。

【００１８】図１はこの発明の一実施例のシステム構成
を示しており、複数の主記憶装置Ｍ０，Ｍ１，Ｍ２，…
と、複数の演算制御処理を行なうプロセッサＡ０，Ａ
１，Ａ２，…と、プロセッサ各々からの主記憶装置各々
に対するアクセス要求を保持するために主記憶装置ごと
に設けられている要求バッファＣ０，Ｃ１，Ｃ２，…
と、プロセッサ各々に対して設けられていて、主記憶装
置各々から各プロセッサのために読み出されたデータを
保持するバッファメモリＢ０，Ｂ１，Ｂ２，…を備えて
いる。

【００１９】また、この発明の特徴として、プロセッサ
Ａ０，Ａ１，Ａ２，…のうち同一のプロセッサが複数の
主記憶装置のアクセス権を得た場合に、同時にアクセス
した主記憶装置の数に対応したサイクルの間、当該プロ
セッサから主記憶装置に対してアクセス要求を出さない
ように制御する優先順位制御装置１と、プロセッサ各々
のバッファメモリが複数の主記憶装置からのデータを保
持している場合に、所定の順序で自分の受け持つプロセ
ッサにデータを出力するように制御するデータ制御装置
Ｄ０，Ｄ１，Ｄ２，…を備えている。

【００２０】次に、上記の構成の電子計算機の動作につ
いて説明する。

【００２１】プロセッサＡ０，Ａ１，Ａ２，…各々か
ら、主記憶装置Ｍ０，Ｍ１，Ｍ２，…各々に対して出さ
れるアクセス要求を保持するＣ０，Ｃ１，Ｃ２，…に対
して優先順位制御装置１は、これらのアクセス要求に対
して優先順位を付け、優先度の高いアクセス要求順に主
記憶装置Ｍ０，Ｍ１，Ｍ２，…各々に対してアクセスす
る。

【００２２】この優先順位制御の方式は、次のようであ
り、あるプロセッサが複数の主記憶装置のうちのｎ台に
対してアクセス権を得た場合、その直後の（ｎ−１）サ
イクルの間は、要求バッファからアクセス要求を出さな
いことにし、それ以外の場合には、主記憶装置ごとに独
立に制御する。

【００２３】図２に基づいて説明すると、プロセッサＡ
０，Ａ１，Ａ２，Ａ３が、例えば、主記憶装置Ｍ０に対
応した要求バッファＢ０にアクセス要求を出したとする
と、このとき、各プロセッサは同時に他の主記憶装置に
対してもアクセス要求を出すことができる。そこで、優
先順位制御装置１は、主記憶装置単位にアクセス順位制
御を行ない、各主記憶装置に１個ずつの要求を出す。通
常は、優先順位制御装置１は、他の主記憶装置、例えば
主記憶装置Ｍ３へのアクセスには関与しない。このた
め、優先順位制御は、各主記憶装置ごとに独立にプロセ
ッサに関して行なう。そして、あるサイクルで１つのプ
ロセッサＡ０が複数の主記憶装置Ｍ０，Ｍ１，Ｍ２の３
つに対してアクセス権を得た場合には、直後のサイクル
の間、この例では２（＝３−１）サイクルの間、プロセ
ッサＡ０のアクセスを禁止する。そして、この間は、残
りのプロセッサＡ１，Ａ２，Ａ３が主記憶装置へアクセ
スを行なう。そして、この期間が過ぎれば、プロセッサ
Ａ０も再び、優先順位制御に加えられる。

【００２４】このようにして優先順位制御を受けた主記
憶装置に対するアクセス要求に対するデータ読み出し制
御は、図３に詳しく示す手順に従って行なわれる。つま
り、主記憶装置Ｍ０からのデータは第１データ制御装置
Ｄ０１によってアクセス要求元のプロセッサＡ０のバッ
ファメモリＢ０に送られる。なおここで、第１データ制
御装置Ｄ０１には、クロスバースイッチなどの各主記憶
装置が他の主記憶装置と独立にデータを送ることができ
る構成のものが用いられる。

【００２５】そこで、同時に複数の主記憶装置に対して
同一のプロセッサからアクセス要求があれば、各主記憶
装置の性能が同じである限り、ほぼ同時にバッファメモ
リＢ０の各セクションＢ００，Ｂ０１，Ｂ０２などに読
み出されて保持される。したがって、この時に、何らか
の制御を行なわなければ同じタイミングでプロセッサＡ
０に各主記憶装置から読み出されたデータが入力される
ことになり、競合が発生してしまうため、もう１つの第
２データ制御装置Ｄ０２によるデータ制御により競合を
回避する。

【００２６】この第２データ制御装置Ｄ０２によるデー
タ制御方式は、プロセッサＡ０がアクセス要求して読み
出されたデータに関して、主記憶装置Ｍ０が他の主記憶
装置Ｍ１〜Ｍ３との競合がない場合には、データをバッ
ファメモリＢ０を通し、第２データ制御装置Ｄ０２を通
してプロセッサＡ０に入力する。しかしながら、競合が
発生する場合には、第２データ制御装置Ｄ０２は、競合
するデータのうち１つだけをバッファメモリＢ０を通
し、第２データ制御装置Ｄ０２を通してプロセッサＡ０
に入力し、競合する他のデータはいったんバッファメモ
リＢ０のセクションＢ００，Ｂ０１，Ｂ０２，Ｂ０３の
うち該当するセクションに格納し、プロセッサＡ０側が
先に入力されたデータに対する処理を終了した後に順
次、バッファメモリＢ０からプロセッサＡ０に入力して
行くように制御する。

【００２７】そして、この場合、優先順位制御装置１に
よって、あるプロセッサが複数の主記憶装置のうちのｎ
台に対してアクセス権を得た場合、その直後の（ｎ−
１）サイクルの間は、要求バッファからアクセス要求を
出さないことにし、それ以外の場合には、主記憶装置ご
とに独立に制御するように優先順位制御を行なっている
ために、バッファメモリＢ０からすべてのデータがプロ
セッサＡ０に送り出されるまで、新たなデータがバッフ
ァメモリＢ０に送られてくることはない。そこで、各バ
ッファメモリＢ０，Ｂ１，Ｂ２，…は１段ずつあれば十
分である。

【００２８】以上のようにして、この実施例の電子計算
機では、１つのプロセッサから同時に複数の主記憶装置
にアクセス要求を行なう場合には、優先順位制御を各主
記憶装置ごとに独立して行なうようにしているため、各
主記憶装置における処理数はプロセッサ数に比例するの
で、全体の処理数は最大でも、プロセッサ数×記憶装置
数となり、プロセッサの２乗に比例する処理で済むこと
になる。

【００２９】例えば、 1 ）プロセッサ２台、主記憶装置２台の場合には、最大 ２×２＝４ 2)プロセッサ４台、主記憶装置４台の場合には、最大 ４×４＝１６ 3)プロセッサ８台、主記憶装置８台の場合には、最大 ８×８＝６４ 4)プロセッサ１６台、主記憶装置１６台の場合には、最
大 １６×１６＝２５６ となる。また、プロセッサの数と主記憶装置の数が同数
でない場合にも、 5)プロセッサ４台、主記憶装置２台の場合には、最大 ４×２＝８ 6)プロセッサ８台、主記憶装置４台の場合には、最大 ８×４＝３２ 7)プロセッサ１６台、主記憶装置８台の場合には、最大 １６×８＝１２８ となる。

【００３０】したがって、これを従来のバッファメモリ
なしの場合と比較すると、プロセッサが８台を超える
と、比較すべき場合の数が大幅に削減されるのである。

【００３１】また、バッファメモリも各プロセッサごと
に主記憶装置数分持てばよいので、プロセッサ数×主記
憶装置数だけあればよく、プロセッサの２乗に比例する
個数持つだけでよいことになる。

【００３２】例えば、データ幅が一定の場合には、 1) プロセッサ２台、主記憶装置２台の場合に必要なバ
ッファ数は、２×２＝４組 2) プロセッサ４台、主記憶装置４台の場合に必要なバ
ッファ数は、４×４＝１６組 3) プロセッサ８台、主記憶装置８台の場合に必要なバ
ッファ数は、８×８＝６４組 4) プロセッサ１６台、主記憶装置１６台の場合に必要
なバッファ数は、１６×１６＝２５４組 である。また、プロセッサ数と主記憶装置数とが同数で
ない場合には、 5) プロセッサ４台、主記憶装置２台の場合に必要なバ
ッファ数は、４×２＝８組 6) プロセッサ８台、主記憶装置４台の場合に必要なバ
ッファ数は、８×４＝３２組 7) プロセッサ１６台、主記憶装置８台の場合に必要な
バッファ数は、１６×８＝１２８組 である。優先順位制御を行なうため、これらの数は同時
に、十分な数でもある。

【００３３】そして、これを優先順位制御を行なわない
従来の場合と比較すると、プロセッサ数が４台を超える
ようになると、バッファメモリ数が大幅に削減されてい
ることが分かる。

【００３４】さらに、複数の主記憶装置にアクセス要求
を出したプロセッサは、アクセス要求が出せない間は、
バッファメモリからデータを受け取る期間としているた
め、各プロセッサの無駄な待ち時間が発生しない。加え
て、アクセス要求を無効とする期間も、従来のバッファ
メモリを持たない場合よりも、１クロック後に処理でき
るようになるために処理が容易になり、接続できるプロ
セッサ数を増やすことができる。

【００３５】なお、この発明は上記の実施例に限定され
ることはなく、プロセッサ数や主記憶装置数に関して
は、増減することができる。

【００３６】

【発明の効果】以上のようにこの発明によれば、マルチ
プロセッサ構成の電子計算機において各プロセッサから
同一の主記憶装置へ同時にアクセスがあった場合に、優
先順位制御を行なうようにしているため、少ないハード
ウェア量で１つのプロセッサから複数の主記憶走の同時
アクセスを可能にし、プロセッサの待ち時間を短縮し、
主記憶装置の動作率を向上させることができる。

【図面の簡単な説明】

【図１】この発明の一実施例のシステム構成図。

【図２】上記実施例のアクセス要求動作を示す説明図。

【図３】上記実施例のデータ読み出し動作を示す説明
図。

【符号の説明】

Ｍ０，Ｍ１，Ｍ２，… 主記憶装置 Ａ０，Ａ１，Ａ２，… プロセッサ Ｂ０，Ｂ１，Ｂ２，… バッファメモリ Ｂ００，Ｂ０１，Ｂ０２，Ｂ０３，… メモリセクショ
ン Ｂ１０，Ｂ１１，Ｂ１２，Ｂ１３，… メモリセクショ
ン Ｂ２０，Ｂ２１，Ｂ２２，Ｂ２３，… メモリセクショ
ン Ｂ３０，Ｂ３１，Ｂ３２，Ｂ３３，… メモリセクショ
ン Ｃ０，Ｃ１，Ｃ２，… 要求バッファ Ｄ０，Ｄ１，Ｄ２，… データ制御装置 Ｄ０１，Ｄ１１，Ｄ２１，… 第１データ制御装置 Ｄ０２，Ｄ１２，Ｄ２２，… 第２データ制御装置

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/00 - 12/06 G06F 15/16 - 15/177

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 複数の主記憶装置と、 演算制御処理を行なう複数のプロセッサと、 前記プロセッサ各々からの前記主記憶装置各々に対する
   アクセス要求を保持する要求バッファと、 前記プロセッサ各々のためのバッファメモリであって、
   前記主記憶装置各々から自分の受け持つプロセッサのた
   めに読み出されたデータを保持するものと、 前記複数のプロセッサのうち同一のプロセッサが複数の
   主記憶装置のアクセス権を得た場合に、同時にアクセス
   する主記憶装置の数に対応したサイクルの間、当該プロ
   セッサから主記憶装置に対してアクセス要求を出さない
   ように制御する優先順位制御手段と、 前記プロセッサ各々のバッファメモリが複数の主記憶装
   置からのデータを保持している場合に、所定の順序で自
   分の受け持つプロセッサにデータを出力するように制御
   するデータ制御手段とを備えて成る電子計算機。