JP2024516717A - 半導体デバイス - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 1130
- 239000004020 conductor Substances 0.000 claims description 266
- 238000007789 sealing Methods 0.000 claims description 62
- 239000008393 encapsulating agent Substances 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 36
- 239000003990 capacitor Substances 0.000 claims description 32
- 230000005669 field effect Effects 0.000 claims description 32
- 238000005538 encapsulation Methods 0.000 abstract description 20
- 230000000694 effects Effects 0.000 abstract description 19
- 229910000679 solder Inorganic materials 0.000 description 34
- 239000000853 adhesive Substances 0.000 description 32
- 230000001070 adhesive effect Effects 0.000 description 32
- 238000010586 diagram Methods 0.000 description 22
- 239000000463 material Substances 0.000 description 18
- 125000006850 spacer group Chemical group 0.000 description 18
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 16
- 230000003247 decreasing effect Effects 0.000 description 8
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 8
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 6
- 229910052593 corundum Inorganic materials 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910001845 yogo sapphire Inorganic materials 0.000 description 6
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 238000004904 shortening Methods 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49562—Geometry of the lead-frame for individual devices of subclass H10D
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
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Abstract
本開示は、半導体デバイスを提供する。前記半導体デバイスは、封止体と、第１トランジスタと、第２トランジスタとを含む。ここで、前記第１トランジスタは、制御電極と、第１端子と、第２端子とを含む。前記第１トランジスタは、その制御電極の電位の制御により、前記第１端子から前記第２端子へ電流を流すことができるようにする。前記第２トランジスタの第１電極は、前記第１トランジスタの制御電極に電気的に接続され、前記第２トランジスタの第２電極は、前記第１トランジスタの第２端子に電気的に接続されている。前記第１トランジスタと前記第２トランジスタは、同一の前記封止体によって封止されている。前記第１トランジスタの制御電極は、第１制御電極ピンに電気的に接続され、前記第２トランジスタの制御電極は、第２制御電極ピンに電気的に接続されている。本開示は、良好なクランプ効果を保証し、配線を簡略化することができる。【選択図】図２
Description
本開示は、半導体デバイスに関する。
関連技術において、スイッチング用の第１トランジスタの制御電極には、一般的にクランプ素子（前記クランプ素子は、例えばクランプトランジスタ又は容量である）が設けられている。しかし、実際の使用時において、前記クランプ素子は、一般的にＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：プリント配線板）カードに設置される。
ヒートシンクを設置する必要があるため、前記第１トランジスタのピンとＰＣＢカードとの間の距離が長くなる。そのため、前記第１トランジスタのウエハと前記クランプ素子との間の距離を短く設定することができず、クランプ素子の作用が大きく低下する。
本開示の主な目的は、半導体デバイスを提供することにある。
上記目的を達成するために、本開示の実施例は、封止体と、制御電極と第１端子と第２端子とを含む第１トランジスタと、第２トランジスタとを含む半導体デバイスを提供する。
前記第１トランジスタは、その制御電極の電位の制御により、前記第１端子から前記第２端子へ電流を流すことが可能である。前記第２トランジスタの第１電極は、前記第１トランジスタの制御電極に電気的に接続され、前記第２トランジスタの第２電極は、前記第１トランジスタの第２端子に電気的に接続されている。
前記第１トランジスタと前記第２トランジスタは、同一の前記封止体によって封止されている。前記第１トランジスタの制御電極は、第１制御電極ピンに電気的に接続されている。前記第２トランジスタの制御電極は、第２制御電極ピンに電気的に接続されている。
前記第１トランジスタは、その制御電極の電位の制御により、前記第１端子から前記第２端子へ電流を流すことが可能である。前記第２トランジスタの第１電極は、前記第１トランジスタの制御電極に電気的に接続され、前記第２トランジスタの第２電極は、前記第１トランジスタの第２端子に電気的に接続されている。
前記第１トランジスタと前記第２トランジスタは、同一の前記封止体によって封止されている。前記第１トランジスタの制御電極は、第１制御電極ピンに電気的に接続されている。前記第２トランジスタの制御電極は、第２制御電極ピンに電気的に接続されている。
選択可能に、前記第１トランジスタは、ｎ型トランジスタであり、前記第１端子は、第１電極であり、前記第１電極は、ドレイン電極であり、前記第２端子は、第２電極であり、前記第２電極は、ソース電極である。
又は、前記第１トランジスタは、ｐ型トランジスタであり、前記第１端子は、第１電極であり、前記第１端子は、ソース電極であり、前記第２端子は、第２電極であり、前記第２端子は、ドレイン電極である。
又は、前記第１トランジスタは、ｐ型トランジスタであり、前記第１端子は、第１電極であり、前記第１端子は、ソース電極であり、前記第２端子は、第２電極であり、前記第２端子は、ドレイン電極である。
選択可能に、本開示の少なくとも１つの実施例による半導体デバイスは、第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを更に含む。
前記第１チップ搭載部と前記第２チップ搭載部とは互いに絶縁されている。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。
前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第１表面に第２制御電極パッド及び第２パッドが形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第２パッドに電気的に接続されている。
前記第１チップ搭載部は、第１上面を有する。前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載されている。前記第１半導体チップの第１裏面は、前記第１上面に対向する。前記第１半導体チップの第１裏面は、前記第１チップ搭載部に電気的に接続されている。
前記第２チップ搭載部は、第２上面を有する。前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載されている。前記第２半導体チップの第２裏面は、前記第２上面に対向する。前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている。
前記第１チップ搭載部と前記第２チップ搭載部とは互いに絶縁されている。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。
前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第１表面に第２制御電極パッド及び第２パッドが形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第２パッドに電気的に接続されている。
前記第１チップ搭載部は、第１上面を有する。前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載されている。前記第１半導体チップの第１裏面は、前記第１上面に対向する。前記第１半導体チップの第１裏面は、前記第１チップ搭載部に電気的に接続されている。
前記第２チップ搭載部は、第２上面を有する。前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載されている。前記第２半導体チップの第２裏面は、前記第２上面に対向する。前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている。
選択可能に、前記第２チップ搭載部は、導線を介して前記第１制御電極パッドに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている。
選択可能に、前記第２チップ搭載部は、導線を介して前記第１制御電極ピンに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている。
選択可能に、本開示の少なくとも１つの実施例による半導体デバイスは、第１電極ピン及び第２電極ピンを更に含む。前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記第１チップ搭載部に電気的に接続されている。
選択可能に、前記第１チップ搭載部は、前記第２チップ搭載部の第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きく、前記第１トランジスタの導通速度は、前記第２トランジスタの導通速度よりも大きい。
選択可能に、本開示の少なくとも１つの実施例による半導体デバイスは、第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを更に含む。前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第１表面に第２制御電極パッド及び第２パッドが形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第２パッドに電気的に接続されている。
前記第１チップ搭載部は、第１上面を有する。前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載されている。前記第１半導体チップの第１裏面は、前記第１上面に対向する。前記第１半導体チップの第１裏面は、前記第１チップ搭載部に電気的に接続されている。
前記第２チップ搭載部は、第２上面と、前記第２上面とは反対側の第２下面とを有する。前記第２チップ搭載部は、前記第１チップ搭載部の第１上面に搭載されている。前記第２チップ搭載部と前記第１チップ搭載部との間は絶縁されている。前記第２チップ搭載部の第２下面は、前記第１上面に対向する。
前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載されている。前記第２半導体チップの第２裏面は、前記第２上面に対向する。前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている。
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第１表面に第２制御電極パッド及び第２パッドが形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第２パッドに電気的に接続されている。
前記第１チップ搭載部は、第１上面を有する。前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載されている。前記第１半導体チップの第１裏面は、前記第１上面に対向する。前記第１半導体チップの第１裏面は、前記第１チップ搭載部に電気的に接続されている。
前記第２チップ搭載部は、第２上面と、前記第２上面とは反対側の第２下面とを有する。前記第２チップ搭載部は、前記第１チップ搭載部の第１上面に搭載されている。前記第２チップ搭載部と前記第１チップ搭載部との間は絶縁されている。前記第２チップ搭載部の第２下面は、前記第１上面に対向する。
前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載されている。前記第２半導体チップの第２裏面は、前記第２上面に対向する。前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている。
選択可能に、前記第２チップ搭載部は、導線を介して前記第１制御電極パッドに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている。
選択可能に、前記第２チップ搭載部は、導線を介して前記第１制御電極ピンに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている。
選択可能に、本開示の少なくとも１つの実施例による半導体デバイスは、第１電極ピン及び第２電極ピンを更に含む。前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記第１チップ搭載部に電気的に接続されている。
選択可能に、前記第１半導体チップは、前記第２半導体チップの第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きく、前記第１トランジスタの導通速度は、前記第２トランジスタの導通速度よりも大きい。
選択可能に、前記第１トランジスタは、ＳｉＣを材料とするＭＯＳＦＥＴであり、前記第２トランジスタは、Ｓｉを材料とするＭＯＳＦＥＴである。
選択可能に、本開示の少なくとも１つの実施例による半導体デバイスは、第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを更に含む。前記第１チップ搭載部と前記第２チップ搭載部とは互いに絶縁されている。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。前記第１半導体チップの第１表面には、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続された第１制御電極パッドと、前記第１トランジスタの第２端子に電気的に接続された少なくとも１つの第１パッドと、前記第１トランジスタの第１端子に電気的に接続された少なくとも１つの第２パッドとが形成されている。前記第２半導体チップの第１表面に第２制御電極パッド及び第３パッドが形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第３パッドに電気的に接続されている。前記第１チップ搭載部は、第１上面を有する。前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載されている。前記第１半導体チップの第１裏面は、前記第１上面に対向する。前記第２チップ搭載部は、第２上面を有する。前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載されている。前記第２半導体チップの第２裏面は、前記第２上面に対向する。前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている。
選択可能に、前記第２チップ搭載部は、導線を介して前記第１制御電極パッドに電気的に接続され、前記第３パッドは、前記第１パッドに電気的に接続されている。
選択可能に、前記第２チップ搭載部は、導線を介して前記第１制御電極ピンに電気的に接続され、前記第３パッドは、前記第１パッドに電気的に接続されている。
選択可能に、本開示の少なくとも１つの実施例による半導体デバイスは、第１電極ピン及び第２電極ピンを更に含む。前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記第２パッドに電気的に接続されている。
選択可能に、前記第１チップ搭載部は、前記第２チップ搭載部の第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きく、前記第１トランジスタの導通速度は、前記第２トランジスタの導通速度よりも大きい。
選択可能に、前記第１トランジスタは、ＧａＮを材料とする電界効果トランジスタであり、前記第２トランジスタは、Ｓｉを材料とするＭＯＳＦＥＴである。
選択可能に、前記第１チップ搭載部と前記第２チップ搭載部とは、同一基板上に設けられ、前記第２チップ搭載部と前記基板との間の第２距離は、前記第１チップ搭載部と前記基板との間の第１距離よりも大きい。
選択可能に、前記第２トランジスタの第２電極は、導線を介して前記第１トランジスタの第２端子に電気的に接続されている。前記導線は、第１導線部、第２導線部及び第３導線部を含む。前記第１導線部の第１端は、前記第２トランジスタの第２電極に電気的に接続されている。前記第１導線部の第２端は、前記第２導線部の第１端に電気的に接続されている。前記第２導線部の第２端は、前記第３導線部の第１端に電気的に接続されている。前記第３導線部の第２端は、前記第１トランジスタの第２端子に電気的に接続されている。前記第２チップ搭載部の第２上面は、前記第１導線部と直交する。前記第１チップ搭載部の第１上面と前記第３導線部とは直交していない。
選択可能に、本開示の少なくとも１つの実施例による半導体デバイスは、チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを更に含む。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。前記チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。前記第２半導体チップの第２表面には、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続された第２制御電極パッドと、前記第２トランジスタの第２電極に電気的に接続された少なくとも１つの第２パッドと、前記第２トランジスタの第１電極に電気的に接続された少なくとも１つの第３パッドとが形成されている。前記チップ搭載部は、上面を有する。前記第１半導体チップは、前記チップ搭載部の上面に搭載されている。前記第１半導体チップの第１裏面は、前記上面に対向する。前記第１半導体チップの第１裏面は、前記チップ搭載部に電気的に接続されている。前記第２半導体チップは、前記チップ搭載部の上面に搭載されている。前記第２半導体チップの第２裏面は、前記上面に対向している。
選択可能に、前記第３パッドは、導線を介して前記第１制御電極ピンに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている。
選択可能に、前記第３パッドは、導線を介して前記第１制御電極パッドに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている。
選択可能に、本開示の少なくとも１つの実施例による半導体デバイスは、第１電極ピン及び第２電極ピンを更に含む。前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記チップ搭載部に電気的に接続されている。
選択可能に、前記第１半導体チップは、前記第２半導体チップの第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きい。
選択可能に、前記第１トランジスタは、ＳｉＣを材料とするＭＯＳＦＥＴであり、前記第２トランジスタは、ＧａＮを材料とする電界効果トランジスタである。
選択可能に、前記第１半導体チップと前記チップ搭載部との間の第４距離は、前記第１半導体チップと前記チップ搭載部との間の第３距離よりも大きい。
選択可能に、前記第２トランジスタの第２電極は、導線を介して前記第１トランジスタの第２端子に電気的に接続されている。前記導線は、第１導線部、第２導線部及び第３導線部を含む。前記第１導線部の第１端は、前記第２トランジスタの第２電極に電気的に接続されている。前記第１導線部の第２端は、前記第２導線部の第１端に電気的に接続されている。前記第２導線部の第２端は、前記第３導線部の第１端に電気的に接続されている。前記第３導線部の第２端は、前記第１トランジスタの第２端子に電気的に接続されている。前記第２半導体チップの第２表面は、前記第１導線部と直交する。前記第１半導体チップの第１表面と前記第３導線部とは直交していない。
本開示の実施例は、更に、封止体と、制御電極と第１端子と第２端子とを含む第１トランジスタと、第１容量電極と第２容量電極とを含む容量と、を含む半導体デバイスを提供する。前記第１トランジスタは、その制御電極の電位の制御により、前記第１端子から前記第２端子へ電流を流すことが可能である。前記第１容量電極は、前記第１トランジスタの制御電極に電気的に接続されている。前記第２容量電極は、前記第１トランジスタの第２端子に電気的に接続されている。前記第１トランジスタと前記容量は、同一の前記封止体によって封止されている。前記第１トランジスタの制御電極は、第１制御電極ピンに電気的に接続されている。
選択可能に、前記第１トランジスタは、ｎ型トランジスタであり、前記第１端子は、第１電極であり、前記第１電極は、ドレイン電極であり、前記第２端子は、第２電極であり、前記第２電極は、ソース電極である。又は、前記第１トランジスタは、ｐ型トランジスタであり、前記第１端子は、第１電極であり、前記第１端子は、ソース電極であり、前記第２端子は、第２電極であり、前記第２端子は、ドレイン電極である。
選択可能に、本開示の少なくとも１つの実施例による半導体デバイスは、チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンとを更に含む。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に前記容量が形成されている。前記チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。前記第２半導体チップの第２表面に第１電極パッド及び第２電極パッドが形成されている。前記第１電極パッドは、前記第１容量電極に電気的に接続されている。前記第２電極パッドは、前記第２容量電極に電気的に接続されている。前記チップ搭載部は、上面を有する。前記第１半導体チップは、前記チップ搭載部の上面に搭載されている。前記第１半導体チップの第１裏面は、前記上面に対向する。前記第１半導体チップの第１裏面は、前記チップ搭載部に電気的に接続されている。前記第２半導体チップは、前記チップ搭載部の上面に搭載されている。前記第２半導体チップの第２裏面は、前記上面に対向する。前記第１電極パッドは、前記第１制御電極ピン又は前記第１制御電極パッドに電気的に接続されている。前記第２電極パッドは、前記第１パッドに電気的に接続されている。
選択可能に、本開示の少なくとも１つの実施例による半導体デバイスは、第１電極ピン及び第２電極ピンを更に含む。前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記チップ搭載部に電気的に接続されている。
発明の効果
発明の効果
本開示の少なくとも１つの実施例による半導体デバイスは、良好なクランプ効果を保証し、配線を簡略化することができる。
以下、本開示の実施例の図面とともに、本開示の実施例における技術的態様を明確に、完全に説明する。明らかに、説明される実施例は、本開示の一部の実施例にすぎず、すべての実施例ではない。本開示における実施例に基づいて、当業者が創造的な労働を行うことなく取得した他のすべての実施例は、本開示の保護の範囲に属する。
本開示のすべての実施例で用いられるトランジスタは、トライオード、薄膜トランジスタ又は電界効果トランジスタ又は他の特性が同じデバイスである。本開示の実施例において、トランジスタの制御電極を除く２極を区別するために、一方を第１電極、他方を第２電極と呼ぶ。
実際の操作において、前記トランジスタがトライオードである場合、前記制御電極は、ベースであり、前記第１電極は、コレクタであり、前記第２電極は、エミッタである。又は、前記制御電極は、ベースであり、前記第１電極は、エミッタであり、前記第２電極は、コレクタである。
実際の操作において、前記トランジスタが薄膜トランジスタ又は電界効果トランジスタである場合、前記制御電極は、ゲート電極であり、前記第１電極は、ドレイン電極であり、前記第２電極は、ソース電極である。又は、前記制御電極は、ゲート電極であり、前記第１電極は、ソース電極であり、前記第２電極は、ドレイン電極である。
本開示の少なくとも１つの実施例による半導体デバイスは、封止体と、制御電極と第１端子と第２端子とを含む第１トランジスタと、第２トランジスタとを含む。前記第１トランジスタは、その制御電極の電位の制御により、前記第１端子から前記第２端子へ電流を流すことが可能である。前記第２トランジスタの第１電極は、前記第１トランジスタの制御電極に電気的に接続され、前記第２トランジスタの第２電極は、前記第１トランジスタの第２端子に電気的に接続されている。前記第１トランジスタと前記第２トランジスタは、同一の前記封止体によって封止されている。前記第１トランジスタの制御電極は、第１制御電極ピンに電気的に接続されている。前記第２トランジスタの制御電極は、第２制御電極ピンに電気的に接続されている。
本開示の少なくとも１つの実施例において、前記第１トランジスタの制御電極と前記第１制御電極ピンとの間はバインディング線によって電気的に接続され、前記第２トランジスタの制御電極と前記第２制御電極ピンとの間はバインディング線によって電気的に接続されている。前記第２制御電極ピンに供給されるのが電圧信号であるため、回路上の干渉信号も小さい。前記バインディング線は、導線である。
本開示の少なくとも１つの実施例による半導体デバイスは、第１トランジスタと第２トランジスタ（前記第２トランジスタは、ミラークランプトランジスタであってもよい）のいずれも同一の前記封止体に封止され、前記第２トランジスタと前記第１トランジスタの制御電極との間の距離を短縮することにより、クランプ効果を良好に保証し、配線を簡略化する。
具体的に実施において、前記第１制御電極ピンは、少なくとも部分的に前記封止体の外部に設けられ、前記第２制御電極ピンは、少なくとも部分的に前記封止体の外部に設けられているが、これに限定されない。
具体的に実施において、前記封止体は、樹脂から作製されるが、これに限定されない。
選択可能に、前記第１トランジスタは、ｎ型トランジスタであり、前記第１端子は、第１電極であり、前記第１電極は、ドレイン電極であり、前記第２端子は、第２電極であり、前記第２電極は、ソース電極である。又は、前記第１トランジスタは、ｐ型トランジスタであり、前記第１端子は、第１電極であり、前記第１端子は、ソース電極であり、前記第２端子は、第２電極であり、前記第２端子は、ドレイン電極である。
図１に示すように、本開示の少なくとも１つの実施例による半導体デバイスは、第１トランジスタＭ１と第２トランジスタＭ２とを含む。前記第１トランジスタＭ１は、そのゲート電極Ｇ１の電位の制御により、第１トランジスタＭ１のドレイン電極Ｄから第１トランジスタＭ１のソース電極Ｓに電流を流すことができるようにするためのものである。前記第２トランジスタＭ２のドレイン電極Ｄ２は、前記第１トランジスタＭ１のゲート電極Ｇ１に電気的に接続されている。前記第２トランジスタＭ２のソース電極Ｓ２は、前記第１トランジスタＭ１のソース電極Ｓに電気的に接続されている。
図１に示す半導体デバイスの少なくとも１つの実施例において、Ｍ１及びＭ２は、いずれもｎ型ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化物－半導体電界効果トランジスタ）であるが、これに限定されない。
１つの具体的な実施形態によれば、本開示の少なくとも１つの実施例による半導体デバイスは、第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを含んでもよい。前記第１チップ搭載部と前記第２チップ搭載部とは互いに絶縁されている。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。
前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面には、第１制御電極パッドと第１パッドとが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び前記第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第１表面に第２制御電極パッド及び第２パッドが形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドは、前記第２トランジスタの制御電極及び前記第２制御電極ピンにそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第２パッドに電気的に接続されている。
前記第１チップ搭載部は、第１上面を有する。前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載されている。前記第１半導体チップの第１裏面は、前記第１上面に対向する。前記第１半導体チップの第１裏面は、前記第１チップ搭載部に電気的に接続されている。
前記第２チップ搭載部は、第２上面を有する。前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載されている。前記第２半導体チップの第２裏面は、前記第２上面に対向する。前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている。
前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面には、第１制御電極パッドと第１パッドとが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び前記第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第１表面に第２制御電極パッド及び第２パッドが形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドは、前記第２トランジスタの制御電極及び前記第２制御電極ピンにそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第２パッドに電気的に接続されている。
前記第１チップ搭載部は、第１上面を有する。前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載されている。前記第１半導体チップの第１裏面は、前記第１上面に対向する。前記第１半導体チップの第１裏面は、前記第１チップ搭載部に電気的に接続されている。
前記第２チップ搭載部は、第２上面を有する。前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載されている。前記第２半導体チップの第２裏面は、前記第２上面に対向する。前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている。
実施の操作において、本開示の少なくとも１つの実施例に係る半導体デバイスは、２つのチップ搭載部と２つの半導体チップを含んでもよい。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体で封止されている。ここで、前記第１トランジスタは、ＳｉＣを材料とするＭＯＳＦＥＴであり、前記第２トランジスタは、Ｓｉを材料とするＭＯＳＦＥＴであるが、これに限定されない。
選択可能に、前記第２チップ搭載部が導線を介して前記第１制御電極パッドに電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。前記第２パッドが前記第１パッドに電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される。ここで、前記第２チップ搭載部と前記第１制御電極パッドとの間の導線が短い。
選択可能に、前記第２チップ搭載部が導線を介して前記第１制御電極ピンに電気的に接続されることにより、ウエハの内部空間を占めることを避け、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。前記第２パッドが前記第１パッドに電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される。ここで、前記第２チップ搭載部と前記第１制御電極ピンとの間の導線が短い。
具体的な実施において、本開示の少なくとも１つの実施例による半導体デバイスは、第１電極ピン及び第２電極ピンを更に含んでもよい。前記第１電極ピンが前記第１パッドに電気的に接続されることにより、前記第１電極ピンと前記第１トランジスタの第２端子とが電気的に接続される。前記第２電極ピンが前記第１チップ搭載部に電気的に接続されることにより、前記第２電極ピンと前記第１トランジスタの第１端子とが電気的に接続される。
実際の操作時において、前記第１電極ピンは、少なくとも部分的に前記封止体の外部に設けられ、前記第２電極ピンは、少なくとも部分的に前記封止体の外部に設けられているが、これに限定されない。
図２に示すように、本開示の少なくとも１つの実施例による半導体デバイスは、第１トランジスタと、第２トランジスタと、封止体Ｆ０と、第１チップ搭載部Ｐ１と、第２チップ搭載部Ｐ２と、第１半導体チップＣ１と、第２半導体チップＣ２と、第１制御電極ピンＪ０１と、第２制御電極ピンＪ０２と、第１電極ピンＪ１と、第２電極ピンＪ２とを含む。前記第１チップ搭載部Ｐ１と前記第２チップ搭載部Ｐ２とは互いに絶縁されている。前記第１半導体チップＣ１上には前記第１トランジスタが形成され、前記第２半導体チップＣ２上には前記第２トランジスタが形成されている。前記第１チップ搭載部Ｐ１と、前記第２チップ搭載部Ｐ２と、前記第１半導体チップＣ１と、前記第２半導体チップＣ２とは、前記封止体Ｆ０によって封止されている。前記第１半導体チップＣ１は、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップＣ２は、第２表面と、前記第２表面とは反対側の第２裏面とを有する。前記第１半導体チップＣ１の第１表面に第１制御電極パッドＨ０１及び第１パッドＨ１が形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドＨ０１は、前記第１トランジスタの制御電極及び第１制御電極ピンＪ０１にそれぞれ電気的に接続されている。前記第１パッドＨ１は、前記第１トランジスタの第２端子に電気的に接続されている。前記第２半導体チップＣ２の第１表面に第２制御電極パッドＨ０２及び第２パッドＨ２が形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドＨ０２は、前記第２トランジスタの制御電極及び前記第２制御電極ピンＪ０２にそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第２パッドＨ２に電気的に接続されている。前記第１チップ搭載部Ｐ１は、第１上面を有する。前記第１半導体チップＣ１は、前記第１チップ搭載部Ｐ１の第１上面に搭載されている。前記第１半導体チップＣ１の第１裏面は、前記第１上面に対向する。前記第１半導体チップＣ１の第１裏面が前記第１チップ搭載部Ｐ１に電気的に接続されることにより、前記第１チップ搭載部Ｐ１と前記第１トランジスタの第１端子とが電気的に接続される。前記第２チップ搭載部Ｐ２は、第２上面を有する。前記第２半導体チップＣ２は、前記第２チップ搭載部Ｐ２の第２上面に搭載されている。前記第２半導体チップＣ２の第２裏面は、前記第２上面に対向する。前記第２半導体チップＣ２の第２裏面が前記第２チップ搭載部Ｐ２に電気的に接続されることにより、前記第２チップ搭載部Ｐ２と前記第２トランジスタの第１電極とが電気的に接続される。前記第２チップ搭載部Ｐ２が第１導線Ｌ１を介して前記第１制御電極パッドＨ０１に電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。前記第２チップ搭載部Ｐ２の近くに前記第１制御電極パッドＨ０１を設置して前記第１導線Ｌ１を短くすることにより、最良のクランプ効果を保証し、配線を簡略化する。前記第２パッドＨ２が前記第１パッドＨ１に電気的に接続されることにより、前記第１トランジスタの第２端子と前記第２トランジスタの第２電極とが電気的に接続される。前記第１電極ピンＪ１が前記第１パッドＨ１に電気的に接続されることにより、前記第１電極ピンＪ１と前記第１トランジスタの第２端子とが電気的に接続される。前記第２電極ピンＪ２が前記第１チップ搭載部Ｐ１に電気的に接続されることにより、前記第２電極ピンＪ２と前記第１トランジスタの第１端子とが電気的に接続される。
図２に示す少なくとも１つの実施例において、前記第１トランジスタの制御電極は、ゲート電極であり、前記第１トランジスタの第１端子は、ドレイン電極であり、前記第１トランジスタの第２端子は、ソース電極であり、前記第２トランジスタの制御電極は、ゲート電極であり、前記第２トランジスタの第１電極は、ドレイン電極であり、前記第２トランジスタの第２電極は、ソース電極であるが、これに限定されない。図２に示す少なくとも１つの実施例において、第１トランジスタは、ＳｉＣを材料とするＭＯＳＦＥＴであり、前記第２トランジスタは、Ｓｉを材料とするＭＯＳＦＥＴであり、前記第１チップ搭載部Ｐ１は、前記第２チップ搭載部Ｐ２の右側に設けられているが、これに限定されない。実際の操作において、Ｐ１は、Ｐ２の左側に設けられてもよい。
ＳｉＣ ＭＯＳＦＥＴウエハの作製において、小さい面積を利用して第２トランジスタ（前記第２トランジスタは、ミラークランプトランジスタである）を設けることにより、ミラークランプトランジスタをＳｉＣ ＭＯＳＦＥＴ内部に集積してもよい。
図２に示す少なくとも１つの実施例において、右側に配置された金属板によって第１チップ搭載部Ｐ１を形成し、左側に配置された金属板によって第２チップ搭載部Ｐ２を形成する。前記第１チップ搭載部Ｐ１は、前記第２電極ピンＪ２と連結されるように一体的に形成される。前記第１チップ搭載部Ｐ１は、前記第２電極ピンＪ２に電気的に接続されている。第１制御電極ピンＪ０１と第１電極ピンＪ１は、前記第２電極ピンＪ２を挟むように離間して配置される。具体的には、図２に示すように、Ｊ２の右側にＪ１が配置され、Ｊ２の左側にＪ０１が配置され、Ｊ０１の左側にＪ０２が配置されており、Ｊ０２、Ｊ０１、Ｊ２及びＪ１は、互いに絶縁されている。
図２に示す少なくとも１つの実施例において、Ｐ１がＰ２の右側に設けられ、Ｊ０２、Ｊ０１、Ｊ２及びＪ１が左から右へ順に配列されていることにより、Ｐ２上の第２制御電極パッドＨ０２とＪ０２とは距離的に近く、Ｐ１上の第１制御電極パッドＨ０１とＪ０１とは距離的に近く、Ｐ１上の第１パッドＨ１とＪ１とは距離的に近く、Ｈ０２とＪ０２とを接続しやすくし、Ｈ０１とＪ０１とを接続しやすくし、Ｈ１とＪ１とを接続しやすくする。
図２に示す少なくとも１つの実施例において、前記第１チップ搭載部Ｐ１には、例えば、銀半田又は錫半田付けからなる導電性接着材を介して第１半導体チップＣ１が搭載されている。前記第１半導体チップＣ１には、ＳｉＣを材料とするＭＯＳＦＥＴが形成されている。前記第１半導体チップＣ１の第１裏面は、ドレイン電極となる。前記第１半導体チップＣ１の第１表面には、第１制御電極パッドＨ０１と第１パッドＨ１が形成されている。即ち、前記第１トランジスタのドレイン電極は、前記第１半導体チップＣ１の第１裏面に形成され、前記第１トランジスタのゲート電極に電気的に接続された第１制御電極パッドＨ０１と、前記第１トランジスタのソース電極に電気的に接続された第１パッドＨ１は、前記第１半導体チップＣ１の第１表面に設けられている。
図２に示す少なくとも１つの実施例において、前記第２チップ搭載部Ｐ２には、例えば、銀半田又は錫半田付けからなる導電性接着材を介して第２半導体チップＣ２が搭載されている。前記第２半導体チップＣ２には、Ｓｉを材料とするＭＯＳＦＥＴが形成されている。前記第２半導体チップＣ２の第２裏面は、ドレイン電極となる。前記第２半導体チップＣ２の第１表面には、第２制御電極パッドＨ０２と第２パッドＨ２が形成されている。即ち、前記第２トランジスタのドレイン電極は、前記第２半導体チップＣ２の第２裏面に形成され、前記第２トランジスタのゲート電極に電気的に接続された第２制御電極パッドＨ０２と、前記第２トランジスタのソース電極に電気的に接続された第２パッドＨ２は、前記第２半導体チップＣ２の第１表面に設けられている。
図２に示す少なくとも１つの実施例において、第１半導体チップＣ１が導電性接着材を介して前記第１チップ搭載部Ｐ１に搭載されているため、前記第１半導体チップＣ１の裏面に形成された第１トランジスタのドレイン電極と前記第１チップ搭載部Ｐ１とが電気的に接続される。第２半導体チップＣ２が導電性接着材を介して前記第２チップ搭載部Ｐ２に搭載されているため、前記第２導体チップＣ２の裏面に形成された第２トランジスタのドレイン電極と前記第２チップ搭載部Ｐ２とが電気的に接続される。
図２に示す少なくとも１つの実施例において、前記第１チップ搭載部Ｐ１と、前記第２チップ搭載部Ｐ２と、前記第１半導体チップＣ１と、前記第２半導体チップＣ２と、Ｊ０２の一部と、Ｊ０１の一部と、Ｊ２の一部と、Ｊ１の一部とは、前記封止体Ｆ０によって封止されている。
図２及び図３において、Ｊ０２の下方に描かれている（Ｇ２）は、Ｊ０２が第２トランジスタのゲート電極Ｇ２と電気的に接続できることを示し、Ｊ０１の下に描かれている（Ｇ１）は、Ｊ０１が第１トランジスタのゲート電極Ｇ１と電気的に接続できることを示し、Ｊ２の下に描かれている（Ｄ）は、Ｊ２が第１トランジスタのドレイン電極Ｄと電気的に接続できることを示し、Ｊ１の下に描かれている（Ｓ）は、Ｊ１が第１トランジスタのソース電極Ｓと電気的に接続できることを示す。
本開示の少なくとも１つの実施例において、前記第１チップ搭載部は、前記第２チップ搭載部の第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きく、前記第１トランジスタの導通速度は、前記第２トランジスタの導通速度よりも大きい。
具体的な実施において、前記第１側辺は、右側辺又は左側辺であり、ＳｉＣを材料とするＭＯＳＦＥＴの導通電流は、Ｓｉを材料とするＭＯＳＦＥＴの導通電流より大きく、ＳｉＣを材料とするＭＯＳＦＥＴの導通速度は、Ｓｉを材料とするＭＯＳＦＥＴの導通速度より大きい。
図３に示す半導体デバイスの少なくとも１つの実施例は、図２に示す半導体デバイスの少なくとも１つの実施例との相違点が、以下のとおりである。前記第２チップ搭載部Ｐ２が第２導線Ｌ２を介して前記第１制御電極ピンＪ０１に電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。前記第２チップ搭載部Ｐ２の近くに前記第１制御電極ピンＪ０１を設けて前記第２導線Ｌ２を短いものにして、最良のクランプ効果を保証し、配線を簡略化する。また、図３に示す半導体デバイスの少なくとも１つの実施例の接続方法において、リード線とピンに必要な接続部の複合部位をチップ上からピン上に変更したことで、接続部がより大きな接続面積を有するようにし、製造上の利点もある。
図４は、図３のＡ－Ａ’方向の断面図である。
図４に示すように、前記第１チップ搭載部Ｐ１は、第１基板Ｆ１上に設けられ、前記第２チップ搭載部Ｐ２は、第２基板Ｆ２上に設けられている。前記第１チップ搭載部Ｐ１には第１半導体チップが搭載され、前記第２チップ搭載部Ｐ２には第２半導体チップが搭載されている。前記第２チップ搭載部Ｐ２と前記基板Ｆ１との間の第２距離は、前記第１チップ搭載部Ｐ１と前記基板Ｆ１との間の第１距離Ｌよりも大きい。前記第２チップ搭載部Ｐ２と前記基板との間にスペーサ層Ｇ０を設けることにより、前記第２チップ搭載部Ｐ２が前記第１チップ搭載部Ｐ１よりも高くなるように前記第２チップ搭載部Ｐ２を高くする。前記スペーサ層Ｇ０は、絶縁接着材を介して前記基板Ｆ１及び前記第２チップ搭載部Ｐ２にそれぞれ接着されている。
選択可能に、前記スペーサ層Ｇ０は、ＡＬ２Ｏ３からなり、前記第１チップ搭載部Ｐ１は、はんだペーストを介して前記第１基板Ｆ１上に設けられるが、これに限定されない。
図４に示すように、前記第２チップ搭載部Ｐ２は、前記第１チップ搭載部Ｐ１よりも高い。これにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子が導線を介して電気的に接続される際に、第２トランジスタに対する応力が大きくなり第１トランジスタに対する応力が小さくなるようにして、第１トランジスタを保護する。
図４に示すように、前記第２トランジスタの第２電極（図４には図示せず、前記第２半導体チップに第２トランジスタが形成されている）は、導線を介して前記第１トランジスタの第２端子（図４には図示せず、前記第１半導体チップに第１トランジスタが形成されている）に電気的に接続されている。前記導線は、第１導線部Ｌ１１と、第２導線部Ｌ１２と、第３導線部Ｌ１３とを含む。前記第１導線部Ｌ１１の第１端は、前記第２トランジスタの第２電極に電気的に接続され、前記第１導線部Ｌ１１の第２端は、前記第２導線部Ｌ１２の第１端に電気的に接続され、前記第２導線部Ｌ１２の第２端は、前記第３導線部Ｌ１３の第１端に電気的に接続され、前記第３導線部Ｌ１３の第２端は、前記第１トランジスタの第２端子に電気的に接続されている。
２つの半導体チップを接続するリード線は、両端に１回ずつリード線と半導体チップとの電気的接続を行う。本開示の少なくとも１つの実施例は、１回目で上位の半導体チップでのリード線との接続を行ってから、２回目で下位のチップでのリード線との接続を行う。このような接続の特徴は、前記第２チップ搭載部Ｐ２の第２上面と前記第１導線部Ｌ１１とは直交し、前記第１チップ搭載部Ｐ２の第１上面と前記第３導線部Ｌ１３とは直交していないため、第２トランジスタに対する応力が大きくなり第１トランジスタに対する応力が小さくなるようにして、第１トランジスタを保護する。別の具体的な実施形態によれば、本開示の少なくとも１つの実施例による半導体デバイスは、第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを含んでもよい。前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第１表面に第２制御電極パッド及び第２パッドが形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第２パッドに電気的に接続されている。
前記第１チップ搭載部は、第１上面を有する。前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載されている。前記第１半導体チップの第１裏面は、前記第１上面に対向する。前記第１半導体チップの第１裏面は、前記第１チップ搭載部に電気的に接続されている。
前記第２チップ搭載部は、第２上面と、前記第２上面とは反対側の第２下面とを有する。前記第２チップ搭載部は、前記第１チップ搭載部の第１上面に搭載されている。前記第２チップ搭載部と前記第１チップ搭載部との間は絶縁されている。前記第２チップ搭載部の第２下面は、前記第１上面に対向する。
前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載されている。前記第２半導体チップの第２裏面は、前記第２上面に対向する。前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている。
２つの半導体チップを接続するリード線は、両端に１回ずつリード線と半導体チップとの電気的接続を行う。本開示の少なくとも１つの実施例は、１回目で上位の半導体チップでのリード線との接続を行ってから、２回目で下位のチップでのリード線との接続を行う。このような接続の特徴は、前記第２チップ搭載部Ｐ２の第２上面と前記第１導線部Ｌ１１とは直交し、前記第１チップ搭載部Ｐ２の第１上面と前記第３導線部Ｌ１３とは直交していないため、第２トランジスタに対する応力が大きくなり第１トランジスタに対する応力が小さくなるようにして、第１トランジスタを保護する。別の具体的な実施形態によれば、本開示の少なくとも１つの実施例による半導体デバイスは、第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを含んでもよい。前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第１表面に第２制御電極パッド及び第２パッドが形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第２パッドに電気的に接続されている。
前記第１チップ搭載部は、第１上面を有する。前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載されている。前記第１半導体チップの第１裏面は、前記第１上面に対向する。前記第１半導体チップの第１裏面は、前記第１チップ搭載部に電気的に接続されている。
前記第２チップ搭載部は、第２上面と、前記第２上面とは反対側の第２下面とを有する。前記第２チップ搭載部は、前記第１チップ搭載部の第１上面に搭載されている。前記第２チップ搭載部と前記第１チップ搭載部との間は絶縁されている。前記第２チップ搭載部の第２下面は、前記第１上面に対向する。
前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載されている。前記第２半導体チップの第２裏面は、前記第２上面に対向する。前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている。
具体的な実施において、本開示の少なくとも１つの実施例による半導体デバイスは、第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを更に含む。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。
前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体で封止されている。
前記第１半導体チップと前記第２チップ搭載部は、前記第１チップ搭載部に搭載されている。前記第１チップ搭載部が前記第２チップ搭載部から絶縁されている。前記第２半導体チップは、前記第２チップ搭載部に搭載されている。
前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体で封止されている。
前記第１半導体チップと前記第２チップ搭載部は、前記第１チップ搭載部に搭載されている。前記第１チップ搭載部が前記第２チップ搭載部から絶縁されている。前記第２半導体チップは、前記第２チップ搭載部に搭載されている。
選択可能に、前記第２チップ搭載部が導線を介して前記第１制御電極パッドに電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。第２パッドが前記第１パッドに電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される。ここで、前記第２チップ搭載部と前記第１制御電極パッドとの間の導線が短い。
選択可能に、前記第２チップ搭載部が導線を介して前記第１制御電極ピンに電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。前記第２パッドが前記第１パッドに電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される。ここで、前記第２チップ搭載部と前記第１制御電極ピンとの間の導線が短い。
本開示の少なくとも１つの実施例において、前記半導体デバイスは、第１電極ピン及び第２電極ピンを更に含んでもよい。前記第１電極ピンが前記第１パッドに電気的に接続されることにより、前記第１電極ピンと前記第１トランジスタの第２端子とが電気的に接続される。
前記第２電極ピンが前記第１チップ搭載部に電気的に接続されることにより、前記第２電極ピンと前記第１トランジスタの第１端子とが電気的に接続される。
前記第２電極ピンが前記第１チップ搭載部に電気的に接続されることにより、前記第２電極ピンと前記第１トランジスタの第１端子とが電気的に接続される。
実際の操作において、前記第１電極ピン及び前記第２電極ピンは、少なくとも部分的に封止体の外部に設けられているが、これに限定されない。
図５に示すように、本開示の少なくとも１つの実施例による半導体デバイスは、第１トランジスタと、第２トランジスタと、封止体Ｆ０と、第１チップ搭載部Ｐ１と、第２チップ搭載部Ｐ２と、第１半導体チップＣ１と、第２半導体チップＣ２と、第１制御電極ピンＪ０１と、第２制御電極ピンＪ０２と、第１電極ピンＪ１と、第２電極ピンＪ２とを含む。前記第１チップ搭載部Ｐ１と、前記第２チップ搭載部Ｐ２と、前記第１半導体チップＣ１と、前記第２半導体チップＣ２とは、同一の前記封止体Ｆ０によって封止されている。前記第１半導体チップＣ１には第１トランジスタが形成され、前記第２半導体チップＣ２には第２トランジスタが形成されている。
前記第１半導体チップＣ１は、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップＣ２は、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップＣ１の第１表面には、第１制御電極パッドＨ０１と第１パッドＨ１が形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドＨ０１は、前記第１トランジスタの制御電極及び第１制御電極ピンＪ０１にそれぞれ電気的に接続されている。前記第１パッドＨ１は、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップＣ２の第１表面には、第２制御電極パッドＨ０２と第２パッドＨ２が形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドＨ０２は、前記第２トランジスタの制御電極及び第２制御電極ピンＪ０２にそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第２パッドＨ２に電気的に接続されている。
前記第１チップ搭載部Ｐ１は、第１上面を有する。前記第１半導体チップＣ１は、前記第１チップ搭載部Ｐ１の第１上面に搭載されている。前記第１半導体チップＣ１の第１裏面は、前記第１上面に対向する。前記第１半導体チップＣ１の第１裏面は、前記第１チップ搭載部Ｐ１に電気的に接続されている。
前記第２チップ搭載部Ｐ２は、第２上面と、前記第２上面とは反対側の第２下面とを有する。前記第２チップ搭載部Ｐ２は、前記第１チップ搭載部Ｐ１の第１上面に搭載されている。前記第２チップ搭載部Ｐ２と前記第１チップ搭載部Ｐ１との間は絶縁されている。前記第２チップ搭載部Ｐ２の第２下面は、前記第１上面に対向する。
前記第２半導体チップＣ２は、前記第２チップ搭載部Ｐ２の第２上面に搭載されている。前記第２半導体チップＣ２の第２裏面は、前記第２上面に対向する。前記第２半導体チップＣ２の第２裏面は、前記第２チップ搭載部Ｐ２に電気的に接続されている。
前記第１電極ピンＪ１が前記第１パッドＨ１に電気的に接続されることにより、前記第１電極ピンＪ１と前記第１トランジスタの第２端子とが電気的に接続される。
前記第２電極ピンＪ２が前記第１チップ搭載部Ｐ１に電気的に接続されることにより、前記第２電極ピンＪ２と前記第１トランジスタの第１端子とが電気的に接続される。
前記第２チップ搭載部Ｐ２が第３導線Ｌ３を介して前記第１制御電極パッドＨ０１に電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。前記第２チップ搭載部Ｐ２の近くに前記第１制御電極パッドＨ０１を設けて前記第３導線Ｌ３を短いものにして、最良のクランプ効果を保証し、配線を簡略化する。
前記第２パッドＨ２が前記第１パッドＨ１に電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される。
前記第１半導体チップＣ１は、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップＣ２は、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップＣ１の第１表面には、第１制御電極パッドＨ０１と第１パッドＨ１が形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドＨ０１は、前記第１トランジスタの制御電極及び第１制御電極ピンＪ０１にそれぞれ電気的に接続されている。前記第１パッドＨ１は、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップＣ２の第１表面には、第２制御電極パッドＨ０２と第２パッドＨ２が形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドＨ０２は、前記第２トランジスタの制御電極及び第２制御電極ピンＪ０２にそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第２パッドＨ２に電気的に接続されている。
前記第１チップ搭載部Ｐ１は、第１上面を有する。前記第１半導体チップＣ１は、前記第１チップ搭載部Ｐ１の第１上面に搭載されている。前記第１半導体チップＣ１の第１裏面は、前記第１上面に対向する。前記第１半導体チップＣ１の第１裏面は、前記第１チップ搭載部Ｐ１に電気的に接続されている。
前記第２チップ搭載部Ｐ２は、第２上面と、前記第２上面とは反対側の第２下面とを有する。前記第２チップ搭載部Ｐ２は、前記第１チップ搭載部Ｐ１の第１上面に搭載されている。前記第２チップ搭載部Ｐ２と前記第１チップ搭載部Ｐ１との間は絶縁されている。前記第２チップ搭載部Ｐ２の第２下面は、前記第１上面に対向する。
前記第２半導体チップＣ２は、前記第２チップ搭載部Ｐ２の第２上面に搭載されている。前記第２半導体チップＣ２の第２裏面は、前記第２上面に対向する。前記第２半導体チップＣ２の第２裏面は、前記第２チップ搭載部Ｐ２に電気的に接続されている。
前記第１電極ピンＪ１が前記第１パッドＨ１に電気的に接続されることにより、前記第１電極ピンＪ１と前記第１トランジスタの第２端子とが電気的に接続される。
前記第２電極ピンＪ２が前記第１チップ搭載部Ｐ１に電気的に接続されることにより、前記第２電極ピンＪ２と前記第１トランジスタの第１端子とが電気的に接続される。
前記第２チップ搭載部Ｐ２が第３導線Ｌ３を介して前記第１制御電極パッドＨ０１に電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。前記第２チップ搭載部Ｐ２の近くに前記第１制御電極パッドＨ０１を設けて前記第３導線Ｌ３を短いものにして、最良のクランプ効果を保証し、配線を簡略化する。
前記第２パッドＨ２が前記第１パッドＨ１に電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される。
図５に示す少なくとも１つの実施例において、前記第１トランジスタの制御電極は、ゲート電極であり、前記第１トランジスタの第１端子は、ドレイン電極であり、前記第１トランジスタの第２端子は、ソース電極であり、前記第２トランジスタの制御電極は、ゲート電極であり、前記第２トランジスタの第１電極は、ドレイン電極であり、前記第２トランジスタの第２電極は、ソース電極であるが、これに限定されない。
図５に示す少なくとも１つの実施例において、第１トランジスタは、ＳｉＣを材料とするＭＯＳＦＥＴであり、前記第２トランジスタは、Ｓｉを材料とするＭＯＳＦＥＴであり、前記第１チップ搭載部Ｐ１は、前記第２チップ搭載部Ｐ２の右側に設けられているが、これに限定されない。実際の操作において、Ｐ１は、Ｐ２の左側に設けられてもよい。
図５に示す少なくとも１つの実施例において、第１チップ搭載部Ｐ１と第２チップ搭載部Ｐ２は、金属板である。前記第１チップ搭載部Ｐ１は、前記第２電極ピンＪ２に連結されるように一体的に形成されている。前記第１チップ搭載部Ｐ１は、前記第２電極ピンＪ２に電気的に接続されている。第１制御電極ピンＪ０１と第１電極ピンＪ１は、前記第２電極ピンＪ２を挟むように離間して配置される。具体的には、図５に示すように、Ｊ２の右側にＪ１が配置され、Ｊ２の左側にＪ０１が配置され、Ｊ０１の左側にＪ０２が配置されており、Ｊ０２、Ｊ０１、Ｊ２及びＪ１は、互いに絶縁されている。
図５に示す少なくとも１つの実施例において、Ｐ１がＰ２の右側に設けられ、Ｊ０２、Ｊ０１、Ｊ２及びＪ１が左から順に配列されることにより、Ｐ２上の第２制御電極パッドＨ０２とＪ０２とは距離的に近く、Ｐ１上の第１制御電極パッドＨ０１とＪ０１とは距離的に近く、Ｐ１上の第１パッドＨ１とＪ１とは距離的に近く、Ｈ０２とＪ０２とを接続しやすくし、Ｈ０１とＪ０１とを接続しやすくし、Ｈ１とＪ１とを接続しやすくする。
図５に示す少なくとも１つの実施例において、前記第１チップ搭載部Ｐ１の第１上面には、例えば、銀半田又は錫半田付けからなる導電性接着材を介して第１半導体チップＣ１が搭載されている。前記第１半導体チップＣ１には、ＳｉＣを材料とするＭＯＳＦＥＴが形成されている。前記第１半導体チップＣ１の第１裏面は、ドレイン電極となる。前記第１半導体チップＣ１の第１表面には、第１制御電極パッドＨ０１と第１パッドＨ１が形成されている。即ち、前記第１トランジスタのドレイン電極は、前記第１半導体チップＣ１の第１裏面に形成されている。前記第１トランジスタのゲート電極に電気的に接続された第１制御電極パッドＨ０１と、前記第１トランジスタのソース電極に電気的に接続された第１パッドＨ１は、前記第１半導体チップＣ１の第１表面に設けられている。
図５に示す少なくとも１つの実施例において、第２チップ搭載部Ｐ２は、前記第１チップ搭載部Ｐ１の第１上面に設けられ、前記第２チップ搭載部Ｐ２と前記第１チップ搭載部Ｐ１との間は、絶縁されている。前記第２チップ搭載部Ｐ２の第２下面は、前記第１上面に対向する。
図５に示す少なくとも１つの実施例において、前記第２チップ搭載部Ｐ２の第２上面には、例えば、銀半田又は錫半田付けからなる導電性接着材を介して第２半導体チップＣ２が搭載されている。前記第２半導体チップＣ２には、Ｓｉを材料とするＭＯＳＦＥＴが形成されている。前記第２半導体チップＣ２の第２裏面は、ドレイン極となる。前記第２半導体チップＣ２の第１表面には、第２制御電極パッドＨ０２と第２パッドＨ２が形成されている。即ち、前記第２トランジスタのドレイン電極は、前記第２半導体チップＣ２の第２裏面に形成されている。前記第２トランジスタのゲート電極に電気的に接続された第２制御電極パッドＨ０２と、前記第２トランジスタのソース電極に電気的に接続された第２パッドＨ２は、前記第２半導体チップＣ２の第１表面に設けられている。
図５に示す少なくとも１つの実施例において、第１半導体チップＣ１が導電性接着材を介して前記第１チップ搭載部Ｐ１に搭載されるため、前記第１半導体チップＣ１の裏面に形成された第１トランジスタのドレイン電極は、前記第１チップ搭載部Ｐ１に電気的に接続される。第２半導体チップＣ２が導電性接着材を介して前記第２チップ搭載部Ｐ２に搭載されるため、前記第２導体チップＣ２の裏面に形成された第２トランジスタのドレイン電極は、前記第２チップ搭載部Ｐ２に電気的に接続されている。
図５に示す少なくとも１つの実施例において、前記第１チップ搭載部Ｐ１と、前記第２チップ搭載部Ｐ２と、前記第１半導体チップＣ１と、前記第２半導体チップＣ２と、Ｊ０２の一部と、Ｊ０１の一部と、Ｊ２の一部と、Ｊ１の一部とは、前記封止体Ｆ０によって封止されている。
本開示の少なくとも１つの実施例において、前記第１チップ搭載部は、前記第２チップ搭載部の第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きく、前記第１トランジスタの導通速度は、前記第２トランジスタの導通速度よりも大きい。
具体的な実施において、前記第１側辺は、右側辺又は左側辺であり、ＳｉＣを材料とするＭＯＳＦＥＴの導通電流は、Ｓｉを材料とするＭＯＳＦＥＴの導通電流より大きく、ＳｉＣを材料とするＭＯＳＦＥＴの導通速度は、Ｓｉを材料とするＭＯＳＦＥＴの導通速度より大きい。
図５及び図６において、Ｊ０２の下方に描かれている（Ｇ２）は、Ｊ０２が第２トランジスタのゲート電極Ｇ２と電気的に接続できることを示し、Ｊ０１の下に描かれている（Ｇ１）は、Ｊ０１が第１トランジスタのゲート電極Ｇ１と電気的に接続できることを示し、Ｊ２の下に描かれている（Ｄ）は、Ｊ２が第１トランジスタのドレイン電極Ｄと電気的に接続できることを示し、Ｊ１の下に描かれている（Ｓ）は、Ｊ１が第１トランジスタのソース電極Ｓと電気的に接続できることを示す。
図６に示す半導体デバイスの少なくとも１つの実施例は、図５に示す半導体デバイスの少なくとも１つの実施例との相違点が以下のとおりである。前記第２チップ搭載部Ｐ２が第４導線Ｌ４を介して前記第１制御電極ピンＪ０１に電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続され、前記第２チップ搭載部Ｐ２の近くに前記第１制御電極ピンＪ０１を設けて前記第４導線Ｌ４を短いものにして、最良のクランプ効果を保証し、配線を簡略化する。
別の具体的な実施形態によれば、本開示の少なくとも１つの実施例による半導体デバイスは、第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを含んでもよい。前記第１チップ搭載部と前記第２チップ搭載部とは互いに絶縁されている。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。
前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面には、前記第１トランジスタの制御電極及び前記第１制御電極ピンにそれぞれ電気的に接続された第１制御電極パッドと、前記第１トランジスタの第２端子に電気的に接続された少なくとも１つの第１パッドと、前記第１トランジスタの第１端子に電気的に接続された少なくとも１つの第２パッドとが形成されている。
前記第２半導体チップの第１表面に第２制御電極パッド及び第３パッドが形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第３パッドに電気的に接続されている。
前記第１チップ搭載部は、第１上面を有する。前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載されている。前記第１半導体チップの第１裏面は、前記第１上面に対向する。
前記第２チップ搭載部は、第２上面を有する。前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載されている。前記第２半導体チップの第２裏面は、前記第２上面に対向する。前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている。
前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面には、前記第１トランジスタの制御電極及び前記第１制御電極ピンにそれぞれ電気的に接続された第１制御電極パッドと、前記第１トランジスタの第２端子に電気的に接続された少なくとも１つの第１パッドと、前記第１トランジスタの第１端子に電気的に接続された少なくとも１つの第２パッドとが形成されている。
前記第２半導体チップの第１表面に第２制御電極パッド及び第３パッドが形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第３パッドに電気的に接続されている。
前記第１チップ搭載部は、第１上面を有する。前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載されている。前記第１半導体チップの第１裏面は、前記第１上面に対向する。
前記第２チップ搭載部は、第２上面を有する。前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載されている。前記第２半導体チップの第２裏面は、前記第２上面に対向する。前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている。
具体的な実施において、前記少なくとも１つの前記第１パッドの間は、電気的に接続され、前記少なくとも１つの前記第２パッドの間は、電気的に接続されているが、これに限定されない。
具体的な実施において、前記第１パッドと前記第２パッドとの間は絶縁され、前記第１パッドと前記第１制御電極パッドとの間は絶縁され、前記第２パッドと前記第１制御電極パッドとの間は絶縁される。
本開示の少なくとも１つの実施例において、前記第１トランジスタは、ＧａＮを材料とする電界効果トランジスタであり、前記第２トランジスタは、Ｓｉを材料とするＭＯＳＦＥＴであるが、これに限定されない。
具体的な実施において、本開示の少なくとも１つの実施例による半導体デバイスは、第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップとを含んでもよい。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。前記第１チップ搭載部と前記第２チップ搭載部とは互いに絶縁されている。前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。
前記第１半導体チップの第１表面には第１制御電極パッド、少なくとも１つの第１パッド及び少なくとも１つの第２パッドが形成されている。前記第２半導体チップの第１表面には、第２制御電極パッドと第３パッドが形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２半導体チップの第２裏面が前記第２チップ搭載部に電気的に接続されていることにより、前記第２チップ搭載部と前記第２トランジスタの第１電極とが電気的に接続される。
前記第１半導体チップの第１表面には第１制御電極パッド、少なくとも１つの第１パッド及び少なくとも１つの第２パッドが形成されている。前記第２半導体チップの第１表面には、第２制御電極パッドと第３パッドが形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２半導体チップの第２裏面が前記第２チップ搭載部に電気的に接続されていることにより、前記第２チップ搭載部と前記第２トランジスタの第１電極とが電気的に接続される。
選択可能に、前記第２チップ搭載部が導線を介して前記第１制御電極パッドに電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。前記第３パッドが前記第１パッドに電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される。ここで、前記第２チップ搭載部と前記第１制御電極パッドとの間の導線が短い。
選択可能に、前記第２チップ搭載部が導線を介して前記第１制御電極ピンに電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。前記第３パッドが前記第１パッドに電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される。ここで、前記第２チップ搭載部と前記第１制御電極ピンとの間の導線が短い。
具体的な実施において、本開示の少なくとも１つの実施例による半導体デバイスは、第１電極ピン及び第２電極ピンを更に含む。前記第１電極ピンが前記第１パッドに電気的に接続されることにより、前記第１電極ピンと前記第１トランジスタの第２端子とが電気的に接続される。前記第２電極ピンが前記第２パッドに電気的に接続されることにより、前記第２電極ピンと前記第１トランジスタの第１端子とが電気的に接続される。
実際の操作において、第１電極ピン及び第２電極ピンは、少なくとも部分的に封止体の外部に設けられてもよいが、これに限定されない。
本開示の少なくとも１つの実施例において、前記第１チップ搭載部は、前記第２チップ搭載部の第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きく、前記第１トランジスタの導通速度は、前記第２トランジスタの導通速度よりも大きい。
選択可能に、第１側辺は、左側辺である。又は、前記第１側辺は、右側辺である。第１トランジスタがＧａＮを材料とする電界効果トランジスタであり、前記第２トランジスタがＳｉを材料とするＭＯＳＦＥＴである場合、第１トランジスタの導通電流は、前記第２トランジスタの導通電流より大きく、前記第１トランジスタの導通速度は、前記第２トランジスタの導通速度より大きい。
図７に示すように、本開示の少なくとも１つの実施例による半導体デバイスは、第１トランジスタと、第２トランジスタと、封止体Ｆ０と、第１チップ搭載部Ｐ１と、第２チップ搭載部Ｐ２と、第１半導体チップＣ１と、第２半導体チップＣ２と、第１制御電極ピンＪ０１と、第２制御電極ピンＪ０２と、第１電極ピンＪ１と、第２電極ピンＪ２とを含む。前記第１チップ搭載部Ｐ１と前記第２チップ搭載部Ｐ２とは互いに絶縁されている。前記第１半導体チップＣ１には第１トランジスタが形成され、前記第２半導体チップＣ２には第２トランジスタが形成されている。
前記第１チップ搭載部Ｐ１と、前記第２チップ搭載部Ｐ２と、前記第１半導体チップＣ１と、前記第２半導体チップＣ２とは、同一の前記封止体Ｆ０によって封止されている。
前記第１半導体チップＣ１は、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップＣ２は、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップＣ１の第１表面には、第１制御電極パッドＨ０１と、１つ目の第１パッドＨ１１と、２つ目の第１パッドＨ２１と、３つ目の第１パッドＨ３１と、１つ目の第２パッドＨ１２と、２つ目の第２パッドＨ２２と、３つ目の第２パッドＨ３２が形成されている。前記第１制御電極パッドＨ０１は、前記第１トランジスタの制御電極及び前記第１制御電極ピンＪ０１にそれぞれ電気的に接続されている。
Ｈ１１、Ｈ２１及びＨ３１は、互いに電気的に接続されている。Ｈ１１、Ｈ２１及びＨ３１は、それぞれ前記第１トランジスタの第２端子に電気的に接続されている。
Ｈ１２、Ｈ２２及びＨ３２は、互いに電気的に接続されている。Ｈ１２、Ｈ２２及びＨ３２は、それぞれ前記第１トランジスタの第１端子に電気的に接続されている。
前記第２半導体チップＣ２の第１表面には、第２制御電極パッドＨ０２及び第３パッドＨ３が形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドＨ０２は、前記第２トランジスタの制御電極及び前記第２制御電極ピンＪ０２にそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第３パッドＨ３に電気的に接続されている。
前記第１チップ搭載部Ｐ１は、第１上面を有する。前記第１半導体チップＣ１は、前記第１チップ搭載部Ｐ１の第１上面に搭載されている。前記第１半導体チップＣ１の第１裏面は、前記第１上面に対向する。
前記第２チップ搭載部Ｐ２は、第２上面を有する。前記第２半導体チップＣ２は、前記第２チップ搭載部Ｐ２の第２上面に搭載されている。前記第２半導体チップＣ２の第２裏面は、前記第２上面に対向する。前記第２半導体チップＣ２の第２裏面が前記第２チップ搭載部Ｐ２に電気的に接続されることにより、前記第２トランジスタの第１電極と前記第２チップ搭載部Ｐ２とが電気的に接続される。
前記第１トランジスタは、ＧａＮを材料とする電界効果トランジスタであり、前記第２トランジスタは、Ｓｉを材料とするＭＯＳＦＥＴである。
前記第１チップ搭載部Ｐ１と、前記第２チップ搭載部Ｐ２と、前記第１半導体チップＣ１と、前記第２半導体チップＣ２とは、同一の前記封止体Ｆ０によって封止されている。
前記第１半導体チップＣ１は、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップＣ２は、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップＣ１の第１表面には、第１制御電極パッドＨ０１と、１つ目の第１パッドＨ１１と、２つ目の第１パッドＨ２１と、３つ目の第１パッドＨ３１と、１つ目の第２パッドＨ１２と、２つ目の第２パッドＨ２２と、３つ目の第２パッドＨ３２が形成されている。前記第１制御電極パッドＨ０１は、前記第１トランジスタの制御電極及び前記第１制御電極ピンＪ０１にそれぞれ電気的に接続されている。
Ｈ１１、Ｈ２１及びＨ３１は、互いに電気的に接続されている。Ｈ１１、Ｈ２１及びＨ３１は、それぞれ前記第１トランジスタの第２端子に電気的に接続されている。
Ｈ１２、Ｈ２２及びＨ３２は、互いに電気的に接続されている。Ｈ１２、Ｈ２２及びＨ３２は、それぞれ前記第１トランジスタの第１端子に電気的に接続されている。
前記第２半導体チップＣ２の第１表面には、第２制御電極パッドＨ０２及び第３パッドＨ３が形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドＨ０２は、前記第２トランジスタの制御電極及び前記第２制御電極ピンＪ０２にそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第３パッドＨ３に電気的に接続されている。
前記第１チップ搭載部Ｐ１は、第１上面を有する。前記第１半導体チップＣ１は、前記第１チップ搭載部Ｐ１の第１上面に搭載されている。前記第１半導体チップＣ１の第１裏面は、前記第１上面に対向する。
前記第２チップ搭載部Ｐ２は、第２上面を有する。前記第２半導体チップＣ２は、前記第２チップ搭載部Ｐ２の第２上面に搭載されている。前記第２半導体チップＣ２の第２裏面は、前記第２上面に対向する。前記第２半導体チップＣ２の第２裏面が前記第２チップ搭載部Ｐ２に電気的に接続されることにより、前記第２トランジスタの第１電極と前記第２チップ搭載部Ｐ２とが電気的に接続される。
前記第１トランジスタは、ＧａＮを材料とする電界効果トランジスタであり、前記第２トランジスタは、Ｓｉを材料とするＭＯＳＦＥＴである。
図７に示す少なくとも１つの実施例において、前記第２チップ搭載部Ｐ２が第５導線Ｌ５を介して前記第１制御電極ピンＪ０１に電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。ここで、前記第２チップ搭載部Ｐ２と前記第１制御電極ピンＪ０１との間の第５導線Ｌ５が短い。
前記第３パッドＨ３がＨ１１、Ｈ２１、Ｈ３１にそれぞれ電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される。
前記第３パッドＨ３がＨ１１、Ｈ２１、Ｈ３１にそれぞれ電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される。
図７に示す少なくとも１つの実施例において、前記第１電極ピンＪ１に連結されるように前記第１チップ搭載部Ｐ１が一体的に形成されることにより、前記第１チップ搭載部Ｐ１と前記第１電極ピンＪ１とが電気的に接続される。Ｈ１１が前記第１チップ搭載部Ｐ１に電気的に接続されることにより、Ｈ１１とＪ１とが電気的に接続される。Ｈ１１、Ｈ２１及びＨ３１の間が電気的に接続されているため、Ｈ２１とＪ１とが電気的に接続され、Ｈ３１とＪ１とが電気的に接続される。Ｈ１２、Ｈ２２及びＨ３２は、それぞれＪ２に電気的に接続されている。
図７に示す少なくとも１つの実施例において、前記第１トランジスタの制御電極は、ゲート電極であり、前記第１トランジスタの第１端子は、ドレイン電極であり、前記第１トランジスタの第２端子は、ソース電極であり、前記第２トランジスタの制御電極は、ゲート電極であり、前記第２トランジスタの第１電極は、ドレイン電極であり、前記第２トランジスタの第２電極は、ソース電極であるが、これに限定されない。
図７に示す少なくとも１つの実施例において、第１チップ搭載部Ｐ１と前記第１半導体チップＣ１とは垂直方向に配列されているが、これに限定されない。
図７に示す少なくとも１つの実施例において、Ｊ０２、Ｊ０１、Ｊ２及びＪ１は、左から順に配列し、Ｊ０２、Ｊ０１、Ｊ２及びＪ１は、互いに絶縁されている。Ｈ１１、Ｈ２１及びＨ３１を上から順に配列し、Ｈ１２、Ｈ２２及びＨ３２を上から順に配列し、Ｈ１１、Ｈ２１及びＨ３１を前記第２半導体チップＣ２の近くに配置して、Ｈ１１、Ｈ２１及びＨ３１と、Ｈ３とを電気的接続しやすくする。前記第１半導体チップＣ１の左下隅にＨ０１を設置することにより、Ｈ０１とＪ０１とを電気的に接続しやすくする。
図７に示す少なくとも１つの実施例において、前記第１トランジスタは、ＧａＮを材料とする電界効果トランジスタであり、前記第２トランジスタは、Ｓｉを材料とするＭＯＳＦＥＴであり、前記第１チップ搭載部Ｐ１は、前記第２チップ搭載部Ｐ２の右側に設けられているが、これに限定されない。実際の操作には、Ｐ１は、Ｐ２の左側に設けられてもよい。
図７に示す少なくとも１つの実施例において、前記第１チップ搭載部Ｐ１の第１上面には、例えば、銀半田又は錫半田付けからなる導電性接着材を介して第１半導体チップＣ１が搭載されている。前記第１半導体チップＣ１には、ＧａＮを材料とする電界効果トランジスタが形成されている。前記第１半導体チップＣ１の第１表面には、第１制御電極パッドＨ０１と、１つ目の第１パッドＨ１１と、２つ目の第１パッドＨ２１と、３つ目の第１パッドＨ３１と、１つ目の第２パッドＨ１２と、２つ目の第２パッドＨ２２と、３つ目の第２パッドＨ３２が形成されている。
図７に示す少なくとも１つの実施例において、前記第２チップ搭載部Ｐ２の第２上面には、例えば、銀半田又は錫半田付けからなる導電性接着材を介して第２半導体チップＣ２が搭載されている。前記第２半導体チップＣ２には、Ｓｉを材料とするＭＯＳＦＥＴが形成されている。前記第２半導体チップＣ２の第２裏面は、ドレイン電極となる。前記第２半導体チップＣ２の第２表面には、第２制御電極パッドＨ０２と第３パッドＨ３が形成されている。即ち、前記第２トランジスタのドレイン電極は、前記第２半導体チップＣ２の第２裏面に形成されている。前記第２トランジスタのゲート電極に電気的に接続された第２制御電極パッドＨ０２と、前記第２トランジスタのソース電極に電気的に接続された第３パッドＨ３は、前記第２半導体チップＣ２の第２表面に設けられている。
図７に示す少なくとも１つの実施例において、第２半導体チップＣ２が導電性接着材を介して前記第２チップ搭載部Ｐ２に搭載されているため、前記第２導体チップＣ２の裏面に形成された第２トランジスタのドレイン電極と前記第２チップ搭載部Ｐ２とが電気的に接続される。
図７に示す少なくとも１つの実施例において、前記第１チップ搭載部Ｐ１と、前記第２チップ搭載部Ｐ２と、前記第１半導体チップＣ１と、前記第２半導体チップＣ２と、Ｊ０２の一部と、Ｊ０１の一部と、Ｊ２の一部と、Ｊ１の一部とは、前記封止体Ｆ０によって封止されている。
図７及び図８において、Ｊ０２の下方描かれているには（Ｇ２）は、Ｊ０２が第２トランジスタのゲート電極Ｇ２と電気的に接続できることを示し、Ｊ０１の下に描かれている（Ｇ１）は、Ｊ０１が第１トランジスタのゲート電極Ｇ１と電気的に接続できることを示し、Ｊ２の下に描かれている（Ｄ）は、Ｊ２が第１トランジスタのドレイン電極Ｄと電気的に接続できることを示し、Ｊ１の下に描かれている（Ｓ）は、Ｊ１が第１トランジスタのソース電極Ｓと電気的に接続できることを示す。
具体的な実施において、前記第２チップ搭載部Ｐ２が導線を介して前記第１制御電極パッドＨ０１に電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。ここで、前記第２チップ搭載部Ｐ２と前記第１制御電極パッドＨ０１との間の導線が短い。
図８に示す少なくとも１つの実施例は、図７に示す少なくとも１つの実施例との相違点が以下のとおりである。第１チップ搭載部Ｐ１が水平方向に配列され、第１半導体チップＣ１が水平方向に配列されることにより、Ｈ１１、Ｈ２１、Ｈ３１が右から順に配列され、Ｈ１２、Ｈ２２、Ｈ３２が右から順に配列され、Ｈ３１とＨ３とがに電気的に接続され、Ｈ１１とＪ１とが電気的に接続されている。
図８に示す少なくとも１つの実施例において、前記第２チップ搭載部Ｐ２が第６導線Ｌ６を介して前記第１制御電極ピンＪ０１に電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。ここで、前記第２チップ搭載部Ｐ２と前記第１制御電極ピンＪ０１との間の第６導線Ｌ６が短い。
図８に示す少なくとも１つの実施例において、前記第１電極ピンＪ１に連結されるように前記第１チップ搭載部Ｐ１が一体的に形成されることにより、前記第１チップ搭載部Ｐ１と前記第１電極ピンＪ１とが電気的に接続される。Ｈ１１が前記第１チップ搭載部Ｐ１に電気的に接続されることにより、Ｈ１１とＪ１とが電気的に接続される。Ｈ１１、Ｈ２１とＨ３１の間が電気的に接続されているため、Ｈ２１とＪ１とが電気的に接続され、Ｈ３１とＪ１とが電気的に接続されている。
選択可能に、前記第１チップ搭載部と前記第２チップ搭載部とは、同一基板上に設けられ、前記第２チップ搭載部と前記基板との間の第２距離は、前記第１チップ搭載部と前記基板との間の第１距離よりも大きい。
実際の操作において、前記第２チップ搭載部と前記基板との間にスペーサ層を設けることにより、前記第２チップ搭載部が前記第１チップ搭載部よりも高くなるように前記第２チップ搭載部を高くする。前記スペーサ層は、絶縁接着材を介して前記基板と前記第２チップ搭載部にそれぞれ接着される。例えば、前記スペーサ層は、ＡＬ２Ｏ３からなるが、これに限定されない。
具体的な実施において、前記第２チップ搭載部Ｐ２は、前記第１チップ搭載部Ｐ１よりも高い。これにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子が導線を介して電気的に接続される際に、第２トランジスタに対する応力が大きくなり第１トランジスタに対する応力が小さくなるようにして、第１トランジスタを保護する。
具体的な実施において、前記第２トランジスタの第２電極は、導線を介して前記第１トランジスタの第２端子に電気的に接続されている。前記導線は、第１導線部と、第２導線部と、第３の導線部とを含む。前記第１導線部の第１端は、前記第２トランジスタの第２電極に電気的に接続されている。前記第１導線部の第２端は、前記第２導線部の第１端に電気的に接続されている。前記第２導線部の第２端は、前記第３導線部の第１端に電気的に接続されている。前記第３導線部の第２端は、前記第１トランジスタの第２端子に電気的に接続されている。前記第２チップ搭載部の第２上面と前記第１導線部とは直交し、前記第１チップ搭載部の第１上面と前記第３導線部とは直交していないようにすることにより、第２トランジスタに対する応力が大きくなり、第１トランジスタに対する応力が小さくなるようにして第１トランジスタを保護する。
１つの具体的な実施形態によれば、本開示の少なくとも１つの実施例による半導体デバイスは、チップ搭載部と、第１半導体チップと、第２半導体チップとを含んでもよい。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。
前記チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面には、第１制御電極パッドと第１パッドが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び前記第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第２表面には、第２制御電極パッド、少なくとも１つの第２パッド、及び少なくとも１つの第３パッドが形成されている。前記第２制御電極パッドは、前記第２トランジスタの制御電極と前記第２制御電極ピンにそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第２パッドに電気的に接続されている。前記第２トランジスタの第１電極は、前記第３パッドに電気的に接続されている。
前記チップ搭載部は、上面を有する。前記第１半導体チップは、前記チップ搭載部の上面に搭載されている。前記第１半導体チップの第１裏面は、前記上面に対向する。前記第１半導体チップの第１裏面は、前記チップ搭載部に電気的に接続されている。
前記第２半導体チップは、前記チップ搭載部の上面に搭載されている。前記第２半導体チップの第２裏面は、前記上面に対向する。
前記チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面には、第１制御電極パッドと第１パッドが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び前記第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第２表面には、第２制御電極パッド、少なくとも１つの第２パッド、及び少なくとも１つの第３パッドが形成されている。前記第２制御電極パッドは、前記第２トランジスタの制御電極と前記第２制御電極ピンにそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第２パッドに電気的に接続されている。前記第２トランジスタの第１電極は、前記第３パッドに電気的に接続されている。
前記チップ搭載部は、上面を有する。前記第１半導体チップは、前記チップ搭載部の上面に搭載されている。前記第１半導体チップの第１裏面は、前記上面に対向する。前記第１半導体チップの第１裏面は、前記チップ搭載部に電気的に接続されている。
前記第２半導体チップは、前記チップ搭載部の上面に搭載されている。前記第２半導体チップの第２裏面は、前記上面に対向する。
具体的な実施において、本開示の少なくとも１つの実施例による半導体デバイスは、チップ搭載部と、第１半導体チップと、第２半導体チップとを含んでもよい。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。前記チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。
前記第１半導体チップの第１表面には、第１制御電極パッドと第１パッドが形成されている。前記第１裏面が前記第１トランジスタの第１端子に電気的に接続され、前記第１半導体チップの第１裏面が前記チップ搭載部に電気的に接続されることにより、前記第１トランジスタの第１端子と前記チップ搭載部とが電気的に接続される。前記第２半導体チップの第２表面には、第２制御電極パッド、少なくとも１つの第２パッド、及び少なくとも１つの第３パッドが形成されている。
前記第１半導体チップの第１表面には、第１制御電極パッドと第１パッドが形成されている。前記第１裏面が前記第１トランジスタの第１端子に電気的に接続され、前記第１半導体チップの第１裏面が前記チップ搭載部に電気的に接続されることにより、前記第１トランジスタの第１端子と前記チップ搭載部とが電気的に接続される。前記第２半導体チップの第２表面には、第２制御電極パッド、少なくとも１つの第２パッド、及び少なくとも１つの第３パッドが形成されている。
選択可能に、前記第３パッドが導線を介して前記第１制御電極ピンに電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。前記第２パッドが前記第１パッドに電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される、ここで、前記第３パッドと前記第１制御電極ピンとの間の導線が短い。
選択可能に、前記第３パッドが導線を介して前記第１制御電極パッドに電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。前記第２パッドが前記第１パッドに電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される。ここで、前記第３パッドと前記第１制御電極パッドとの間の導線が短い。
本開示の少なくとも１つの実施例において、前記半導体デバイスは、第１電極ピンと第２電極ピンとを含んでもよい。前記第１電極ピンが前記第１パッドに電気的に接続されることにより、前記第１電極ピンと前記第１トランジスタの第２端子とが電気的に接続される。前記第２電極ピンが前記チップ搭載部に電気的に接続されることにより、前記第２電極ピンと前記第１トランジスタの第１端子とが電気的に接続される。
具体的な実施において、前記第１半導体チップは、前記第２半導体チップの第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きい。
選択可能に、前記第１トランジスタは、ＳｉＣを材料とするＭＯＳＦＥＴであり、前記第２トランジスタは、ＧａＮを材料とする電界効果トランジスタである。
本開示の少なくとも１つの実施例において、第１側辺は、左側辺である。又は、前記第１側辺は、右側辺である。前記第１トランジスタがＳｉＣを材料とするＭＯＳＦＥＴであり、前記第２トランジスタがＧａＮを材料とする電界効果トランジスタである場合、第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きい。
選択可能に、前記第１半導体チップと前記チップ搭載部との間の第４の距離は、前記第１半導体チップと前記チップ搭載部との間の第３の距離よりも大きい。
実際の操作において、前記第２半導体チップと前記チップ搭載部との間にスペーサ層を設けることにより、前記第２半導体チップが前記第１半導体チップよりも高くなるように前記第２半導体チップを高くする。前記スペーサ層は、絶縁接着材を介して前記チップ搭載部と前記第２半導体チップにそれぞれ接着される。例えば、前記スペーサ層は、ＡＬ２Ｏ３からなるが、これに限定されない。
具体的な実施において、前記第２半導体チップは、前記第１半導体チップよりも高い。これにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子が導線を介して、電気的に接続される際に、第２トランジスタに対する応力が大きくなり、第１トランジスタに対する応力が小さくなるようにして第１トランジスタを保護する。
具体的な実施において、前記第２トランジスタの第２電極は、導線を介して前記第１トランジスタの第２端子に電気的に接続されている。前記導線は、第１導線部と、第２導線部と、第３導線部とを含む。
前記第１導線部の第１端は、前記第２トランジスタの第２電極に電気的に接続され、前記第１導線部の第２端は、前記第２導線部の第１端に電気的に接続され、前記第２導線部の第２端は、前記第３導線部の第１端に電気的に接続され、前記第３導線部の第２端は、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第２表面と前記第１導線部とは直交し、前記第１半導体チップの第１表面と前記第３導線部とは直交していないことにより、第２トランジスタに対する応力が大きくなり、第１トランジスタに対する応力が小さくなるようにして、第１トランジスタを保護する。
前記第１導線部の第１端は、前記第２トランジスタの第２電極に電気的に接続され、前記第１導線部の第２端は、前記第２導線部の第１端に電気的に接続され、前記第２導線部の第２端は、前記第３導線部の第１端に電気的に接続され、前記第３導線部の第２端は、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第２表面と前記第１導線部とは直交し、前記第１半導体チップの第１表面と前記第３導線部とは直交していないことにより、第２トランジスタに対する応力が大きくなり、第１トランジスタに対する応力が小さくなるようにして、第１トランジスタを保護する。
図９に示すように、本開示の少なくとも１つの実施例による半導体デバイスは、第１トランジスタと、第２トランジスタと、封止体Ｆ０と、チップ搭載部Ｐ０と、第１半導体チップＣ１と、第２半導体チップＣ２と、第１制御電極ピンＪ０１と、第２制御電極ピンＪ０２と、第１電極ピンＪ１と、第２電極ピンＪ２とを含む。前記第１半導体チップＣ１には第１トランジスタが形成され、前記第２半導体チップＣ２には第２トランジスタが形成されている。
前記チップ搭載部Ｐ０と、前記第１半導体チップＣ１と、前記第２半導体チップＣ２とは、同一の前記封止体によって封止されている。前記第１半導体チップＣ１は、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップＣ２は、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップＣ１の第１表面には、第１制御電極パッドＨ０１と第１パッドＨ１が形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドＨ０１は、前記第１トランジスタの制御電極及び前記第１制御電極ピンＪ０１にそれぞれ電気的に接続されている。前記第１パッドＨ１は、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第２表面には、第２制御電極パッドＨ０２と、１つ目の第２パッドＨ１２と、２つ目の第２パッドＨ２２と、１つ目の第３パッドＨ１３と、２つ目の第３パッドＨ２３が形成されている。前記第２制御電極パッドＨ０２は、前記第２トランジスタの制御電極及び前記第２制御電極ピンＪ０２にそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、Ｈ１２及びＨ２２にそれぞれ電気的に接続されている。前記第２トランジスタの第１電極は、Ｈ１３及びＨ２３にそれぞれ電気的に接続されている。
Ｈ１２とＨ２２とは、電気的に接続され、Ｈ１３とＨ２３とは、電気的に接続されている。
前記チップ搭載部Ｐ０は、上面を有する。前記第１半導体チップＣ１は、前記チップ搭載部Ｐ０の上面に搭載されている。前記第１半導体チップＣ１の第１裏面は、前記上面に対向する。前記第１半導体チップＣ１の第１裏面が前記チップ搭載部Ｐ０に電気的に接続されることにより、前記第１トランジスタの第１端子と前記チップ搭載部Ｐ０とが電気的に接続される。
前記第２半導体チップＣ２は、前記チップ搭載部Ｐ０の上面に搭載されている。前記第２半導体チップＣ２の第２裏面は、前記上面に対向する。
前記第１電極ピンＪ１が前記第１パッドＨ１に電気的に接続されることにより、前記第１電極ピンＪ１と前記第１トランジスタの第２端子とが電気的に接続される。
前記第２電極ピンＪ２が前記チップ搭載部Ｐ０に電気的に接続されることにより、前記第２電極ピンＪ２と前記第１トランジスタの第１端子とが電気的に接続される。
Ｈ１３が第７導線Ｌ７を介して前記第１制御電極ピンＪ０１に電気的に接続されることにより、前記第２トランジスタの第１電極と第１トランジスタの制御電極とが電気的に接続される。Ｈ１２が前記第１パッドＨ１に電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される。ここで、Ｈ１３と前記第１制御電極ピンＪ０１との間の第７導線Ｌ７が短い。
前記チップ搭載部Ｐ０と、前記第１半導体チップＣ１と、前記第２半導体チップＣ２とは、同一の前記封止体によって封止されている。前記第１半導体チップＣ１は、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップＣ２は、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップＣ１の第１表面には、第１制御電極パッドＨ０１と第１パッドＨ１が形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドＨ０１は、前記第１トランジスタの制御電極及び前記第１制御電極ピンＪ０１にそれぞれ電気的に接続されている。前記第１パッドＨ１は、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第２表面には、第２制御電極パッドＨ０２と、１つ目の第２パッドＨ１２と、２つ目の第２パッドＨ２２と、１つ目の第３パッドＨ１３と、２つ目の第３パッドＨ２３が形成されている。前記第２制御電極パッドＨ０２は、前記第２トランジスタの制御電極及び前記第２制御電極ピンＪ０２にそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、Ｈ１２及びＨ２２にそれぞれ電気的に接続されている。前記第２トランジスタの第１電極は、Ｈ１３及びＨ２３にそれぞれ電気的に接続されている。
Ｈ１２とＨ２２とは、電気的に接続され、Ｈ１３とＨ２３とは、電気的に接続されている。
前記チップ搭載部Ｐ０は、上面を有する。前記第１半導体チップＣ１は、前記チップ搭載部Ｐ０の上面に搭載されている。前記第１半導体チップＣ１の第１裏面は、前記上面に対向する。前記第１半導体チップＣ１の第１裏面が前記チップ搭載部Ｐ０に電気的に接続されることにより、前記第１トランジスタの第１端子と前記チップ搭載部Ｐ０とが電気的に接続される。
前記第２半導体チップＣ２は、前記チップ搭載部Ｐ０の上面に搭載されている。前記第２半導体チップＣ２の第２裏面は、前記上面に対向する。
前記第１電極ピンＪ１が前記第１パッドＨ１に電気的に接続されることにより、前記第１電極ピンＪ１と前記第１トランジスタの第２端子とが電気的に接続される。
前記第２電極ピンＪ２が前記チップ搭載部Ｐ０に電気的に接続されることにより、前記第２電極ピンＪ２と前記第１トランジスタの第１端子とが電気的に接続される。
Ｈ１３が第７導線Ｌ７を介して前記第１制御電極ピンＪ０１に電気的に接続されることにより、前記第２トランジスタの第１電極と第１トランジスタの制御電極とが電気的に接続される。Ｈ１２が前記第１パッドＨ１に電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される。ここで、Ｈ１３と前記第１制御電極ピンＪ０１との間の第７導線Ｌ７が短い。
図９に示す少なくとも１つの実施例において、前記第１トランジスタの制御電極は、ゲート電極であり、前記第１トランジスタの第１端子は、ドレイン電極であり、前記第１トランジスタの第２端子は、ソース電極であり、前記第２トランジスタの制御電極は、ゲート電極であり、前記第２トランジスタの第１電極は、ドレイン電極であり、前記第２トランジスタの第２電極は、ソース電極であるが、これに限定されない。
図９に示す少なくとも１つの実施例において、前記第２電極ピンＪ２に連結されるように前記チップ搭載部Ｐ０が一体的に形成されていることにより、前記チップ搭載部Ｐ０と前記第２電極ピンＪ２とが電気的に接続される。
図９に示す少なくとも１つの実施例において、Ｊ０２、Ｊ０１、Ｊ２及びＪ１は、左から順に配列し、Ｊ０２、Ｊ０１、Ｊ２及びＪ１は、互いに絶縁されている。Ｈ１２とＨ２２が右から順に配列し、Ｈ１３とＨ２３が右から順に配列し、Ｈ１３がＪ０１の近くにあことにより、Ｈ１３とＪ０１とを電気的接続しやすくする。
図９に示す少なくとも１つの実施例において、前記第１トランジスタは、ＳｉＣを材料とするＭＯＳＦＥＴであり、前記第２トランジスタは、ＧａＮを材料とする電界効果トランジスタであり、前記第１半導体チップＣ１は、前記第２半導体チップＣ２の右側に設けられているが、これに限定されない。実際の操作において、Ｃ１をＣ２の左側に設けてもよい。
図９に示す少なくとも１つの実施例において、前記チップ搭載部Ｐ０の上面には、例えば、銀半田又は錫半田付けからなる導電性接着材を介して第１半導体チップＣ１が搭載されている。前記第１半導体チップＣ１には、ＳｉＣを材料とするＭＯＳＦＥＴが形成されている。前記第１半導体チップＣ１の第１裏面は、ドレイン電極となる。前記第１半導体チップＣ１の第１表面には、第１制御電極パッドＨ０１と第１パッドＨ１が形成されている。即ち、前記第１トランジスタのドレイン電極は、前記第１半導体チップＣ１の第１裏面に形成されている。前記第１トランジスタのゲート電極に電気的に接続された第１制御電極パッドＨ０１と、前記第１トランジスタのソース電極に電気的に接続された第１パッドＨ１は、前記第１半導体チップＣ２の第１表面に設けられている。
図９に示す少なくとも１つの実施例において、前記チップ搭載部Ｐ０の上面には、前記第２半導体チップＣ２が設けられている。前記第２半導体チップＣ２の第２裏面は、前記上面に対向する。前記第２半導体チップＣ２の第２裏面と前記チップ搭載部Ｐ０との間は絶縁されている。
図９に示す少なくとも１つの実施例において、前記チップ搭載部Ｐ０と、前記第１半導体チップＣ１と、前記第２半導体チップＣ２と、Ｊ０２の一部と、Ｊ０１の一部と、Ｊ２の一部と、Ｊ１の一部とは、前記封止体Ｆ０によって封止されている。
図９において、Ｊ０２の下方に描かれている（Ｇ２）は、Ｊ０２が第２トランジスタのゲート電極Ｇ２と電気的に接続できることを示し、Ｊ０１の下に描かれている（Ｇ１）は、Ｊ０１が第１トランジスタのゲート電極Ｇ１と電気的に接続できることを示し、Ｊ２の下に描かれている（Ｄ）は、Ｊ２が第１トランジスタのドレイン電極Ｄと電気的に接続できることを示し、Ｊ１の下に描かれている（Ｓ）は、Ｊ１が第１トランジスタのソース電極Ｓと電気的に接続できることを示す。
具体的な実施において、前記１つ目の第３パッドＨ１３が導線を介して前記第１制御電極パッドＨ０１に電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。ここで、前記１つ目の第３パッドＨ１３と前記第１制御電極パッドＨ０１との間の導線が短い。
本開示の少なくとも１つの実施例による半導体デバイスは、封止体と、第１トランジスタと、容量とを含む。ここで、前記第１トランジスタは、制御電極と、第１端子と、第２端子とを含む。前記容量は、第１容量電極と第２容量電極とを含む。
前記第１トランジスタは、その制御電極の電位の制御により、前記第１端子から前記第２端子へ電流を流すことができるようにする。前記第１容量電極は、前記第１トランジスタの制御電極に電気的に接続され、前記第２容量電極は、前記第１トランジスタの第２端子に電気的に接続されている。
前記第１トランジスタと前記容量は、同一の前記封止体によって封止されている。前記第１トランジスタの制御電極は、第１制御電極ピンに電気的に接続されている。
前記第１トランジスタは、その制御電極の電位の制御により、前記第１端子から前記第２端子へ電流を流すことができるようにする。前記第１容量電極は、前記第１トランジスタの制御電極に電気的に接続され、前記第２容量電極は、前記第１トランジスタの第２端子に電気的に接続されている。
前記第１トランジスタと前記容量は、同一の前記封止体によって封止されている。前記第１トランジスタの制御電極は、第１制御電極ピンに電気的に接続されている。
本開示の少なくとも１つの実施例において、前記第１トランジスタの制御電極と前記第１制御電極ピンとの間は、バインディング線により電気的に接続されている。前記バインディング線は、導線である。
本開示の少なくとも１つの実施例による半導体デバイスは、第１トランジスタと容量（前記容量は、前記第１トランジスタの制御電極の電位を制御するためのものである）とを同一の前記封止体によって封止することにより、前記容量と前記第１トランジスタの制御電極との間の距離を短縮し、良好なクランプ効果を保証し、配線を簡略化する。
具体的な実施において、前記第１制御電極ピンは、少なくとも部分的に前記封止体の外部に設けられているが、これに限定されない。
具体的な実施において、前記封止体は、樹脂からなるが、これに限定されない。
選択可能に、前記第１トランジスタは、ｎ型トランジスタであり、前記第１端子は、第１電極であり、前記第１電極は、ドレイン電極であり、前記第２端子は、第２電極であり、前記第２電極は、ソース電極である。又は、前記第１トランジスタは、ｐ型トランジスタであり、前記第１端子は、第１電極であり、前記第１端子は、ソース電極であり、前記第２端子は、第２電極であり、前記第２端子は、ドレイン電極である。
具体的な実施において、本開示の少なくとも１つの実施例による半導体デバイスは、チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンを更に含む。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に前記容量が形成されている。
前記チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面には、第１制御電極パッドと第１パッドが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第２表面には、第１電極パッドと第２電極パッドとが形成されている。前記第１電極パッドは、前記第１容量電極に電気的に接続され、前記第２電極パッドは、前記第２容量電極に電気的に接続されている。
前記チップ搭載部は、上面を有する。前記第１半導体チップは、前記チップ搭載部の上面に搭載されている。前記第１半導体チップの第１裏面は、前記上面に対向する。前記第１半導体チップの第１裏面は、前記チップ搭載部に電気的に接続されている。
前記第２半導体チップは、前記チップ搭載部の上面に搭載されている。前記第２半導体チップの第２裏面は、前記上面に対向する。
前記第１電極パッドが前記第１制御電極ピン又は前記第１制御電極パッドに電気的に接続され、前記第２電極パッドが前記第１パッドに電気的に接続されていることにより、前記第２容量電極と前記第１トランジスタの第２端子とが電気的に接続される。
前記チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面には、第１制御電極パッドと第１パッドが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第２表面には、第１電極パッドと第２電極パッドとが形成されている。前記第１電極パッドは、前記第１容量電極に電気的に接続され、前記第２電極パッドは、前記第２容量電極に電気的に接続されている。
前記チップ搭載部は、上面を有する。前記第１半導体チップは、前記チップ搭載部の上面に搭載されている。前記第１半導体チップの第１裏面は、前記上面に対向する。前記第１半導体チップの第１裏面は、前記チップ搭載部に電気的に接続されている。
前記第２半導体チップは、前記チップ搭載部の上面に搭載されている。前記第２半導体チップの第２裏面は、前記上面に対向する。
前記第１電極パッドが前記第１制御電極ピン又は前記第１制御電極パッドに電気的に接続され、前記第２電極パッドが前記第１パッドに電気的に接続されていることにより、前記第２容量電極と前記第１トランジスタの第２端子とが電気的に接続される。
本開示の少なくとも１つの実施例において、前記半導体デバイスは、チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンとを更に含む。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に前記容量が形成されている。前記チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。前記第１トランジスタは、ＳｉＣを材料とするＭＯＳＦＥＴであり、前記第１電極パッドは、前記第１制御電極ピン又は前記第１制御電極パッドに電気的に接続されている。ここで、前記第１電極パッドと前記第１制御電極ピン又は前記第１制御電極パッドとの間の導線が短い。
選択可能に、前記半導体デバイスは、第１電極ピンと第２電極ピンとを含んでもよい。前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記チップ搭載部に電気的に接続されている。
具体的な実施において、前記第１制御電極ピンは、少なくとも部分的に前記封止体の外部に設けられ、前記第１電極ピンは、少なくとも部分的に前記封止体の外部に設けられ、前記第２電極ピンは、少なくとも部分的に前記封止体の外部に設けられる。
図１０に示すように、本開示の少なくとも１つの実施例による半導体デバイスは、第１トランジスタＭ１と容量Ｃ０とを含む。前記容量Ｃ０は、第１容量電極と第２容量電極とを含む。
前記第１トランジスタＭ１は、そのゲート電極Ｇ１の電位の制御により、前記第１トランジスタＭ１のドレイン電極Ｄから前記第１トランジスタＭ１のソース電極Ｓに電流を流すことができるようにするためのものである。
前記第１容量電極は、前記第１トランジスタＭ１のゲート電極Ｇ１に電気的に接続され、前記第２容量電極は、前記第１トランジスタＭ１のソース電極Ｓに電気的に接続されている。
前記第１トランジスタＭ１は、そのゲート電極Ｇ１の電位の制御により、前記第１トランジスタＭ１のドレイン電極Ｄから前記第１トランジスタＭ１のソース電極Ｓに電流を流すことができるようにするためのものである。
前記第１容量電極は、前記第１トランジスタＭ１のゲート電極Ｇ１に電気的に接続され、前記第２容量電極は、前記第１トランジスタＭ１のソース電極Ｓに電気的に接続されている。
図１０に示す半導体デバイスの少なくとも１つの実施例において、Ｍ１は、ｎ型ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、金属－酸化物－半導体電界効果トランジスタ）であるが、これに限定されない。
図１１に示すように、本開示の少なくとも１つの実施例による半導体デバイスは、第１トランジスタと、第２トランジスタと、封止体Ｆ０と、チップ搭載部Ｐ０と、第１半導体チップＣ１と、第２半導体チップＣ２と、第１制御電極ピンＪ０１と、第１電極ピンＪ１と、第２電極ピンＪ２を含んでもよい。前記第１半導体チップＣ１に第１トランジスタが形成され、前記第２半導体チップＣ２に前記容量が形成されている。
前記チップ搭載部Ｐ０と、前記第１半導体チップＣ１と、前記第２半導体チップＣ２とは、同一の前記封止体Ｆ０によって封止されている。
前記第１半導体チップＣ１は、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップＣ２は、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップＣ１の第１表面には、第１制御電極パッドＨ０１と第１パッドＨ１が形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドＨ０１は、前記第１トランジスタの制御電極及び第１制御電極ピンＪ０１にそれぞれ電気的に接続されている。前記第１パッドＨ１は、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップＣ２の第２表面には、第１電極パッドＨ４１及び第２電極パッドＨ４２が形成されている。前記第１電極パッドＨ４１は、前記第１容量電極に電気的に接続され、前記第２電極パッドＨ４２は、前記第２容量電極に電気的に接続されている。
前記チップ搭載部Ｐ０は、上面を有する。前記第１半導体チップＣ１は、前記チップ搭載部Ｐ０の上面に搭載されている。前記第１半導体チップＣ１の第１裏面は、前記上面に対向する。前記第１半導体チップＣ１の第１裏面は、前記チップ搭載部Ｐ０に電気的に接続されている。
前記第２半導体チップＣ２は、前記チップ搭載部の上面に搭載されている。前記第２半導体チップＣ２の第２裏面は、前記上面に対向する。
前記第２電極パッドＨ４１は、第１パッドＨ１に電気的に接続されている。
第１電極パッドＨ４１が第８導線Ｌ８を介して第１制御電極ピンＪ０１に電気的に接続されることにより、前記第１容量電極と前記第１トランジスタの制御電極とが電気的に接続される。前記第２電極パッド４２が前記第１パッドＨ１に電気的に接続されることにより、前記第２容量電極と前記第１トランジスタの第２端子とが電気的に接続される。ここで、前記第１電極パッドＨ４１と前記第１制御電極ピンＪ０１との間の第８導線Ｌ８が短い。
前記第１電極ピンＪ１が前記第１パッドＨ１に電気的に接続されることにより、前記第１電極ピンＪ１と前記第１トランジスタの第２端子とが電気的に接続される。前記第２電極ピンＪ２が前記チップ搭載部Ｐ０に電気的に接続されることにより、前記第２電極ピンＪ２と前記第１トランジスタの第１端子とが電気的に接続される。
前記チップ搭載部Ｐ０と、前記第１半導体チップＣ１と、前記第２半導体チップＣ２とは、同一の前記封止体Ｆ０によって封止されている。
前記第１半導体チップＣ１は、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップＣ２は、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップＣ１の第１表面には、第１制御電極パッドＨ０１と第１パッドＨ１が形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドＨ０１は、前記第１トランジスタの制御電極及び第１制御電極ピンＪ０１にそれぞれ電気的に接続されている。前記第１パッドＨ１は、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップＣ２の第２表面には、第１電極パッドＨ４１及び第２電極パッドＨ４２が形成されている。前記第１電極パッドＨ４１は、前記第１容量電極に電気的に接続され、前記第２電極パッドＨ４２は、前記第２容量電極に電気的に接続されている。
前記チップ搭載部Ｐ０は、上面を有する。前記第１半導体チップＣ１は、前記チップ搭載部Ｐ０の上面に搭載されている。前記第１半導体チップＣ１の第１裏面は、前記上面に対向する。前記第１半導体チップＣ１の第１裏面は、前記チップ搭載部Ｐ０に電気的に接続されている。
前記第２半導体チップＣ２は、前記チップ搭載部の上面に搭載されている。前記第２半導体チップＣ２の第２裏面は、前記上面に対向する。
前記第２電極パッドＨ４１は、第１パッドＨ１に電気的に接続されている。
第１電極パッドＨ４１が第８導線Ｌ８を介して第１制御電極ピンＪ０１に電気的に接続されることにより、前記第１容量電極と前記第１トランジスタの制御電極とが電気的に接続される。前記第２電極パッド４２が前記第１パッドＨ１に電気的に接続されることにより、前記第２容量電極と前記第１トランジスタの第２端子とが電気的に接続される。ここで、前記第１電極パッドＨ４１と前記第１制御電極ピンＪ０１との間の第８導線Ｌ８が短い。
前記第１電極ピンＪ１が前記第１パッドＨ１に電気的に接続されることにより、前記第１電極ピンＪ１と前記第１トランジスタの第２端子とが電気的に接続される。前記第２電極ピンＪ２が前記チップ搭載部Ｐ０に電気的に接続されることにより、前記第２電極ピンＪ２と前記第１トランジスタの第１端子とが電気的に接続される。
図１１に示す少なくとも１つの実施例において、前記第１トランジスタは、ｎ型トランジスタであり、前記第１端子は、第１電極であり、前記第１電極は、ドレイン電極であり、前記第２端子は、第２電極であり、前記第２電極は、ソース電極である。
図１１において、Ｊ０１の下方に描かれている（Ｇ１）は、Ｊ０１が第１トランジスタのゲート電極Ｇ１と電気的に接続できることを示し、Ｊ２の下に描かれている（Ｄ）は、Ｊ２が第１トランジスタのドレイン電極Ｄと電気的に接続できることを示し、Ｊ１の下描かれている（Ｓ）は、Ｊ１が第１トランジスタのソース電極Ｓと電気的に接続できることを示す。
図１１に示す少なくとも１つの実施例において、第１トランジスタは、ＳｉＣを材料とするＭＯＳＦＥＴであり、前記第１半導体チップＣ１は、前記第２半導体チップＣ２の右側に設けられているが、これに限定されない。実際の操作において、Ｃ１をＣ２の左側に設けてもよい。
図１１に示す少なくとも１つの実施例において、ＳｉＣ ＭＯＳＦＥＴウエハの作製時に、小さい面積を利用して容量を設置することにより、ＳｉＣ ＭＯＳＦＥＴの内部に容量を集積する。
図１１に示す少なくとも１つの実施例において、前記第２電極ピンＪ２に連結されるように前記チップ搭載部Ｐ０が一体的に形成され、前記チップ搭載部Ｐ０は、前記第２電極ピンＪ２に電気的に接続されている。第１制御電極ピンＪ０１と第１電極ピンＪ１は、前記第２電極ピンＪ２を挟むように離間して配置されている。具体的には、図１０に示すように、Ｊ２の右側にＪ１が配置され、Ｊ２の左側にＪ０１が配置され、Ｊ０１、Ｊ２及びＪ１は、互いに絶縁されている。
図１１に示す少なくとも１つの実施例において、前記チップ搭載部Ｐ０には、例えば、銀半田又は錫半田付けからなる導電性接着材を介して第１半導体チップＣ１が搭載されている。前記第１半導体チップＣ１には、ＳｉＣを材料とするＭＯＳＦＥＴが形成されている。前記第１半導体チップＣ１の第１裏面は、ドレイン電極となる。前記第１半導体チップＣ１の第１表面には、第１制御電極パッドＨ０１と第１パッドＨ１が形成されている。即ち、前記第１トランジスタのドレイン電極は、前記第１半導体チップＣ１の第１裏面に形成されている。前記第１トランジスタのゲート電極に電気的に接続された第１制御電極パッドＨ０１と、前記第１トランジスタのソース電極に電気的に接続された第１パッドＨ１は、前記第１半導体チップＣ１の第１表面に設けられている。
具体的な実施において、前記第２半導体チップＣ２の第２裏面は、前記チップ搭載部Ｐ０の上面に対向し、前記第２半導体チップＣ２の第２裏面が前記チップ搭載部Ｐ０から絶縁されているが、これに限定されない。
図１１に示す少なくとも１つの実施例において、前記チップ搭載部Ｐ０に第２半導体チップＣ２が設けられ、前記第２半導体チップＣ２に前記容量が形成され、前記第２半導体チップＣ２の第２表面には、第１電極パッドＨ４１と第２電極パッドＨ４２が形成されている。
図１１に示す少なくとも１つの実施例において、前記チップ搭載部Ｐ０と、前記第１半導体チップＣ１と、前記第２半導体チップＣ２と、Ｊ０１の一部と、Ｊ２の一部と、Ｊ１の一部とは、前記封止体Ｆ０によって封止される。
本開示の少なくとも１つの実施例において、スイッチングシステムは、ゲートドライバと前記半導体デバイスとを含む。ゲートドライバは、前記半導体デバイスの第１トランジスタの制御電極にゲート駆動信号を供給して第１トランジスタの導通又は遮断を制御する。前記第１トランジスタの第１電極は、電源端に電気的に接続され、前記第１トランジスタの第２電極は、負荷に電気的に接続される。前記第１トランジスタが導通すると、前記電源端は、前記負荷に電源電圧を供給する。
図１２に示すように、前記スイッチングシステムの少なくとも１つの実施例は、ゲートドライバ１２０と、本開示の図１に示す半導体デバイスの少なくとも１つの実施例とを含む。
前記ゲートドライバ１２０は、抵抗Ｒを介してＭ１のゲート電極Ｇ１に電気的に接続され、Ｍ１のドレイン電極Ｄは、電源電圧端Ｅ１に電気的に接続され、Ｍ１のソース電極Ｓは、負荷１２１に電気的に接続されている。
前記ゲートドライバ１２０は、抵抗Ｒを介してＭ１のゲート電極Ｇ１に電気的に接続され、Ｍ１のドレイン電極Ｄは、電源電圧端Ｅ１に電気的に接続され、Ｍ１のソース電極Ｓは、負荷１２１に電気的に接続されている。
図１２に示すスイッチングシステムの少なくとも１つの実施例は、作動時に、Ｅ１と負荷１２１との間を導通させる必要があるときに、前記ゲートドライバ１２０は、Ｍ１のゲート電極Ｇ１にゲート駆動信号を供給してＭ１の導通を制御することにより、電源電圧端Ｅ１と負荷１２１との間の導通を制御する。
上記は、本開示の好ましい実施形態である。なお、本開示の原理を逸脱することなく、当業者がいくつかの改良及び修飾を行うことができ、これらの改良や修飾が本開示の保護範囲として見なされるべきである。
本開示は、半導体デバイスに関する。
関連技術において、スイッチング用の第１トランジスタの制御電極には、一般的にクランプ素子（前記クランプ素子は、例えばクランプトランジスタ又は容量である）が設けられている。しかし、実際の使用時において、前記クランプ素子は、一般的にＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：プリント配線板）カードに設置される。
ヒートシンクを設置する必要があるため、前記第１トランジスタのピンとＰＣＢカードとの間の距離が長くなる。そのため、前記第１トランジスタのウエハと前記クランプ素子との間の距離を短く設定することができず、クランプ素子の作用が大きく低下する。
本開示の主な目的は、半導体デバイスを提供することにある。
上記目的を達成するために、本開示の実施例は、封止体と、制御電極と第１端子と第２端子とを含む第１トランジスタと、第２トランジスタとを含む半導体デバイスを提供する。
前記第１トランジスタは、その制御電極の電位の制御により、前記第１端子から前記第２端子へ電流を流すことが可能である。前記第２トランジスタの第１電極は、前記第１トランジスタの制御電極に電気的に接続され、前記第２トランジスタの第２電極は、前記第１トランジスタの第２端子に電気的に接続されている。
前記第１トランジスタと前記第２トランジスタは、同一の前記封止体によって封止されている。前記第１トランジスタの制御電極は、第１制御電極ピンに電気的に接続されている。前記第２トランジスタの制御電極は、第２制御電極ピンに電気的に接続されている。
前記第１トランジスタは、その制御電極の電位の制御により、前記第１端子から前記第２端子へ電流を流すことが可能である。前記第２トランジスタの第１電極は、前記第１トランジスタの制御電極に電気的に接続され、前記第２トランジスタの第２電極は、前記第１トランジスタの第２端子に電気的に接続されている。
前記第１トランジスタと前記第２トランジスタは、同一の前記封止体によって封止されている。前記第１トランジスタの制御電極は、第１制御電極ピンに電気的に接続されている。前記第２トランジスタの制御電極は、第２制御電極ピンに電気的に接続されている。
選択可能に、前記第１トランジスタは、ｎ型トランジスタであり、前記第１端子は、第１電極であり、前記第１電極は、ドレイン電極であり、前記第２端子は、第２電極であり、前記第２電極は、ソース電極である。
又は、前記第１トランジスタは、ｐ型トランジスタであり、前記第１端子は、第１電極であり、前記第１端子は、ソース電極であり、前記第２端子は、第２電極であり、前記第２端子は、ドレイン電極である。
又は、前記第１トランジスタは、ｐ型トランジスタであり、前記第１端子は、第１電極であり、前記第１端子は、ソース電極であり、前記第２端子は、第２電極であり、前記第２端子は、ドレイン電極である。
選択可能に、本開示の少なくとも１つの実施例による半導体デバイスは、第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを更に含む。
前記第１チップ搭載部と前記第２チップ搭載部とは互いに絶縁されている。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。
前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第１表面に第２制御電極パッド及び第２パッドが形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第２パッドに電気的に接続されている。
前記第１チップ搭載部は、第１上面を有する。前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載されている。前記第１半導体チップの第１裏面は、前記第１上面に対向する。前記第１半導体チップの第１裏面は、前記第１チップ搭載部に電気的に接続されている。
前記第２チップ搭載部は、第２上面を有する。前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載されている。前記第２半導体チップの第２裏面は、前記第２上面に対向する。前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている。
前記第１チップ搭載部と前記第２チップ搭載部とは互いに絶縁されている。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。
前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第１表面に第２制御電極パッド及び第２パッドが形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第２パッドに電気的に接続されている。
前記第１チップ搭載部は、第１上面を有する。前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載されている。前記第１半導体チップの第１裏面は、前記第１上面に対向する。前記第１半導体チップの第１裏面は、前記第１チップ搭載部に電気的に接続されている。
前記第２チップ搭載部は、第２上面を有する。前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載されている。前記第２半導体チップの第２裏面は、前記第２上面に対向する。前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている。
選択可能に、前記第２チップ搭載部は、導線を介して前記第１制御電極パッドに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている。
選択可能に、前記第２チップ搭載部は、導線を介して前記第１制御電極ピンに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている。
選択可能に、本開示の少なくとも１つの実施例による半導体デバイスは、第１電極ピン及び第２電極ピンを更に含む。前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記第１チップ搭載部に電気的に接続されている。
選択可能に、前記第１チップ搭載部は、前記第２チップ搭載部の第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きく、前記第１トランジスタの導通速度は、前記第２トランジスタの導通速度よりも大きい。
選択可能に、本開示の少なくとも１つの実施例による半導体デバイスは、第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを更に含む。前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第１表面に第２制御電極パッド及び第２パッドが形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第２パッドに電気的に接続されている。
前記第１チップ搭載部は、第１上面を有する。前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載されている。前記第１半導体チップの第１裏面は、前記第１上面に対向する。前記第１半導体チップの第１裏面は、前記第１チップ搭載部に電気的に接続されている。
前記第２チップ搭載部は、第２上面と、前記第２上面とは反対側の第２下面とを有する。前記第２チップ搭載部は、前記第１チップ搭載部の第１上面に搭載されている。前記第２チップ搭載部と前記第１チップ搭載部との間は絶縁されている。前記第２チップ搭載部の第２下面は、前記第１上面に対向する。
前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載されている。前記第２半導体チップの第２裏面は、前記第２上面に対向する。前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている。
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第１表面に第２制御電極パッド及び第２パッドが形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第２パッドに電気的に接続されている。
前記第１チップ搭載部は、第１上面を有する。前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載されている。前記第１半導体チップの第１裏面は、前記第１上面に対向する。前記第１半導体チップの第１裏面は、前記第１チップ搭載部に電気的に接続されている。
前記第２チップ搭載部は、第２上面と、前記第２上面とは反対側の第２下面とを有する。前記第２チップ搭載部は、前記第１チップ搭載部の第１上面に搭載されている。前記第２チップ搭載部と前記第１チップ搭載部との間は絶縁されている。前記第２チップ搭載部の第２下面は、前記第１上面に対向する。
前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載されている。前記第２半導体チップの第２裏面は、前記第２上面に対向する。前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている。
選択可能に、前記第２チップ搭載部は、導線を介して前記第１制御電極パッドに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている。
選択可能に、前記第２チップ搭載部は、導線を介して前記第１制御電極ピンに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている。
選択可能に、本開示の少なくとも１つの実施例による半導体デバイスは、第１電極ピン及び第２電極ピンを更に含む。前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記第１チップ搭載部に電気的に接続されている。
選択可能に、前記第１半導体チップは、前記第２半導体チップの第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きく、前記第１トランジスタの導通速度は、前記第２トランジスタの導通速度よりも大きい。
選択可能に、前記第１トランジスタは、ＳｉＣを材料とするＭＯＳＦＥＴであり、前記第２トランジスタは、Ｓｉを材料とするＭＯＳＦＥＴである。
選択可能に、本開示の少なくとも１つの実施例による半導体デバイスは、第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを更に含む。前記第１チップ搭載部と前記第２チップ搭載部とは互いに絶縁されている。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。前記第１半導体チップの第１表面には、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続された第１制御電極パッドと、前記第１トランジスタの第２端子に電気的に接続された少なくとも１つの第１パッドと、前記第１トランジスタの第１端子に電気的に接続された少なくとも１つの第２パッドとが形成されている。前記第２半導体チップの第１表面に第２制御電極パッド及び第３パッドが形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第３パッドに電気的に接続されている。前記第１チップ搭載部は、第１上面を有する。前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載されている。前記第１半導体チップの第１裏面は、前記第１上面に対向する。前記第２チップ搭載部は、第２上面を有する。前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載されている。前記第２半導体チップの第２裏面は、前記第２上面に対向する。前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている。
選択可能に、前記第２チップ搭載部は、導線を介して前記第１制御電極パッドに電気的に接続され、前記第３パッドは、前記第１パッドに電気的に接続されている。
選択可能に、前記第２チップ搭載部は、導線を介して前記第１制御電極ピンに電気的に接続され、前記第３パッドは、前記第１パッドに電気的に接続されている。
選択可能に、本開示の少なくとも１つの実施例による半導体デバイスは、第１電極ピン及び第２電極ピンを更に含む。前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記第２パッドに電気的に接続されている。
選択可能に、前記第１チップ搭載部は、前記第２チップ搭載部の第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きく、前記第１トランジスタの導通速度は、前記第２トランジスタの導通速度よりも大きい。
選択可能に、前記第１トランジスタは、ＧａＮを材料とする電界効果トランジスタであり、前記第２トランジスタは、Ｓｉを材料とするＭＯＳＦＥＴである。
選択可能に、前記第１チップ搭載部と前記第２チップ搭載部とは、同一基板上に設けられ、前記第２チップ搭載部と前記基板との間の第２距離は、前記第１チップ搭載部と前記基板との間の第１距離よりも大きい。
選択可能に、前記第２トランジスタの第２電極は、導線を介して前記第１トランジスタの第２端子に電気的に接続されている。前記導線は、第１導線部、第２導線部及び第３導線部を含む。前記第１導線部の第１端は、前記第２トランジスタの第２電極に電気的に接続されている。前記第１導線部の第２端は、前記第２導線部の第１端に電気的に接続されている。前記第２導線部の第２端は、前記第３導線部の第１端に電気的に接続されている。前記第３導線部の第２端は、前記第１トランジスタの第２端子に電気的に接続されている。前記第２チップ搭載部の第２上面は、前記第１導線部と直交する。前記第１チップ搭載部の第１上面と前記第３導線部とは直交していない。
選択可能に、本開示の少なくとも１つの実施例による半導体デバイスは、チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを更に含む。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。前記チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。前記第２半導体チップの第２表面には、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続された第２制御電極パッドと、前記第２トランジスタの第２電極に電気的に接続された少なくとも１つの第２パッドと、前記第２トランジスタの第１電極に電気的に接続された少なくとも１つの第３パッドとが形成されている。前記チップ搭載部は、上面を有する。前記第１半導体チップは、前記チップ搭載部の上面に搭載されている。前記第１半導体チップの第１裏面は、前記上面に対向する。前記第１半導体チップの第１裏面は、前記チップ搭載部に電気的に接続されている。前記第２半導体チップは、前記チップ搭載部の上面に搭載されている。前記第２半導体チップの第２裏面は、前記上面に対向している。
選択可能に、前記第３パッドは、導線を介して前記第１制御電極ピンに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている。
選択可能に、前記第３パッドは、導線を介して前記第１制御電極パッドに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている。
選択可能に、本開示の少なくとも１つの実施例による半導体デバイスは、第１電極ピン及び第２電極ピンを更に含む。前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記チップ搭載部に電気的に接続されている。
選択可能に、前記第１半導体チップは、前記第２半導体チップの第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きい。
選択可能に、前記第１トランジスタは、ＳｉＣを材料とするＭＯＳＦＥＴであり、前記第２トランジスタは、ＧａＮを材料とする電界効果トランジスタである。
選択可能に、前記第１半導体チップと前記チップ搭載部との間の第４距離は、前記第１半導体チップと前記チップ搭載部との間の第３距離よりも大きい。
選択可能に、前記第２トランジスタの第２電極は、導線を介して前記第１トランジスタの第２端子に電気的に接続されている。前記導線は、第１導線部、第２導線部及び第３導線部を含む。前記第１導線部の第１端は、前記第２トランジスタの第２電極に電気的に接続されている。前記第１導線部の第２端は、前記第２導線部の第１端に電気的に接続されている。前記第２導線部の第２端は、前記第３導線部の第１端に電気的に接続されている。前記第３導線部の第２端は、前記第１トランジスタの第２端子に電気的に接続されている。前記第２半導体チップの第２表面は、前記第１導線部と直交する。前記第１半導体チップの第１表面と前記第３導線部とは直交していない。
本開示の実施例は、更に、封止体と、制御電極と第１端子と第２端子とを含む第１トランジスタと、第１容量電極と第２容量電極とを含む容量と、を含む半導体デバイスを提供する。前記第１トランジスタは、その制御電極の電位の制御により、前記第１端子から前記第２端子へ電流を流すことが可能である。前記第１容量電極は、前記第１トランジスタの制御電極に電気的に接続されている。前記第２容量電極は、前記第１トランジスタの第２端子に電気的に接続されている。前記第１トランジスタと前記容量は、同一の前記封止体によって封止されている。前記第１トランジスタの制御電極は、第１制御電極ピンに電気的に接続されている。
選択可能に、前記第１トランジスタは、ｎ型トランジスタであり、前記第１端子は、第１電極であり、前記第１電極は、ドレイン電極であり、前記第２端子は、第２電極であり、前記第２電極は、ソース電極である。又は、前記第１トランジスタは、ｐ型トランジスタであり、前記第１端子は、第１電極であり、前記第１端子は、ソース電極であり、前記第２端子は、第２電極であり、前記第２端子は、ドレイン電極である。
選択可能に、本開示の少なくとも１つの実施例による半導体デバイスは、チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンとを更に含む。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に前記容量が形成されている。前記チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。前記第２半導体チップの第２表面に第１電極パッド及び第２電極パッドが形成されている。前記第１電極パッドは、前記第１容量電極に電気的に接続されている。前記第２電極パッドは、前記第２容量電極に電気的に接続されている。前記チップ搭載部は、上面を有する。前記第１半導体チップは、前記チップ搭載部の上面に搭載されている。前記第１半導体チップの第１裏面は、前記上面に対向する。前記第１半導体チップの第１裏面は、前記チップ搭載部に電気的に接続されている。前記第２半導体チップは、前記チップ搭載部の上面に搭載されている。前記第２半導体チップの第２裏面は、前記上面に対向する。前記第１電極パッドは、前記第１制御電極ピン又は前記第１制御電極パッドに電気的に接続されている。前記第２電極パッドは、前記第１パッドに電気的に接続されている。
選択可能に、本開示の少なくとも１つの実施例による半導体デバイスは、第１電極ピン及び第２電極ピンを更に含む。前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記チップ搭載部に電気的に接続されている。
発明の効果
発明の効果
本開示の少なくとも１つの実施例による半導体デバイスは、良好なクランプ効果を保証し、配線を簡略化することができる。
以下、本開示の実施例の図面とともに、本開示の実施例における技術的態様を明確に、完全に説明する。明らかに、説明される実施例は、本開示の一部の実施例にすぎず、すべての実施例ではない。本開示における実施例に基づいて、当業者が創造的な労働を行うことなく取得した他のすべての実施例は、本開示の保護の範囲に属する。
本開示のすべての実施例で用いられるトランジスタは、トライオード、薄膜トランジスタ又は電界効果トランジスタ又は他の特性が同じデバイスである。本開示の実施例において、トランジスタの制御電極を除く２極を区別するために、一方を第１電極、他方を第２電極と呼ぶ。
実際の操作において、前記トランジスタがトライオードである場合、前記制御電極は、ベースであり、前記第１電極は、コレクタであり、前記第２電極は、エミッタである。又は、前記制御電極は、ベースであり、前記第１電極は、エミッタであり、前記第２電極は、コレクタである。
実際の操作において、前記トランジスタが薄膜トランジスタ又は電界効果トランジスタである場合、前記制御電極は、ゲート電極であり、前記第１電極は、ドレイン電極であり、前記第２電極は、ソース電極である。又は、前記制御電極は、ゲート電極であり、前記第１電極は、ソース電極であり、前記第２電極は、ドレイン電極である。
本開示の少なくとも１つの実施例による半導体デバイスは、封止体と、制御電極と第１端子と第２端子とを含む第１トランジスタと、第２トランジスタとを含む。前記第１トランジスタは、その制御電極の電位の制御により、前記第１端子から前記第２端子へ電流を流すことが可能である。前記第２トランジスタの第１電極は、前記第１トランジスタの制御電極に電気的に接続され、前記第２トランジスタの第２電極は、前記第１トランジスタの第２端子に電気的に接続されている。前記第１トランジスタと前記第２トランジスタは、同一の前記封止体によって封止されている。前記第１トランジスタの制御電極は、第１制御電極ピンに電気的に接続されている。前記第２トランジスタの制御電極は、第２制御電極ピンに電気的に接続されている。
本開示の少なくとも１つの実施例において、前記第１トランジスタの制御電極と前記第１制御電極ピンとの間はバインディング線によって電気的に接続され、前記第２トランジスタの制御電極と前記第２制御電極ピンとの間はバインディング線によって電気的に接続されている。前記第２制御電極ピンに供給されるのが電圧信号であるため、回路上の干渉信号も小さい。前記バインディング線は、導線である。
本開示の少なくとも１つの実施例による半導体デバイスは、第１トランジスタと第２トランジスタ（前記第２トランジスタは、ミラークランプトランジスタであってもよい）のいずれも同一の前記封止体に封止され、前記第２トランジスタと前記第１トランジスタの制御電極との間の距離を短縮することにより、クランプ効果を良好に保証し、配線を簡略化する。
具体的に実施において、前記第１制御電極ピンは、少なくとも部分的に前記封止体の外部に設けられ、前記第２制御電極ピンは、少なくとも部分的に前記封止体の外部に設けられているが、これに限定されない。
具体的に実施において、前記封止体は、樹脂から作製されるが、これに限定されない。
選択可能に、前記第１トランジスタは、ｎ型トランジスタであり、前記第１端子は、第１電極であり、前記第１電極は、ドレイン電極であり、前記第２端子は、第２電極であり、前記第２電極は、ソース電極である。又は、前記第１トランジスタは、ｐ型トランジスタであり、前記第１端子は、第１電極であり、前記第１端子は、ソース電極であり、前記第２端子は、第２電極であり、前記第２端子は、ドレイン電極である。
図１に示すように、本開示の少なくとも１つの実施例による半導体デバイスは、第１トランジスタＭ１と第２トランジスタＭ２とを含む。前記第１トランジスタＭ１は、そのゲート電極Ｇ１の電位の制御により、第１トランジスタＭ１のドレイン電極Ｄから第１トランジスタＭ１のソース電極Ｓに電流を流すことができるようにするためのものである。前記第２トランジスタＭ２のドレイン電極Ｄ２は、前記第１トランジスタＭ１のゲート電極Ｇ１に電気的に接続されている。前記第２トランジスタＭ２のソース電極Ｓ２は、前記第１トランジスタＭ１のソース電極Ｓに電気的に接続されている。
図１に示す半導体デバイスの少なくとも１つの実施例において、Ｍ１及びＭ２は、いずれもｎ型ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化物－半導体電界効果トランジスタ）であるが、これに限定されない。
１つの具体的な実施形態によれば、本開示の少なくとも１つの実施例による半導体デバイスは、第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを含んでもよい。前記第１チップ搭載部と前記第２チップ搭載部とは互いに絶縁されている。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。
前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面には、第１制御電極パッドと第１パッドとが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び前記第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第１表面に第２制御電極パッド及び第２パッドが形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドは、前記第２トランジスタの制御電極及び前記第２制御電極ピンにそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第２パッドに電気的に接続されている。
前記第１チップ搭載部は、第１上面を有する。前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載されている。前記第１半導体チップの第１裏面は、前記第１上面に対向する。前記第１半導体チップの第１裏面は、前記第１チップ搭載部に電気的に接続されている。
前記第２チップ搭載部は、第２上面を有する。前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載されている。前記第２半導体チップの第２裏面は、前記第２上面に対向する。前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている。
前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面には、第１制御電極パッドと第１パッドとが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び前記第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第１表面に第２制御電極パッド及び第２パッドが形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドは、前記第２トランジスタの制御電極及び前記第２制御電極ピンにそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第２パッドに電気的に接続されている。
前記第１チップ搭載部は、第１上面を有する。前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載されている。前記第１半導体チップの第１裏面は、前記第１上面に対向する。前記第１半導体チップの第１裏面は、前記第１チップ搭載部に電気的に接続されている。
前記第２チップ搭載部は、第２上面を有する。前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載されている。前記第２半導体チップの第２裏面は、前記第２上面に対向する。前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている。
実施の操作において、本開示の少なくとも１つの実施例に係る半導体デバイスは、２つのチップ搭載部と２つの半導体チップを含んでもよい。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体で封止されている。ここで、前記第１トランジスタは、ＳｉＣを材料とするＭＯＳＦＥＴであり、前記第２トランジスタは、Ｓｉを材料とするＭＯＳＦＥＴであるが、これに限定されない。
選択可能に、前記第２チップ搭載部が導線を介して前記第１制御電極パッドに電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。前記第２パッドが前記第１パッドに電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される。ここで、前記第２チップ搭載部と前記第１制御電極パッドとの間の導線が短い。
選択可能に、前記第２チップ搭載部が導線を介して前記第１制御電極ピンに電気的に接続されることにより、ウエハの内部空間を占めることを避け、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。前記第２パッドが前記第１パッドに電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される。ここで、前記第２チップ搭載部と前記第１制御電極ピンとの間の導線が短い。
具体的な実施において、本開示の少なくとも１つの実施例による半導体デバイスは、第１電極ピン及び第２電極ピンを更に含んでもよい。前記第１電極ピンが前記第１パッドに電気的に接続されることにより、前記第１電極ピンと前記第１トランジスタの第２端子とが電気的に接続される。前記第２電極ピンが前記第１チップ搭載部に電気的に接続されることにより、前記第２電極ピンと前記第１トランジスタの第１端子とが電気的に接続される。
実際の操作時において、前記第１電極ピンは、少なくとも部分的に前記封止体の外部に設けられ、前記第２電極ピンは、少なくとも部分的に前記封止体の外部に設けられているが、これに限定されない。
図２に示すように、本開示の少なくとも１つの実施例による半導体デバイスは、第１トランジスタと、第２トランジスタと、封止体Ｆ０と、第１チップ搭載部Ｐ１と、第２チップ搭載部Ｐ２と、第１半導体チップＣ１と、第２半導体チップＣ２と、第１制御電極ピンＪ０１と、第２制御電極ピンＪ０２と、第１電極ピンＪ１と、第２電極ピンＪ２とを含む。前記第１チップ搭載部Ｐ１と前記第２チップ搭載部Ｐ２とは互いに絶縁されている。前記第１半導体チップＣ１上には前記第１トランジスタが形成され、前記第２半導体チップＣ２上には前記第２トランジスタが形成されている。前記第１チップ搭載部Ｐ１と、前記第２チップ搭載部Ｐ２と、前記第１半導体チップＣ１と、前記第２半導体チップＣ２とは、前記封止体Ｆ０によって封止されている。前記第１半導体チップＣ１は、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップＣ２は、第２表面と、前記第２表面とは反対側の第２裏面とを有する。前記第１半導体チップＣ１の第１表面に第１制御電極パッドＨ０１及び第１パッドＨ１が形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドＨ０１は、前記第１トランジスタの制御電極及び第１制御電極ピンＪ０１にそれぞれ電気的に接続されている。前記第１パッドＨ１は、前記第１トランジスタの第２端子に電気的に接続されている。前記第２半導体チップＣ２の第１表面に第２制御電極パッドＨ０２及び第２パッドＨ２が形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドＨ０２は、前記第２トランジスタの制御電極及び前記第２制御電極ピンＪ０２にそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第２パッドＨ２に電気的に接続されている。前記第１チップ搭載部Ｐ１は、第１上面を有する。前記第１半導体チップＣ１は、前記第１チップ搭載部Ｐ１の第１上面に搭載されている。前記第１半導体チップＣ１の第１裏面は、前記第１上面に対向する。前記第１半導体チップＣ１の第１裏面が前記第１チップ搭載部Ｐ１に電気的に接続されることにより、前記第１チップ搭載部Ｐ１と前記第１トランジスタの第１端子とが電気的に接続される。前記第２チップ搭載部Ｐ２は、第２上面を有する。前記第２半導体チップＣ２は、前記第２チップ搭載部Ｐ２の第２上面に搭載されている。前記第２半導体チップＣ２の第２裏面は、前記第２上面に対向する。前記第２半導体チップＣ２の第２裏面が前記第２チップ搭載部Ｐ２に電気的に接続されることにより、前記第２チップ搭載部Ｐ２と前記第２トランジスタの第１電極とが電気的に接続される。前記第２チップ搭載部Ｐ２が第１導線Ｌ１を介して前記第１制御電極パッドＨ０１に電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。前記第２チップ搭載部Ｐ２の近くに前記第１制御電極パッドＨ０１を設置して前記第１導線Ｌ１を短くすることにより、最良のクランプ効果を保証し、配線を簡略化する。前記第２パッドＨ２が前記第１パッドＨ１に電気的に接続されることにより、前記第１トランジスタの第２端子と前記第２トランジスタの第２電極とが電気的に接続される。前記第１電極ピンＪ１が前記第１パッドＨ１に電気的に接続されることにより、前記第１電極ピンＪ１と前記第１トランジスタの第２端子とが電気的に接続される。前記第２電極ピンＪ２が前記第１チップ搭載部Ｐ１に電気的に接続されることにより、前記第２電極ピンＪ２と前記第１トランジスタの第１端子とが電気的に接続される。
図２に示す少なくとも１つの実施例において、前記第１トランジスタの制御電極は、ゲート電極であり、前記第１トランジスタの第１端子は、ドレイン電極であり、前記第１トランジスタの第２端子は、ソース電極であり、前記第２トランジスタの制御電極は、ゲート電極であり、前記第２トランジスタの第１電極は、ドレイン電極であり、前記第２トランジスタの第２電極は、ソース電極であるが、これに限定されない。図２に示す少なくとも１つの実施例において、第１トランジスタは、ＳｉＣを材料とするＭＯＳＦＥＴであり、前記第２トランジスタは、Ｓｉを材料とするＭＯＳＦＥＴであり、前記第１チップ搭載部Ｐ１は、前記第２チップ搭載部Ｐ２の右側に設けられているが、これに限定されない。実際の操作において、Ｐ１は、Ｐ２の左側に設けられてもよい。
ＳｉＣ ＭＯＳＦＥＴウエハの作製において、小さい面積を利用して第２トランジスタ（前記第２トランジスタは、ミラークランプトランジスタである）を設けることにより、ミラークランプトランジスタをＳｉＣ ＭＯＳＦＥＴ内部に集積してもよい。
図２に示す少なくとも１つの実施例において、右側に配置された金属板によって第１チップ搭載部Ｐ１を形成し、左側に配置された金属板によって第２チップ搭載部Ｐ２を形成する。前記第１チップ搭載部Ｐ１は、前記第２電極ピンＪ２と連結されるように一体的に形成される。前記第１チップ搭載部Ｐ１は、前記第２電極ピンＪ２に電気的に接続されている。第１制御電極ピンＪ０１と第１電極ピンＪ１は、前記第２電極ピンＪ２を挟むように離間して配置される。具体的には、図２に示すように、Ｊ２の右側にＪ１が配置され、Ｊ２の左側にＪ０１が配置され、Ｊ０１の左側にＪ０２が配置されており、Ｊ０２、Ｊ０１、Ｊ２及びＪ１は、互いに絶縁されている。
図２に示す少なくとも１つの実施例において、Ｐ１がＰ２の右側に設けられ、Ｊ０２、Ｊ０１、Ｊ２及びＪ１が左から右へ順に配列されていることにより、Ｐ２上の第２制御電極パッドＨ０２とＪ０２とは距離的に近く、Ｐ１上の第１制御電極パッドＨ０１とＪ０１とは距離的に近く、Ｐ１上の第１パッドＨ１とＪ１とは距離的に近く、Ｈ０２とＪ０２とを接続しやすくし、Ｈ０１とＪ０１とを接続しやすくし、Ｈ１とＪ１とを接続しやすくする。
図２に示す少なくとも１つの実施例において、前記第１チップ搭載部Ｐ１には、例えば、銀半田又は錫半田付けからなる導電性接着材を介して第１半導体チップＣ１が搭載されている。前記第１半導体チップＣ１には、ＳｉＣを材料とするＭＯＳＦＥＴが形成されている。前記第１半導体チップＣ１の第１裏面は、ドレイン電極となる。前記第１半導体チップＣ１の第１表面には、第１制御電極パッドＨ０１と第１パッドＨ１が形成されている。即ち、前記第１トランジスタのドレイン電極は、前記第１半導体チップＣ１の第１裏面に形成され、前記第１トランジスタのゲート電極に電気的に接続された第１制御電極パッドＨ０１と、前記第１トランジスタのソース電極に電気的に接続された第１パッドＨ１は、前記第１半導体チップＣ１の第１表面に設けられている。
図２に示す少なくとも１つの実施例において、前記第２チップ搭載部Ｐ２には、例えば、銀半田又は錫半田付けからなる導電性接着材を介して第２半導体チップＣ２が搭載されている。前記第２半導体チップＣ２には、Ｓｉを材料とするＭＯＳＦＥＴが形成されている。前記第２半導体チップＣ２の第２裏面は、ドレイン電極となる。前記第２半導体チップＣ２の第１表面には、第２制御電極パッドＨ０２と第２パッドＨ２が形成されている。即ち、前記第２トランジスタのドレイン電極は、前記第２半導体チップＣ２の第２裏面に形成され、前記第２トランジスタのゲート電極に電気的に接続された第２制御電極パッドＨ０２と、前記第２トランジスタのソース電極に電気的に接続された第２パッドＨ２は、前記第２半導体チップＣ２の第１表面に設けられている。
図２に示す少なくとも１つの実施例において、第１半導体チップＣ１が導電性接着材を介して前記第１チップ搭載部Ｐ１に搭載されているため、前記第１半導体チップＣ１の裏面に形成された第１トランジスタのドレイン電極と前記第１チップ搭載部Ｐ１とが電気的に接続される。第２半導体チップＣ２が導電性接着材を介して前記第２チップ搭載部Ｐ２に搭載されているため、前記第２導体チップＣ２の裏面に形成された第２トランジスタのドレイン電極と前記第２チップ搭載部Ｐ２とが電気的に接続される。
図２に示す少なくとも１つの実施例において、前記第１チップ搭載部Ｐ１と、前記第２チップ搭載部Ｐ２と、前記第１半導体チップＣ１と、前記第２半導体チップＣ２と、Ｊ０２の一部と、Ｊ０１の一部と、Ｊ２の一部と、Ｊ１の一部とは、前記封止体Ｆ０によって封止されている。
図２及び図３において、Ｊ０２の下方に描かれている（Ｇ２）は、Ｊ０２が第２トランジスタのゲート電極Ｇ２と電気的に接続できることを示し、Ｊ０１の下に描かれている（Ｇ１）は、Ｊ０１が第１トランジスタのゲート電極Ｇ１と電気的に接続できることを示し、Ｊ２の下に描かれている（Ｄ）は、Ｊ２が第１トランジスタのドレイン電極Ｄと電気的に接続できることを示し、Ｊ１の下に描かれている（Ｓ）は、Ｊ１が第１トランジスタのソース電極Ｓと電気的に接続できることを示す。
本開示の少なくとも１つの実施例において、前記第１チップ搭載部は、前記第２チップ搭載部の第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きく、前記第１トランジスタの導通速度は、前記第２トランジスタの導通速度よりも大きい。
具体的な実施において、前記第１側辺は、右側辺又は左側辺であり、ＳｉＣを材料とするＭＯＳＦＥＴの導通電流は、Ｓｉを材料とするＭＯＳＦＥＴの導通電流より大きく、ＳｉＣを材料とするＭＯＳＦＥＴの導通速度は、Ｓｉを材料とするＭＯＳＦＥＴの導通速度より大きい。
図３に示す半導体デバイスの少なくとも１つの実施例は、図２に示す半導体デバイスの少なくとも１つの実施例との相違点が、以下のとおりである。前記第２チップ搭載部Ｐ２が第２導線Ｌ２を介して前記第１制御電極ピンＪ０１に電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。前記第２チップ搭載部Ｐ２の近くに前記第１制御電極ピンＪ０１を設けて前記第２導線Ｌ２を短いものにして、最良のクランプ効果を保証し、配線を簡略化する。また、図３に示す半導体デバイスの少なくとも１つの実施例の接続方法において、リード線とピンに必要な接続部の複合部位をチップ上からピン上に変更したことで、接続部がより大きな接続面積を有するようにし、製造上の利点もある。
図４は、図３のＡ－Ａ’方向の断面図である。
図４に示すように、前記第１チップ搭載部Ｐ１は、第１基板Ｆ１上に設けられ、前記第２チップ搭載部Ｐ２は、第２基板Ｆ２上に設けられている。前記第１チップ搭載部Ｐ１には第１半導体チップが搭載され、前記第２チップ搭載部Ｐ２には第２半導体チップが搭載されている。前記第２チップ搭載部Ｐ２と前記基板Ｆ１との間の第２距離は、前記第１チップ搭載部Ｐ１と前記基板Ｆ１との間の第１距離Ｌよりも大きい。前記第２チップ搭載部Ｐ２と前記基板との間にスペーサ層Ｇ０を設けることにより、前記第２チップ搭載部Ｐ２が前記第１チップ搭載部Ｐ１よりも高くなるように前記第２チップ搭載部Ｐ２を高くする。前記スペーサ層Ｇ０は、絶縁接着材を介して前記基板Ｆ１及び前記第２チップ搭載部Ｐ２にそれぞれ接着されている。
選択可能に、前記スペーサ層Ｇ０は、ＡＬ2Ｏ3からなり、前記第１チップ搭載部Ｐ１は、はんだペーストを介して前記第１基板Ｆ１上に設けられるが、これに限定されない。
図４に示すように、前記第２チップ搭載部Ｐ２は、前記第１チップ搭載部Ｐ１よりも高い。これにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子が導線を介して電気的に接続される際に、第２トランジスタに対する応力が大きくなり第１トランジスタに対する応力が小さくなるようにして、第１トランジスタを保護する。
図４に示すように、前記第２トランジスタの第２電極（図４には図示せず、前記第２半導体チップに第２トランジスタが形成されている）は、導線を介して前記第１トランジスタの第２端子（図４には図示せず、前記第１半導体チップに第１トランジスタが形成されている）に電気的に接続されている。前記導線は、第１導線部Ｌ１１と、第２導線部Ｌ１２と、第３導線部Ｌ１３とを含む。前記第１導線部Ｌ１１の第１端は、前記第２トランジスタの第２電極に電気的に接続され、前記第１導線部Ｌ１１の第２端は、前記第２導線部Ｌ１２の第１端に電気的に接続され、前記第２導線部Ｌ１２の第２端は、前記第３導線部Ｌ１３の第１端に電気的に接続され、前記第３導線部Ｌ１３の第２端は、前記第１トランジスタの第２端子に電気的に接続されている。
２つの半導体チップを接続するリード線は、両端に１回ずつリード線と半導体チップとの電気的接続を行う。本開示の少なくとも１つの実施例は、１回目で上位の半導体チップでのリード線との接続を行ってから、２回目で下位のチップでのリード線との接続を行う。このような接続の特徴は、前記第２チップ搭載部Ｐ２の第２上面と前記第１導線部Ｌ１１とは直交し、前記第１チップ搭載部Ｐ２の第１上面と前記第３導線部Ｌ１３とは直交していないため、第２トランジスタに対する応力が大きくなり第１トランジスタに対する応力が小さくなるようにして、第１トランジスタを保護する。別の具体的な実施形態によれば、本開示の少なくとも１つの実施例による半導体デバイスは、第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを含んでもよい。前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第１表面に第２制御電極パッド及び第２パッドが形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第２パッドに電気的に接続されている。
前記第１チップ搭載部は、第１上面を有する。前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載されている。前記第１半導体チップの第１裏面は、前記第１上面に対向する。前記第１半導体チップの第１裏面は、前記第１チップ搭載部に電気的に接続されている。
前記第２チップ搭載部は、第２上面と、前記第２上面とは反対側の第２下面とを有する。前記第２チップ搭載部は、前記第１チップ搭載部の第１上面に搭載されている。前記第２チップ搭載部と前記第１チップ搭載部との間は絶縁されている。前記第２チップ搭載部の第２下面は、前記第１上面に対向する。
前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載されている。前記第２半導体チップの第２裏面は、前記第２上面に対向する。前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている。
２つの半導体チップを接続するリード線は、両端に１回ずつリード線と半導体チップとの電気的接続を行う。本開示の少なくとも１つの実施例は、１回目で上位の半導体チップでのリード線との接続を行ってから、２回目で下位のチップでのリード線との接続を行う。このような接続の特徴は、前記第２チップ搭載部Ｐ２の第２上面と前記第１導線部Ｌ１１とは直交し、前記第１チップ搭載部Ｐ２の第１上面と前記第３導線部Ｌ１３とは直交していないため、第２トランジスタに対する応力が大きくなり第１トランジスタに対する応力が小さくなるようにして、第１トランジスタを保護する。別の具体的な実施形態によれば、本開示の少なくとも１つの実施例による半導体デバイスは、第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを含んでもよい。前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第１表面に第２制御電極パッド及び第２パッドが形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第２パッドに電気的に接続されている。
前記第１チップ搭載部は、第１上面を有する。前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載されている。前記第１半導体チップの第１裏面は、前記第１上面に対向する。前記第１半導体チップの第１裏面は、前記第１チップ搭載部に電気的に接続されている。
前記第２チップ搭載部は、第２上面と、前記第２上面とは反対側の第２下面とを有する。前記第２チップ搭載部は、前記第１チップ搭載部の第１上面に搭載されている。前記第２チップ搭載部と前記第１チップ搭載部との間は絶縁されている。前記第２チップ搭載部の第２下面は、前記第１上面に対向する。
前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載されている。前記第２半導体チップの第２裏面は、前記第２上面に対向する。前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている。
具体的な実施において、本開示の少なくとも１つの実施例による半導体デバイスは、第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを更に含む。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。
前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体で封止されている。
前記第１半導体チップと前記第２チップ搭載部は、前記第１チップ搭載部に搭載されている。前記第１チップ搭載部が前記第２チップ搭載部から絶縁されている。前記第２半導体チップは、前記第２チップ搭載部に搭載されている。
前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体で封止されている。
前記第１半導体チップと前記第２チップ搭載部は、前記第１チップ搭載部に搭載されている。前記第１チップ搭載部が前記第２チップ搭載部から絶縁されている。前記第２半導体チップは、前記第２チップ搭載部に搭載されている。
選択可能に、前記第２チップ搭載部が導線を介して前記第１制御電極パッドに電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。第２パッドが前記第１パッドに電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される。ここで、前記第２チップ搭載部と前記第１制御電極パッドとの間の導線が短い。
選択可能に、前記第２チップ搭載部が導線を介して前記第１制御電極ピンに電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。前記第２パッドが前記第１パッドに電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される。ここで、前記第２チップ搭載部と前記第１制御電極ピンとの間の導線が短い。
本開示の少なくとも１つの実施例において、前記半導体デバイスは、第１電極ピン及び第２電極ピンを更に含んでもよい。前記第１電極ピンが前記第１パッドに電気的に接続されることにより、前記第１電極ピンと前記第１トランジスタの第２端子とが電気的に接続される。
前記第２電極ピンが前記第１チップ搭載部に電気的に接続されることにより、前記第２電極ピンと前記第１トランジスタの第１端子とが電気的に接続される。
前記第２電極ピンが前記第１チップ搭載部に電気的に接続されることにより、前記第２電極ピンと前記第１トランジスタの第１端子とが電気的に接続される。
実際の操作において、前記第１電極ピン及び前記第２電極ピンは、少なくとも部分的に封止体の外部に設けられているが、これに限定されない。
図５に示すように、本開示の少なくとも１つの実施例による半導体デバイスは、第１トランジスタと、第２トランジスタと、封止体Ｆ０と、第１チップ搭載部Ｐ１と、第２チップ搭載部Ｐ２と、第１半導体チップＣ１と、第２半導体チップＣ２と、第１制御電極ピンＪ０１と、第２制御電極ピンＪ０２と、第１電極ピンＪ１と、第２電極ピンＪ２とを含む。前記第１チップ搭載部Ｐ１と、前記第２チップ搭載部Ｐ２と、前記第１半導体チップＣ１と、前記第２半導体チップＣ２とは、同一の前記封止体Ｆ０によって封止されている。前記第１半導体チップＣ１には第１トランジスタが形成され、前記第２半導体チップＣ２には第２トランジスタが形成されている。
前記第１半導体チップＣ１は、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップＣ２は、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップＣ１の第１表面には、第１制御電極パッドＨ０１と第１パッドＨ１が形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドＨ０１は、前記第１トランジスタの制御電極及び第１制御電極ピンＪ０１にそれぞれ電気的に接続されている。前記第１パッドＨ１は、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップＣ２の第１表面には、第２制御電極パッドＨ０２と第２パッドＨ２が形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドＨ０２は、前記第２トランジスタの制御電極及び第２制御電極ピンＪ０２にそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第２パッドＨ２に電気的に接続されている。
前記第１チップ搭載部Ｐ１は、第１上面を有する。前記第１半導体チップＣ１は、前記第１チップ搭載部Ｐ１の第１上面に搭載されている。前記第１半導体チップＣ１の第１裏面は、前記第１上面に対向する。前記第１半導体チップＣ１の第１裏面は、前記第１チップ搭載部Ｐ１に電気的に接続されている。
前記第２チップ搭載部Ｐ２は、第２上面と、前記第２上面とは反対側の第２下面とを有する。前記第２チップ搭載部Ｐ２は、前記第１チップ搭載部Ｐ１の第１上面に搭載されている。前記第２チップ搭載部Ｐ２と前記第１チップ搭載部Ｐ１との間は絶縁されている。前記第２チップ搭載部Ｐ２の第２下面は、前記第１上面に対向する。
前記第２半導体チップＣ２は、前記第２チップ搭載部Ｐ２の第２上面に搭載されている。前記第２半導体チップＣ２の第２裏面は、前記第２上面に対向する。前記第２半導体チップＣ２の第２裏面は、前記第２チップ搭載部Ｐ２に電気的に接続されている。
前記第１電極ピンＪ１が前記第１パッドＨ１に電気的に接続されることにより、前記第１電極ピンＪ１と前記第１トランジスタの第２端子とが電気的に接続される。
前記第２電極ピンＪ２が前記第１チップ搭載部Ｐ１に電気的に接続されることにより、前記第２電極ピンＪ２と前記第１トランジスタの第１端子とが電気的に接続される。
前記第２チップ搭載部Ｐ２が第３導線Ｌ３を介して前記第１制御電極パッドＨ０１に電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。前記第２チップ搭載部Ｐ２の近くに前記第１制御電極パッドＨ０１を設けて前記第３導線Ｌ３を短いものにして、最良のクランプ効果を保証し、配線を簡略化する。
前記第２パッドＨ２が前記第１パッドＨ１に電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される。
前記第１半導体チップＣ１は、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップＣ２は、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップＣ１の第１表面には、第１制御電極パッドＨ０１と第１パッドＨ１が形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドＨ０１は、前記第１トランジスタの制御電極及び第１制御電極ピンＪ０１にそれぞれ電気的に接続されている。前記第１パッドＨ１は、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップＣ２の第１表面には、第２制御電極パッドＨ０２と第２パッドＨ２が形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドＨ０２は、前記第２トランジスタの制御電極及び第２制御電極ピンＪ０２にそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第２パッドＨ２に電気的に接続されている。
前記第１チップ搭載部Ｐ１は、第１上面を有する。前記第１半導体チップＣ１は、前記第１チップ搭載部Ｐ１の第１上面に搭載されている。前記第１半導体チップＣ１の第１裏面は、前記第１上面に対向する。前記第１半導体チップＣ１の第１裏面は、前記第１チップ搭載部Ｐ１に電気的に接続されている。
前記第２チップ搭載部Ｐ２は、第２上面と、前記第２上面とは反対側の第２下面とを有する。前記第２チップ搭載部Ｐ２は、前記第１チップ搭載部Ｐ１の第１上面に搭載されている。前記第２チップ搭載部Ｐ２と前記第１チップ搭載部Ｐ１との間は絶縁されている。前記第２チップ搭載部Ｐ２の第２下面は、前記第１上面に対向する。
前記第２半導体チップＣ２は、前記第２チップ搭載部Ｐ２の第２上面に搭載されている。前記第２半導体チップＣ２の第２裏面は、前記第２上面に対向する。前記第２半導体チップＣ２の第２裏面は、前記第２チップ搭載部Ｐ２に電気的に接続されている。
前記第１電極ピンＪ１が前記第１パッドＨ１に電気的に接続されることにより、前記第１電極ピンＪ１と前記第１トランジスタの第２端子とが電気的に接続される。
前記第２電極ピンＪ２が前記第１チップ搭載部Ｐ１に電気的に接続されることにより、前記第２電極ピンＪ２と前記第１トランジスタの第１端子とが電気的に接続される。
前記第２チップ搭載部Ｐ２が第３導線Ｌ３を介して前記第１制御電極パッドＨ０１に電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。前記第２チップ搭載部Ｐ２の近くに前記第１制御電極パッドＨ０１を設けて前記第３導線Ｌ３を短いものにして、最良のクランプ効果を保証し、配線を簡略化する。
前記第２パッドＨ２が前記第１パッドＨ１に電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される。
図５に示す少なくとも１つの実施例において、前記第１トランジスタの制御電極は、ゲート電極であり、前記第１トランジスタの第１端子は、ドレイン電極であり、前記第１トランジスタの第２端子は、ソース電極であり、前記第２トランジスタの制御電極は、ゲート電極であり、前記第２トランジスタの第１電極は、ドレイン電極であり、前記第２トランジスタの第２電極は、ソース電極であるが、これに限定されない。
図５に示す少なくとも１つの実施例において、第１トランジスタは、ＳｉＣを材料とするＭＯＳＦＥＴであり、前記第２トランジスタは、Ｓｉを材料とするＭＯＳＦＥＴであり、前記第１チップ搭載部Ｐ１は、前記第２チップ搭載部Ｐ２の右側に設けられているが、これに限定されない。実際の操作において、Ｐ１は、Ｐ２の左側に設けられてもよい。
図５に示す少なくとも１つの実施例において、第１チップ搭載部Ｐ１と第２チップ搭載部Ｐ２は、金属板である。前記第１チップ搭載部Ｐ１は、前記第２電極ピンＪ２に連結されるように一体的に形成されている。前記第１チップ搭載部Ｐ１は、前記第２電極ピンＪ２に電気的に接続されている。第１制御電極ピンＪ０１と第１電極ピンＪ１は、前記第２電極ピンＪ２を挟むように離間して配置される。具体的には、図５に示すように、Ｊ２の右側にＪ１が配置され、Ｊ２の左側にＪ０１が配置され、Ｊ０１の左側にＪ０２が配置されており、Ｊ０２、Ｊ０１、Ｊ２及びＪ１は、互いに絶縁されている。
図５に示す少なくとも１つの実施例において、Ｐ１がＰ２の右側に設けられ、Ｊ０２、Ｊ０１、Ｊ２及びＪ１が左から順に配列されることにより、Ｐ２上の第２制御電極パッドＨ０２とＪ０２とは距離的に近く、Ｐ１上の第１制御電極パッドＨ０１とＪ０１とは距離的に近く、Ｐ１上の第１パッドＨ１とＪ１とは距離的に近く、Ｈ０２とＪ０２とを接続しやすくし、Ｈ０１とＪ０１とを接続しやすくし、Ｈ１とＪ１とを接続しやすくする。
図５に示す少なくとも１つの実施例において、前記第１チップ搭載部Ｐ１の第１上面には、例えば、銀半田又は錫半田付けからなる導電性接着材を介して第１半導体チップＣ１が搭載されている。前記第１半導体チップＣ１には、ＳｉＣを材料とするＭＯＳＦＥＴが形成されている。前記第１半導体チップＣ１の第１裏面は、ドレイン電極となる。前記第１半導体チップＣ１の第１表面には、第１制御電極パッドＨ０１と第１パッドＨ１が形成されている。即ち、前記第１トランジスタのドレイン電極は、前記第１半導体チップＣ１の第１裏面に形成されている。前記第１トランジスタのゲート電極に電気的に接続された第１制御電極パッドＨ０１と、前記第１トランジスタのソース電極に電気的に接続された第１パッドＨ１は、前記第１半導体チップＣ１の第１表面に設けられている。
図５に示す少なくとも１つの実施例において、第２チップ搭載部Ｐ２は、前記第１チップ搭載部Ｐ１の第１上面に設けられ、前記第２チップ搭載部Ｐ２と前記第１チップ搭載部Ｐ１との間は、絶縁されている。前記第２チップ搭載部Ｐ２の第２下面は、前記第１上面に対向する。
図５に示す少なくとも１つの実施例において、前記第２チップ搭載部Ｐ２の第２上面には、例えば、銀半田又は錫半田付けからなる導電性接着材を介して第２半導体チップＣ２が搭載されている。前記第２半導体チップＣ２には、Ｓｉを材料とするＭＯＳＦＥＴが形成されている。前記第２半導体チップＣ２の第２裏面は、ドレイン極となる。前記第２半導体チップＣ２の第１表面には、第２制御電極パッドＨ０２と第２パッドＨ２が形成されている。即ち、前記第２トランジスタのドレイン電極は、前記第２半導体チップＣ２の第２裏面に形成されている。前記第２トランジスタのゲート電極に電気的に接続された第２制御電極パッドＨ０２と、前記第２トランジスタのソース電極に電気的に接続された第２パッドＨ２は、前記第２半導体チップＣ２の第１表面に設けられている。
図５に示す少なくとも１つの実施例において、第１半導体チップＣ１が導電性接着材を介して前記第１チップ搭載部Ｐ１に搭載されるため、前記第１半導体チップＣ１の裏面に形成された第１トランジスタのドレイン電極は、前記第１チップ搭載部Ｐ１に電気的に接続される。第２半導体チップＣ２が導電性接着材を介して前記第２チップ搭載部Ｐ２に搭載されるため、前記第２導体チップＣ２の裏面に形成された第２トランジスタのドレイン電極は、前記第２チップ搭載部Ｐ２に電気的に接続されている。
図５に示す少なくとも１つの実施例において、前記第１チップ搭載部Ｐ１と、前記第２チップ搭載部Ｐ２と、前記第１半導体チップＣ１と、前記第２半導体チップＣ２と、Ｊ０２の一部と、Ｊ０１の一部と、Ｊ２の一部と、Ｊ１の一部とは、前記封止体Ｆ０によって封止されている。
本開示の少なくとも１つの実施例において、前記第１チップ搭載部は、前記第２チップ搭載部の第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きく、前記第１トランジスタの導通速度は、前記第２トランジスタの導通速度よりも大きい。
具体的な実施において、前記第１側辺は、右側辺又は左側辺であり、ＳｉＣを材料とするＭＯＳＦＥＴの導通電流は、Ｓｉを材料とするＭＯＳＦＥＴの導通電流より大きく、ＳｉＣを材料とするＭＯＳＦＥＴの導通速度は、Ｓｉを材料とするＭＯＳＦＥＴの導通速度より大きい。
図５及び図６において、Ｊ０２の下方に描かれている（Ｇ２）は、Ｊ０２が第２トランジスタのゲート電極Ｇ２と電気的に接続できることを示し、Ｊ０１の下に描かれている（Ｇ１）は、Ｊ０１が第１トランジスタのゲート電極Ｇ１と電気的に接続できることを示し、Ｊ２の下に描かれている（Ｄ）は、Ｊ２が第１トランジスタのドレイン電極Ｄと電気的に接続できることを示し、Ｊ１の下に描かれている（Ｓ）は、Ｊ１が第１トランジスタのソース電極Ｓと電気的に接続できることを示す。
図６に示す半導体デバイスの少なくとも１つの実施例は、図５に示す半導体デバイスの少なくとも１つの実施例との相違点が以下のとおりである。前記第２チップ搭載部Ｐ２が第４導線Ｌ４を介して前記第１制御電極ピンＪ０１に電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続され、前記第２チップ搭載部Ｐ２の近くに前記第１制御電極ピンＪ０１を設けて前記第４導線Ｌ４を短いものにして、最良のクランプ効果を保証し、配線を簡略化する。
別の具体的な実施形態によれば、本開示の少なくとも１つの実施例による半導体デバイスは、第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを含んでもよい。前記第１チップ搭載部と前記第２チップ搭載部とは互いに絶縁されている。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。
前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面には、前記第１トランジスタの制御電極及び前記第１制御電極ピンにそれぞれ電気的に接続された第１制御電極パッドと、前記第１トランジスタの第２端子に電気的に接続された少なくとも１つの第１パッドと、前記第１トランジスタの第１端子に電気的に接続された少なくとも１つの第２パッドとが形成されている。
前記第２半導体チップの第１表面に第２制御電極パッド及び第３パッドが形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第３パッドに電気的に接続されている。
前記第１チップ搭載部は、第１上面を有する。前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載されている。前記第１半導体チップの第１裏面は、前記第１上面に対向する。
前記第２チップ搭載部は、第２上面を有する。前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載されている。前記第２半導体チップの第２裏面は、前記第２上面に対向する。前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている。
前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面には、前記第１トランジスタの制御電極及び前記第１制御電極ピンにそれぞれ電気的に接続された第１制御電極パッドと、前記第１トランジスタの第２端子に電気的に接続された少なくとも１つの第１パッドと、前記第１トランジスタの第１端子に電気的に接続された少なくとも１つの第２パッドとが形成されている。
前記第２半導体チップの第１表面に第２制御電極パッド及び第３パッドが形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第３パッドに電気的に接続されている。
前記第１チップ搭載部は、第１上面を有する。前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載されている。前記第１半導体チップの第１裏面は、前記第１上面に対向する。
前記第２チップ搭載部は、第２上面を有する。前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載されている。前記第２半導体チップの第２裏面は、前記第２上面に対向する。前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている。
具体的な実施において、前記少なくとも１つの前記第１パッドの間は、電気的に接続され、前記少なくとも１つの前記第２パッドの間は、電気的に接続されているが、これに限定されない。
具体的な実施において、前記第１パッドと前記第２パッドとの間は絶縁され、前記第１パッドと前記第１制御電極パッドとの間は絶縁され、前記第２パッドと前記第１制御電極パッドとの間は絶縁される。
本開示の少なくとも１つの実施例において、前記第１トランジスタは、ＧａＮを材料とする電界効果トランジスタであり、前記第２トランジスタは、Ｓｉを材料とするＭＯＳＦＥＴであるが、これに限定されない。
具体的な実施において、本開示の少なくとも１つの実施例による半導体デバイスは、第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップとを含んでもよい。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。前記第１チップ搭載部と前記第２チップ搭載部とは互いに絶縁されている。前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。
前記第１半導体チップの第１表面には第１制御電極パッド、少なくとも１つの第１パッド及び少なくとも１つの第２パッドが形成されている。前記第２半導体チップの第１表面には、第２制御電極パッドと第３パッドが形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２半導体チップの第２裏面が前記第２チップ搭載部に電気的に接続されていることにより、前記第２チップ搭載部と前記第２トランジスタの第１電極とが電気的に接続される。
前記第１半導体チップの第１表面には第１制御電極パッド、少なくとも１つの第１パッド及び少なくとも１つの第２パッドが形成されている。前記第２半導体チップの第１表面には、第２制御電極パッドと第３パッドが形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２半導体チップの第２裏面が前記第２チップ搭載部に電気的に接続されていることにより、前記第２チップ搭載部と前記第２トランジスタの第１電極とが電気的に接続される。
選択可能に、前記第２チップ搭載部が導線を介して前記第１制御電極パッドに電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。前記第３パッドが前記第１パッドに電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される。ここで、前記第２チップ搭載部と前記第１制御電極パッドとの間の導線が短い。
選択可能に、前記第２チップ搭載部が導線を介して前記第１制御電極ピンに電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。前記第３パッドが前記第１パッドに電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される。ここで、前記第２チップ搭載部と前記第１制御電極ピンとの間の導線が短い。
具体的な実施において、本開示の少なくとも１つの実施例による半導体デバイスは、第１電極ピン及び第２電極ピンを更に含む。前記第１電極ピンが前記第１パッドに電気的に接続されることにより、前記第１電極ピンと前記第１トランジスタの第２端子とが電気的に接続される。前記第２電極ピンが前記第２パッドに電気的に接続されることにより、前記第２電極ピンと前記第１トランジスタの第１端子とが電気的に接続される。
実際の操作において、第１電極ピン及び第２電極ピンは、少なくとも部分的に封止体の外部に設けられてもよいが、これに限定されない。
本開示の少なくとも１つの実施例において、前記第１チップ搭載部は、前記第２チップ搭載部の第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きく、前記第１トランジスタの導通速度は、前記第２トランジスタの導通速度よりも大きい。
選択可能に、第１側辺は、左側辺である。又は、前記第１側辺は、右側辺である。第１トランジスタがＧａＮを材料とする電界効果トランジスタであり、前記第２トランジスタがＳｉを材料とするＭＯＳＦＥＴである場合、第１トランジスタの導通電流は、前記第２トランジスタの導通電流より大きく、前記第１トランジスタの導通速度は、前記第２トランジスタの導通速度より大きい。
図７に示すように、本開示の少なくとも１つの実施例による半導体デバイスは、第１トランジスタと、第２トランジスタと、封止体Ｆ０と、第１チップ搭載部Ｐ１と、第２チップ搭載部Ｐ２と、第１半導体チップＣ１と、第２半導体チップＣ２と、第１制御電極ピンＪ０１と、第２制御電極ピンＪ０２と、第１電極ピンＪ１と、第２電極ピンＪ２とを含む。前記第１チップ搭載部Ｐ１と前記第２チップ搭載部Ｐ２とは互いに絶縁されている。前記第１半導体チップＣ１には第１トランジスタが形成され、前記第２半導体チップＣ２には第２トランジスタが形成されている。
前記第１チップ搭載部Ｐ１と、前記第２チップ搭載部Ｐ２と、前記第１半導体チップＣ１と、前記第２半導体チップＣ２とは、同一の前記封止体Ｆ０によって封止されている。
前記第１半導体チップＣ１は、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップＣ２は、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップＣ１の第１表面には、第１制御電極パッドＨ０１と、１つ目の第１パッドＨ１１と、２つ目の第１パッドＨ２１と、３つ目の第１パッドＨ３１と、１つ目の第２パッドＨ１２と、２つ目の第２パッドＨ２２と、３つ目の第２パッドＨ３２が形成されている。前記第１制御電極パッドＨ０１は、前記第１トランジスタの制御電極及び前記第１制御電極ピンＪ０１にそれぞれ電気的に接続されている。
Ｈ１１、Ｈ２１及びＨ３１は、互いに電気的に接続されている。Ｈ１１、Ｈ２１及びＨ３１は、それぞれ前記第１トランジスタの第２端子に電気的に接続されている。
Ｈ１２、Ｈ２２及びＨ３２は、互いに電気的に接続されている。Ｈ１２、Ｈ２２及びＨ３２は、それぞれ前記第１トランジスタの第１端子に電気的に接続されている。
前記第２半導体チップＣ２の第１表面には、第２制御電極パッドＨ０２及び第３パッドＨ３が形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドＨ０２は、前記第２トランジスタの制御電極及び前記第２制御電極ピンＪ０２にそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第３パッドＨ３に電気的に接続されている。
前記第１チップ搭載部Ｐ１は、第１上面を有する。前記第１半導体チップＣ１は、前記第１チップ搭載部Ｐ１の第１上面に搭載されている。前記第１半導体チップＣ１の第１裏面は、前記第１上面に対向する。
前記第２チップ搭載部Ｐ２は、第２上面を有する。前記第２半導体チップＣ２は、前記第２チップ搭載部Ｐ２の第２上面に搭載されている。前記第２半導体チップＣ２の第２裏面は、前記第２上面に対向する。前記第２半導体チップＣ２の第２裏面が前記第２チップ搭載部Ｐ２に電気的に接続されることにより、前記第２トランジスタの第１電極と前記第２チップ搭載部Ｐ２とが電気的に接続される。
前記第１トランジスタは、ＧａＮを材料とする電界効果トランジスタであり、前記第２トランジスタは、Ｓｉを材料とするＭＯＳＦＥＴである。
前記第１チップ搭載部Ｐ１と、前記第２チップ搭載部Ｐ２と、前記第１半導体チップＣ１と、前記第２半導体チップＣ２とは、同一の前記封止体Ｆ０によって封止されている。
前記第１半導体チップＣ１は、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップＣ２は、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップＣ１の第１表面には、第１制御電極パッドＨ０１と、１つ目の第１パッドＨ１１と、２つ目の第１パッドＨ２１と、３つ目の第１パッドＨ３１と、１つ目の第２パッドＨ１２と、２つ目の第２パッドＨ２２と、３つ目の第２パッドＨ３２が形成されている。前記第１制御電極パッドＨ０１は、前記第１トランジスタの制御電極及び前記第１制御電極ピンＪ０１にそれぞれ電気的に接続されている。
Ｈ１１、Ｈ２１及びＨ３１は、互いに電気的に接続されている。Ｈ１１、Ｈ２１及びＨ３１は、それぞれ前記第１トランジスタの第２端子に電気的に接続されている。
Ｈ１２、Ｈ２２及びＨ３２は、互いに電気的に接続されている。Ｈ１２、Ｈ２２及びＨ３２は、それぞれ前記第１トランジスタの第１端子に電気的に接続されている。
前記第２半導体チップＣ２の第１表面には、第２制御電極パッドＨ０２及び第３パッドＨ３が形成されている。前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続されている。前記第２制御電極パッドＨ０２は、前記第２トランジスタの制御電極及び前記第２制御電極ピンＪ０２にそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第３パッドＨ３に電気的に接続されている。
前記第１チップ搭載部Ｐ１は、第１上面を有する。前記第１半導体チップＣ１は、前記第１チップ搭載部Ｐ１の第１上面に搭載されている。前記第１半導体チップＣ１の第１裏面は、前記第１上面に対向する。
前記第２チップ搭載部Ｐ２は、第２上面を有する。前記第２半導体チップＣ２は、前記第２チップ搭載部Ｐ２の第２上面に搭載されている。前記第２半導体チップＣ２の第２裏面は、前記第２上面に対向する。前記第２半導体チップＣ２の第２裏面が前記第２チップ搭載部Ｐ２に電気的に接続されることにより、前記第２トランジスタの第１電極と前記第２チップ搭載部Ｐ２とが電気的に接続される。
前記第１トランジスタは、ＧａＮを材料とする電界効果トランジスタであり、前記第２トランジスタは、Ｓｉを材料とするＭＯＳＦＥＴである。
図７に示す少なくとも１つの実施例において、前記第２チップ搭載部Ｐ２が第５導線Ｌ５を介して前記第１制御電極ピンＪ０１に電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。ここで、前記第２チップ搭載部Ｐ２と前記第１制御電極ピンＪ０１との間の第５導線Ｌ５が短い。
前記第３パッドＨ３がＨ１１、Ｈ２１、Ｈ３１にそれぞれ電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される。
前記第３パッドＨ３がＨ１１、Ｈ２１、Ｈ３１にそれぞれ電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される。
図７に示す少なくとも１つの実施例において、前記第１電極ピンＪ１に連結されるように前記第１チップ搭載部Ｐ１が一体的に形成されることにより、前記第１チップ搭載部Ｐ１と前記第１電極ピンＪ１とが電気的に接続される。Ｈ１１が前記第１チップ搭載部Ｐ１に電気的に接続されることにより、Ｈ１１とＪ１とが電気的に接続される。Ｈ１１、Ｈ２１及びＨ３１の間が電気的に接続されているため、Ｈ２１とＪ１とが電気的に接続され、Ｈ３１とＪ１とが電気的に接続される。Ｈ１２、Ｈ２２及びＨ３２は、それぞれＪ２に電気的に接続されている。
図７に示す少なくとも１つの実施例において、前記第１トランジスタの制御電極は、ゲート電極であり、前記第１トランジスタの第１端子は、ドレイン電極であり、前記第１トランジスタの第２端子は、ソース電極であり、前記第２トランジスタの制御電極は、ゲート電極であり、前記第２トランジスタの第１電極は、ドレイン電極であり、前記第２トランジスタの第２電極は、ソース電極であるが、これに限定されない。
図７に示す少なくとも１つの実施例において、第１チップ搭載部Ｐ１と前記第１半導体チップＣ１とは垂直方向に配列されているが、これに限定されない。
図７に示す少なくとも１つの実施例において、Ｊ０２、Ｊ０１、Ｊ２及びＪ１は、左から順に配列し、Ｊ０２、Ｊ０１、Ｊ２及びＪ１は、互いに絶縁されている。Ｈ１１、Ｈ２１及びＨ３１を上から順に配列し、Ｈ１２、Ｈ２２及びＨ３２を上から順に配列し、Ｈ１１、Ｈ２１及びＨ３１を前記第２半導体チップＣ２の近くに配置して、Ｈ１１、Ｈ２１及びＨ３１と、Ｈ３とを電気的接続しやすくする。前記第１半導体チップＣ１の左下隅にＨ０１を設置することにより、Ｈ０１とＪ０１とを電気的に接続しやすくする。
図７に示す少なくとも１つの実施例において、前記第１トランジスタは、ＧａＮを材料とする電界効果トランジスタであり、前記第２トランジスタは、Ｓｉを材料とするＭＯＳＦＥＴであり、前記第１チップ搭載部Ｐ１は、前記第２チップ搭載部Ｐ２の右側に設けられているが、これに限定されない。実際の操作には、Ｐ１は、Ｐ２の左側に設けられてもよい。
図７に示す少なくとも１つの実施例において、前記第１チップ搭載部Ｐ１の第１上面には、例えば、銀半田又は錫半田付けからなる導電性接着材を介して第１半導体チップＣ１が搭載されている。前記第１半導体チップＣ１には、ＧａＮを材料とする電界効果トランジスタが形成されている。前記第１半導体チップＣ１の第１表面には、第１制御電極パッドＨ０１と、１つ目の第１パッドＨ１１と、２つ目の第１パッドＨ２１と、３つ目の第１パッドＨ３１と、１つ目の第２パッドＨ１２と、２つ目の第２パッドＨ２２と、３つ目の第２パッドＨ３２が形成されている。
図７に示す少なくとも１つの実施例において、前記第２チップ搭載部Ｐ２の第２上面には、例えば、銀半田又は錫半田付けからなる導電性接着材を介して第２半導体チップＣ２が搭載されている。前記第２半導体チップＣ２には、Ｓｉを材料とするＭＯＳＦＥＴが形成されている。前記第２半導体チップＣ２の第２裏面は、ドレイン電極となる。前記第２半導体チップＣ２の第２表面には、第２制御電極パッドＨ０２と第３パッドＨ３が形成されている。即ち、前記第２トランジスタのドレイン電極は、前記第２半導体チップＣ２の第２裏面に形成されている。前記第２トランジスタのゲート電極に電気的に接続された第２制御電極パッドＨ０２と、前記第２トランジスタのソース電極に電気的に接続された第３パッドＨ３は、前記第２半導体チップＣ２の第２表面に設けられている。
図７に示す少なくとも１つの実施例において、第２半導体チップＣ２が導電性接着材を介して前記第２チップ搭載部Ｐ２に搭載されているため、前記第２導体チップＣ２の裏面に形成された第２トランジスタのドレイン電極と前記第２チップ搭載部Ｐ２とが電気的に接続される。
図７に示す少なくとも１つの実施例において、前記第１チップ搭載部Ｐ１と、前記第２チップ搭載部Ｐ２と、前記第１半導体チップＣ１と、前記第２半導体チップＣ２と、Ｊ０２の一部と、Ｊ０１の一部と、Ｊ２の一部と、Ｊ１の一部とは、前記封止体Ｆ０によって封止されている。
図７及び図８において、Ｊ０２の下方描かれているには（Ｇ２）は、Ｊ０２が第２トランジスタのゲート電極Ｇ２と電気的に接続できることを示し、Ｊ０１の下に描かれている（Ｇ１）は、Ｊ０１が第１トランジスタのゲート電極Ｇ１と電気的に接続できることを示し、Ｊ２の下に描かれている（Ｄ）は、Ｊ２が第１トランジスタのドレイン電極Ｄと電気的に接続できることを示し、Ｊ１の下に描かれている（Ｓ）は、Ｊ１が第１トランジスタのソース電極Ｓと電気的に接続できることを示す。
具体的な実施において、前記第２チップ搭載部Ｐ２が導線を介して前記第１制御電極パッドＨ０１に電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。ここで、前記第２チップ搭載部Ｐ２と前記第１制御電極パッドＨ０１との間の導線が短い。
図８に示す少なくとも１つの実施例は、図７に示す少なくとも１つの実施例との相違点が以下のとおりである。第１チップ搭載部Ｐ１が水平方向に配列され、第１半導体チップＣ１が水平方向に配列されることにより、Ｈ１１、Ｈ２１、Ｈ３１が右から順に配列され、Ｈ１２、Ｈ２２、Ｈ３２が右から順に配列され、Ｈ３１とＨ３とがに電気的に接続され、Ｈ１１とＪ１とが電気的に接続されている。
図８に示す少なくとも１つの実施例において、前記第２チップ搭載部Ｐ２が第６導線Ｌ６を介して前記第１制御電極ピンＪ０１に電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。ここで、前記第２チップ搭載部Ｐ２と前記第１制御電極ピンＪ０１との間の第６導線Ｌ６が短い。
図８に示す少なくとも１つの実施例において、前記第１電極ピンＪ１に連結されるように前記第１チップ搭載部Ｐ１が一体的に形成されることにより、前記第１チップ搭載部Ｐ１と前記第１電極ピンＪ１とが電気的に接続される。Ｈ１１が前記第１チップ搭載部Ｐ１に電気的に接続されることにより、Ｈ１１とＪ１とが電気的に接続される。Ｈ１１、Ｈ２１とＨ３１の間が電気的に接続されているため、Ｈ２１とＪ１とが電気的に接続され、Ｈ３１とＪ１とが電気的に接続されている。
選択可能に、前記第１チップ搭載部と前記第２チップ搭載部とは、同一基板上に設けられ、前記第２チップ搭載部と前記基板との間の第２距離は、前記第１チップ搭載部と前記基板との間の第１距離よりも大きい。
実際の操作において、前記第２チップ搭載部と前記基板との間にスペーサ層を設けることにより、前記第２チップ搭載部が前記第１チップ搭載部よりも高くなるように前記第２チップ搭載部を高くする。前記スペーサ層は、絶縁接着材を介して前記基板と前記第２チップ搭載部にそれぞれ接着される。例えば、前記スペーサ層は、ＡＬ2Ｏ3からなるが、これに限定されない。
具体的な実施において、前記第２チップ搭載部Ｐ２は、前記第１チップ搭載部Ｐ１よりも高い。これにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子が導線を介して電気的に接続される際に、第２トランジスタに対する応力が大きくなり第１トランジスタに対する応力が小さくなるようにして、第１トランジスタを保護する。
具体的な実施において、前記第２トランジスタの第２電極は、導線を介して前記第１トランジスタの第２端子に電気的に接続されている。前記導線は、第１導線部と、第２導線部と、第３の導線部とを含む。前記第１導線部の第１端は、前記第２トランジスタの第２電極に電気的に接続されている。前記第１導線部の第２端は、前記第２導線部の第１端に電気的に接続されている。前記第２導線部の第２端は、前記第３導線部の第１端に電気的に接続されている。前記第３導線部の第２端は、前記第１トランジスタの第２端子に電気的に接続されている。前記第２チップ搭載部の第２上面と前記第１導線部とは直交し、前記第１チップ搭載部の第１上面と前記第３導線部とは直交していないようにすることにより、第２トランジスタに対する応力が大きくなり、第１トランジスタに対する応力が小さくなるようにして第１トランジスタを保護する。
１つの具体的な実施形態によれば、本開示の少なくとも１つの実施例による半導体デバイスは、チップ搭載部と、第１半導体チップと、第２半導体チップとを含んでもよい。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。
前記チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面には、第１制御電極パッドと第１パッドが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び前記第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第２表面には、第２制御電極パッド、少なくとも１つの第２パッド、及び少なくとも１つの第３パッドが形成されている。前記第２制御電極パッドは、前記第２トランジスタの制御電極と前記第２制御電極ピンにそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第２パッドに電気的に接続されている。前記第２トランジスタの第１電極は、前記第３パッドに電気的に接続されている。
前記チップ搭載部は、上面を有する。前記第１半導体チップは、前記チップ搭載部の上面に搭載されている。前記第１半導体チップの第１裏面は、前記上面に対向する。前記第１半導体チップの第１裏面は、前記チップ搭載部に電気的に接続されている。
前記第２半導体チップは、前記チップ搭載部の上面に搭載されている。前記第２半導体チップの第２裏面は、前記上面に対向する。
前記チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面には、第１制御電極パッドと第１パッドが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び前記第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第２表面には、第２制御電極パッド、少なくとも１つの第２パッド、及び少なくとも１つの第３パッドが形成されている。前記第２制御電極パッドは、前記第２トランジスタの制御電極と前記第２制御電極ピンにそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、前記第２パッドに電気的に接続されている。前記第２トランジスタの第１電極は、前記第３パッドに電気的に接続されている。
前記チップ搭載部は、上面を有する。前記第１半導体チップは、前記チップ搭載部の上面に搭載されている。前記第１半導体チップの第１裏面は、前記上面に対向する。前記第１半導体チップの第１裏面は、前記チップ搭載部に電気的に接続されている。
前記第２半導体チップは、前記チップ搭載部の上面に搭載されている。前記第２半導体チップの第２裏面は、前記上面に対向する。
具体的な実施において、本開示の少なくとも１つの実施例による半導体デバイスは、チップ搭載部と、第１半導体チップと、第２半導体チップとを含んでもよい。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成されている。前記チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。
前記第１半導体チップの第１表面には、第１制御電極パッドと第１パッドが形成されている。前記第１裏面が前記第１トランジスタの第１端子に電気的に接続され、前記第１半導体チップの第１裏面が前記チップ搭載部に電気的に接続されることにより、前記第１トランジスタの第１端子と前記チップ搭載部とが電気的に接続される。前記第２半導体チップの第２表面には、第２制御電極パッド、少なくとも１つの第２パッド、及び少なくとも１つの第３パッドが形成されている。
前記第１半導体チップの第１表面には、第１制御電極パッドと第１パッドが形成されている。前記第１裏面が前記第１トランジスタの第１端子に電気的に接続され、前記第１半導体チップの第１裏面が前記チップ搭載部に電気的に接続されることにより、前記第１トランジスタの第１端子と前記チップ搭載部とが電気的に接続される。前記第２半導体チップの第２表面には、第２制御電極パッド、少なくとも１つの第２パッド、及び少なくとも１つの第３パッドが形成されている。
選択可能に、前記第３パッドが導線を介して前記第１制御電極ピンに電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。前記第２パッドが前記第１パッドに電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される、ここで、前記第３パッドと前記第１制御電極ピンとの間の導線が短い。
選択可能に、前記第３パッドが導線を介して前記第１制御電極パッドに電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。前記第２パッドが前記第１パッドに電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される。ここで、前記第３パッドと前記第１制御電極パッドとの間の導線が短い。
本開示の少なくとも１つの実施例において、前記半導体デバイスは、第１電極ピンと第２電極ピンとを含んでもよい。前記第１電極ピンが前記第１パッドに電気的に接続されることにより、前記第１電極ピンと前記第１トランジスタの第２端子とが電気的に接続される。前記第２電極ピンが前記チップ搭載部に電気的に接続されることにより、前記第２電極ピンと前記第１トランジスタの第１端子とが電気的に接続される。
具体的な実施において、前記第１半導体チップは、前記第２半導体チップの第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きい。
選択可能に、前記第１トランジスタは、ＳｉＣを材料とするＭＯＳＦＥＴであり、前記第２トランジスタは、ＧａＮを材料とする電界効果トランジスタである。
本開示の少なくとも１つの実施例において、第１側辺は、左側辺である。又は、前記第１側辺は、右側辺である。前記第１トランジスタがＳｉＣを材料とするＭＯＳＦＥＴであり、前記第２トランジスタがＧａＮを材料とする電界効果トランジスタである場合、第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きい。
選択可能に、前記第１半導体チップと前記チップ搭載部との間の第４の距離は、前記第１半導体チップと前記チップ搭載部との間の第３の距離よりも大きい。
実際の操作において、前記第２半導体チップと前記チップ搭載部との間にスペーサ層を設けることにより、前記第２半導体チップが前記第１半導体チップよりも高くなるように前記第２半導体チップを高くする。前記スペーサ層は、絶縁接着材を介して前記チップ搭載部と前記第２半導体チップにそれぞれ接着される。例えば、前記スペーサ層は、ＡＬ2Ｏ3からなるが、これに限定されない。
具体的な実施において、前記第２半導体チップは、前記第１半導体チップよりも高い。これにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子が導線を介して、電気的に接続される際に、第２トランジスタに対する応力が大きくなり、第１トランジスタに対する応力が小さくなるようにして第１トランジスタを保護する。
具体的な実施において、前記第２トランジスタの第２電極は、導線を介して前記第１トランジスタの第２端子に電気的に接続されている。前記導線は、第１導線部と、第２導線部と、第３導線部とを含む。
前記第１導線部の第１端は、前記第２トランジスタの第２電極に電気的に接続され、前記第１導線部の第２端は、前記第２導線部の第１端に電気的に接続され、前記第２導線部の第２端は、前記第３導線部の第１端に電気的に接続され、前記第３導線部の第２端は、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第２表面と前記第１導線部とは直交し、前記第１半導体チップの第１表面と前記第３導線部とは直交していないことにより、第２トランジスタに対する応力が大きくなり、第１トランジスタに対する応力が小さくなるようにして、第１トランジスタを保護する。
前記第１導線部の第１端は、前記第２トランジスタの第２電極に電気的に接続され、前記第１導線部の第２端は、前記第２導線部の第１端に電気的に接続され、前記第２導線部の第２端は、前記第３導線部の第１端に電気的に接続され、前記第３導線部の第２端は、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第２表面と前記第１導線部とは直交し、前記第１半導体チップの第１表面と前記第３導線部とは直交していないことにより、第２トランジスタに対する応力が大きくなり、第１トランジスタに対する応力が小さくなるようにして、第１トランジスタを保護する。
図９に示すように、本開示の少なくとも１つの実施例による半導体デバイスは、第１トランジスタと、第２トランジスタと、封止体Ｆ０と、チップ搭載部Ｐ０と、第１半導体チップＣ１と、第２半導体チップＣ２と、第１制御電極ピンＪ０１と、第２制御電極ピンＪ０２と、第１電極ピンＪ１と、第２電極ピンＪ２とを含む。前記第１半導体チップＣ１には第１トランジスタが形成され、前記第２半導体チップＣ２には第２トランジスタが形成されている。
前記チップ搭載部Ｐ０と、前記第１半導体チップＣ１と、前記第２半導体チップＣ２とは、同一の前記封止体によって封止されている。前記第１半導体チップＣ１は、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップＣ２は、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップＣ１の第１表面には、第１制御電極パッドＨ０１と第１パッドＨ１が形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドＨ０１は、前記第１トランジスタの制御電極及び前記第１制御電極ピンＪ０１にそれぞれ電気的に接続されている。前記第１パッドＨ１は、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第２表面には、第２制御電極パッドＨ０２と、１つ目の第２パッドＨ１２と、２つ目の第２パッドＨ２２と、１つ目の第３パッドＨ１３と、２つ目の第３パッドＨ２３が形成されている。前記第２制御電極パッドＨ０２は、前記第２トランジスタの制御電極及び前記第２制御電極ピンＪ０２にそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、Ｈ１２及びＨ２２にそれぞれ電気的に接続されている。前記第２トランジスタの第１電極は、Ｈ１３及びＨ２３にそれぞれ電気的に接続されている。
Ｈ１２とＨ２２とは、電気的に接続され、Ｈ１３とＨ２３とは、電気的に接続されている。
前記チップ搭載部Ｐ０は、上面を有する。前記第１半導体チップＣ１は、前記チップ搭載部Ｐ０の上面に搭載されている。前記第１半導体チップＣ１の第１裏面は、前記上面に対向する。前記第１半導体チップＣ１の第１裏面が前記チップ搭載部Ｐ０に電気的に接続されることにより、前記第１トランジスタの第１端子と前記チップ搭載部Ｐ０とが電気的に接続される。
前記第２半導体チップＣ２は、前記チップ搭載部Ｐ０の上面に搭載されている。前記第２半導体チップＣ２の第２裏面は、前記上面に対向する。
前記第１電極ピンＪ１が前記第１パッドＨ１に電気的に接続されることにより、前記第１電極ピンＪ１と前記第１トランジスタの第２端子とが電気的に接続される。
前記第２電極ピンＪ２が前記チップ搭載部Ｐ０に電気的に接続されることにより、前記第２電極ピンＪ２と前記第１トランジスタの第１端子とが電気的に接続される。
Ｈ１３が第７導線Ｌ７を介して前記第１制御電極ピンＪ０１に電気的に接続されることにより、前記第２トランジスタの第１電極と第１トランジスタの制御電極とが電気的に接続される。Ｈ１２が前記第１パッドＨ１に電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される。ここで、Ｈ１３と前記第１制御電極ピンＪ０１との間の第７導線Ｌ７が短い。
前記チップ搭載部Ｐ０と、前記第１半導体チップＣ１と、前記第２半導体チップＣ２とは、同一の前記封止体によって封止されている。前記第１半導体チップＣ１は、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップＣ２は、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップＣ１の第１表面には、第１制御電極パッドＨ０１と第１パッドＨ１が形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドＨ０１は、前記第１トランジスタの制御電極及び前記第１制御電極ピンＪ０１にそれぞれ電気的に接続されている。前記第１パッドＨ１は、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第２表面には、第２制御電極パッドＨ０２と、１つ目の第２パッドＨ１２と、２つ目の第２パッドＨ２２と、１つ目の第３パッドＨ１３と、２つ目の第３パッドＨ２３が形成されている。前記第２制御電極パッドＨ０２は、前記第２トランジスタの制御電極及び前記第２制御電極ピンＪ０２にそれぞれ電気的に接続されている。前記第２トランジスタの第２電極は、Ｈ１２及びＨ２２にそれぞれ電気的に接続されている。前記第２トランジスタの第１電極は、Ｈ１３及びＨ２３にそれぞれ電気的に接続されている。
Ｈ１２とＨ２２とは、電気的に接続され、Ｈ１３とＨ２３とは、電気的に接続されている。
前記チップ搭載部Ｐ０は、上面を有する。前記第１半導体チップＣ１は、前記チップ搭載部Ｐ０の上面に搭載されている。前記第１半導体チップＣ１の第１裏面は、前記上面に対向する。前記第１半導体チップＣ１の第１裏面が前記チップ搭載部Ｐ０に電気的に接続されることにより、前記第１トランジスタの第１端子と前記チップ搭載部Ｐ０とが電気的に接続される。
前記第２半導体チップＣ２は、前記チップ搭載部Ｐ０の上面に搭載されている。前記第２半導体チップＣ２の第２裏面は、前記上面に対向する。
前記第１電極ピンＪ１が前記第１パッドＨ１に電気的に接続されることにより、前記第１電極ピンＪ１と前記第１トランジスタの第２端子とが電気的に接続される。
前記第２電極ピンＪ２が前記チップ搭載部Ｐ０に電気的に接続されることにより、前記第２電極ピンＪ２と前記第１トランジスタの第１端子とが電気的に接続される。
Ｈ１３が第７導線Ｌ７を介して前記第１制御電極ピンＪ０１に電気的に接続されることにより、前記第２トランジスタの第１電極と第１トランジスタの制御電極とが電気的に接続される。Ｈ１２が前記第１パッドＨ１に電気的に接続されることにより、前記第２トランジスタの第２電極と前記第１トランジスタの第２端子とが電気的に接続される。ここで、Ｈ１３と前記第１制御電極ピンＪ０１との間の第７導線Ｌ７が短い。
図９に示す少なくとも１つの実施例において、前記第１トランジスタの制御電極は、ゲート電極であり、前記第１トランジスタの第１端子は、ドレイン電極であり、前記第１トランジスタの第２端子は、ソース電極であり、前記第２トランジスタの制御電極は、ゲート電極であり、前記第２トランジスタの第１電極は、ドレイン電極であり、前記第２トランジスタの第２電極は、ソース電極であるが、これに限定されない。
図９に示す少なくとも１つの実施例において、前記第２電極ピンＪ２に連結されるように前記チップ搭載部Ｐ０が一体的に形成されていることにより、前記チップ搭載部Ｐ０と前記第２電極ピンＪ２とが電気的に接続される。
図９に示す少なくとも１つの実施例において、Ｊ０２、Ｊ０１、Ｊ２及びＪ１は、左から順に配列し、Ｊ０２、Ｊ０１、Ｊ２及びＪ１は、互いに絶縁されている。Ｈ１２とＨ２２が右から順に配列し、Ｈ１３とＨ２３が右から順に配列し、Ｈ１３がＪ０１の近くにあことにより、Ｈ１３とＪ０１とを電気的接続しやすくする。
図９に示す少なくとも１つの実施例において、前記第１トランジスタは、ＳｉＣを材料とするＭＯＳＦＥＴであり、前記第２トランジスタは、ＧａＮを材料とする電界効果トランジスタであり、前記第１半導体チップＣ１は、前記第２半導体チップＣ２の右側に設けられているが、これに限定されない。実際の操作において、Ｃ１をＣ２の左側に設けてもよい。
図９に示す少なくとも１つの実施例において、前記チップ搭載部Ｐ０の上面には、例えば、銀半田又は錫半田付けからなる導電性接着材を介して第１半導体チップＣ１が搭載されている。前記第１半導体チップＣ１には、ＳｉＣを材料とするＭＯＳＦＥＴが形成されている。前記第１半導体チップＣ１の第１裏面は、ドレイン電極となる。前記第１半導体チップＣ１の第１表面には、第１制御電極パッドＨ０１と第１パッドＨ１が形成されている。即ち、前記第１トランジスタのドレイン電極は、前記第１半導体チップＣ１の第１裏面に形成されている。前記第１トランジスタのゲート電極に電気的に接続された第１制御電極パッドＨ０１と、前記第１トランジスタのソース電極に電気的に接続された第１パッドＨ１は、前記第１半導体チップＣ２の第１表面に設けられている。
図９に示す少なくとも１つの実施例において、前記チップ搭載部Ｐ０の上面には、前記第２半導体チップＣ２が設けられている。前記第２半導体チップＣ２の第２裏面は、前記上面に対向する。前記第２半導体チップＣ２の第２裏面と前記チップ搭載部Ｐ０との間は絶縁されている。
図９に示す少なくとも１つの実施例において、前記チップ搭載部Ｐ０と、前記第１半導体チップＣ１と、前記第２半導体チップＣ２と、Ｊ０２の一部と、Ｊ０１の一部と、Ｊ２の一部と、Ｊ１の一部とは、前記封止体Ｆ０によって封止されている。
図９において、Ｊ０２の下方に描かれている（Ｇ２）は、Ｊ０２が第２トランジスタのゲート電極Ｇ２と電気的に接続できることを示し、Ｊ０１の下に描かれている（Ｇ１）は、Ｊ０１が第１トランジスタのゲート電極Ｇ１と電気的に接続できることを示し、Ｊ２の下に描かれている（Ｄ）は、Ｊ２が第１トランジスタのドレイン電極Ｄと電気的に接続できることを示し、Ｊ１の下に描かれている（Ｓ）は、Ｊ１が第１トランジスタのソース電極Ｓと電気的に接続できることを示す。
具体的な実施において、前記１つ目の第３パッドＨ１３が導線を介して前記第１制御電極パッドＨ０１に電気的に接続されることにより、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極とが電気的に接続される。ここで、前記１つ目の第３パッドＨ１３と前記第１制御電極パッドＨ０１との間の導線が短い。
本開示の少なくとも１つの実施例による半導体デバイスは、封止体と、第１トランジスタと、容量とを含む。ここで、前記第１トランジスタは、制御電極と、第１端子と、第２端子とを含む。前記容量は、第１容量電極と第２容量電極とを含む。
前記第１トランジスタは、その制御電極の電位の制御により、前記第１端子から前記第２端子へ電流を流すことができるようにする。前記第１容量電極は、前記第１トランジスタの制御電極に電気的に接続され、前記第２容量電極は、前記第１トランジスタの第２端子に電気的に接続されている。
前記第１トランジスタと前記容量は、同一の前記封止体によって封止されている。前記第１トランジスタの制御電極は、第１制御電極ピンに電気的に接続されている。
前記第１トランジスタは、その制御電極の電位の制御により、前記第１端子から前記第２端子へ電流を流すことができるようにする。前記第１容量電極は、前記第１トランジスタの制御電極に電気的に接続され、前記第２容量電極は、前記第１トランジスタの第２端子に電気的に接続されている。
前記第１トランジスタと前記容量は、同一の前記封止体によって封止されている。前記第１トランジスタの制御電極は、第１制御電極ピンに電気的に接続されている。
本開示の少なくとも１つの実施例において、前記第１トランジスタの制御電極と前記第１制御電極ピンとの間は、バインディング線により電気的に接続されている。前記バインディング線は、導線である。
本開示の少なくとも１つの実施例による半導体デバイスは、第１トランジスタと容量（前記容量は、前記第１トランジスタの制御電極の電位を制御するためのものである）とを同一の前記封止体によって封止することにより、前記容量と前記第１トランジスタの制御電極との間の距離を短縮し、良好なクランプ効果を保証し、配線を簡略化する。
具体的な実施において、前記第１制御電極ピンは、少なくとも部分的に前記封止体の外部に設けられているが、これに限定されない。
具体的な実施において、前記封止体は、樹脂からなるが、これに限定されない。
選択可能に、前記第１トランジスタは、ｎ型トランジスタであり、前記第１端子は、第１電極であり、前記第１電極は、ドレイン電極であり、前記第２端子は、第２電極であり、前記第２電極は、ソース電極である。又は、前記第１トランジスタは、ｐ型トランジスタであり、前記第１端子は、第１電極であり、前記第１端子は、ソース電極であり、前記第２端子は、第２電極であり、前記第２端子は、ドレイン電極である。
具体的な実施において、本開示の少なくとも１つの実施例による半導体デバイスは、チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンを更に含む。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に前記容量が形成されている。
前記チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面には、第１制御電極パッドと第１パッドが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第２表面には、第１電極パッドと第２電極パッドとが形成されている。前記第１電極パッドは、前記第１容量電極に電気的に接続され、前記第２電極パッドは、前記第２容量電極に電気的に接続されている。
前記チップ搭載部は、上面を有する。前記第１半導体チップは、前記チップ搭載部の上面に搭載されている。前記第１半導体チップの第１裏面は、前記上面に対向する。前記第１半導体チップの第１裏面は、前記チップ搭載部に電気的に接続されている。
前記第２半導体チップは、前記チップ搭載部の上面に搭載されている。前記第２半導体チップの第２裏面は、前記上面に対向する。
前記第１電極パッドが前記第１制御電極ピン又は前記第１制御電極パッドに電気的に接続され、前記第２電極パッドが前記第１パッドに電気的に接続されていることにより、前記第２容量電極と前記第１トランジスタの第２端子とが電気的に接続される。
前記チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップの第１表面には、第１制御電極パッドと第１パッドが形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続されている。前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップの第２表面には、第１電極パッドと第２電極パッドとが形成されている。前記第１電極パッドは、前記第１容量電極に電気的に接続され、前記第２電極パッドは、前記第２容量電極に電気的に接続されている。
前記チップ搭載部は、上面を有する。前記第１半導体チップは、前記チップ搭載部の上面に搭載されている。前記第１半導体チップの第１裏面は、前記上面に対向する。前記第１半導体チップの第１裏面は、前記チップ搭載部に電気的に接続されている。
前記第２半導体チップは、前記チップ搭載部の上面に搭載されている。前記第２半導体チップの第２裏面は、前記上面に対向する。
前記第１電極パッドが前記第１制御電極ピン又は前記第１制御電極パッドに電気的に接続され、前記第２電極パッドが前記第１パッドに電気的に接続されていることにより、前記第２容量電極と前記第１トランジスタの第２端子とが電気的に接続される。
本開示の少なくとも１つの実施例において、前記半導体デバイスは、チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンとを更に含む。前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に前記容量が形成されている。前記チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止されている。前記第１トランジスタは、ＳｉＣを材料とするＭＯＳＦＥＴであり、前記第１電極パッドは、前記第１制御電極ピン又は前記第１制御電極パッドに電気的に接続されている。ここで、前記第１電極パッドと前記第１制御電極ピン又は前記第１制御電極パッドとの間の導線が短い。
選択可能に、前記半導体デバイスは、第１電極ピンと第２電極ピンとを含んでもよい。前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記チップ搭載部に電気的に接続されている。
具体的な実施において、前記第１制御電極ピンは、少なくとも部分的に前記封止体の外部に設けられ、前記第１電極ピンは、少なくとも部分的に前記封止体の外部に設けられ、前記第２電極ピンは、少なくとも部分的に前記封止体の外部に設けられる。
図１０に示すように、本開示の少なくとも１つの実施例による半導体デバイスは、第１トランジスタＭ１と容量Ｃ０とを含む。前記容量Ｃ０は、第１容量電極と第２容量電極とを含む。
前記第１トランジスタＭ１は、そのゲート電極Ｇ１の電位の制御により、前記第１トランジスタＭ１のドレイン電極Ｄから前記第１トランジスタＭ１のソース電極Ｓに電流を流すことができるようにするためのものである。
前記第１容量電極は、前記第１トランジスタＭ１のゲート電極Ｇ１に電気的に接続され、前記第２容量電極は、前記第１トランジスタＭ１のソース電極Ｓに電気的に接続されている。
前記第１トランジスタＭ１は、そのゲート電極Ｇ１の電位の制御により、前記第１トランジスタＭ１のドレイン電極Ｄから前記第１トランジスタＭ１のソース電極Ｓに電流を流すことができるようにするためのものである。
前記第１容量電極は、前記第１トランジスタＭ１のゲート電極Ｇ１に電気的に接続され、前記第２容量電極は、前記第１トランジスタＭ１のソース電極Ｓに電気的に接続されている。
図１０に示す半導体デバイスの少なくとも１つの実施例において、Ｍ１は、ｎ型ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、金属－酸化物－半導体電界効果トランジスタ）であるが、これに限定されない。
図１１に示すように、本開示の少なくとも１つの実施例による半導体デバイスは、第１トランジスタと、第２トランジスタと、封止体Ｆ０と、チップ搭載部Ｐ０と、第１半導体チップＣ１と、第２半導体チップＣ２と、第１制御電極ピンＪ０１と、第１電極ピンＪ１と、第２電極ピンＪ２を含んでもよい。前記第１半導体チップＣ１に第１トランジスタが形成され、前記第２半導体チップＣ２に前記容量が形成されている。
前記チップ搭載部Ｐ０と、前記第１半導体チップＣ１と、前記第２半導体チップＣ２とは、同一の前記封止体Ｆ０によって封止されている。
前記第１半導体チップＣ１は、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップＣ２は、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップＣ１の第１表面には、第１制御電極パッドＨ０１と第１パッドＨ１が形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドＨ０１は、前記第１トランジスタの制御電極及び第１制御電極ピンＪ０１にそれぞれ電気的に接続されている。前記第１パッドＨ１は、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップＣ２の第２表面には、第１電極パッドＨ４１及び第２電極パッドＨ４２が形成されている。前記第１電極パッドＨ４１は、前記第１容量電極に電気的に接続され、前記第２電極パッドＨ４２は、前記第２容量電極に電気的に接続されている。
前記チップ搭載部Ｐ０は、上面を有する。前記第１半導体チップＣ１は、前記チップ搭載部Ｐ０の上面に搭載されている。前記第１半導体チップＣ１の第１裏面は、前記上面に対向する。前記第１半導体チップＣ１の第１裏面は、前記チップ搭載部Ｐ０に電気的に接続されている。
前記第２半導体チップＣ２は、前記チップ搭載部の上面に搭載されている。前記第２半導体チップＣ２の第２裏面は、前記上面に対向する。
前記第２電極パッドＨ４１は、第１パッドＨ１に電気的に接続されている。
第１電極パッドＨ４１が第８導線Ｌ８を介して第１制御電極ピンＪ０１に電気的に接続されることにより、前記第１容量電極と前記第１トランジスタの制御電極とが電気的に接続される。前記第２電極パッド４２が前記第１パッドＨ１に電気的に接続されることにより、前記第２容量電極と前記第１トランジスタの第２端子とが電気的に接続される。ここで、前記第１電極パッドＨ４１と前記第１制御電極ピンＪ０１との間の第８導線Ｌ８が短い。
前記第１電極ピンＪ１が前記第１パッドＨ１に電気的に接続されることにより、前記第１電極ピンＪ１と前記第１トランジスタの第２端子とが電気的に接続される。前記第２電極ピンＪ２が前記チップ搭載部Ｐ０に電気的に接続されることにより、前記第２電極ピンＪ２と前記第１トランジスタの第１端子とが電気的に接続される。
前記チップ搭載部Ｐ０と、前記第１半導体チップＣ１と、前記第２半導体チップＣ２とは、同一の前記封止体Ｆ０によって封止されている。
前記第１半導体チップＣ１は、第１表面と、前記第１表面とは反対側の第１裏面とを有する。前記第２半導体チップＣ２は、第２表面と、前記第２表面とは反対側の第２裏面とを有する。
前記第１半導体チップＣ１の第１表面には、第１制御電極パッドＨ０１と第１パッドＨ１が形成されている。前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続されている。前記第１制御電極パッドＨ０１は、前記第１トランジスタの制御電極及び第１制御電極ピンＪ０１にそれぞれ電気的に接続されている。前記第１パッドＨ１は、前記第１トランジスタの第２端子に電気的に接続されている。
前記第２半導体チップＣ２の第２表面には、第１電極パッドＨ４１及び第２電極パッドＨ４２が形成されている。前記第１電極パッドＨ４１は、前記第１容量電極に電気的に接続され、前記第２電極パッドＨ４２は、前記第２容量電極に電気的に接続されている。
前記チップ搭載部Ｐ０は、上面を有する。前記第１半導体チップＣ１は、前記チップ搭載部Ｐ０の上面に搭載されている。前記第１半導体チップＣ１の第１裏面は、前記上面に対向する。前記第１半導体チップＣ１の第１裏面は、前記チップ搭載部Ｐ０に電気的に接続されている。
前記第２半導体チップＣ２は、前記チップ搭載部の上面に搭載されている。前記第２半導体チップＣ２の第２裏面は、前記上面に対向する。
前記第２電極パッドＨ４１は、第１パッドＨ１に電気的に接続されている。
第１電極パッドＨ４１が第８導線Ｌ８を介して第１制御電極ピンＪ０１に電気的に接続されることにより、前記第１容量電極と前記第１トランジスタの制御電極とが電気的に接続される。前記第２電極パッド４２が前記第１パッドＨ１に電気的に接続されることにより、前記第２容量電極と前記第１トランジスタの第２端子とが電気的に接続される。ここで、前記第１電極パッドＨ４１と前記第１制御電極ピンＪ０１との間の第８導線Ｌ８が短い。
前記第１電極ピンＪ１が前記第１パッドＨ１に電気的に接続されることにより、前記第１電極ピンＪ１と前記第１トランジスタの第２端子とが電気的に接続される。前記第２電極ピンＪ２が前記チップ搭載部Ｐ０に電気的に接続されることにより、前記第２電極ピンＪ２と前記第１トランジスタの第１端子とが電気的に接続される。
図１１に示す少なくとも１つの実施例において、前記第１トランジスタは、ｎ型トランジスタであり、前記第１端子は、第１電極であり、前記第１電極は、ドレイン電極であり、前記第２端子は、第２電極であり、前記第２電極は、ソース電極である。
図１１において、Ｊ０１の下方に描かれている（Ｇ１）は、Ｊ０１が第１トランジスタのゲート電極Ｇ１と電気的に接続できることを示し、Ｊ２の下に描かれている（Ｄ）は、Ｊ２が第１トランジスタのドレイン電極Ｄと電気的に接続できることを示し、Ｊ１の下描かれている（Ｓ）は、Ｊ１が第１トランジスタのソース電極Ｓと電気的に接続できることを示す。
図１１に示す少なくとも１つの実施例において、第１トランジスタは、ＳｉＣを材料とするＭＯＳＦＥＴであり、前記第１半導体チップＣ１は、前記第２半導体チップＣ２の右側に設けられているが、これに限定されない。実際の操作において、Ｃ１をＣ２の左側に設けてもよい。
図１１に示す少なくとも１つの実施例において、ＳｉＣ ＭＯＳＦＥＴウエハの作製時に、小さい面積を利用して容量を設置することにより、ＳｉＣ ＭＯＳＦＥＴの内部に容量を集積する。
図１１に示す少なくとも１つの実施例において、前記第２電極ピンＪ２に連結されるように前記チップ搭載部Ｐ０が一体的に形成され、前記チップ搭載部Ｐ０は、前記第２電極ピンＪ２に電気的に接続されている。第１制御電極ピンＪ０１と第１電極ピンＪ１は、前記第２電極ピンＪ２を挟むように離間して配置されている。具体的には、図１０に示すように、Ｊ２の右側にＪ１が配置され、Ｊ２の左側にＪ０１が配置され、Ｊ０１、Ｊ２及びＪ１は、互いに絶縁されている。
図１１に示す少なくとも１つの実施例において、前記チップ搭載部Ｐ０には、例えば、銀半田又は錫半田付けからなる導電性接着材を介して第１半導体チップＣ１が搭載されている。前記第１半導体チップＣ１には、ＳｉＣを材料とするＭＯＳＦＥＴが形成されている。前記第１半導体チップＣ１の第１裏面は、ドレイン電極となる。前記第１半導体チップＣ１の第１表面には、第１制御電極パッドＨ０１と第１パッドＨ１が形成されている。即ち、前記第１トランジスタのドレイン電極は、前記第１半導体チップＣ１の第１裏面に形成されている。前記第１トランジスタのゲート電極に電気的に接続された第１制御電極パッドＨ０１と、前記第１トランジスタのソース電極に電気的に接続された第１パッドＨ１は、前記第１半導体チップＣ１の第１表面に設けられている。
具体的な実施において、前記第２半導体チップＣ２の第２裏面は、前記チップ搭載部Ｐ０の上面に対向し、前記第２半導体チップＣ２の第２裏面が前記チップ搭載部Ｐ０から絶縁されているが、これに限定されない。
図１１に示す少なくとも１つの実施例において、前記チップ搭載部Ｐ０に第２半導体チップＣ２が設けられ、前記第２半導体チップＣ２に前記容量が形成され、前記第２半導体チップＣ２の第２表面には、第１電極パッドＨ４１と第２電極パッドＨ４２が形成されている。
図１１に示す少なくとも１つの実施例において、前記チップ搭載部Ｐ０と、前記第１半導体チップＣ１と、前記第２半導体チップＣ２と、Ｊ０１の一部と、Ｊ２の一部と、Ｊ１の一部とは、前記封止体Ｆ０によって封止される。
本開示の少なくとも１つの実施例において、スイッチングシステムは、ゲートドライバと前記半導体デバイスとを含む。ゲートドライバは、前記半導体デバイスの第１トランジスタの制御電極にゲート駆動信号を供給して第１トランジスタの導通又は遮断を制御する。前記第１トランジスタの第１電極は、電源端に電気的に接続され、前記第１トランジスタの第２電極は、負荷に電気的に接続される。前記第１トランジスタが導通すると、前記電源端は、前記負荷に電源電圧を供給する。
図１２に示すように、前記スイッチングシステムの少なくとも１つの実施例は、ゲートドライバ１２０と、本開示の図１に示す半導体デバイスの少なくとも１つの実施例とを含む。
前記ゲートドライバ１２０は、抵抗Ｒを介してＭ１のゲート電極Ｇ１に電気的に接続され、Ｍ１のドレイン電極Ｄは、電源電圧端Ｅ１に電気的に接続され、Ｍ１のソース電極Ｓは、負荷１２１に電気的に接続されている。
前記ゲートドライバ１２０は、抵抗Ｒを介してＭ１のゲート電極Ｇ１に電気的に接続され、Ｍ１のドレイン電極Ｄは、電源電圧端Ｅ１に電気的に接続され、Ｍ１のソース電極Ｓは、負荷１２１に電気的に接続されている。
図１２に示すスイッチングシステムの少なくとも１つの実施例は、作動時に、Ｅ１と負荷１２１との間を導通させる必要があるときに、前記ゲートドライバ１２０は、Ｍ１のゲート電極Ｇ１にゲート駆動信号を供給してＭ１の導通を制御することにより、電源電圧端Ｅ１と負荷１２１との間の導通を制御する。
上記は、本開示の好ましい実施形態である。なお、本開示の原理を逸脱することなく、当業者がいくつかの改良及び修飾を行うことができ、これらの改良や修飾が本開示の保護範囲として見なされるべきである。
本開示は、以下の付記に記載された実施形態を含む。
付記１．
封止体と、制御電極と第１端子と第２端子とを含む第１トランジスタと、第２トランジスタとを含む半導体デバイスであって、
前記第１トランジスタは、その制御電極の電位の制御により、前記第１端子から前記第２端子へ電流を流すことが可能であり、前記第２トランジスタの第１電極は、前記第１トランジスタの制御電極に電気的に接続され、前記第２トランジスタの第２電極は、前記第１トランジスタの第２端子に電気的に接続され、
前記第１トランジスタと前記第２トランジスタは、同一の前記封止体によって封止され、前記第１トランジスタの制御電極は、第１制御電極ピンに電気的に接続され、前記第２トランジスタの制御電極は、第２制御電極ピンに電気的に接続されている。
付記２．
前記第１トランジスタは、ｎ型トランジスタであり、前記第１端子は、第１電極であり、前記第１電極は、ドレイン電極であり、前記第２端子は、第２電極であり、前記第２電極は、ソース電極であり、又は、
前記第１トランジスタは、ｐ型トランジスタであり、前記第１端子は、第１電極であり、前記第１端子は、ソース電極であり、前記第２端子は、第２電極であり、前記第２端子は、ドレイン電極である、付記１に記載の半導体デバイス。
付記３．
第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを更に含み、前記第１チップ搭載部と前記第２チップ搭載部とは互いに絶縁され、前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成され、
前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止され、
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有し、前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有し、
前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成され、前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続され、前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続され、前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続され、
前記第２半導体チップの第１表面に第２制御電極パッド及び第２パッドが形成され、前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続され、前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続され、前記第２トランジスタの第２電極は、前記第２パッドに電気的に接続され、
前記第１チップ搭載部は、第１上面を有し、前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載され、前記第１半導体チップの第１裏面は、前記第１上面に対向し、前記第１半導体チップの第１裏面は、前記第１チップ搭載部に電気的に接続され、
前記第２チップ搭載部は、第２上面を有し、前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載され、前記第２半導体チップの第２裏面は、前記第２上面に対向し、前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている、付記２に記載の半導体デバイス。
付記４．
前記第２チップ搭載部は、導線を介して前記第１制御電極パッドに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている、付記３に記載の半導体デバイス。
付記５．
前記第２チップ搭載部は、導線を介して前記第１制御電極ピンに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている、付記３に記載の半導体デバイス。
付記６．
第１電極ピン及び第２電極ピンを更に含み、
前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記第１チップ搭載部に電気的に接続されている、付記３～５のいずれかに記載の半導体デバイス。
付記７．
前記第１チップ搭載部は、前記第２チップ搭載部の第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きく、前記第１トランジスタの導通速度は、前記第２トランジスタの導通速度よりも大きい、付記３～５のいずれかに記載の半導体デバイス。
付記８．
第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを更に含み、前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止され、前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成され、
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有し、前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有し、
前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成され、前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続され、前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続され、前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続され、
前記第２半導体チップの第１表面に第２制御電極パッド及び第２パッドが形成され、前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続され、前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続され、前記第２トランジスタの第２電極は、前記第２パッドに電気的に接続され、
前記第１チップ搭載部は、第１上面を有し、前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載され、前記第１半導体チップの第１裏面は、前記第１上面に対向し、前記第１半導体チップの第１裏面は、前記第１チップ搭載部に電気的に接続され、
前記第２チップ搭載部は、第２上面と、前記第２上面とは反対側の第２下面とを有し、前記第２チップ搭載部は、前記第１チップ搭載部の第１上面に搭載され、前記第２チップ搭載部と前記第１チップ搭載部との間は絶縁され、前記第２チップ搭載部の第２下面は、前記第１上面に対向し、
前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載され、前記第２半導体チップの第２裏面は、前記第２上面に対向し、前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている、付記２に記載の半導体デバイス。
付記９．
前記第２チップ搭載部は、導線を介して前記第１制御電極パッドに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている、付記８に記載の半導体デバイス。
付記１０．
前記第２チップ搭載部は、導線を介して前記第１制御電極ピンに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている、付記８に記載の半導体デバイス。
付記１１．
第１電極ピン及び第２電極ピンを更に含み、
前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記第１チップ搭載部に電気的に接続されている、付記８～１０のいずれかに記載の半導体デバイス。
付記１２．
前記第１半導体チップは、前記第２半導体チップの第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きく、前記第１トランジスタの導通速度は、前記第２トランジスタの導通速度よりも大きい、付記８～１０のいずれかに記載の半導体デバイス。
付記１３．
前記第１トランジスタは、ＳｉＣを材料とするＭＯＳＦＥＴであり、前記第２トランジスタは、Ｓｉを材料とするＭＯＳＦＥＴである、付記３、４、５、８、９又は１０に記載の半導体デバイス。
付記１４．
第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを更に含み、前記第１チップ搭載部と前記第２チップ搭載部とは互いに絶縁され、前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成され、
前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止され、
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有し、前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有し、
前記第１半導体チップの第１表面には、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続された第１制御電極パッドと、前記第１トランジスタの第２端子に電気的に接続された少なくとも１つの第１パッドと、前記第１トランジスタの第１端子に電気的に接続された少なくとも１つの第２パッドとが形成され、
前記第２半導体チップの第１表面に第２制御電極パッド及び第３パッドが形成され、前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続され、前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続され、前記第２トランジスタの第２電極は、前記第３パッドに電気的に接続され、
前記第１チップ搭載部は、第１上面を有し、前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載され、前記第１半導体チップの第１裏面は、前記第１上面に対向し、
前記第２チップ搭載部は、第２上面を有し、前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載され、前記第２半導体チップの第２裏面は、前記第２上面に対向し、前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている、付記２に記載の半導体デバイス。
付記１５．
前記第２チップ搭載部は、導線を介して前記第１制御電極パッドに電気的に接続され、前記第３パッドは、前記第１パッドに電気的に接続されている、付記１４に記載の半導体デバイス。
付記１６．
前記第２チップ搭載部は、導線を介して前記第１制御電極ピンに電気的に接続され、前記第３パッドは、前記第１パッドに電気的に接続されている、付記１４に記載の半導体デバイス。
付記１７．
第１電極ピン及び第２電極ピンを更に含み、
前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記第２パッドに電気的に接続されている、付記１４～１６のいずれかに記載の半導体デバイス。
付記１８．
前記第１チップ搭載部は、前記第２チップ搭載部の第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きく、前記第１トランジスタの導通速度は、前記第２トランジスタの導通速度よりも大きい、付記１４～１６のいずれかに記載の半導体デバイス。
付記１９．
前記第１トランジスタは、ＧａＮを材料とする電界効果トランジスタであり、前記第２トランジスタは、Ｓｉを材料とするＭＯＳＦＥＴである、付記１４～１６のいずれかに記載の半導体デバイス。
付記２０．
前記第１チップ搭載部と前記第２チップ搭載部とは、同一基板上に設けられ、
前記第２チップ搭載部と前記基板との間の第２距離は、前記第１チップ搭載部と前記基板との間の第１距離よりも大きい、付記３～１９のいずれかに記載の半導体デバイス。
付記２１．
前記第２トランジスタの第２電極は、導線を介して前記第１トランジスタの第２端子に電気的に接続され、
前記導線は、第１導線部、第２導線部及び第３導線部を含み、
前記第１導線部の第１端は、前記第２トランジスタの第２電極に電気的に接続され、前記第１導線部の第２端は、前記第２導線部の第１端に電気的に接続され、前記第２導線部の第２端は、前記第３導線部の第１端に電気的に接続され、前記第３導線部の第２端は、前記第１トランジスタの第２端子に電気的に接続され、
前記第２チップ搭載部の第２上面は、前記第１導線部と直交し、
前記第１チップ搭載部の第１上面と前記第３導線部とは直交していない、付記２０に記載の半導体デバイス。
付記２２．
チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを更に含み、前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成され、
前記チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止され、前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有し、前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有し、
前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成され、前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続され、前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続され、前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続され、
前記第２半導体チップの第２表面には、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続された第２制御電極パッドと、前記第２トランジスタの第２電極に電気的に接続された少なくとも１つの第２パッドと、前記第２トランジスタの第１電極に電気的に接続された少なくとも１つの第３パッドとが形成され、
前記チップ搭載部は、上面を有し、前記第１半導体チップは、前記チップ搭載部の上面に搭載され、前記第１半導体チップの第１裏面は、前記上面に対向し、前記第１半導体チップの第１裏面は、前記チップ搭載部に電気的に接続され、
前記第２半導体チップは、前記チップ搭載部の上面に搭載され、前記第２半導体チップの第２裏面は、前記上面に対向している、付記２に記載の半導体デバイス。
付記２３．
前記第３パッドは、導線を介して前記第１制御電極ピンに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている、付記２２に記載の半導体デバイス。
付記２４．
前記第３パッドは、導線を介して前記第１制御電極パッドに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている、付記２２に記載の半導体デバイス。
付記２５．
第１電極ピン及び第２電極ピンを更に含み、
前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記チップ搭載部に電気的に接続されている、付記２２～２４のいずれかに記載の半導体デバイス。
付記２６．
前記第１半導体チップは、前記第２半導体チップの第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きい、付記２２～２４のいずれかに記載の半導体デバイス。
付記２７．
前記第１トランジスタは、ＳｉＣを材料とするＭＯＳＦＥＴであり、前記第２トランジスタは、ＧａＮを材料とする電界効果トランジスタである、付記２２～２４のいずれかに記載の半導体デバイス。
付記２８．
前記第１半導体チップと前記チップ搭載部との間の第４距離は、前記第１半導体チップと前記チップ搭載部との間の第３距離よりも大きい、付記２２～２７のいずれかに記載の半導体デバイス。
付記２９．
前記第２トランジスタの第２電極は、導線を介して前記第１トランジスタの第２端子に電気的に接続され、
前記導線は、第１導線部、第２導線部及び第３導線部を含み、
前記第１導線部の第１端は、前記第２トランジスタの第２電極に電気的に接続され、前記第１導線部の第２端は、前記第２導線部の第１端に電気的に接続され、前記第２導線部の第２端は、前記第３導線部の第１端に電気的に接続され、前記第３導線部の第２端は、前記第１トランジスタの第２端子に電気的に接続され、
前記第２半導体チップの第２表面は、前記第１導線部と直交し、
前記第１半導体チップの第１表面と前記第３導線部とは直交していない、付記２８に記載の半導体デバイス。
付記３０．
封止体と、制御電極と第１端子と第２端子とを含む第１トランジスタと、第１容量電極と第２容量電極とを含む容量と、を含む半導体デバイスにおいて、
前記第１トランジスタは、その制御電極の電位の制御により、前記第１端子から前記第２端子へ電流を流すことが可能であり、前記第１容量電極は、前記第１トランジスタの制御電極に電気的に接続され、前記第２容量電極は、前記第１トランジスタの第２端子に電気的に接続され、
前記第１トランジスタと前記容量は、同一の前記封止体によって封止され、前記第１トランジスタの制御電極は、第１制御電極ピンに電気的に接続されている。
付記３１．
前記第１トランジスタは、ｎ型トランジスタであり、前記第１端子は、第１電極であり、前記第１電極は、ドレイン電極であり、前記第２端子は、第２電極であり、前記第２電極は、ソース電極であり、又は、
前記第１トランジスタは、ｐ型トランジスタであり、前記第１端子は、第１電極であり、前記第１端子は、ソース電極であり、前記第２端子は、第２電極であり、前記第２端子は、ドレイン電極である、付記３０に記載の半導体デバイス。
付記３２．
チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンとを更に含み、前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に前記容量が形成され、
前記チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止され、
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有し、前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有し、
前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成され、前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続され、前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続され、前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続され、
前記第２半導体チップの第２表面に第１電極パッド及び第２電極パッドが形成され、前記第１電極パッドは、前記第１容量電極に電気的に接続され、前記第２電極パッドは、前記第２容量電極に電気的に接続され、
前記チップ搭載部は、上面を有し、前記第１半導体チップは、前記チップ搭載部の上面に搭載され、前記第１半導体チップの第１裏面は、前記上面に対向し、前記第１半導体チップの第１裏面は、前記チップ搭載部に電気的に接続され、
前記第２半導体チップは、前記チップ搭載部の上面に搭載され、前記第２半導体チップの第２裏面は、前記上面に対向し、
前記第１電極パッドは、前記第１制御電極ピン又は前記第１制御電極パッドに電気的に接続され、前記第２電極パッドは、前記第１パッドに電気的に接続されている、付記３１に記載の半導体デバイス。
付記３３．
第１電極ピン及び第２電極ピンを更に含み、
前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記チップ搭載部に電気的に接続されている、付記３２に記載の半導体デバイス。
付記１．
封止体と、制御電極と第１端子と第２端子とを含む第１トランジスタと、第２トランジスタとを含む半導体デバイスであって、
前記第１トランジスタは、その制御電極の電位の制御により、前記第１端子から前記第２端子へ電流を流すことが可能であり、前記第２トランジスタの第１電極は、前記第１トランジスタの制御電極に電気的に接続され、前記第２トランジスタの第２電極は、前記第１トランジスタの第２端子に電気的に接続され、
前記第１トランジスタと前記第２トランジスタは、同一の前記封止体によって封止され、前記第１トランジスタの制御電極は、第１制御電極ピンに電気的に接続され、前記第２トランジスタの制御電極は、第２制御電極ピンに電気的に接続されている。
付記２．
前記第１トランジスタは、ｎ型トランジスタであり、前記第１端子は、第１電極であり、前記第１電極は、ドレイン電極であり、前記第２端子は、第２電極であり、前記第２電極は、ソース電極であり、又は、
前記第１トランジスタは、ｐ型トランジスタであり、前記第１端子は、第１電極であり、前記第１端子は、ソース電極であり、前記第２端子は、第２電極であり、前記第２端子は、ドレイン電極である、付記１に記載の半導体デバイス。
付記３．
第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを更に含み、前記第１チップ搭載部と前記第２チップ搭載部とは互いに絶縁され、前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成され、
前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止され、
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有し、前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有し、
前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成され、前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続され、前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続され、前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続され、
前記第２半導体チップの第１表面に第２制御電極パッド及び第２パッドが形成され、前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続され、前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続され、前記第２トランジスタの第２電極は、前記第２パッドに電気的に接続され、
前記第１チップ搭載部は、第１上面を有し、前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載され、前記第１半導体チップの第１裏面は、前記第１上面に対向し、前記第１半導体チップの第１裏面は、前記第１チップ搭載部に電気的に接続され、
前記第２チップ搭載部は、第２上面を有し、前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載され、前記第２半導体チップの第２裏面は、前記第２上面に対向し、前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている、付記２に記載の半導体デバイス。
付記４．
前記第２チップ搭載部は、導線を介して前記第１制御電極パッドに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている、付記３に記載の半導体デバイス。
付記５．
前記第２チップ搭載部は、導線を介して前記第１制御電極ピンに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている、付記３に記載の半導体デバイス。
付記６．
第１電極ピン及び第２電極ピンを更に含み、
前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記第１チップ搭載部に電気的に接続されている、付記３～５のいずれかに記載の半導体デバイス。
付記７．
前記第１チップ搭載部は、前記第２チップ搭載部の第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きく、前記第１トランジスタの導通速度は、前記第２トランジスタの導通速度よりも大きい、付記３～５のいずれかに記載の半導体デバイス。
付記８．
第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを更に含み、前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止され、前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成され、
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有し、前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有し、
前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成され、前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続され、前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続され、前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続され、
前記第２半導体チップの第１表面に第２制御電極パッド及び第２パッドが形成され、前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続され、前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続され、前記第２トランジスタの第２電極は、前記第２パッドに電気的に接続され、
前記第１チップ搭載部は、第１上面を有し、前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載され、前記第１半導体チップの第１裏面は、前記第１上面に対向し、前記第１半導体チップの第１裏面は、前記第１チップ搭載部に電気的に接続され、
前記第２チップ搭載部は、第２上面と、前記第２上面とは反対側の第２下面とを有し、前記第２チップ搭載部は、前記第１チップ搭載部の第１上面に搭載され、前記第２チップ搭載部と前記第１チップ搭載部との間は絶縁され、前記第２チップ搭載部の第２下面は、前記第１上面に対向し、
前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載され、前記第２半導体チップの第２裏面は、前記第２上面に対向し、前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている、付記２に記載の半導体デバイス。
付記９．
前記第２チップ搭載部は、導線を介して前記第１制御電極パッドに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている、付記８に記載の半導体デバイス。
付記１０．
前記第２チップ搭載部は、導線を介して前記第１制御電極ピンに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている、付記８に記載の半導体デバイス。
付記１１．
第１電極ピン及び第２電極ピンを更に含み、
前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記第１チップ搭載部に電気的に接続されている、付記８～１０のいずれかに記載の半導体デバイス。
付記１２．
前記第１半導体チップは、前記第２半導体チップの第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きく、前記第１トランジスタの導通速度は、前記第２トランジスタの導通速度よりも大きい、付記８～１０のいずれかに記載の半導体デバイス。
付記１３．
前記第１トランジスタは、ＳｉＣを材料とするＭＯＳＦＥＴであり、前記第２トランジスタは、Ｓｉを材料とするＭＯＳＦＥＴである、付記３、４、５、８、９又は１０に記載の半導体デバイス。
付記１４．
第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを更に含み、前記第１チップ搭載部と前記第２チップ搭載部とは互いに絶縁され、前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成され、
前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止され、
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有し、前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有し、
前記第１半導体チップの第１表面には、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続された第１制御電極パッドと、前記第１トランジスタの第２端子に電気的に接続された少なくとも１つの第１パッドと、前記第１トランジスタの第１端子に電気的に接続された少なくとも１つの第２パッドとが形成され、
前記第２半導体チップの第１表面に第２制御電極パッド及び第３パッドが形成され、前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続され、前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続され、前記第２トランジスタの第２電極は、前記第３パッドに電気的に接続され、
前記第１チップ搭載部は、第１上面を有し、前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載され、前記第１半導体チップの第１裏面は、前記第１上面に対向し、
前記第２チップ搭載部は、第２上面を有し、前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載され、前記第２半導体チップの第２裏面は、前記第２上面に対向し、前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている、付記２に記載の半導体デバイス。
付記１５．
前記第２チップ搭載部は、導線を介して前記第１制御電極パッドに電気的に接続され、前記第３パッドは、前記第１パッドに電気的に接続されている、付記１４に記載の半導体デバイス。
付記１６．
前記第２チップ搭載部は、導線を介して前記第１制御電極ピンに電気的に接続され、前記第３パッドは、前記第１パッドに電気的に接続されている、付記１４に記載の半導体デバイス。
付記１７．
第１電極ピン及び第２電極ピンを更に含み、
前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記第２パッドに電気的に接続されている、付記１４～１６のいずれかに記載の半導体デバイス。
付記１８．
前記第１チップ搭載部は、前記第２チップ搭載部の第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きく、前記第１トランジスタの導通速度は、前記第２トランジスタの導通速度よりも大きい、付記１４～１６のいずれかに記載の半導体デバイス。
付記１９．
前記第１トランジスタは、ＧａＮを材料とする電界効果トランジスタであり、前記第２トランジスタは、Ｓｉを材料とするＭＯＳＦＥＴである、付記１４～１６のいずれかに記載の半導体デバイス。
付記２０．
前記第１チップ搭載部と前記第２チップ搭載部とは、同一基板上に設けられ、
前記第２チップ搭載部と前記基板との間の第２距離は、前記第１チップ搭載部と前記基板との間の第１距離よりも大きい、付記３～１９のいずれかに記載の半導体デバイス。
付記２１．
前記第２トランジスタの第２電極は、導線を介して前記第１トランジスタの第２端子に電気的に接続され、
前記導線は、第１導線部、第２導線部及び第３導線部を含み、
前記第１導線部の第１端は、前記第２トランジスタの第２電極に電気的に接続され、前記第１導線部の第２端は、前記第２導線部の第１端に電気的に接続され、前記第２導線部の第２端は、前記第３導線部の第１端に電気的に接続され、前記第３導線部の第２端は、前記第１トランジスタの第２端子に電気的に接続され、
前記第２チップ搭載部の第２上面は、前記第１導線部と直交し、
前記第１チップ搭載部の第１上面と前記第３導線部とは直交していない、付記２０に記載の半導体デバイス。
付記２２．
チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを更に含み、前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成され、
前記チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止され、前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有し、前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有し、
前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成され、前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続され、前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続され、前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続され、
前記第２半導体チップの第２表面には、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続された第２制御電極パッドと、前記第２トランジスタの第２電極に電気的に接続された少なくとも１つの第２パッドと、前記第２トランジスタの第１電極に電気的に接続された少なくとも１つの第３パッドとが形成され、
前記チップ搭載部は、上面を有し、前記第１半導体チップは、前記チップ搭載部の上面に搭載され、前記第１半導体チップの第１裏面は、前記上面に対向し、前記第１半導体チップの第１裏面は、前記チップ搭載部に電気的に接続され、
前記第２半導体チップは、前記チップ搭載部の上面に搭載され、前記第２半導体チップの第２裏面は、前記上面に対向している、付記２に記載の半導体デバイス。
付記２３．
前記第３パッドは、導線を介して前記第１制御電極ピンに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている、付記２２に記載の半導体デバイス。
付記２４．
前記第３パッドは、導線を介して前記第１制御電極パッドに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている、付記２２に記載の半導体デバイス。
付記２５．
第１電極ピン及び第２電極ピンを更に含み、
前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記チップ搭載部に電気的に接続されている、付記２２～２４のいずれかに記載の半導体デバイス。
付記２６．
前記第１半導体チップは、前記第２半導体チップの第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きい、付記２２～２４のいずれかに記載の半導体デバイス。
付記２７．
前記第１トランジスタは、ＳｉＣを材料とするＭＯＳＦＥＴであり、前記第２トランジスタは、ＧａＮを材料とする電界効果トランジスタである、付記２２～２４のいずれかに記載の半導体デバイス。
付記２８．
前記第１半導体チップと前記チップ搭載部との間の第４距離は、前記第１半導体チップと前記チップ搭載部との間の第３距離よりも大きい、付記２２～２７のいずれかに記載の半導体デバイス。
付記２９．
前記第２トランジスタの第２電極は、導線を介して前記第１トランジスタの第２端子に電気的に接続され、
前記導線は、第１導線部、第２導線部及び第３導線部を含み、
前記第１導線部の第１端は、前記第２トランジスタの第２電極に電気的に接続され、前記第１導線部の第２端は、前記第２導線部の第１端に電気的に接続され、前記第２導線部の第２端は、前記第３導線部の第１端に電気的に接続され、前記第３導線部の第２端は、前記第１トランジスタの第２端子に電気的に接続され、
前記第２半導体チップの第２表面は、前記第１導線部と直交し、
前記第１半導体チップの第１表面と前記第３導線部とは直交していない、付記２８に記載の半導体デバイス。
付記３０．
封止体と、制御電極と第１端子と第２端子とを含む第１トランジスタと、第１容量電極と第２容量電極とを含む容量と、を含む半導体デバイスにおいて、
前記第１トランジスタは、その制御電極の電位の制御により、前記第１端子から前記第２端子へ電流を流すことが可能であり、前記第１容量電極は、前記第１トランジスタの制御電極に電気的に接続され、前記第２容量電極は、前記第１トランジスタの第２端子に電気的に接続され、
前記第１トランジスタと前記容量は、同一の前記封止体によって封止され、前記第１トランジスタの制御電極は、第１制御電極ピンに電気的に接続されている。
付記３１．
前記第１トランジスタは、ｎ型トランジスタであり、前記第１端子は、第１電極であり、前記第１電極は、ドレイン電極であり、前記第２端子は、第２電極であり、前記第２電極は、ソース電極であり、又は、
前記第１トランジスタは、ｐ型トランジスタであり、前記第１端子は、第１電極であり、前記第１端子は、ソース電極であり、前記第２端子は、第２電極であり、前記第２端子は、ドレイン電極である、付記３０に記載の半導体デバイス。
付記３２．
チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンとを更に含み、前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に前記容量が形成され、
前記チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止され、
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有し、前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有し、
前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成され、前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続され、前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続され、前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続され、
前記第２半導体チップの第２表面に第１電極パッド及び第２電極パッドが形成され、前記第１電極パッドは、前記第１容量電極に電気的に接続され、前記第２電極パッドは、前記第２容量電極に電気的に接続され、
前記チップ搭載部は、上面を有し、前記第１半導体チップは、前記チップ搭載部の上面に搭載され、前記第１半導体チップの第１裏面は、前記上面に対向し、前記第１半導体チップの第１裏面は、前記チップ搭載部に電気的に接続され、
前記第２半導体チップは、前記チップ搭載部の上面に搭載され、前記第２半導体チップの第２裏面は、前記上面に対向し、
前記第１電極パッドは、前記第１制御電極ピン又は前記第１制御電極パッドに電気的に接続され、前記第２電極パッドは、前記第１パッドに電気的に接続されている、付記３１に記載の半導体デバイス。
付記３３．
第１電極ピン及び第２電極ピンを更に含み、
前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記チップ搭載部に電気的に接続されている、付記３２に記載の半導体デバイス。
Claims (33)
- 封止体と、制御電極と第１端子と第２端子とを含む第１トランジスタと、第２トランジスタとを含む半導体デバイスであって、
前記第１トランジスタは、その制御電極の電位の制御により、前記第１端子から前記第２端子へ電流を流すことが可能であり、前記第２トランジスタの第１電極は、前記第１トランジスタの制御電極に電気的に接続され、前記第２トランジスタの第２電極は、前記第１トランジスタの第２端子に電気的に接続され、
前記第１トランジスタと前記第２トランジスタは、同一の前記封止体によって封止され、前記第１トランジスタの制御電極は、第１制御電極ピンに電気的に接続され、前記第２トランジスタの制御電極は、第２制御電極ピンに電気的に接続されている。 - 前記第１トランジスタは、ｎ型トランジスタであり、前記第１端子は、第１電極であり、前記第１電極は、ドレイン電極であり、前記第２端子は、第２電極であり、前記第２電極は、ソース電極であり、又は、
前記第１トランジスタは、ｐ型トランジスタであり、前記第１端子は、第１電極であり、前記第１端子は、ソース電極であり、前記第２端子は、第２電極であり、前記第２端子は、ドレイン電極である、請求項１に記載の半導体デバイス。 - 第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを更に含み、前記第１チップ搭載部と前記第２チップ搭載部とは互いに絶縁され、前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成され、
前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止され、
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有し、前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有し、
前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成され、前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続され、前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続され、前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続され、
前記第２半導体チップの第１表面に第２制御電極パッド及び第２パッドが形成され、前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続され、前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続され、前記第２トランジスタの第２電極は、前記第２パッドに電気的に接続され、
前記第１チップ搭載部は、第１上面を有し、前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載され、前記第１半導体チップの第１裏面は、前記第１上面に対向し、前記第１半導体チップの第１裏面は、前記第１チップ搭載部に電気的に接続され、
前記第２チップ搭載部は、第２上面を有し、前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載され、前記第２半導体チップの第２裏面は、前記第２上面に対向し、前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている、請求項２に記載の半導体デバイス。 - 前記第２チップ搭載部は、導線を介して前記第１制御電極パッドに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている、請求項３に記載の半導体デバイス。
- 前記第２チップ搭載部は、導線を介して前記第１制御電極ピンに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている、請求項３に記載の半導体デバイス。
- 第１電極ピン及び第２電極ピンを更に含み、
前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記第１チップ搭載部に電気的に接続されている、請求項３～５のいずれかに記載の半導体デバイス。 - 前記第１チップ搭載部は、前記第２チップ搭載部の第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きく、前記第１トランジスタの導通速度は、前記第２トランジスタの導通速度よりも大きい、請求項３～５のいずれかに記載の半導体デバイス。
- 第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを更に含み、前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止され、前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成され、
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有し、前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有し、
前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成され、前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続され、前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続され、前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続され、
前記第２半導体チップの第１表面に第２制御電極パッド及び第２パッドが形成され、前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続され、前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続され、前記第２トランジスタの第２電極は、前記第２パッドに電気的に接続され、
前記第１チップ搭載部は、第１上面を有し、前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載され、前記第１半導体チップの第１裏面は、前記第１上面に対向し、前記第１半導体チップの第１裏面は、前記第１チップ搭載部に電気的に接続され、
前記第２チップ搭載部は、第２上面と、前記第２上面とは反対側の第２下面とを有し、前記第２チップ搭載部は、前記第１チップ搭載部の第１上面に搭載され、前記第２チップ搭載部と前記第１チップ搭載部との間は絶縁され、前記第２チップ搭載部の第２下面は、前記第１上面に対向し、
前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載され、前記第２半導体チップの第２裏面は、前記第２上面に対向し、前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている、請求項２に記載の半導体デバイス。 - 前記第２チップ搭載部は、導線を介して前記第１制御電極パッドに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている、請求項８に記載の半導体デバイス。
- 前記第２チップ搭載部は、導線を介して前記第１制御電極ピンに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている、請求項８に記載の半導体デバイス。
- 第１電極ピン及び第２電極ピンを更に含み、
前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記第１チップ搭載部に電気的に接続されている、請求項８～１０のいずれかに記載の半導体デバイス。 - 前記第１半導体チップは、前記第２半導体チップの第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きく、前記第１トランジスタの導通速度は、前記第２トランジスタの導通速度よりも大きい、請求項８～１０のいずれかに記載の半導体デバイス。
- 前記第１トランジスタは、ＳｉＣを材料とするＭＯＳＦＥＴであり、前記第２トランジスタは、Ｓｉを材料とするＭＯＳＦＥＴである、請求項３、４、５、８、９又は１０に記載の半導体デバイス。
- 第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを更に含み、前記第１チップ搭載部と前記第２チップ搭載部とは互いに絶縁され、前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成され、
前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止され、
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有し、前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有し、
前記第１半導体チップの第１表面には、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続された第１制御電極パッドと、前記第１トランジスタの第２端子に電気的に接続された少なくとも１つの第１パッドと、前記第１トランジスタの第１端子に電気的に接続された少なくとも１つの第２パッドとが形成され、
前記第２半導体チップの第１表面に第２制御電極パッド及び第３パッドが形成され、前記第２裏面は、前記第２トランジスタの第１電極に電気的に接続され、前記第２制御電極パッドは、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続され、前記第２トランジスタの第２電極は、前記第３パッドに電気的に接続され、
前記第１チップ搭載部は、第１上面を有し、前記第１半導体チップは、前記第１チップ搭載部の第１上面に搭載され、前記第１半導体チップの第１裏面は、前記第１上面に対向し、
前記第２チップ搭載部は、第２上面を有し、前記第２半導体チップは、前記第２チップ搭載部の第２上面に搭載され、前記第２半導体チップの第２裏面は、前記第２上面に対向し、前記第２半導体チップの第２裏面は、前記第２チップ搭載部に電気的に接続されている、請求項２に記載の半導体デバイス。 - 前記第２チップ搭載部は、導線を介して前記第１制御電極パッドに電気的に接続され、前記第３パッドは、前記第１パッドに電気的に接続されている、請求項１４に記載の半導体デバイス。
- 前記第２チップ搭載部は、導線を介して前記第１制御電極ピンに電気的に接続され、前記第３パッドは、前記第１パッドに電気的に接続されている、請求項１４に記載の半導体デバイス。
- 第１電極ピン及び第２電極ピンを更に含み、
前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記第２パッドに電気的に接続されている、請求項１４～１６のいずれかに記載の半導体デバイス。 - 前記第１チップ搭載部は、前記第２チップ搭載部の第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きく、前記第１トランジスタの導通速度は、前記第２トランジスタの導通速度よりも大きい、請求項１４～１６のいずれかに記載の半導体デバイス。
- 前記第１トランジスタは、ＧａＮを材料とする電界効果トランジスタであり、前記第２トランジスタは、Ｓｉを材料とするＭＯＳＦＥＴである、請求項１４～１６のいずれかに記載の半導体デバイス。
- 前記第１チップ搭載部と前記第２チップ搭載部とは、同一基板上に設けられ、
前記第２チップ搭載部と前記基板との間の第２距離は、前記第１チップ搭載部と前記基板との間の第１距離よりも大きい、請求項３～１９のいずれかに記載の半導体デバイス。 - 前記第２トランジスタの第２電極は、導線を介して前記第１トランジスタの第２端子に電気的に接続され、
前記導線は、第１導線部、第２導線部及び第３導線部を含み、
前記第１導線部の第１端は、前記第２トランジスタの第２電極に電気的に接続され、前記第１導線部の第２端は、前記第２導線部の第１端に電気的に接続され、前記第２導線部の第２端は、前記第３導線部の第１端に電気的に接続され、前記第３導線部の第２端は、前記第１トランジスタの第２端子に電気的に接続され、
前記第２チップ搭載部の第２上面は、前記第１導線部と直交し、
前記第１チップ搭載部の第１上面と前記第３導線部とは直交していない、請求項２０に記載の半導体デバイス。 - チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンと、第２制御電極ピンとを更に含み、前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に第２トランジスタが形成され、
前記チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止され、前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有し、前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有し、
前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成され、前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続され、前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続され、前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続され、
前記第２半導体チップの第２表面には、前記第２トランジスタの制御電極及び第２制御電極ピンにそれぞれ電気的に接続された第２制御電極パッドと、前記第２トランジスタの第２電極に電気的に接続された少なくとも１つの第２パッドと、前記第２トランジスタの第１電極に電気的に接続された少なくとも１つの第３パッドとが形成され、
前記チップ搭載部は、上面を有し、前記第１半導体チップは、前記チップ搭載部の上面に搭載され、前記第１半導体チップの第１裏面は、前記上面に対向し、前記第１半導体チップの第１裏面は、前記チップ搭載部に電気的に接続され、
前記第２半導体チップは、前記チップ搭載部の上面に搭載され、前記第２半導体チップの第２裏面は、前記上面に対向している、請求項２に記載の半導体デバイス。 - 前記第３パッドは、導線を介して前記第１制御電極ピンに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている、請求項２２に記載の半導体デバイス。
- 前記第３パッドは、導線を介して前記第１制御電極パッドに電気的に接続され、前記第２パッドは、前記第１パッドに電気的に接続されている、請求項２２に記載の半導体デバイス。
- 第１電極ピン及び第２電極ピンを更に含み、
前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記チップ搭載部に電気的に接続されている、請求項２２～２４のいずれかに記載の半導体デバイス。 - 前記第１半導体チップは、前記第２半導体チップの第１側辺に設けられ、前記第１トランジスタの導通電流は、前記第２トランジスタの導通電流よりも大きい、請求項２２～２４のいずれかに記載の半導体デバイス。
- 前記第１トランジスタは、ＳｉＣを材料とするＭＯＳＦＥＴであり、前記第２トランジスタは、ＧａＮを材料とする電界効果トランジスタである、請求項２２～２４のいずれかに記載の半導体デバイス。
- 前記第１半導体チップと前記チップ搭載部との間の第４距離は、前記第１半導体チップと前記チップ搭載部との間の第３距離よりも大きい、請求項２２～２７のいずれかに記載の半導体デバイス。
- 前記第２トランジスタの第２電極は、導線を介して前記第１トランジスタの第２端子に電気的に接続され、
前記導線は、第１導線部、第２導線部及び第３導線部を含み、
前記第１導線部の第１端は、前記第２トランジスタの第２電極に電気的に接続され、前記第１導線部の第２端は、前記第２導線部の第１端に電気的に接続され、前記第２導線部の第２端は、前記第３導線部の第１端に電気的に接続され、前記第３導線部の第２端は、前記第１トランジスタの第２端子に電気的に接続され、
前記第２半導体チップの第２表面は、前記第１導線部と直交し、
前記第１半導体チップの第１表面と前記第３導線部とは直交していない、請求項２８に記載の半導体デバイス。 - 封止体と、制御電極と第１端子と第２端子とを含む第１トランジスタと、第１容量電極と第２容量電極とを含む容量と、を含む半導体デバイスにおいて、
前記第１トランジスタは、その制御電極の電位の制御により、前記第１端子から前記第２端子へ電流を流すことが可能であり、前記第１容量電極は、前記第１トランジスタの制御電極に電気的に接続され、前記第２容量電極は、前記第１トランジスタの第２端子に電気的に接続され、
前記第１トランジスタと前記容量は、同一の前記封止体によって封止され、前記第１トランジスタの制御電極は、第１制御電極ピンに電気的に接続されている。 - 前記第１トランジスタは、ｎ型トランジスタであり、前記第１端子は、第１電極であり、前記第１電極は、ドレイン電極であり、前記第２端子は、第２電極であり、前記第２電極は、ソース電極であり、又は、
前記第１トランジスタは、ｐ型トランジスタであり、前記第１端子は、第１電極であり、前記第１端子は、ソース電極であり、前記第２端子は、第２電極であり、前記第２端子は、ドレイン電極である、請求項３０に記載の半導体デバイス。 - チップ搭載部と、第１半導体チップと、第２半導体チップと、第１制御電極ピンとを更に含み、前記第１半導体チップ上に第１トランジスタが形成され、前記第２半導体チップ上に前記容量が形成され、
前記チップ搭載部の少なくとも一部と、前記第１半導体チップと、前記第２半導体チップとは、同一の前記封止体によって封止され、
前記第１半導体チップは、第１表面と、前記第１表面とは反対側の第１裏面とを有し、前記第２半導体チップは、第２表面と、前記第２表面とは反対側の第２裏面とを有し、
前記第１半導体チップの第１表面に第１制御電極パッド及び第１パッドが形成され、前記第１裏面は、前記第１トランジスタの第１端子に電気的に接続され、前記第１制御電極パッドは、前記第１トランジスタの制御電極及び第１制御電極ピンにそれぞれ電気的に接続され、前記第１パッドは、前記第１トランジスタの第２端子に電気的に接続され、
前記第２半導体チップの第２表面に第１電極パッド及び第２電極パッドが形成され、前記第１電極パッドは、前記第１容量電極に電気的に接続され、前記第２電極パッドは、前記第２容量電極に電気的に接続され、
前記チップ搭載部は、上面を有し、前記第１半導体チップは、前記チップ搭載部の上面に搭載され、前記第１半導体チップの第１裏面は、前記上面に対向し、前記第１半導体チップの第１裏面は、前記チップ搭載部に電気的に接続され、
前記第２半導体チップは、前記チップ搭載部の上面に搭載され、前記第２半導体チップの第２裏面は、前記上面に対向し、
前記第１電極パッドは、前記第１制御電極ピン又は前記第１制御電極パッドに電気的に接続され、前記第２電極パッドは、前記第１パッドに電気的に接続されている、請求項３１に記載の半導体デバイス。 - 第１電極ピン及び第２電極ピンを更に含み、
前記第１電極ピンは、前記第１パッドに電気的に接続され、前記第２電極ピンは、前記チップ搭載部に電気的に接続されている、請求項３２に記載の半導体デバイス。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2021/093006 WO2022236665A1 (zh) | 2021-05-11 | 2021-05-11 | 半导体器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2024516717A true JP2024516717A (ja) | 2024-04-16 |
Family
ID=84029165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023568241A Pending JP2024516717A (ja) | 2021-05-11 | 2021-05-11 | 半導体デバイス |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20240071879A1 (ja) |
| JP (1) | JP2024516717A (ja) |
| CN (1) | CN117296248A (ja) |
| DE (1) | DE112021007642T5 (ja) |
| WO (1) | WO2022236665A1 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3993461B2 (ja) * | 2002-05-15 | 2007-10-17 | 株式会社東芝 | 半導体モジュール |
| CN101753129B (zh) * | 2008-12-01 | 2011-11-30 | 中芯国际集成电路制造(上海)有限公司 | 可承受高电压的输出缓冲器 |
| FR2947973B1 (fr) * | 2009-07-07 | 2011-06-17 | Schneider Toshiba Inverter | Dispositif de commande d'un transistor de puissance |
| US9263563B2 (en) * | 2013-10-31 | 2016-02-16 | Infineon Technologies Austria Ag | Semiconductor device package |
-
2021
- 2021-05-11 JP JP2023568241A patent/JP2024516717A/ja active Pending
- 2021-05-11 CN CN202180097958.5A patent/CN117296248A/zh active Pending
- 2021-05-11 DE DE112021007642.6T patent/DE112021007642T5/de active Pending
- 2021-05-11 WO PCT/CN2021/093006 patent/WO2022236665A1/zh active Application Filing
-
2023
- 2023-11-02 US US18/500,653 patent/US20240071879A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20240071879A1 (en) | 2024-02-29 |
| CN117296248A (zh) | 2023-12-26 |
| DE112021007642T5 (de) | 2024-02-29 |
| WO2022236665A1 (zh) | 2022-11-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20231113 |
|
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