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CN110226226B - 由层叠的两个串联连接的芯片形成的集成电路 - Google Patents

由层叠的两个串联连接的芯片形成的集成电路 Download PDF

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CN110226226B
CN110226226B CN201780072144.XA CN201780072144A CN110226226B CN 110226226 B CN110226226 B CN 110226226B CN 201780072144 A CN201780072144 A CN 201780072144A CN 110226226 B CN110226226 B CN 110226226B
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CN
China
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chip
integrated circuit
gate
terminal
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D·洛维尔德
L·古洛特
法布里斯·勒泰特
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STMicroelectronics SA
STMicroelectronics France SAS
Original Assignee
Exagan SAS
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Abstract

本发明涉及一种集成电路(100)，包括：第一芯片(30)，包括高压耗尽型晶体管；以及第二芯片(40)，包括增强型器件，第一芯片(30)和第二芯片(40)在其正面分别包括第一和第二栅接触盘(31、41)、第一和第二源接触盘(32、42)以及第一和第二漏接触盘(33、43)。集成电路(100)特别值得注意的是：第一芯片(30)和第二芯片(40)通过它们各自的正面(34、44)相互接合并形成层叠体(50)，第一芯片(30)的面积大于第二芯片(40)的面积，使得第一芯片(30)的正面(34)的外围部分未被第二芯片(40)掩盖；第一芯片(30)包括至少一个放置在其正面(34)上的附加接触盘(331)，其与高压耗尽型晶体管电绝缘并且与第二栅接触盘(41)接触；第一栅接触盘(31)与第二源接触盘(42)接触和/或第一源接触盘(32)与第二漏接触盘(43)接触；并且第一栅接触盘(31)和附加接触盘(331)至少部分地延伸到第一芯片(30)的外围部分中。

Description

由层叠的两个串联连接的芯片形成的集成电路
技术领域
本发明涉及一种包括层叠芯片的集成电路，所述芯片包括芯片上的增强型晶体管，包括高压耗尽型晶体管，两个芯片串联连接。
背景技术
由III-N半导体材料制成的HEMT晶体管(高电子迁移率晶体管)通常“常开”，即它们具有负阈值电压并且可以以0V的栅极电压传导电流。具有负阈值电压的这些组件被称为耗尽型(或“D型”)组件。
电力电子应用优选具有所谓的“常关”组件，即具有正阈值电压，因此当栅极电压为0V时它不能传导电流。这些组件一般称为增强型(“E型”)组件。
在III-N半导体材料上制造高压E型组件是复杂的。简单的高压E型组件的替代方案是将高压D型组件与E型(例如低压组件)组合。有利地，高压晶体管是由III-N半导体材料制成的HEMT晶体管，而低压晶体管是由硅制成的MOSFET(金属氧化物半导体场效应晶体管)。
例如，如图1所示，分别包括D型HEMT和MOSFET组件的芯片1、2可以联接以形成共源共栅型集成电路3：E型MOSFET芯片2的漏极2a和源极2b分别连接到HEMT D型芯片1的源极1b和栅极1c；该电连接通常通过引线接合5设置在包括两个电子芯片1、2的集成电路3的壳体4中各芯片1、2上可接入的栅极1c、2c、源1b、2b和漏极1a、2a的不同接触盘之间。在集成共源共栅电路3中，MOSFET芯片2的栅极2c控制集成电路3的ON模式或OFF模式的设置。
MOSFET芯片2的栅接触盘2c在集成电路3的壳体4中连接到栅极引脚3c。MOSFET芯片2的源接触盘2b在壳体4中连接到源极引脚3b。最后，HEMT芯片1的漏接触盘仍然在壳体4中连接到漏极引脚3a。通常，芯片的接触盘与引脚之间的连接通过导线连接5或使用电连接夹来提供。三个引脚3a、3b、3c在壳体4外部提供集成电路3的电连接。
在共源共栅型集成电路中，虽然快速切换是HEMT芯片的预期优点之一，但是不同组件之间的互连(包括有线连接)限制了切换速度。实际上，互连产生寄生过电压或欠电压，这可能在每次切换期间损坏不同的晶体管。因此，必须减小切换频率(切换速度)以限制寄生电压的这些偏移。因此，为了获得高切换速度，必须最小化与共源共栅布置中的互连相关联的电感和寄生电阻。
另外，两个芯片并排设在壳体中的事实需要使用互连基板(例如，用于“直接键合铜(Direct bonded copper)”的DBC)并增加壳体的必要横向尺寸。
文献US8847408提出了一种没有互连基板的共源共栅集成电路，其包括第一III-N晶体管，第二III-N晶体管叠在第一III-N晶体管上；包括MOSFET的漏接触盘的MOSFET晶体管的背面组装在III-N晶体管的源接触盘上，位于该III-N晶体管的正面。尽管减小了壳体的必要横向尺寸，但是这种结构具有一些缺点。尤其是，存在与栅接触盘、MOSFET源接触盘和相关引脚之间的电连接有关的电感和寄生电阻。
发明目的
本发明的一个目的是为现有技术的解决方案提供替代解决方案。本发明的一个目的尤其是提出一种包括层叠芯片的集成电路，所述芯片包括芯片上的增强型器件，包括高压耗尽型晶体管，其中，与互连相关的电感和寄生电阻被减小。
发明内容
本发明涉及一种集成电路，包括具有高压耗尽型晶体管的第一芯片和具有增强型器件的第二芯片；第一芯片在正面上包括第一栅极、源极和漏接触盘，并且第二芯片包括第二栅极、源极和漏接触盘。
基板的显著之处在于：
·第一和第二芯片在它们各自的正面处彼此连接并形成层叠体，第一芯片的正面的表面大于第二芯片的正面的表面，使得第一芯片的正面的外围部分未被第二芯片掩盖，
·第一芯片在其正面上设有至少一个附加的接触盘，与高压耗尽型晶体管电绝缘，并与第二栅接触盘接触，
·第一栅接触盘与第二源接触盘接触且/或第一源接触盘与第二漏接触盘接触，
·第一栅接触盘和附加接触盘至少部分地延伸到第一芯片的外围部分中。
根据本发明的其它有利和不受限制的特征，单独地或以任何技术上可行的组合采用：
·集成电路包括壳体，该壳体包括至少三个电端子，栅极端子、源极端子和漏极端子，并且其中，布置有层叠体，第一芯片的背面布置在壳体中连接到源极端子的结构板上；
·第一栅接触盘(与第二源接触盘接触)在第一芯片的晶体管的有源区上延伸，并在第一芯片与第二芯片之间形成主装配表面；
·第二芯片背面上的第二漏接触盘通过电连接夹连接到位于外围部分中的第一源接触盘；
·第一源接触盘(与第二漏接触盘接触)在第一芯片的晶体管的有源区上延伸，并在第一芯片与第二芯片之间形成主装配表面；
·第二芯片背面上的第二源接触盘通过电连接夹与第一栅接触盘连接；
·第一源接触盘(与第二漏接触盘接触)在第一芯片的晶体管的有源区上延伸，并在第一芯片与第二芯片之间形成主装配表面；
·第二芯片正面上的第二源接触盘与第一栅接触盘接触；
·附加接触盘、第一栅接触盘和第一漏接触盘分别连接到栅极端子、源极端子和漏极端子；
·至少第一栅接触盘和源极端子之间的连接，以及第一漏接触盘和漏极端子之间的连接通过电连接夹提供；
·第一栅接触盘和源极端子之间的连接通过壳体的结构板和第一栅接触盘之间的电连接夹提供，源极端子电连接到结构板；
·附加接触盘和栅极端子之间的连接通过导线连接或电连接夹提供；
·集成电路包括壳体，该壳体包括至少四个电端子，栅极端子、源极端子、漏极端子和附加栅极端子，并且其中布置有层叠体，第一芯片的背面布置在壳体中连接到源极端子的结构板上；
·第一芯片具有位于其正面的补充附加接触盘，与高压耗尽型晶体管电绝缘，并且至少部分地延伸到第一芯片的外围部分中；
·第一源接触盘(与第二漏接触盘接触)在第一芯片的晶体管的有源区上延伸，并在第一芯片和第二芯片之间形成主装配表面；
·第二芯片的正面上的第二源接触盘与补充附加接触盘接触；
·附加接触盘、补充附加接触盘、第一漏接触盘和第一栅接触盘分别连接到栅极端子、源极端子、漏极端子和附加栅极端子；
·至少补充附加接触盘和源极端子之间的连接，以及第一漏接触盘和漏极端子之间的连接是通过电连接夹实现的；
·补充附加接触盘和源极端子之间的连接通过壳体的结构板和补充附加接触盘之间的电连接夹提供，源极端子电连接到结构板；
·附加接触盘和栅极端子之间的连接，以及第一栅接触盘和附加栅极端子之间的连接通过导线连接或电连接夹提供；
·通过焊接彼此面对的接触盘，第一和第二芯片在它们各自的正面处彼此连接；
·第一芯片的背面具有通过焊接在壳体的结构板上装配的导电块；
·包括在第二芯片中的增强型器件包括增强型晶体管，其栅电极连接到第二芯片的栅接触盘；
·包括在第二芯片中的增强型器件包括增强型晶体管和控制组件，增强型晶体管的栅极连接到该控制组件的输入端，并且该控制组件的输出端连接到第二芯片的栅接触盘。
附图说明
本发明的其它特征和优点将从下面参照附图的详细描述中得出，在附图中：
-图1示出了根据现有技术的集成在壳体中的电路；
-图2a至图2d示出了根据本发明的集成电路的元件；
-图3a和图3b分别示出了根据本发明的第一实施方式的集成电路的横截面图和平面图；
-图4a和图4b分别示出了根据本发明的第二实施方式的集成电路的横截面图和平面图；
-图5a和图5b分别示出了根据本发明的第三实施方式的集成电路的横截面图和平面图；
-图6a和图6b分别示出了根据本发明的第四实施方式的集成电路的横截面图和平面图。
具体实施方式
在描述部分中，附图中的相同参考标号可用于相同类型的元件。
附图是示意性表示，为了清楚起见，未按比例绘制。尤其是，根据Z轴的层的厚度相对于根据X轴和Y轴的横向尺寸不是按比例的。另外，为了更容易地看到根据本发明的集成电路中的连接，在一些情况下，横截面视图可以示出包括在多个不同垂直平面(图中的平面(y，z))中的元件。
当然，附图的示意性表示不以任何方式限制根据本发明的集成电路的元件的结构和定位。
本发明涉及一种集成电路100，包括：第一芯片30，该第一芯片30包括高压耗尽型(D型)晶体管；以及第二芯片40，该第二芯片40包括增强型(E型)器件。例如，高压耗尽型晶体管可以由GaN基HEMT晶体管组成。增强型器件可以由硅基MOS场效应(MOSFET)晶体管组成；其还可以包含包括与控制组件(驱动器)相联接的MOSFET的器件。
第一芯片30在正面34上具有第一栅极31、源极32和漏极33接触盘(图2a)。第二芯片40具有第二栅极41、源极42和漏极43接触盘(图2b)。根据本发明的实施方式，所有三个第二接触盘41、42、43可以都位于第二芯片40的正面44上，或者第二漏极43或源极42接触盘中的一个可以位于第二芯片40的背面45上。
如本领域技术人员所熟知的，接触盘由导电金属材料制成，例如铜、铝、镍或任何其它合适的材料。尤其是，形成接触盘的金属材料适合于装配或焊接。根据本发明，芯片的接触盘可以采用不同的形式：相对于芯片正面的表面具有凸出块，或者相对于芯片的正面的表面具有凸出的珠子(“隆起”)。第一芯片30和第二芯片40的各自正面34、44或第二芯片40的背面45上的第一接触盘31、32、33和第二接触盘41、42、43的布置和横向尺寸(在平面(x，y)中)可以是不同的，取决于根据本发明的制造方法和变型。
在根据本发明的集成电路100中，第一芯片30和第二芯片40在它们各自的正面34、44处彼此接合并形成层叠体50(图2c)。第一芯片30的正面34的表面大于第二芯片40的表面，使得第一芯片30的正面34的外围部分不被第二芯片40掩盖：例如在图2c中的(x，y)平面图上例示了该外围部分，其是与第二芯片40相对应的虚线轮廓外部的部分。应当注意，图2c的平面图示出了未装配的第二芯片40的视图，其正面44向上，以便更好地看到第二接触盘在其正面44上的布置。在层叠体50中，它被翻转，其正面44面向第一芯片的正面34。在表示第一芯片30的平面图上，由虚线轮廓示出翻转的第二芯片40；第二芯片40的轮廓上的三角形标记使得能够理解层叠体50中位于正面44上的第二接触点的定位。
除了前面提到的第一接触盘31、32、33之外，第一芯片30还具有布置在其正面34上的至少一个附加接触盘331。该附加接触盘331与第一芯片30的高压耗尽型晶体管电绝缘。与其它接触盘一样，它由导电金属材料制成，可以装配或焊接到另一个面对的接触盘上。
尤其是，根据本发明，附加接触盘331与第二栅接触盘41接触。用于接触附加接触盘331和第二栅接触盘41的装配可以通过金属接合法来实现，例如，通过在构成彼此面对的接触盘的材料之间的热压缩或焊接或钎焊方法。这使得可以在附加接触盘331和第二栅接触盘41之间获得良好质量的电接触，并且具有显着减小的导电路径，特别是与有线连接相比。
根据本发明，附加接触盘331至少部分地延伸到第一芯片30的外围部分中。当然，它还延伸到将被第二芯片40隐藏的部分中，使得它在层叠体50中面向第二芯片40的第二栅接触盘41。
根据本发明，第一栅接触盘31也至少部分地延伸到第一芯片30的外围部分中。
根据下面详述的实施方式和变型，第一芯片30和第二芯片40的正面34、44的装配可能导致第一栅接触盘31与第二源接触盘42的接触，或者导致第一源接触盘32与第二漏接触盘43的接触，或者导致上述两种接触。
有利地，集成电路100包括壳体10，其用于封装集成电路100的电子组件的绝缘部分15由电绝缘材料(通常为树脂)形成。壳体10具有至少三个电端子，一个栅极端子11、一个源极端子12和一个漏极端子13，如图2d所示。电端子具体是指引脚(如图2d所示)或金属盘或其它装置，以形成集成电路100的外部电触点：然后该外部触点可以连接到其它元件，例如连接到印刷电路上。
壳体10还具有结构导电板14.。结构板14用于支撑集成电路100的电子组件。结构板14连接到三个端子11、12、13中的一个；在图2d所示的情况下，结构板14连接到源极端子12。在本说明书中，“连接”表示电连接：即，本身与电连接元件直接(即通过两个连接元件之间的直接接触)或间接(即通过中间元件)接触；所述中间元件可以例如是电连接夹或一个或更多个导线连接。结构板14与集成电路100的电子组件一样通常被封装在壳体10的绝缘部分15中。
层叠体50放置在结构板14上；具体地，第一芯片30的背面35放置在连接到源极端子12的壳体10的结构板14上。例如，第一芯片30的背面35可以具有直接接触的导电块或者与结构板14上的导电材料组装在一起。根据另一示例，第一芯片30的背面35可以使用导电粘合剂材料装配在结构板14上。
由于层叠体50中提供的直接接触，根据本发明的集成电路100的两个芯片30、40之间的电连接具有明显更短的长度。此外，第一芯片30的正面34上存在附加接触盘331还使得第二芯片40的栅接触盘41能够有效地连接并且可以在第一芯片30的正面34上接近，以便连接到壳体10的栅极端子11。这导致在相关连接节点处寄生电阻和电感的显着降低。
根据本发明的集成电路100的层叠体50还具有占据减小的空间的优点，其横向尺寸限于第一芯片30的尺寸。最后，层叠体50的结构使得能够不使用通常用来支撑并将两个芯片连接在一起的互连基板。
根据本发明的第一实施方式，壳体10包括三个电端子11、12、13。集成电路100的层叠体50如图3a和图3b所示。
与第二源接触盘42接触的第一栅接触盘31在第一芯片30的晶体管的有源区上延伸，这使得能够利用晶体管的必定存在的表面(有源区)并因此限制了晶体管的非有源区上的接触盘的范围。应注意，高压耗尽型晶体管的有源区对应于晶体管的源电极和漏电极之间的包含电流传导沟道的区域。
第一栅接触盘31在第一芯片30和第二芯片40之间形成主装配表面。该主装配表面被定义为第一芯片30的正面34上的最大表面，除了在相对的接触盘之间建立电接触之外，其将被用于确保两个芯片30、40之间的机械阻力。第二源接触盘42还具有在第二芯片40的正面44上的延伸表面，其将与第一栅接触盘31接触。
有利地，第二芯片40的背面45上的第二漏接触盘43通过电连接夹20连接到位于第一芯片30的外围部分中的第一源接触盘32(图3a)。
最后，附加接触盘331、第一栅接触盘31和第一漏接触盘33分别连接到栅极端子11、源极端子12和漏极端子13，如图3b所示。优选地，至少第一栅接触盘31和源极端子12之间的连接以及第一漏接触盘33和漏极端子13之间的连接通过电连接夹20提供。根据变型(未示出)，第一栅接触盘31和源极端子12之间的连接通过壳体10的结构板14和第一栅接触盘31之间的电连接夹20提供，源极端子12电连接到结构板14。
附加接触盘331和栅极端子11之间的连接可以通过导线连接或电连接夹20提供。
根据本发明的第一实施方式，获得集成电路100，其第一芯片30和第二芯片40以共源共栅布置相连接，并且其中，与集成电路100的不同组件和元件之间的电连接有关的寄生电阻和电感由于大大缩短的连接路径以及在电路100的电流路径上优先使用电连接夹而不是导线连接而减小。
根据本发明的第二实施方式，壳体10还包括三个电端子11、12、13，并且集成电路100的层叠体50如图4a和图4b所示。
第一源接触盘32与第二漏接触盘43接触，它在第一芯片30的晶体管的有源区上延伸并在第一芯片30和第二芯片40之间形成主装配表面。第二漏接触盘43还具有在第二芯片40的正面44上的延伸表面，其将与第一源接触盘32接触。
有利地，第二芯片40的背面45上的第二源接触盘42通过电连接夹20连接到第一栅接触盘31。
最后，附加接触盘331、第一栅接触盘31和第一漏接触盘33分别连接到栅极端子11、源极端子12和漏极端子13，如图4b所示。优选地，至少第一栅接触盘31和源极端子12之间的连接，以及第一漏接触盘33和漏极端子13之间的连接通过电连接夹20提供。如图4b所示，第一栅接触盘31和源极端子12之间的连接可以通过壳体10的结构板14和第一栅接触盘31之间的电连接夹20提供，源极端子12电连接到结构板14。
附加接触盘331和栅极端子11之间的连接可以通过导线连接或电连接夹20提供。
根据本发明的第二实施方式，获得集成电路100，其第一芯片30和第二芯片40以共源共栅布置相连接，并且其中，与集成电路100的各个组件和元件之间的电连接相关的寄生电阻和电感与现有技术的解决方案相比大大减小。
根据本发明的第三实施方式，壳体10也包括三个电端子11、12、13，并且集成电路100的层叠体50如图5a和图5b所示。第二栅接触盘41、源接触盘42和漏接触盘43位于第二芯片40的正面44上(图5b)。
第一源接触盘32与第二漏接触盘43接触；它在第一芯片30的晶体管的有源区上延伸，并在第一芯片30和第二芯片40之间形成主装配表面。第二漏接触盘43还具有在第二芯片30的正面44上的延伸表面，其将与第一源接触盘32接触。
有利地，第二芯片40的正面44上的第二源接触盘42与第一栅接触盘31接触(图5a)。
最后，附加接触盘331、第一栅接触盘31和第一漏接触盘33分别连接到栅极端子11、源极端子12和漏极端子13，如图5b所示。优选地，至少第一栅接触盘31和源极端子12之间的连接以及第一漏接触盘33和漏极端子13之间的连接通过电连接夹20提供。
如在前面的实施方式中提到的，第一栅接触盘31和源极端子12之间的连接可以通过壳体10的结构板14和第一栅接触盘31之间的电连接夹20来提供。源极端子12电连接到结构板14。
附加接触盘331和栅极端子11之间的连接可以通过导线连接或电连接夹20提供。
根据本发明的该第三实施方式，获得集成电路100，其第一芯片30和第二芯片40以共源共栅布置相连接，并且其中，与集成电路100的各组件和元件之间的电连接有关的寄生电阻和电感与现有技术的解决方案相比大大减小。第二芯片40的背面45与第一芯片40的正面34之间的连接也被消除，因为第二芯片40的所有第二接触盘(在正面44上)与第一芯片30的正面34上的接触盘直接接触，这显着地缩短了传导路径并因此减小了相关的电感和寄生电阻。
根据本发明的第四实施方式，壳体10包括至少四个电端子，栅极端子11、源极端子12、漏极端子13和附加栅极端子111。
集成电路100的层叠体50如图6a和图6b所示。第二栅接触盘41、源接触盘42和漏接触盘43位于第二芯片40的正面44上(图6b)。
有利地，第一芯片30包括位于其正面34上的补充附加接触盘332，与高压耗尽型晶体管电绝缘，并且至少部分地延伸到第一芯片30的外围部分中。第一源接触盘32在第一芯片30的晶体管的有源区上延伸并在第一芯片30和第二芯片40之间形成主装配表面。第二漏接触盘43还具有在第二芯片40的正面44上的延伸表面，其将与第一源接触盘32接触。
有利地，第二芯片40的正面上的第二源接触盘42与第一芯片30的补充附加接触盘332接触。
最后，附加接触盘331、补充附加接触盘332、第一漏接触盘33和第一栅接触盘31分别连接到栅极端子11、源极端子12、漏极端子13和附加栅极端子111。
优选地，至少补充附加接触盘332和源极端子12之间的连接，以及第一漏接触盘33和漏极端子13之间的连接通过电连接夹20提供。另选地，补充附加接触盘332和源极端子12之间的连接可以通过壳体10的结构板14和补充附加接触盘332之间的电连接夹20提供，源极端子12电连接到结构板14。
附加接触盘331和栅极端子11之间的连接，以及第一栅接触盘31和附加栅极端子111之间的连接通过导线连接或电连接夹20提供。
根据本发明的第四实施方式，获得集成电路100，其第一芯片30和第二芯片40以共源共栅布置相连接：第一芯片30的高压耗尽型晶体管的栅极(连接到附加栅极端子111)可以独立于第二芯片40的增强型器件的栅极(连接到栅极端子11)来控制。
与现有技术解决方案相比，由于大大缩短的连接路径以及在集成电路100的电流路径上优先使用电连接夹而不是导线连接，与集成电路100的各组件和元件之间的电连接相关的寄生电阻和电感再次显着减小。
在根据本发明的不同实施方式的集成电路100中，包括在第二芯片40中的增强型器件可以包括增强型晶体管，其栅电极连接到第二芯片40的第二栅接触盘41。然后，连接到第二栅接触盘41的壳体10的栅极端子11发送电信号以控制该增强型晶体管(例如，硅上的MOSFET)的栅极。
另选地，包括在第二芯片40中的增强型器件可以包括增强型晶体管和控制组件：在这种情况下，增强型晶体管的栅电极连接到控制组件的输入端并且该控制组件的输出端连接到第二芯片40的第二栅接触盘41。连接到第二栅接触盘41的壳体10的栅极端子11使得能够向控制组件发送电信号；然后，后者能够处理该信号以控制该增强型晶体管的栅极。
当然，本发明不限于所描述的实施方式，并且可以在由权利要求限定的本发明的范围内提供替代实施方式。

Claims (21)

1.一种集成电路(100)，该集成电路(100)包括：包括高压耗尽型晶体管的第一芯片(30)；以及包括增强型器件的第二芯片(40)，所述第一芯片(30)在正面上具有第一栅接触盘(31)、第一源接触盘(32)和第一漏接触盘(33)，并且所述第二芯片(40)包括第二栅接触盘(41)、第二源接触盘(42)和第二漏接触盘(43)；所述集成电路(100)的特征在于：
·所述第一芯片(30)和所述第二芯片(40)在它们各自的正面(34、44)彼此接合并形成层叠体(50)，所述第一芯片(30)的正面(34)的表面大于所述第二芯片(40)的表面，使得所述第一芯片(30)的正面(34)的外围部分不被所述第二芯片(40)掩盖，
·所述第一芯片(30)包括至少一个放置在其正面(34)上的附加接触盘(331)，该附加接触盘(331)与所述高压耗尽型晶体管电绝缘，并且与所述第二栅接触盘(41)接触，
·所述第一栅接触盘(31)与所述第二源接触盘(42)接触且/或所述第一源接触盘(32)与所述第二漏接触盘(43)接触，
·所述第一栅接触盘(31)和所述附加接触盘(331)至少部分地延伸到所述第一芯片(30)的所述外围部分中。
2.根据权利要求1所述的集成电路(100)，该集成电路(100)包括壳体(10)，该壳体(10)具有至少三个电端子，栅极端子(11)、源极端子(12)和漏极端子(13)，并且其中，层叠体(50)被布置为，所述第一芯片(30)的背面(35)位于所述壳体(10)的连接到所述源极端子(12)的结构板(14)上。
3.根据权利要求2所述的集成电路(100)，其中，与所述第二源接触盘(42)接触的所述第一栅接触盘(31)在所述第一芯片(30)的所述晶体管的有源区上延伸，并且在所述第一芯片(30)与所述第二芯片(40)之间形成主装配表面。
4.根据权利要求3所述的集成电路(100)，其中，所述第二芯片(40)的背面(45)上的所述第二漏接触盘(43)通过电连接夹(20)连接到位于所述外围部分中的所述第一源接触盘(32)。
5.根据权利要求2所述的集成电路(100)，其中，与所述第二漏接触盘(43)接触的所述第一源接触盘(32)在所述第一芯片(30)的所述晶体管的有源区上延伸，并在所述第一芯片(30)与所述第二芯片(40)之间形成主装配表面。
6.根据权利要求5所述的集成电路(100)，其中，所述第二芯片(40)的背面(45)上的所述第二源接触盘(42)通过电连接夹(20)连接到所述第一栅接触盘(31)。
7.根据权利要求5所述的集成电路(100)，其中，所述第二芯片(40)的正面(44)上的所述第二源接触盘(42)与所述第一栅接触盘(31)接触。
8.根据权利要求4所述的集成电路(100)，其中，所述附加接触盘(331)、所述第一栅接触盘(31)和所述第一漏接触盘(33)分别连接到所述栅极端子(11)、所述源极端子(12)和所述漏极端子(13)。
9.根据权利要求8所述的集成电路(100)，其中，至少所述第一栅接触盘(31)与所述源极端子(12)之间的连接，以及所述第一漏接触盘(33)与所述漏极端子(13)之间的连接是通过电连接夹(20)提供的。
10.根据权利要求9所述的集成电路(100)，其中，所述第一栅接触盘(31)与所述源极端子(12)之间的连接是通过所述壳体(10)的所述结构板(14)与所述第一栅接触盘(31)之间的电连接夹(20)提供的，所述源极端子(12)电连接到所述结构板(14)。
11.根据权利要求8所述的集成电路(100)，其中，所述附加接触盘(331)与所述栅极端子(11)之间的连接是通过导线连接或电连接夹(20)提供的。
12.根据权利要求1所述的集成电路(100)，该集成电路(100)包括壳体(10)，该壳体(10)具有至少四个电端子，栅极端子(11)、源极端子(12)、漏极端子(13)和附加栅极端子(111)，并且其中，层叠体(50)被布置为，所述第一芯片(30)的背面(35)位于所述壳体(10)的连接到所述源极端子(12)的结构板(14)上。
13.根据权利要求12所述的集成电路(100)，其中，所述第一芯片(30)具有位于其正面(34)上的补充附加接触盘(332)，该补充附加接触盘(332)与所述高压耗尽型晶体管电绝缘，并且至少部分地在所述第一芯片(30)的所述外围部分中延伸。
14.根据权利要求13所述的集成电路(100)，其中，与所述第二漏接触盘(43)接触的所述第一源接触盘(32)在所述第一芯片(30)的所述晶体管的有源区上延伸，并且在所述第一芯片(30)与所述第二芯片(40)之间形成主装配表面。
15.根据权利要求13所述的集成电路(100)，其中，所述第二芯片(40)的正面(44)上的所述第二源接触盘(42)与所述补充附加接触盘(332)接触。
16.根据权利要求15所述的集成电路(100)，其中，所述附加接触盘(331)、所述补充附加接触盘(332)、所述第一漏接触盘(33)和所述第一栅接触盘(31)分别连接到所述栅极端子(11)、所述源极端子(12)、所述漏极端子(13)和所述附加栅极端子(111)。
17.根据权利要求16所述的集成电路(100)，其中，至少所述补充附加接触盘(332)与所述源极端子(12)之间的连接，以及所述第一漏接触盘(33)与所述漏极端子(13)之间的连接是通过电连接夹(20)提供的。
18.根据权利要求17所述的集成电路(100)，其中，所述补充附加接触盘(332)与所述源极端子(12)之间的连接是通过所述壳体(10)的所述结构板(14)与所述补充附加接触盘(332)之间的电连接夹(20)提供的，所述源极端子(12)电连接到所述结构板(14)。
19.根据权利要求16所述的集成电路(100)，其中，所述附加接触盘(331)与所述栅极端子(11)之间的连接，以及所述第一栅接触盘(31)与所述附加栅极端子(111)之间的连接是通过导线连接或电连接夹(20)提供的。
20.根据权利要求1所述的集成电路(100)，其中，包括在所述第二芯片(40)中的所述增强型器件包括增强型晶体管，该增强型晶体管的栅电极连接到所述第二芯片(40)的所述栅接触盘(41)。
21.根据权利要求1所述的集成电路(100)，其中，包括在所述第二芯片(40)中的所述增强型器件包括增强型晶体管和控制组件，所述增强型晶体管的栅电极连接到所述控制组件的输入端，并且所述控制组件的输出端连接到所述第二芯片(40)的所述栅接触盘(41)。
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