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CN111490030A - 共源共栅半导体器件和制造方法 - Google Patents

共源共栅半导体器件和制造方法 Download PDF

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CN111490030A
CN111490030A CN202010078957.3A CN202010078957A CN111490030A CN 111490030 A CN111490030 A CN 111490030A CN 202010078957 A CN202010078957 A CN 202010078957A CN 111490030 A CN111490030 A CN 111490030A
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CN
China
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high voltage
low voltage
device die
terminal
gate
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CN202010078957.3A
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English (en)
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罗伯特·蒙哥马利
里卡多·杨多克
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Anshi Co ltd
Original Assignee
Anshi Co ltd
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Publication date
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Abstract

本公开涉及一种分立的半导体器件和相关的制造方法，所述分立的半导体器件包括：高电压耗尽型器件裸芯；与高电压耗尽型器件裸芯按照共源共栅构造连接的低电压增强型器件裸芯；其中，高电压耗尽型器件包括布置在其第一表面上的栅极端子、源极端子和漏极端子，并且所述栅极端子、源极端子和漏极端子相对于低电压增强型器件裸芯倒置；并且其中低电压器件布置为邻近于高电压器件。

Description

共源共栅半导体器件和制造方法
技术领域
本公开涉及半导体器件。具体地说，本公开涉及耗尽型晶体管裸芯和增强型晶体管裸芯的共源共栅布置。
背景技术
晶体管的共源共栅布置是公知的，特别是用于控制零栅极-源极电压下的常导通(normally on)(或耗尽型)高压半导体器件。共源共栅布置可用于开关模式，特别是在需要高效能量转换的电源中。通常，如图1所示，通过将高电压器件的栅极连接到低电压器件的源极，并且将低电压器件的漏极连接到高电压器件的源极，来将常断开(normally off)(或增强型)低电压器件与高电压耗尽型器件串联布置。因此，当低电压器件的漏极源极电压达到高电压器件的阈电压时，高电压器件可以被断开。因此，低电压器件的增加使常导通高电压器件能够作为常断开器件运行。
通常，高电压耗尽型器件可为基于氮化镓(GaN)或碳化硅(SiC)的JFET或HEMT，低电压增强型器件可为基于硅(Si)的MOSFET，并且高电压器件和低电压器件二者均集成到单个半导体器件封装中。
在高电压器件和低电压器件二者均集成到单个半导体器件封装中的情况下，通常将高电压器件安装到诸如引线框架或印刷电路板(PCB)的载体上。然后将低电压器件安装或堆叠在高电压器件上。然而，这种安装需要在载体和高电压器件之间使用绝缘材料，以将高电压器件与载体电绝缘。绝缘材料可为陶瓷材料。基于陶瓷的绝缘体优于玻璃或瓷绝缘体，因为它们在高操作温度下更坚固。此外，陶瓷还与铜沉积工艺兼容，以形成所谓的直接键合铜(DBC)衬底。
此外，上述高电压器件和低电压器件的对应的栅极、源极和漏极之间的共源共栅器件连接目前由引线键合形成。由于引线在操作过程中的电感效应，这种引线键合连接存在DC功率和开关损耗问题。使用引线键合连接会导致更高的寄生电感和电容，这会导致所谓的栅极弹跳(gate bounce)。栅极弹跳是一种误导通机制，即，在高频开关操作期间，当高电压器件应处于“断开”状态时，高电压器件被切换为“导通”状态。此外，诸如RDSon的装置电阻可增大，并且引线连接特别是在高电压器件的高电压操作中可发生故障。
发明内容
各种示例实施例都针对诸如以上提出的问题和/或其它问题，这些问题从关于提高共源共栅连接的高电压晶体管和低电压晶体管的电气性能和热性能的下面的公开中可变得明显。
在特定示例实施例中，本公开的各方面涉及按照共源共栅布置的高电压晶体管裸芯相对于低电压晶体管裸芯的布置，以及它们之间的电连接方式。
根据实施例，提供了一种分立的半导体器件，该分立半导体器件包括：高电压耗尽型器件裸芯；按照共源共栅构造与高电压耗尽型器件裸芯连接的低电压增强型器件裸芯；其中，高电压耗尽型器件包括布置在其第一表面上的栅极端子、源极端子和漏极端子，并且栅极端子、源极端子和漏极端子相对于低电压增强型器件裸芯倒置；并且其中，低电压器件布置为邻近于高电压器件。
高电压耗尽型器件可为横向器件，并且低电压器件是纵向器件。
高电压器件裸芯的源极端子和低电压器件裸芯的漏极端子可固定地并且电连接至共同的接合焊盘。
高电压器件裸芯的栅极端子和低电压器件裸芯的源极端子可通过导电夹构件电连接。
导电夹构件可固定地并且电连接至低电压器件的源极端子，并且固定地并且电连接至高电压器件的栅极。
可选地，铁素体元件可固定地并且电连接至低电压器件裸芯的栅极端子和半导体器件的栅极引线。
高电压器件裸芯可为基于GaN的晶体管、基于GaN的HEMT或者SiC晶体管。低电压增强型晶体管可为场效应晶体管。
根据实施例，还提供了一种制造分立的半导体器件的方法，所述方法包括以下步骤：提供高电压耗尽型器件裸芯，在其第一表面上形成有栅极端子、源极端子和漏极端子；提供按照共源共栅构造与高电压耗尽型器件裸芯连接的低电压增强型器件裸芯；安装高电压耗尽型器件，以使得栅极端子、源极端子和漏极端子相对于低电压增强型器件裸芯倒置；以及将低电压器件布置为邻近于高电压器件。
附图说明
因此，按照其中可详细理解本公开的特征的方式，参照实施例进行更具体的描述，一些实施例在附图中被示出。然而，应该注意，附图仅示出了典型实施例，因此不应理解为对其范围的限制。附图用于便于理解本公开，因此不一定按照比例绘制。本领域技术人员一旦结合附图阅读了本说明书就将清楚要求保护的主题内容的优点，图中相同的参考标号用于指代相同的元件，其中：
图1是已知的高电压晶体管和低电压晶体管的共源共栅连接的电路图；
图2a示出了根据实施例的半导体器件的等距视图；
图2b示出了根据实施例的并且包括散热器元件的半导体器件的等距视图；
图2c示出了根据实施例的半导体器件的底视图；
图2d示出了根据实施例的半导体器件的第一侧视图；
图2e示出了根据实施例的半导体器件的第二侧视图；
图3a至图3f示出了用于组装根据实施例的半导体器件的示例处理流程中的各个步骤；
图4a示出了根据实施例的半导体器件的等距视图；
图4b示出了根据实施例的并且包括散热器元件的半导体器件的等距视图；以及
图4c示出了根据实施例的半导体器件的底视图。
具体实施方式
在下面对实施例的描述中，高电压器件裸芯可选自基于GaN的晶体管、基于GaN的HEMT或者基于SiC的晶体管，并且低电压器件裸芯可为场效应晶体管。
图2a示出了根据实施例的半导体器件200。半导体器件200包括高电压器件202和低电压器件204。高电压器件202可为耗尽型(或常导通)HEMT或JFET，并且例如可为基于GaN或基于SiC的器件。低电压器件204可为增强型(或常断开)MOSFET。
上述高电压器件202和低电压器件204是分离的器件裸芯。高电压器件202和低电压器件204构造和集成在单个封装件中，以形成根据实施例的半导体器件200。
在高电压器件202(诸如HEMT)的顶表面上形成有栅极端子、源极端子和漏极端子，因此将它们看作横向器件，与纵向器件不同，在纵向器件中，上述端子中的至少一个形成在与顶表面相对的底表面上。
半导体器件200包括各种接触焊盘，各种接触焊盘用于安装高电压器件202和低电压器件204中的每一个并且与这些器件的端子电连接。对于高电压器件202，其栅极端子G1电连接至栅极焊盘206并且安装在栅极焊盘206上。其漏极端子D1电连接至漏极焊盘210并且安装在漏极焊盘210上，并且源极端子S1电连接至源极焊盘208并且安装在源极焊盘208上。上述作为横向器件的高电压器件202被旋转或翻转，使得栅极端子G1、源极端子S1和漏极端子D1与对应的栅极焊盘206、源极焊盘208和漏极焊盘210接触并且安装在对应的栅极焊盘206、源极焊盘208和漏极焊盘210上。高电压器件202的这种翻转或倒置取向减轻了诸如电感和电阻的寄生效应(parasitic)。寄生效应的减轻是由于安装在对应的栅极焊盘206、源极焊盘208和漏极焊盘210上的栅极端子G1、源极端子S1和漏极端子D1的直接连接，这样减小了它们之间的距离，因此降低寄生扩展电阻和电感。
低电压器件204电连接至源极焊盘208并且安装在源极焊盘208上。源极焊盘208的尺寸被限定为使得高电压器件的源极端子能够安装在源极焊盘208上并且低电压器件204也能够安装在源极焊盘208上。考虑到这一点，低电压器件的漏极端子D2电连接至源极焊盘208，继而连接至高电压器件202的源极端子。这样，低电压器件204的漏极端子D2连接至高电压器件202的源极端子S1，从而实现以上针对图1所描述的共源共栅布置。
栅极焊盘206、源极焊盘208和漏极焊盘210中的每一个布置为共面，即，栅极焊盘206、源极焊盘208和漏极焊盘210的表面(高电压器件202和低电压器件204在其上安装并连接的表面)在相同平面内。
从上面的讨论中，本领域技术人员因此将看出高电压器件202和低电压器件204并排安装。这种并排布置和高电压器件202的倒置布置使得能够提供可选的额外电连接，因此漏极-源极引脚216(下面将更详细讨论)提供对共源共栅布置的中间节点(漏极-源极连接)的电接入。这使得能够测量装置寄生效应、电连接和使用期间的装置运行参数。
低电压器件204布置为使得漏极端子D2布置在该器件的第一侧或底侧上，并且使得栅极端子G2和源极端子S2布置在该器件的第二侧(与低电压器件204的第一侧的相对一侧)或顶侧上。考虑到这一点，低电压器件204可为纵向器件。
低电压器件204的源极端子S2电连接至高电压器件202的栅极端子G1，从而实现以上针对图1所描述的共源共栅布置。细长的夹构件212可电连接至低电压器件204的源极端子S2。夹构件212延伸以连接栅极焊盘206，继而连接至高电压器件的栅极端子G1。栅极焊盘206可形成为细长的导电构件，以形成半导体器件200的一条或多条源极引线214，并且栅极焊盘206可从其与高电压器件202的栅极端子G1连接的位置延伸至位于低电压器件的源极端子S2附近但与其电分离并且在空间上分离的位置。这样，栅极焊盘206的面积大于高电压器件202的栅极端子G1的面积，并且栅极焊盘206一体集成地形成半导体器件200的一条或多条外部源极引线214。在示出的示例中，栅极焊盘206示为“L”形，然而，本领域技术人员应该理解，根据半导体器件200的封装外形的要求，其可具有其它形状。由夹构件212实现低电压器件204的源极S2与栅极焊盘和源极引线214的电连接和空间连接。通过夹构件212的使用，提供了上述共源共栅布置要求的共栅极源极连接。
如上所述，低电压器件204的漏极端子D2形成在低电压器件204的底表面上，并且电连接并物理地安装在源极焊盘208上。这样，根据共源共栅构造的要求实现了共低电压器件204的漏极与高电压器件202的源极连接。与栅极焊盘206一样，源极焊盘208可形成为细长的导电构件，并且具有一定面积，使得高电压器件的源极S1和低电压器件的漏极D2可安装在源极焊盘208上。这样，低电压器件204电连接并物理地连接至源极焊盘208。
可选地，并且如图所示，源极焊盘208可包括一体形成的漏极-源极引脚216，漏极-源极引脚216可用于电测试或检查高电压202的源极S1与低电压器件的漏极的连接。这种测试或检查允许测量电寄生效应。另外，栅极焊盘206可以可选地包括额外的引线224，额外的引线224布置为检查高电压器件203的栅极G1与低电压器件204的源极S2的连接。额外的引线224还允许测量高电压器件的源极S1与低电压器件的漏极D2之间的寄生效应。
低电压器件204的栅极端子G2布置在低电压器件204的顶表面上，即，与低电压器件204的源极端子S2在同一表面上。栅极引线218布置为靠近栅极端子G2，并且在空间上与栅极端子G2分离。栅极端子G2通过铁素体(ferrite)元件220电连接至栅极引线218。铁素体元件220是频率相关的电阻器，在实施例中，其用于减小流向栅极的电流，以减小在半导体器件200的操作期间栅极端子G2处的所谓的栅极弹跳。
如上所述，连接至漏极焊盘210的高电压器件202的漏极端子D1一体地包括半导体器件200的一条或多条漏极引线222。与栅极焊盘206一样，漏极焊盘210由细长的导电构件形成，并且布置为连接至高电压器件202的漏极端子，并且为高电压器件202提供支撑。
栅极引线218、一条或多条源极引线214、一条或多条漏极引线222和可选的引线216、引线224形成半导体器件200的外部引线，并且被构造和布置为用于诸如PCB(未示出)的外部载体的连接接触。如从图2a中可看出，栅极端子G1直接连接至源极引线214而没有中间连接。这样，栅极焊盘206与半导体器件200的一条或多条源极引线214一体地形成。类似地，漏极端子D1直接连接至漏极引线222而没有中间连接。这样，漏极焊盘与半导体器件200的一条或多条漏极引线222一体地形成。栅极焊盘206、源极焊盘208和漏极焊盘210的布置形成引线框，以可安装地支撑高电压器件202。
栅极焊盘206与一条或多条源极引线214的一体连接可通过利用单块导电材料来实现。例如，包括源极引线的细长的栅极焊盘206可通过诸如将一片导电材料冲压成所需的尺寸的任何合适的处理来形成。包括一体的一条或多条漏极引线222的漏极焊盘210、包括可选的漏极-源极引线216和栅极引线218的源极焊盘208可从单块材料类似地冲压而成，因此具有相等厚度，使得高电压器件202的栅极G1、源极S1和漏极D1与低电压器件204的漏极与共同平面中的对应的焊盘接触，如下面参照图2d和图2e的更详细的讨论。
此外，如上所述，高电压器件202的倒置、翻转的取向以及低电压器件的邻近布置导致了其中可避免诸如陶瓷或DBC的额外的隔离材料的共源共栅布置。
与图2a的布置相比，图2b示出了额外的特征。在下面更详细的讨论的用于形成最终和完成的半导体器件的成型工艺之前，在高电压器件202的后侧可包括可选的散热器元件226，所述后侧是高电压器件202的与其上形成有源极S1、栅极G1和漏极D1端子的一侧相对的一侧。散热器元件可由导电材料形成，并且被构造和布置为在操作期间散发来自高电压器件202的热量。如上所述，高电压器件204布置在半导体器件200中，使得源极S1端子、栅极G1端子和漏极D1端子与对应的源极焊盘208、栅极焊盘206和漏极焊盘210直接接触，并且在高电压器件的相对的一侧上没有电气端子。因此，散热器元件226可如图所示直接布置在高电压器件202上，而不需要将高电压器件202的后侧与散热器元件226电隔离。散热器元件226的这种直接布置允许在半导体器件的操作期间更有效地散热。
图2c示出了根据实施例的半导体器件200的底侧的平面图，并且示出了栅极焊盘206、源极焊盘208和漏极焊盘210以及栅极引线218在最终包封的器件226的中的布置。下面将更详细地简要讨论包封处理。从图2c中可看出，栅极焊盘206由两个臂形成，并且实际上呈“L”形。L形的栅极焊盘206的第一臂229形成高电压器件202的栅极端子G1的接触位置。L形栅极焊盘206的第二臂230形成将低电压器件204的源极S2经由夹构件212(图2c中未示出)连接至栅极焊盘206的源极连接。另外示出了栅极引线218、一条或多条源极引线214、一条或多条漏极引线222以及可选的引线216、引线224。考虑到这一点，封装外形可视为四方扁平无引线(QFN)封装，但封装外形也可以是双平面无引线(DFN)封装。
图2d示出了根据实施例的半导体器件200的第一侧视图，并且示出了高电压器件202、低电压器件和铁素体元件220在最终包封的器件228的中的布置。如上面的讨论，参照图2a，高电压器件202的漏极端子D1电连接至漏极焊盘210并且安装在漏极焊盘210上，并且源极端子S1电连接至源极焊盘208并且安装在源极焊盘208上。低电压器件204的漏极端子D2电连接至源极焊盘208并且安装在源极焊盘208上。栅极端子G2通过铁素体元件220电连接至栅极引线218。
在低电压器件204安装在源极焊盘208上的位置上，源极焊盘可包括凹进部分或切除部分，从而当安装低电压器件204时，低电压器件204的顶表面(包括源极端子S2和栅极端子G2的表面)将与源极焊盘208的安装有高电压器件202的源极端子S1的表面实质上齐平。相似地，低电压器件204的包括源极端子S2和栅极端子G2的表面也可与栅极引线的安装有铁素体元件220的一端的顶表面实质上齐平。这确保了与安装的铁素体元件220具有良好的共面性。如图2d所示，铁素体元件220直接附接于低电压器件204的栅极端子G2，因此消除与任何中间互连(如键合线)相关的任何寄生电感或电阻。
图2e示出了根据实施例的半导体器件200的第二侧视图，并且示出了高电压器件202、低电压器件和夹构件212在最终包封的器件228中的布置。如上面的讨论，包括栅极端子G2的低电压器件204的顶表面也可与栅极焊盘206的附接有夹构件212的顶表面实质上齐平。这允许容易地制造根据实施例的半导体器件200，并且消除与任何中间互连(如键合线)相关的任何寄生电感或电阻。通过使用将低电压器件204的源极端子S2经由L形栅极焊盘206连接至高电压器件的栅极端子G1的夹构件212，通过使用(与键合线相比)具有更低电阻和更低电感的夹构件，可提高RDSon。
将参照图3a至图3f描述组装根据实施例的半导体器件200的示例方法。
在组装半导体器件200之前，源极焊盘208、栅极焊盘206和漏极焊盘210中的每一个和栅极引线218可由整块的导电材料形成，如本领域中的理解那样。形成对应的焊盘和引线的一个示例方法是冲压一块金属导电材料。冲压工艺限定了焊盘的对应外形，并且也可根据需要限定焊盘或引线中的任何凹进部分或切除部分。
对应的源极焊盘208、栅极焊盘206和漏极焊盘210以及栅极引线218示于图3a中，并且形成根据实施例的组装方法的起始点。为了将低电压器件204的漏极端子D2物理地并电附接于源极焊盘208，在其上分配粘合剂附接材料302。然后利用裸芯附接材料302将低电压器件204的漏极端子D2附接于源极焊盘208，如图3b所示。
在将低电压器件204附接于源极焊盘208之后，将另一粘合剂材料306分配在低电压器件204的栅极端子G2和源极端子S2上，以用于稍后夹构件212和铁素体元件220的附接。另外，将另一粘合剂材料304分配在源极焊盘208、栅极焊盘206和漏极焊盘210上，以用于高电压器件202的对应源极端子S1、栅极端子G1和漏极端子D1附接于其上。如图3d所示，高电压器件202的源极端子S1、栅极端子G1和漏极端子D1附接于对应的源极焊盘208、栅极焊盘206和漏极焊盘210的粘合剂材料304。铁素体元件220也可附接于栅极引线218和低电压器件204的栅极G2上的粘合剂材料304。夹构件随后附接于栅极焊盘206和低电压器件的源极端子S2上的粘合剂材料306。
粘合剂附接材料302、粘合剂附接材料304、粘合剂附接材料306可为焊料或导电材料或者这些材料的组合。粘合剂附接材料302、粘合剂附接材料304、粘合剂附接材料306的分配可通过模版印刷、丝网印刷、注射器分配或使用烧结的预制焊料或裸芯附接或其任何组合来进行。
在上述工艺之后，半导体器件200可随后经历标准处理技术。例如，半导体器件可以回流或固化或设置粘合剂材料302、粘合剂材料304、粘合剂材料306，然后使用模具材料228包封。可选地，半导体器件200可经受诸如引线的修整分离和电镀等进一步的处理。
图4a示出了根据实施例的半导体器件400。与图2a至图2e的布置相同，半导体器件400包括高电压器件402和低电压器件404。高电压器件202可为耗尽型或常导通的HEMT或JFET，例如，GaN或SiC器件，低电压器件404可为增强型或常断开的MOSFET。
高电压器件402和低电压器件404是分离的器件裸芯。高电压器件402和低电压器件404被构造为和集成在单个封装件中，以形成根据实施例的半导体器件400。
诸如HEMT的高电压器件402形成为在其顶表面上具有栅极端子、源极端子和漏极端子，并且因此被看作是横向器件，与纵向器件不同，在纵向器件中，端子中的至少一个形成在与顶表面相对的底表面上。
半导体器件400包括各种接触焊盘，各种接触焊盘用于安装高电压器件402和低电压器件404中的每一个，并且与这些器件的端子进行电连接。
对于高电压器件402，其栅极端子G1电连接至栅极焊盘406并且安装在栅极焊盘406上。其漏极端子D1电连接至漏极焊盘410并且安装在漏极焊盘410上，并且源极端子S1电连接至源极焊盘408并且安装在源极焊盘408上。如上所述作为横向器件的高电压器件402被旋转或翻转，使得栅极端子G1、源极端子S1和漏极端子D1与对应的栅极焊盘406、源极焊盘408和漏极焊盘410接触并且安装在对应的栅极焊盘406、源极焊盘408和漏极焊盘410上。高电压器件402的这种翻转或倒置取向改善了寄生效应，诸如如上所述的电感和电阻。
低电压器件404电连接至源极焊盘408并且安装在源极焊盘408上。源极焊盘408的尺寸被限定为使得高电压器件的源极端子能够安装在源极焊盘408上并且低电压器件404也能够安装在源极焊盘408上。针对这一点，低电压器件404的漏极端子D2电连接至源极焊盘408，继而连接至高电压器件402的源极端子S1。这样，低电压器件404的漏极端子D2连接至高电压器件402的源极端子S1，从而实现以上针对图1所述的共源共栅布置。
栅极焊盘406、源极焊盘408和漏极焊盘410中的每一个共面布置，也就是说，栅极焊盘406、源极焊盘408和漏极焊盘410的安装并连接有高电压器件402和低电压器件404的表面在相同平面内。栅极焊盘406、源极焊盘408和漏极焊盘410为高电压器件402提供机械支撑。
从上面的讨论中，本领域技术人员将因此看出，高电压器件402和低电压器件404并排安装。
低电压器件404布置为使得漏极端子D2布置在器件的第一侧或底侧上，并且栅极端子G2和源极端子S2布置在第二侧或顶侧(与低电压器件404的第一侧的相对的一侧)上。这样，低电压器件404可为纵向器件。
低电压器件404的源极端子S2电连接至高电压器件202的栅极端子G1，从而实现了上面针对图1所述的共源共栅布置。与图2a至图2e的布置相比，图4a的布置未使用细长的“L”形栅极焊盘206来将低电压器件204的源极端子S2电连接至高电压器件202的栅极端子G1。在图4a的布置中，通过源极夹件430实现源极端子S2与栅极端子G1的电连接。源极夹件430为实质上细长的构件，并且在低电压器件404的源极端子S2与栅极焊盘406之间延伸，从而实现以上针对图1所述的共源共栅布置。除了提供源极端子S2与栅极端子G1的连接之外，夹构件包括一条或多条源极引线414，以提供半导体器件400的一条或多条外部源极引线。
高电压器件402的漏极端子D1连接至漏极焊盘410，并且集成地包括半导体器件400的一条或多条漏极引线422。
低电压器件404的栅极端子G2布置在其顶表面上，也就是说，与低电压器件404的源极端子S2在同一表面上。栅极焊盘418布置为靠近栅极端子G2并且在空间上与栅极端子G2分离。栅极端子G2通过铁素体元件420电连接至栅极焊盘418。铁素体元件420用于减小在半导体器件200的操作期间低电压器件的栅极端子G2处的所谓的栅极弹跳。
在图4a的布置中，通过电气地并且物理地附接至栅极焊盘418的栅极夹件432实现了栅极焊盘418的电连接，栅极焊盘418的电连接用于形成到低电压器件404的栅极端子G2的外部电连接。
高电压器件402的连接至漏极焊盘410的漏极端子D1集成地包括半导体器件400一条或多条漏极引线422。漏极焊盘410由细长的导电构件形成，并且布置为连接至高电压器件402的漏极端子，并且为高电压器件402提供物理支承。
与图2a至图2e的布置相同，图4a的布置也是可选的，并且如图所示，源极焊盘408可包括一体形成的漏极-源极引线416，漏极-源极引线416可用于检查高电压器件402的源极S1与低电压器件的漏极的连接。另外，栅极焊盘406可以可选地包括额外的引线424，引线424布置为检查高电压器件402的栅极G1与低电压器件404的源极S2的连接。
栅极引线432、一条或多条源极引线414、一条或多条漏极引线422和可选的引线416、引线424形成半导体器件400的外部引线，并且被构造和布置为用于诸如PCB(未示出)的外部载体的连接接触。
图4b示出了与图4a的布置相比的额外特征。与图2b的布置相同，可选的散热器元件426可被包括在高电压器件402的后侧上，也就是说，高电压器件402的所述侧与其上形成有源极端子S1、栅极端子G1和漏极端子D1的一侧相对。
图4c示出了根据实施例的半导体器件400的底侧的平面图，并且示出了栅极焊盘406、源极焊盘408和漏极焊盘410在最终包封的器件426中的布置。另外示出了栅极引线432、一条或多条源极引线414、一条或多条漏极引线422以及可选的引线416，引线424。这样，可将封装轮廓看作LFPAK封装类型。
组装根据图4a至图4c的布置的半导体器件400的方法与以上参照图3a至图3f描述的方法相似。
基于上述实施例，本领域技术人员可以看出，半导体器件200、半导体器件400减轻了关于在传统的共源共栅连接的高电压器件和低电压器件中使用的基于线键合的互连的缺点。具体地说，形成共同的电气并且物理连接(即，高电压器件栅极与低电压器件源极连接、低电压器件漏极与高电压器件源极连接)的共同的接合焊盘的使用通过形成更好的连接使得功率效率提高，因此减小这些连接中的电感。
此外，高电压器件的倒置或翻转放置允许去除已知堆叠件中所需的陶瓷绝缘，而不会在操作期间使器件的热性能显著变化。
此外，由于高电压器件202的倒置性质和与半导体器件的相应引线的直接连接，减小了高电压器件202与连接到半导体器件200、半导体器件400的外部电路之间的电感而400，因此寄生电感的减少还改善了开关功率损耗。此外，通过将铁素体元件220直接连接到低电压器件的栅极，半导体器件的面积将减小，同时还通过消除半导体器件内对传统的线键合的需要来最小化栅极弹跳。
本发明的具体和优选方面在所附的独立权利要求中阐述。从属权利要求和/或独立权利要求中的特征的组合可被适当地组合，而不仅仅如权利要求中所阐述的。
本公开的范围包括其中明示或暗示地公开的任何新颖特征或特征组合，或其任何概括，而不论其是否与所要求保护的发明有关，或针对本发明解决的任何或所有问题减轻。申请人在此通知，在本申请或由此衍生的任何此类进一步申请的申请期间，可针对这些特征提出新的权利要求。具体地说，参照所附权利要求，从属权利要求的特征可以与独立权利要求的特征组合，并且各个独立权利要求的特征可以以任何适当的方式组合，而不仅仅是以权利要求中列举的特定组合。
在各个实施例的上下文中描述的特征也可以在单个实施例中组合提供。相反，为了简洁起见，在单个实施例的上下文中描述的各种特征也可以分别或以任何合适的子组合提供。
术语“包含”不排除其它元件或步骤，术语“一个”或“一”不排除多个。权利要求中的附图标记不应解释为限制权利要求的范围。

Claims (15)

1.一种分立的半导体器件，包括：
高电压耗尽型器件裸芯；
低电压增强型器件裸芯，其按照共源共栅构造与所述高电压耗尽型器件裸芯连接；
其中，所述高电压耗尽型器件裸芯包括布置在所述高电压耗尽型器件裸芯的第一表面上的栅极端子、源极端子和漏极端子，并且所述栅极端子、所述源极端子和所述漏极端子相对于所述低电压增强型器件裸芯倒置；并且
其中，所述低电压增强型器件裸芯布置为邻近于所述高电压耗尽型器件裸芯。
2.根据权利要求1所述的分立的半导体器件，其中，所述高电压耗尽型器件裸芯是横向器件，并且其中，所述低电压增强型器件裸芯是纵向器件。
3.根据权利要求1或权利要求2所述的分立的半导体器件，其中，所述高电压耗尽型器件裸芯的源极端子和所述低电压增强型器件裸芯的漏极端子固定地并且电连接至共同的接合焊盘。
4.根据权利要求1至权利要求3中的任一项或多项所述的分立的半导体器件，其中，所述高电压耗尽型器件裸芯的栅极端子和所述低电压增强型器件裸芯的源极端子通过导电夹构件电连接。
5.根据权利要求4所述的分立的半导体器件，其中，所述导电夹构件固定地并且电连接至所述低电压增强型器件裸芯的源极端子，并且固定地并且电连接至所述高电压耗尽型器件裸芯的栅极端子。
6.根据先前任一项权利要求所述的分立的半导体器件，还包括铁素体元件，其固定地并且电连接至所述低电压增强型器件裸芯的栅极端子和所述半导体器件的栅极引线。
7.根据先前任一项权利要求所述的分立的半导体器件，其中，所述高电压耗尽型器件裸芯是基于GaN的晶体管、基于GaN的HEMT或者SiC晶体管。
8.根据先前任一项权利要求所述的分立的半导体器件，其中，所述低电压增强型器件裸芯是场效应晶体管。
9.根据权利要求1所述的分立的半导体器件，其中，所述低电压增强型器件裸芯是MOSFET。
10.一种制造分立的半导体器件的方法，所述方法包括以下步骤：
提供高电压耗尽型器件裸芯，所述高电压耗尽型器件裸芯具有在其第一表面上形成的栅极端子、源极端子和漏极端子；
提供按照共源共栅构造与所述高电压耗尽型器件裸芯连接的低电压增强型器件裸芯；
安装所述高电压耗尽型器件裸芯，使得所述栅极端子、所述源极端子和所述漏极端子相对于所述低电压增强型器件裸芯倒置；以及
将所述低电压增强型器件裸芯布置为邻近于所述高电压耗尽型器件裸芯。
11.根据权利要求10所述的方法，包括：将所述高电压耗尽型器件裸芯的源极端子和所述低电压增强型器件裸芯的漏极端子固定地并且电连接至共同的接合焊盘。
12.根据权利要求10或权利要求11所述的方法，包括：通过导电夹构件将所述高电压耗尽型器件裸芯的栅极端子和所述低电压增强型器件裸芯的源极端子电连接。
13.根据权利要求12所述的方法，包括：将所述导电夹构件固定地并且电连接至所述低电压增强型器件裸芯的源极端子，并且将所述导电夹构件固定地并且电连接至所述高电压耗尽型器件裸芯的栅极端子。
14.根据权利要求10至权利要求13所述的方法，还包括：将铁素体元件固定地并且电连接至所述低电压增强型器件裸芯的栅极端子和所述半导体器件的栅极引线。
15.根据权利要求10至权利要求14所述的方法，其中，所述高电压耗尽型器件裸芯是横向器件，并且其中，所述低电压增强型器件裸芯是纵向器件。
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