[go: up one dir, main page]

JP2003133531A - 電子装置とその製造方法 - Google Patents

電子装置とその製造方法

Info

Publication number
JP2003133531A
JP2003133531A JP2001329688A JP2001329688A JP2003133531A JP 2003133531 A JP2003133531 A JP 2003133531A JP 2001329688 A JP2001329688 A JP 2001329688A JP 2001329688 A JP2001329688 A JP 2001329688A JP 2003133531 A JP2003133531 A JP 2003133531A
Authority
JP
Japan
Prior art keywords
layer
electronic device
reo
orientation
ferroelectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001329688A
Other languages
English (en)
Inventor
Kenji Maruyama
研二 丸山
Masao Kondo
正雄 近藤
Masaki Kurasawa
正樹 倉澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2001329688A priority Critical patent/JP2003133531A/ja
Priority to US10/076,349 priority patent/US6744085B2/en
Priority to TW091104016A priority patent/TW535179B/zh
Priority to KR1020020014011A priority patent/KR20030035761A/ko
Priority to EP02252255A priority patent/EP1306889B1/en
Priority to DE60217610T priority patent/DE60217610T2/de
Priority to CNB021083045A priority patent/CN1212665C/zh
Publication of JP2003133531A publication Critical patent/JP2003133531A/ja
Priority to US10/821,841 priority patent/US7153705B2/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
    • H10D1/684—Capacitors having no potential barriers having dielectrics comprising perovskite structures the dielectrics comprising multiple layers, e.g. comprising buffer layers, seed layers or gradient layers

Landscapes

  • Semiconductor Memories (AREA)
  • Ceramic Capacitors (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【課題】 分極量の大きな強誘電体層を得ることが可能
な電子装置およびその製造方法を提供する。 【解決手段】 電子装置の製造方法は、（ａ）（００
１）配向を有するＲｅＯ3層を準備する工程と、（ｂ）
前記ＲｅＯ3層上に（００１）配向を有するペロブスカ
イト構造の酸化物強誘電体層を形成する工程とを含む。
好ましくは、工程（ａ）が、（ａ−１）（００１）配向
を有するＭｇＯ層を準備する工程と、（ａ−２）前記Ｍ
ｇＯ層の上に（００１）配向を有するＲｅＯ3層を形成
する工程とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、強誘電体層を有す
る電子装置とその製造方法に関し、特に配向を揃えた強
誘電体層を有する電子装置とその製造方法に関する。
【０００２】
【従来の技術】１メモリセルが１トランジスタと１キャ
パシタで構成される半導体メモリが広く知られている。
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のキ
ャパシタは、常誘電体で形成されたキャパシタ誘電体層
を有する。キャパシタに蓄積した電荷は、トランジスタ
をオフにしても、リークで徐々に減少する。従って、メ
モリセルに印加した電圧を取り除くと、蓄積された情報
は減少し、やがて消滅する。
【０００３】電源をオフにしても、蓄積された情報を保
持できるメモリを不揮発性メモリと呼ぶ。不揮発性メモ
リの１種として、キャパシタ誘電体層が強誘電体で形成
された１トランジスタ−１キャパシタ型メモリが知られ
ており、強誘電体ランダムアクセスメモリ（ＦｅＲＡ
Ｍ）と呼ばれる。
【０００４】ＦｅＲＡＭは、強誘電体の残留分極を蓄積
した情報として利用する。強誘電体キャパシタの１対の
電極間に印加する電圧の極性を制御して分極の方向を制
御する。一方の分極方向を"１"とし、他方の分極方向
を"０"とすれば、バイナリ情報が記憶できる。強誘電体
は印加電圧を取り除いても残留分極が残るので、不揮発
性メモリが実現できる。書き換え回数は、１０10回から
１０12回であり、十分な回数の書き換えが可能である。
書き換え速度も数十ｎｓのオ−ダであり、高速性を備え
ている。
【０００５】強誘電体としては、ペロブスカイト構造を
有する鉛系酸化物強誘電体やビスマス層状構造を有する
ビスマス系酸化物強誘電体が知られている。鉛系強誘電
体の代表例は、ＰｂＺｒxＴｉ1-xＯ3（ＰＺＴ）、Ｐｂy
Ｌａ1-yＺｒxＴｉ1-xＯ3（ＰＬＺＴ）等である。ビスマ
ス系強誘電体の代表例は、ＳｒＢｉ2Ｔａ2Ｏ9（ＢＳ
Ｔ）である。
【０００６】強誘電体キャパシタは、強誘電体の分極が
大きいほど電荷保持能力が高く、小さいキャパシタ容量
で電荷を保持することができる。すなわち高集積化が可
能となる。また、強誘電体の分極が大きいほど、読み出
し電圧が低くても分極の方向を明瞭に区別できるため、
強誘電体メモリを低い電圧で駆動させることが可能とな
る。
【０００７】強誘電体の分極量を大きくするためには、
強誘電体結晶の配向を揃えることが有効である。例え
ば、Journal of Applied Physics、１９９１年、７０
巻、１号、３８２〜３８８頁は、白金やイリジウム等の
金属薄膜を５００℃で堆積し、（１１１）配向した金属
薄膜を得、この上にＰＺＴ等の強誘電体薄膜を室温で堆
積し、その後６５０〜７００℃に加熱することにより、
（１１１）配向した強誘電体薄膜を得ることを開示して
いる。しかしながら、ＦｅＲＡＭの製造プロセスに許さ
れる最高温度は、通常６２０℃である。
【０００８】ＰＺＴ等の正方晶系単純ペロブスカイト構
造の強誘電体は、ｃ軸＜００１＞に分極軸を有してい
る。従って、強誘電体層を（００１）配向させた時に分
極量は最大となる。強誘電体層を（１１１）配向させる
と、＜００１＞方向に生じる分極は、厚さ方向である＜
１１１＞方向には約１／１．７３の成分のみを有する。
配向によって分極を大きくすることができるが、分極を
最大限に大きくすることは不可能である。
【０００９】
【発明が解決しようとする課題】本発明の目的は、分極
量の大きな強誘電体層を得ることが可能な電子装置およ
びその製造方法を提供することである。
【００１０】本発明の他の目的は、（００１）配向した
強誘電体層を有する電子装置およびその製造方法を提供
することである。
【００１１】本発明のさらに他の目的は、ＲｅＯ3層を
少なくとも１方の電極として有する強誘電体キャパシタ
を有する電子装置とその製造方法を提供することであ
る。
【００１２】
【課題を解決するための手段】本発明の１観点によれ
ば、（００１）配向を有するＲｅＯ3層と、前記ＲｅＯ3
層上に形成され、（００１）配向を有するペロブスカイ
ト構造の酸化物強誘電体層とを有する電子装置が提供さ
れる。
【００１３】本発明の他の観点によれば、（００１）配
向を有するＲｅＯ3層を準備する工程と、（ｂ）前記Ｒ
ｅＯ3層上に（００１）配向を有するペロブスカイト構
造の酸化物強誘電体層を形成する工程とを含む電子装置
の製造方法が提供される。
【００１４】好ましくは、ＲｅＯ3層の下地として、
（００１）配向したＭｇＯ層を用いる。
【００１５】（００１）配向したＲｅＯ3層と、（００
１）配向したぺロブスカイト構造の酸化物強誘電体層と
は格子整合することができる。従って、（００１）配向
を有するＲｅＯ3層の上に、（００１）配向したペロブ
スカイト構造の酸化物強誘電体層を形成することができ
る。
【００１６】ＭｇＯ層は、容易に（００１）配向させる
ことができる。（００１）配向したＭｇＯ層と、（００
１）配向したＲｅＯ3層とは格子整合することができ
る。従って、（００１）配向を有するＭｇＯ層の上に、
順次（００１）配向したＲｅＯ 3層と、（００１）配向
を有するペロブスカイト構造の酸化物強誘電体層とを形
成することができる。
【００１７】なお、ＲｅＯ3の用語は、Ｒｅ以外の金属
を添加し、格子定数を制御したものを含む概念とする。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。
【００１９】図１〈Ａ〉は、本発明の基本的実施例によ
る強誘電体キャパシタの構成を示す。Ｓｉ基板１０の表
面上に、酸化シリコン層１１が形成されている。酸化シ
リコン層１１は、シリコンの熱酸化、化学気相堆積〈Ｃ
ＶＤ〉等により形成することができる。他の方法で酸化
シリコン層を形成しても良い。酸化シリコン層１１は、
アモルファス相である。酸化シリコン層１１の上に（０
０１）配向したＭｇＯ層１２が形成され、その上に（０
０１）配向したＲｅＯ3１３層が形成され、さらにその
上に（００１）配向したＰＺＴ層１４が形成されてい
る。
【００２０】（００１）配向したＭｇＯ層１２、その上
の（００１）配向したＲｅＯ3層１３、さらにその上の
（００１）配向したペロブスカイト構造の強誘電体層１
４は、有機金属（ＭＯ）材料を用いたＭＯＣＶＤにより
作成することができる。
【００２１】図１（Ｂ）は、ＭＯＣＶＤで膜を成膜する
装置の構成を概略的に示す。液体容器２１−１は、成膜
に用いる有機金属材料の溶液を収容する。溶液上の空間
に開口した配管からＨｅガスを圧送することにより、溶
液中に深く侵入した他の配管２２−１に溶液を供給する
ことができる。供給された溶液は、マスフローコントロ
ーラ（ＭＦＣ）２４−１で流量を制御され、配管２５‐
１を介して気化器２７−１に供給される。
【００２２】気化器２７‐１には、キャリアガス用配管
２６も接続されている。気化器２７−１に、キャリアガ
スＮ2と共に供給された液体原料溶液は、気化器２７‐
１で気化され、配管２８−１に供給される。
【００２３】液体容器２１‐２、配管２２−２、マスフ
ローコントローラ２４−２、配管２５−２、気化器２７
−２、配管２８−２は、上述の液体容器２１−１、配管
２２−１、マスフローコントローラ２４−１、配管２５
−１、気化器２７−１、配管２８−１と同様の構成を有
する。さらに、同様の原料供給系を任意の数備えること
ができる。
【００２４】気化器２７−１には、液体容器２１−１、
配管２２−１、マスフローコントローラ２４−１、配管
２５−１と同様な構成を有する他の液体原料供給系も接
続されている。他の気化器にも任意数の液体原料供給系
を備えることができる。
【００２５】反応室３０は、ガス配管２９、液体原料配
管２８−１、２８−２、…等の原料配管を有し、シャワ
ーヘッド３２から原料ガスを供給することができる。反
応容器３０の下部には、温度を調節できるサセプタ３４
が配置され、サセプタ３４上に例えば酸化シリコン層を
備えたシリコン基板で構成された基板３５が配置され
る。
【００２６】上記説明では原料供給系を複数有している
例を示しているが、単独であってもかまわない。また反
応室は単独例を図示しているが、複数であってもかまわ
ない。
【００２７】液体容器に収容する有機金属材料として
は、例えばＭｇ原料としてＭｇ（ＤＰＭ）2（ＤＰＭは
ジピバロイルメタナートを示す）をテトラヒドロフラン
（ＴＨＦ）に溶解させた液体を用いることができる。
【００２８】図２（Ａ）は、Ｍｇ（ＤＰＭ）2の化学構
造を示す化学式である。Ｍｇ原子の両側にジピバロイル
メタナート（ＤＰＭ）が結合している。ＤＰＭは、価数
が１であり、ｎ価の原子にｎ個結合できる。
【００２９】Ｒｅ原料としては、Ｒｅ（ＤＰＭ）2をＴ
ＨＦに溶解したものを用いることができる。Ｒｅ（ＤＰ
Ｍ）2は、図２（Ａ）の化学式においてＭｇをＲｅに置
き換えたものに相当する。
【００３０】Ｐｂ原料としては、Ｐｂ（ＤＰＭ）2をＤ
ＨＦに溶解したものを用いることができる。Ｐｂ（ＤＰ
Ｍ）2は、図２（Ａ）の構造においてＭｇをＰｂに置き
換えたものに相当する。
【００３１】Ｚｒ原料としてはＺｒ（ＤＰＭ）4をＴＨ
Ｆに溶解したものを用いることができる。Ｚｒ（ＤＰ
Ｍ）4は、Ｚｒ原子の回りにＤＰＭが４つ結合した構造
である。
【００３２】Ｔｉ原料してはＴｉ（ｉ−ＰｒＯ）2ＤＰ
Ｍ2（ｉ−ＰｒＯはイソプロキシ基を示す）をＤＨＦに
溶解したものを用いることができる。Ｔｉ（i−Ｐｒ
Ｏ）2（ＤＰＭ）2は、図２（Ａ）の構造において、Ｍｇ
をＴｉに置き換え、さらにＴｉに図２（Ｂ）に示すイソ
プロキシ基を２個結合させた構造に相当する。なお、Ｍ
Ｏ原料はこれらに限らない。
【００３３】図１（Ａ）に示すＭｇＯ層１２を成膜する
時は、Ｍｇ（ＤＰＭ）2をＴＨＦに溶解させた液体を収
容する液体容器２１にヘリウムガスを圧送し、２６０℃
に加熱した気化器２７を通過させ、気化させると共にキ
ャリアガスＮ2に装荷させる。
【００３４】Ｎ2をキャリアガスとするＭｇ原料は、配
管２８からシャワーヘッド３２に送られ、ガス配管２９
から供給されたＯ2ガスと共に基板３５の酸化シリコン
膜上に供給される。酸化シリコン膜は、５６０℃に加熱
され、供給された有機金属ガスを分解すると共に酸素と
化合させ、（００１）配向したＭｇＯ層を成膜する。
（００１）ＭｇＯ層の層厚は、例えば５０〜１００ｎｍ
とする。
【００３５】成膜温度は５６０℃に限定されない。好ま
しくは、６２０℃以下の基板ドン度で行う。従って、Ｆ
ｅＲＡＭデバイスの他の製造工程との調和をはかること
ができる。
【００３６】次に、（００１）ＭｇＯ層１２の上にＲｅ
Ｏ3層１３を成膜する場合を説明する。ＲｅＯ3層を成膜
する場合は、液体容器２１にＲｅ（ＤＰＭ）2をＴＨＦ
に溶解した液体原料を用い、上述の方法と同様にしてキ
ャリアガスに装荷された有機金属原料をシャワーヘッド
３２に送る。シャワーヘッド３２には、同時にＯ2ガス
あるいはＯ2ガスとＮ2ガスの混合ガス等も供給されてい
る。
【００３７】（００１）ＭｇＯ層１２を形成した基板
は、サセプタ３４により５６０℃に保たれている。原料
ガスを５６０℃に保たれた（００１）ＭｇＯ層上に供給
することにより（００１）配向したＲｅＯ3層が成膜さ
れる。（００１）ＲｅＯ3層の層厚は、例えば２０〜５
０ｎｍとする。
【００３８】（００１）ＲｅＯ3層１３を成膜した後、
その上にＰＺＴ層１４を成膜する。ＰＺＴのＰｂの原料
としては、Ｐｂ（ＤＰＭ）2をＴＨＦに溶解したもの、
Ｚｒの原料としてはＺｒ（ＤＰＭ）4をＴＨＦに溶解し
たもの、Ｔｉ原料としてはＴｉ（ｉ−ＰｒＯ）2（ＤＰ
Ｍ）2をＴＨＦに溶解したものを用いる。これらの液体
原料を収容する３つの液体容器にヘリウムガスを圧送
し、３つの気化器又は１つの気化器で気化し、シャワー
ヘッド３２に供給する。
【００３９】基板温度を５６０℃に保ち、Ｐｂ（ＤＰ
Ｍ）2ガス、Ｚｒ（ＤＰＭ）4ガス、Ｔｉ（ｉ−ＰｒＯ）
2（ＤＰＭ）2ガス及び酸素を同時に吹き込むことによ
り、（００１）ＲｅＯ3層１３の上にＰｂ（Ｚｒ、Ｔ
ｉ）Ｏ3（ＰＺＴ）層１４が成膜する。ＰＺＴ層１４
も、（００１）配向する。（００１）ＰＺＴ層の層厚
は、例えば８０〜１５０ｎｍとする。
【００４０】このように、アモルファス層の酸化シリコ
ン層１１の上に、ＭｇＯ層をＭＯＣＶＤで成膜し、（０
０１）配向したＭｇＯ層１２を形成することができる。
（００１）配向したＭｇＯ層１２の上に、下地の配向に
従って（００１）配向したＲｅＯ3層１３を成膜するこ
とができる。（００１）配向したＲｅＯ3層１３の上
に、下地の配向に従って（００１）配向したＰＺＴ層１
４を成膜することができる。
【００４１】ＰＺＴ層１４の上に、上部電極を形成す
る。上部電極は、（００１）配向させる必要はない。従
来公知の電極材料で上部電極１５を形成することができ
る。例えば、ＩｒＯ2層をＭＯＣＶＤで成膜する。この
場合、Ｉｒ原料としてはＩｒ（ＤＰＭ）3をＴＨＦに溶
解したものを用いる。気化する方法は上述の方法と同様
である。基板温度を５６０℃に保ち、Ｉｒ（ＤＰＭ）3
ガス及び酸素を同時に吹き込むことにより、ＰＺＴ層１
４の上にＩｒＯ2層１５を成膜することができる。Ｉｒ
Ｏ2層１５の層厚は、例えば１００〜１５０ｎｍとす
る。
【００４２】上部電極をＩｒＯ2層で形成する場合を説
明したが、上部電極は強誘電体層の配向とは関係なく、
種々の材料を用いることができる。
【００４３】図１（Ｃ）に示すように。上部電極とし
て、ＩｒＯ2層１５−１とＳｒＲｕＯ3層１５−２との積
層１５を用いても良い。成膜方法も、ＭＯＣＶＤ以外の
方法を用いても良い。
【００４４】例えば、ＩｒＯ2のターゲットを用い、ス
パッタリングでＩｒＯ2層１５−１を成膜することがで
きる。この場合、基板は室温に保ち、真空度３×１０-4
Ｔｏｒｒ、ワークガスＡｒでターゲットをスパッタリン
グし、ＩｒＯ2層を成膜する。ＩｒＯ2層１５−１の層厚
は、例えば１００〜１５０ｎｍとする。
【００４５】ＩｒＯ2層１５−１の上に成膜するＳｒＲ
ｕＯ3層１５−２は、やはりスパッタリングで成膜する
ことができる。ＳｒＲｕＯ3のターゲットを用い、基板
を室温に保持し、真空度３×１０-4Ｔｏｒｒで、ワーク
ガスをＡｒとし、ターゲットをスパッタリングすること
によりＳｒＲｕＯ3層１５−２を成膜する。ＳｒＲｕＯ3
層１５−２の層厚は、例えば１０〜３０ｎｍとする。
【００４６】強誘電体としてＰＺＴを用いる場合を説明
したが、他のペロブスカイト構造の酸化物強誘電体を用
いることもできる。たとえば、ＰｂyＬａ1-yＺｒxＴｉ
1-xＯ 3（ＰＬＺＴ）、Ｐｂ1-a-b-cＬａaＳｒbＣａcＺｒ
1-xＴｉxＯ3（ＰＬＳＣＺＴ）等を用いることができ
る。
【００４７】ガス種としてＯ2ガスのみを記載したが他
のガスとＯ2ガスとの混合ガス、例えばＯ2／Ｎ2、Ｏ2／
Ａｒ、Ｏ2／Ｈｅ、Ｏ2／Ｎ2Ｏなどでもよい。
【００４８】少量の金属を添加したＲｅＯ3は、３００0
Ｋで１０-6(ｍオーダーの比抵抗を示す。電極として用
いる金属層の比抵抗は、１０-5(ｍ以下であれば有効に
利用することができる。従って、金属不純物を添加した
ＲｅＯ3を強誘電体キャパシタの電極として有効に利用
することができる。
【００４９】なお、アモルファス層の上にＭｇＯ層を成
膜し、（００１）配向したＭｇＯ層を形成したが、単結
晶ＭｇＯの（００１）面を用いてもよいことは自明であ
ろう。
【００５０】図１（Ｄ）は、（００１）面の単結晶Ｍｇ
Ｏ層１２の上に、エピタキシャルにＲｅＯ３層１３、ペ
ロブスカイト構造の強誘電体膜１４を成長し、その上に
上部電極１５を形成する場合を示す。
【００５１】ＭＯ原料を用いたＣＶＤの代りに、他の原
料を用いたＣＶＤにより、（００１）配向したＭｇＯ
層、ＲｅＯ3層、強誘電体層を成膜することも可能であ
ろう。スパッタリングにより、同様に（００１）配向し
た膜を成膜することも可能であろう。
【００５２】強誘電体層を（００１）配向させることに
より、電圧印加によって生じる分極を電極と垂直な方向
に整列させることができる。このため、強誘電体層の分
極を最大限有効に利用することが可能となる。
【００５３】図３（Ａ）、（Ｂ）は、このような強誘電
体キャパシタを用いる半導体装置の構成例を示す。
【００５４】図３（Ａ）は、強誘電体キャパシタの上下
から電極を取り出した構成例を示す。Ｓｉ基板１０の表
面には、シャロートレンチアイソレーション（ＳＴＩ）
により素子分離領域４０が形成されている。素子分離領
域４０に画定された活性領域内に、２つのＭＯＳトラン
ジスタが形成される。２つのＭＯＳトランジスタは、一
方のソース／ドレイン領域４６を共通領域とし、その両
側にキャパシタに接続される他のソース／ドレイン領域
４５を有する。
【００５５】ソース／ドレイン領域の間のチャネル領域
上には、ゲート絶縁膜４１、多結晶ゲート電極４２、シ
リサイドゲート電極４３から形成される絶縁ゲート電極
が配置されている。絶縁ゲート電極の側壁には、サイド
スペーサ４４が形成されている。半導体素子を形成した
表面上に、酸化シリコン等のアモルファス絶縁層１１が
形成される。アモルファス絶縁層１１の表面上に（００
１）配向したＭｇＯ層１２が形成される。
【００５６】両側のソース／ドレイン領域４５に対する
引き出し電極を形成するため、ＭｇＯ層１２、絶縁層１
１にコンタクト孔が形成され、例えばバリアメタル４
８、Ｗプラグ４９から構成される引き出しプラグが形成
される。ＭｇＯ層１２表面上の不要な電極層を例えば化
学機械研磨（ＣＭＰ）等により除去した後、ＭｇＯ層１
２上に下部ＲｅＯ3電極１３、ペロブスカイト構造の強
誘電体層１４、上部電極１５から構成される強誘電体キ
ャパシタが形成される。
【００５７】ＭｇＯ層１２を（００１）配向させること
により、（００１）配向した下部ＲｅＯ3電極１３、
（００１）配向したペロブスカイト構造の強誘電体層１
４を形成することができる。
【００５８】キャパシタを形成した後、その表面を覆っ
て酸化シリコン等の絶縁層５０を形成する。絶縁層５０
に接続孔を形成し、バリアメタル層５１、Ｗ等の金属導
電層５２を埋め込むことにより、引き出し電極が形成さ
れる。電極形成後、絶縁層５０上の不要部を除去し、上
部配線５４、５５が形成される。上部配線５４、５５表
面は、さらに絶縁層６０に覆われる。
【００５９】図３（Ｂ）は、キャパシタの上方から２電
極を取り出す構成を示す。Ｓｉ基板１０の表面上に、Ｌ
ＯＣＯＳにより形成された酸化シリコンの素子分離領域
４０が形成されている。素子分離領域４０で画定された
活性領域内に、１つのＭＯＳトランジスタが形成されて
いる。
【００６０】チャネル領域上にゲート絶縁膜４１、多結
晶ゲート電極４２、多結晶シリサイド電極４３で形成さ
れた絶縁ゲート電極が配置され、その両側にはサイドス
ペーサ４４が形成される。ゲート電極両側にソース／ド
レイン領域４５、４６がイオン注入等により形成され
る。
【００６１】ＭＯＳトランジスタを覆って、酸化シリコ
ン等のアモルファス絶縁層４８が形成され、ソース／ド
レイン領域４５、４６を導出するプラグ４９が形成され
る。プラグ４９を形成したアモルファス絶縁層４８の表
面上に、例えばアモルファス相の窒化シリコン層４９が
形成され、酸素遮蔽層を構成する。
【００６２】アモルファス窒化シリコン層４９の上に、
（００１）配向したＭｇＯ層１２が形成される。アモル
ファス層上であれば、（００１）配向したＭｇＯ層１２
を成膜することができると考えられる。（００１）Ｍｇ
Ｏ層の上に、（００１）配向した下部ＲｅＯ3電極１
３、（００１）配向したペロブスカイト構造の強誘電体
層１４、上部電極１５で構成された強誘電体キャパシタ
が形成される。この強誘電体キャパシタを覆って、酸化
シリコン等の絶縁層１８が形成される。
【００６３】絶縁層１８、ＭｇＯ層１２、窒化シリコン
層４９の所望部分をエッチングで除去し、接続孔が形成
される。ローカル配線１９が接続孔に露出されたプラグ
４９と上部電極１５を接続する。ローカル配線１９を覆
ってさらに絶縁層５０が形成され、他方のソース／ドレ
イン領域４６上のプラグ４９を露出する開口が形成され
る。この開口を埋め込んで他方の配線５５が形成され
る。
【００６４】なお、多層配線構造を公知の技術によりさ
らに形成することもできる。このようにして、強誘電体
キャパシタを有する半導体集積回路装置を作成すること
ができる。
【００６５】以上実施例に沿って本発明を説明したが、
本発明はこれらに限定されるものではない。例えば、種
々の変形、改良、組合わせ等が可能なことは当業者に自
明であろう。
【００６６】以下、本発明の特徴を付記する。
【００６７】（付記１） （００１）配向を有するＲｅ
Ｏ3層と、前記ＲｅＯ3層上に形成され、（００１）配向
を有するペロブスカイト構造の酸化物強誘電体層と、を
有する電子装置。
【００６８】（付記２） さらに、（００１)配向を有
するＭｇＯ層を有し、前記ＲｅＯ3層が前記ＭｇＯ層上
に形成されている付記１記載の電子装置。
【００６９】（付記３） さらに、アモルファス層を有
し、前記ＭｇＯ層が前記アモルファス層上に形成されて
いる付記２記載の電子装置。
【００７０】（付記４） さらに、前記酸化物強誘
電体層上に形成された上部電極を有することを特徴とす
る付記３記載の電子装置。
【００７１】（付記５） 前記アモルファス層は絶
縁層からなり、半導体素子を形成した半導体基板上に前
記半導体素子を覆うように形成され、かつ前記絶縁層を
貫通し、前記半導体素子と前記ＲｅＯ3層とが電気的に
接続するよう導電性プラグが設けられてなる付記４記載
の電子装置。
【００７２】（付記６） 前記ＲｅＯ3層は、前記導電
性プラグを含む前記絶縁層の上に形成されている付記５
記載の電子装置。
【００７３】（付記７） さらに、前記上部電極を覆う
層間絶縁層と、前記層間絶縁層を貫通し、前記導電性プ
ラグ、前記上部電極を露出する開口と、前記開口を介し
て前記プラグと前記上部電極とを接続するローカル配線
とを有する付記５記載の電子装置。
【００７４】（付記８） 前記ＭｇＯ層が（００１）面
を有する単結晶ＭｇＯ層である付記２記載の電子装置。
【００７５】（付記９） 前記ＲｅＯ3層が、Ｒｅ以外
の金属を添加したＲｅＯ3で形成されている付記１〜８
のいずれか１項記載の電子装置。
【００７６】（付記１０） 前記上部電極が、ＩｒＯ2
層、またはＩｒＯ2層とＳｒＲｕＯ 3層との積層で形成さ
れている付記４〜７のいずれか１項記載の電子装置。
【００７７】（付記１１） （ａ）（００１）配向を有
するＲｅＯ3層を準備する工程と、（ｂ）前記ＲｅＯ3層
上に（００１）配向を有するペロブスカイト構造の酸化
物強誘電体層を形成する工程と、を含む電子装置の製造
方法。
【００７８】（付記１２） 前記工程（ａ）が、（００
１）面を有する単結晶ＭｇＯ層の上にＲｅＯ3層を成膜
する付記１１記載の電子装置の製造方法。
【００７９】（付記１３） 前記工程（ａ）が、（ａ−
１）（００１）配向を有するＭｇＯ層を準備する工程
と、（ａ−２）前記ＭｇＯ層の上に（００１）配向を有
するＲｅＯ3層を形成する工程と、を含む付記１１記載
の電子装置の製造方法。
【００８０】（付記１４） 前記工程（ａ−１）が、
（ａ−１−１）アモルファス層を準備する工程と、（ａ
−１−２）前記アモルファス層上に（００１）配向のＭ
ｇＯ層を形成する工程と、を含む付記１３記載の電子装
置の製造方法。
【００８１】（付記１５） 前記工程（ａ‐１‐２）、
（ａ−２）、（ｂ）のうち少なくとも１つはＭＯＣＶＤ
により行われる付記１４記載の電子装置の製造方法。
【００８２】（付記１６） 前記工程（ａ‐１‐２）、
（ａ−２）、（ｂ）の全てがＭＯＣＶＤにより行われる
付記１５記載の電子装置の製造方法。
【００８３】（付記１７） 前記ＭＯＣＶＤは、基板温
度６２０℃以下で行われる付記１５または１６記載の電
子装置の製造方法。
【００８４】（付記１８）前記ＭＯＣＶＤがＭＯ原料と
して、金属のＤＰＭ化合物ないしi-ＰｒＯ化合物を用い
る付記１５〜１７のいずれか１項記載の電子装置の製造
方法。
【００８５】（付記１９） 前記工程（ａ‐１−２）、
（ａ‐２）、（ｂ）のうち少なくとも１つはスパッタリ
ングにより行われる付記１４記載の電子装置の製造方
法。
【００８６】
【発明の効果】大きな分極を実現することのできる強誘
電体キャパシタが形成できる。
【図面の簡単な説明】
【図１】 本発明の実施例を説明するための電子装置の
概略断面図およびＭＯＣＶＤ装置の構成を示す概略ブロ
ック図、および上部電極を積層構造とした場合を示す概
略断面図、および単結晶ＭｇＯ層を用いた場合の概略断
面図である。
【図２】 Ｍｇ（ＤＰＭ）2およびｉ−ＰｒＯの化学式
を示す構造図である。
【図３】 本発明の実施例によるキャパシタを有する電
子装置の構成例を示す断面図である。
【符号の説明】
１０ Ｓｉ基板（下地） １１ 酸化シリコン層（絶縁層） １２ ＭｇＯ層 １３ ＲｅＯ3層 １４ 強誘電体層 １５ 上部電極 ２１ 液体原料容器 ２２、２５、２６、２８、２９ 配管 ２４ マスフローコントローラ ２７ 気化器 ３０ 反応容器 ３２ シャワーヘッド ３４ サセプタ ３５ 基板
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年２月４日（２００２．２．４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正内容】
【００６１】ＭＯＳトランジスタを覆って、酸化シリコ
ン等のアモルファス絶縁層４８が形成され、ソース／ド
レイン領域４５、４６を導出するプラグ４９が形成され
る。プラグ４９を形成したアモルファス絶縁層４８の表
面上に、例えばアモルファス相の窒化シリコン層５９が
形成され、酸素遮蔽層を構成する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正内容】
【００６２】アモルファス窒化シリコン層５９の上に、
（００１）配向したＭｇＯ層１２が形成される。アモル
ファス層上であれば、（００１）配向したＭｇＯ層１２
を成膜することができると考えられる。（００１）Ｍｇ
Ｏ層の上に、（００１）配向した下部ＲｅＯ3電極１
３、（００１）配向したペロブスカイト構造の強誘電体
層１４、上部電極１５で構成された強誘電体キャパシタ
が形成される。この強誘電体キャパシタを覆って、酸化
シリコン等の絶縁層１８が形成される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正内容】
【００６３】絶縁層１８、ＭｇＯ層１２、窒化シリコン
層５９の所望部分をエッチングで除去し、接続孔が形成
される。ローカル配線１９が接続孔に露出されたプラグ
４９と上部電極１５を接続する。ローカル配線１９を覆
ってさらに絶縁層５０が形成され、他方のソース／ドレ
イン領域４６上のプラグ４９を露出する開口が形成され
る。この開口を埋め込んで他方の配線５５が形成され
る。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年２月６日（２００２．２．６）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 倉澤 正樹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 4K030 AA11 AA14 AA16 BA01 BA18 BA22 BA42 BA44 BB12 HA02 LA12 5F058 BA11 BA20 BC03 BC20 BF06 BF27 BJ01 5F083 FR02 JA12 JA15 JA43 JA45 MA06 MA17 MA19 NA08 PR21

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 （００１）配向を有するＲｅＯ3層と、 前記ＲｅＯ3層上に形成され、（００１）配向を有する
    ペロブスカイト構造の酸化物強誘電体層と、を有する電
    子装置。
  2. 【請求項２】 さらに、（００１)配向を有するＭｇＯ
    層を有し、 前記ＲｅＯ3層が前記ＭｇＯ層上に形成されている請求
    項１記載の電子装置。
  3. 【請求項３】 さらに、アモルファス層を有し、前記Ｍ
    ｇＯ層が前記アモルファス層上に形成されている請求項
    ２記載の電子装置。
  4. 【請求項４】 さらに、前記酸化物強誘電体層上に形成
    された上部電極を有することを特徴とする請求項３記載
    の電子装置。
  5. 【請求項５】 前記アモルファス層は絶縁層からなり、
    半導体素子を形成した半導体基板上に前記半導体素子を
    覆うように形成され、かつ前記絶縁層を貫通し、前記半
    導体素子と前記ＲｅＯ3層とが電気的に接続するよう導
    電性プラグが設けられてなる請求項４記載の電子装置。
  6. 【請求項６】 （ａ）（００１）配向を有するＲｅＯ3
    層を準備する工程と、 （ｂ）前記ＲｅＯ3層上に（００１）配向を有するペロ
    ブスカイト構造の酸化物強誘電体層を形成する工程と、
    を含む電子装置の製造方法。
  7. 【請求項７】 前記工程（ａ）が、 （ａ−１）（００１）配向を有するＭｇＯ層を準備する
    工程と、 （ａ−２）前記ＭｇＯ層の上に（００１）配向を有する
    ＲｅＯ3層を形成する工程と、を含む請求項６記載の電
    子装置の製造方法。
  8. 【請求項８】 前記工程（ａ−１）が、 （ａ−１−１）アモルファス層を準備する工程と、 （ａ−１−２）前記アモルファス層上に（００１）配向
    のＭｇＯ層を形成する工程と、を含む請求項７記載の電
    子装置の製造方法。
  9. 【請求項９】 前記工程（ａ‐１‐２）、（ａ−２）、
    （ｂ）のうち少なくとも１つはＭＯＣＶＤにより行われ
    る請求項８記載の電子装置の製造方法。
  10. 【請求項１０】 前記工程（ａ‐１−２）、（ａ‐
    ２）、（ｂ）のうち少なくとも１つはスパッタリングに
    より行われる請求項８記載の電子装置の製造方法。
JP2001329688A 2001-10-26 2001-10-26 電子装置とその製造方法 Pending JP2003133531A (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2001329688A JP2003133531A (ja) 2001-10-26 2001-10-26 電子装置とその製造方法
US10/076,349 US6744085B2 (en) 2001-10-26 2002-02-19 Electronic device with electrode and its manufacture
TW091104016A TW535179B (en) 2001-10-26 2002-03-05 Electronic device with electrode and its manufacture
KR1020020014011A KR20030035761A (ko) 2001-10-26 2002-03-15 전자 장치와 그 제조 방법
EP02252255A EP1306889B1 (en) 2001-10-26 2002-03-27 Electronic device with electrode and its manufacture
DE60217610T DE60217610T2 (de) 2001-10-26 2002-03-27 Elektronische Anordnung mit einer Elektrode und ihre Herstellung
CNB021083045A CN1212665C (zh) 2001-10-26 2002-03-28 具有电极的电子器件及其制备
US10/821,841 US7153705B2 (en) 2001-10-26 2004-04-12 Electronic device with electrode and its manufacture

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001329688A JP2003133531A (ja) 2001-10-26 2001-10-26 電子装置とその製造方法

Publications (1)

Publication Number Publication Date
JP2003133531A true JP2003133531A (ja) 2003-05-09

Family

ID=19145544

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001329688A Pending JP2003133531A (ja) 2001-10-26 2001-10-26 電子装置とその製造方法

Country Status (7)

Country Link
US (2) US6744085B2 (ja)
EP (1) EP1306889B1 (ja)
JP (1) JP2003133531A (ja)
KR (1) KR20030035761A (ja)
CN (1) CN1212665C (ja)
DE (1) DE60217610T2 (ja)
TW (1) TW535179B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004109804A1 (ja) * 2003-06-06 2004-12-16 Fujitsu Limited 半導体装置の製造方法
JP2006073648A (ja) * 2004-08-31 2006-03-16 Fujitsu Ltd 半導体装置及びその製造方法
KR100725081B1 (ko) * 2005-06-14 2007-06-08 후지쯔 가부시끼가이샤 반도체 장치의 제조 방법
US8368132B2 (en) 2008-03-31 2013-02-05 Fujitsu Semiconductor Limited Ferroelectric memory and manufacturing method thereof
US10680167B2 (en) 2004-03-12 2020-06-09 Japan Science And Technology Agency Magnetic tunnel junction device

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7494927B2 (en) 2000-05-15 2009-02-24 Asm International N.V. Method of growing electrical conductors
JP2004356313A (ja) * 2003-05-28 2004-12-16 Seiko Epson Corp 半導体装置及びその製造方法
US7666773B2 (en) 2005-03-15 2010-02-23 Asm International N.V. Selective deposition of noble metal thin films
US8025922B2 (en) 2005-03-15 2011-09-27 Asm International N.V. Enhanced deposition of noble metals
US20070014919A1 (en) * 2005-07-15 2007-01-18 Jani Hamalainen Atomic layer deposition of noble metal oxides
JP5211558B2 (ja) * 2007-06-18 2013-06-12 富士通セミコンダクター株式会社 半導体装置の製造方法
US20090087339A1 (en) * 2007-09-28 2009-04-02 Asm Japan K.K. METHOD FOR FORMING RUTHENIUM COMPLEX FILM USING Beta-DIKETONE-COORDINATED RUTHENIUM PRECURSOR
JP4888418B2 (ja) * 2008-02-29 2012-02-29 ソニー株式会社 可変容量素子とその制御方法、電子デバイス及び通信モバイル機器
US8084104B2 (en) * 2008-08-29 2011-12-27 Asm Japan K.K. Atomic composition controlled ruthenium alloy film formed by plasma-enhanced atomic layer deposition
US8133555B2 (en) 2008-10-14 2012-03-13 Asm Japan K.K. Method for forming metal film by ALD using beta-diketone metal complex
US9379011B2 (en) 2008-12-19 2016-06-28 Asm International N.V. Methods for depositing nickel films and for making nickel silicide and nickel germanide
US20110020546A1 (en) * 2009-05-15 2011-01-27 Asm International N.V. Low Temperature ALD of Noble Metals
KR200458200Y1 (ko) * 2010-04-06 2012-01-30 오길식 분해가 어려운 커버 유동식 엘이디 천정등
CN102151526A (zh) * 2010-07-23 2011-08-17 兰州理工大学 调控钙钛矿锰氧化物铁磁转变温度的方法
US8871617B2 (en) 2011-04-22 2014-10-28 Asm Ip Holding B.V. Deposition and reduction of mixed metal oxide thin films
US8866367B2 (en) 2011-10-17 2014-10-21 The United States Of America As Represented By The Secretary Of The Army Thermally oxidized seed layers for the production of {001} textured electrodes and PZT devices and method of making
US9761785B2 (en) 2011-10-17 2017-09-12 The United States Of America As Represented By The Secretary Of The Army Stylo-epitaxial piezoelectric and ferroelectric devices and method of manufacturing
US9607842B1 (en) 2015-10-02 2017-03-28 Asm Ip Holding B.V. Methods of forming metal silicides
US9876018B2 (en) * 2015-12-03 2018-01-23 Micron Technology, Inc. Ferroelectric capacitor, ferroelectric field effect transistor, and method used in forming an electronic component comprising conductive material and ferroelectric material
US10896950B2 (en) * 2017-02-27 2021-01-19 Nxp Usa, Inc. Method and apparatus for a thin film dielectric stack
US10923286B2 (en) 2018-02-21 2021-02-16 Nxp Usa, Inc. Method and apparatus for compensating for high thermal expansion coefficient mismatch of a stacked device
CN115959905B (zh) * 2022-12-07 2023-08-18 南京航空航天大学 一种钛锆酸铅与氧化镁垂直自组装纳米复合介电储能薄膜及其制备方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5192723A (en) * 1990-09-04 1993-03-09 Nikon Corporation Method of phase transition, method for producing lead niobate-based complex oxide utilizing said phase transition method, and lead niobate-based complex oxide produced by said method
EP0636271B1 (en) * 1992-04-13 1999-11-03 Sharp Kabushiki Kaisha Multilayer electrodes for ferroelectric devices
US5514484A (en) * 1992-11-05 1996-05-07 Fuji Xerox Co., Ltd. Oriented ferroelectric thin film
JPH07153643A (ja) 1993-11-29 1995-06-16 Nissin Electric Co Ltd 積層誘電体素子
JP3460095B2 (ja) * 1994-06-01 2003-10-27 富士通株式会社 強誘電体メモリ
DE4421007A1 (de) * 1994-06-18 1995-12-21 Philips Patentverwaltung Elektronisches Bauteil und Verfahren zu seiner Herstellung
JPH098243A (ja) 1995-06-20 1997-01-10 Matsushita Electron Corp セラミック薄膜と金属電極の接合構造と半導体装置およびその製造方法
KR100199095B1 (ko) * 1995-12-27 1999-06-15 구본준 반도체 메모리 셀의 캐패시터 구조 및 그 제조방법
JP3435966B2 (ja) * 1996-03-13 2003-08-11 株式会社日立製作所 強誘電体素子とその製造方法
EP0957516A1 (en) * 1996-08-20 1999-11-17 Hitachi, Ltd. Method for manufacturing oxide dielectric device, and memory and semiconductor device usign the device
JPH10189887A (ja) * 1996-12-27 1998-07-21 Sanyo Electric Co Ltd 強誘電体用電極及びそれを使用した強誘電体デバイス
JP3974697B2 (ja) * 1997-11-28 2007-09-12 ローム株式会社 キャパシタおよびその製法
US6432793B1 (en) * 1997-12-12 2002-08-13 Micron Technology, Inc. Oxidative conditioning method for metal oxide layer and applications thereof
US6117689A (en) * 1997-12-24 2000-09-12 Texas Instruments Incorporated Stable high-dielectric-constant material electrode and method
US6258459B1 (en) * 1998-04-28 2001-07-10 Tdk Corporation Multilayer thin film
US6815219B2 (en) * 1999-12-27 2004-11-09 Hynix Semiconductor Inc. Fabrication method and structure for ferroelectric nonvolatile memory field effect transistor

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7029984B2 (en) 2003-06-06 2006-04-18 Fujitsu Limited Method for fabricating semiconductor device
CN100420024C (zh) * 2003-06-06 2008-09-17 富士通株式会社 半导体器件的制造方法
WO2004109804A1 (ja) * 2003-06-06 2004-12-16 Fujitsu Limited 半導体装置の製造方法
US10680167B2 (en) 2004-03-12 2020-06-09 Japan Science And Technology Agency Magnetic tunnel junction device
US11968909B2 (en) 2004-03-12 2024-04-23 Godo Kaisha Ip Bridge 1 Method of manufacturing a magnetoresistive random access memory (MRAM)
US11737372B2 (en) 2004-03-12 2023-08-22 Godo Kaisha Ip Bridge 1 Method of manufacturing a magnetoresistive random access memory (MRAM)
US11233193B2 (en) 2004-03-12 2022-01-25 Japan Science And Technology Agency Method of manufacturing a magnetorestive random access memeory (MRAM)
US7927891B2 (en) 2004-08-31 2011-04-19 Fujitsu Semiconductor Limited Semiconductor device and method for manufacturing the same
US7772628B2 (en) 2004-08-31 2010-08-10 Fujitsu Microelectronics Limited Semiconductor device and method for manufacturing the same
JP2006073648A (ja) * 2004-08-31 2006-03-16 Fujitsu Ltd 半導体装置及びその製造方法
KR100725081B1 (ko) * 2005-06-14 2007-06-08 후지쯔 가부시끼가이샤 반도체 장치의 제조 방법
US8633036B2 (en) 2008-03-31 2014-01-21 Fujitsu Semiconductor Limited Manufacturing method of ferroelectric capacitor
US8368132B2 (en) 2008-03-31 2013-02-05 Fujitsu Semiconductor Limited Ferroelectric memory and manufacturing method thereof

Also Published As

Publication number Publication date
US7153705B2 (en) 2006-12-26
EP1306889A3 (en) 2004-08-18
CN1414636A (zh) 2003-04-30
US6744085B2 (en) 2004-06-01
CN1212665C (zh) 2005-07-27
DE60217610T2 (de) 2007-10-25
KR20030035761A (ko) 2003-05-09
US20030080363A1 (en) 2003-05-01
EP1306889B1 (en) 2007-01-17
US20040195605A1 (en) 2004-10-07
TW535179B (en) 2003-06-01
EP1306889A2 (en) 2003-05-02
DE60217610D1 (de) 2007-03-08

Similar Documents

Publication Publication Date Title
JP2003133531A (ja) 電子装置とその製造方法
US7247504B2 (en) Ferroelectric capacitor, process for production thereof and semiconductor device using the same
US5572052A (en) Electronic device using zirconate titanate and barium titanate ferroelectrics in insulating layer
US7605007B2 (en) Semiconductor device and method of manufacturing the same
US7291530B2 (en) Semiconductor storage device and method of manufacturing the same
JP3971645B2 (ja) 半導体装置の製造方法
JP3800294B2 (ja) 半導体装置およびその製造方法
US7811834B2 (en) Methods of forming a ferroelectric layer and methods of manufacturing a ferroelectric capacitor including the same
JP3137004B2 (ja) 半導体素子のキャパシタ構造の作製方法
JP4616830B2 (ja) 半導体装置の製造方法
CN1954430A (zh) 半导体装置及其制造方法
JP4289843B2 (ja) 半導体素子のキャパシタ製造方法
JP4330907B2 (ja) 金属酸化膜の製造方法および容量素子の製造方法
JP5040231B2 (ja) 半導体装置の製造方法
JP2004335659A (ja) 三次元強誘電体キャパシタ及びその製造方法並びに半導体記憶装置
JPH1197630A (ja) 強誘電体薄膜の製造方法及び強誘電体メモリ素子
JP5360023B2 (ja) 半導体装置及びその製造方法
JP2009158538A (ja) 半導体装置およびその製造方法
KR20050062862A (ko) 반도체 소자의 강유전체 캐패시터 및 그 제조방법
KR20030054054A (ko) 강유전체 메모리소자의 캐패시터 제조방법
KR20040001852A (ko) 강유전체 메모리 소자의 캐패시터 및 그 제조방법
JPH05175422A (ja) 半導体装置
KR20050067457A (ko) 반도체 소자의 강유전체 캐패시터 형성방법
KR20030057622A (ko) 분극특성을 향상시킨 강유전체 캐패시터 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040927

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060110

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060310

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070213