JP5360023B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、強誘電体キャパシタを備えた不揮発性メモリに好適な半導体装置及びその製造方法に関する。

ＤＲＡＭ及び強誘電体メモリに設けられるキャパシタの製造に当たり、種々の材料及び成膜方法が提案されている。そして、現在、実際に実用化されている成膜方法は、主に、ゾル−ゲル法及びスパッタリング法である。しかし、近年のメモリの集積度の向上に対しては、これらの方法では、膜厚の薄膜化及び段差被覆性を達成することが困難となってきている。そこで、近時、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法による成膜方法が注目され始めている。

しかしながら、ＭＯＣＶＤ法によりＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃）膜を形成した場合、その組成、特にＡサイトの原子の数とＢサイトの原子の数との比（以下、Ａ／Ｂ比ということがある。）が変動しやすい。Ａ／Ｂ比が変動すると、強誘電体キャパシタの電気的特性（スイッチング電荷量Ｑｓｗ及びリーク電流）が大きく変動してしまう。一般には、電気的特性の変動幅は±０．５％以下に抑えることが好ましいといわれている。また、ＰＺＴ膜を備えた従来の強誘電体キャパシタにおいては、Ａ／Ｂ比が高いほど、スイッチング電荷量Ｑｓｗが高くなると共に、リーク電流が大きくなる。

このため、従来の強誘電体キャパシタでは、高いスイッチング電荷量Ｑｓｗを得るために、リーク電流が許容される範囲内に抑制される範囲内で、Ａ／Ｂ比を高く設定したつもりでも、実際にはＡ／Ｂ比が予想した範囲を超えて変動し、これに伴ってリーク電流が許容範囲を超えてしまうことがある。従って、現状では、リーク電流の変動幅を予め大きく見積もりながら、Ａ／Ｂ比を設定する必要があるため、高いスイッチング電荷量Ｑｓｗを得ることが困難となっている。

特許第３３８５８８９号公報

本発明の目的は、高いスイッチング電荷量を得ながら、リーク電流の変動を抑制することができる半導体装置及びその製造方法を提供することにある。

半導体装置の一態様には、半導体基板と、前記半導体基板の上方に形成された一対の電極と、前記一対の電極の間に挟まれた、ＡＢＯ₃型構造からなる強誘電体膜と、が設けられている。前記強誘電体膜は少なくとも２層からなり、Ｂサイトに配置される複数種の原子のうちで最も価数が変化しにくい原子を、前記複数種の原子についての平衡組成よりも過剰に含有する非平衡層が、前記強誘電体膜の中で最上部に位置している。前記強誘電体膜内の任意の部分におけるＡサイトの原子の数とＢサイトの原子の数との比をＡ／Ｂ比としたとき、前記非平衡層におけるＡ／Ｂ比は、前記強誘電体膜内で前記非平衡層より下方に位置する層におけるＡ／Ｂ比よりも小さい。

半導体装置の製造方法の一態様では、半導体基板の上方に、一対の電極と、前記一対の電極の間に挟まれ、かつ少なくとも２層からなる強誘電体膜とを備えた強誘電体キャパシタを形成する。前記強誘電体膜を形成するに当たり、Ｂサイトに配置される複数種の原子のうちで最も価数が変化しにくい原子を、前記複数種の原子についての平衡組成よりも過剰に含有する非平衡層を、前記強誘電体膜の中で最上部に形成する。前記強誘電体膜内の任意の部分におけるＡサイトの原子の数とＢサイトの原子の数との比をＡ／Ｂ比としたとき、前記非平衡層におけるＡ／Ｂ比を、前記強誘電体膜内で前記非平衡層より下方に位置する層におけるＡ／Ｂ比よりも小さくする。

このような本願発明によれば、従来のものよりもＡ／Ｂ比を高く設定した場合でも、Ａ／Ｂ比の変動に伴うリーク電流の変動が抑制されるため、リーク電流が想定している以上に高くなることが抑制される。

本発明によれば、非平衡層の存在により、強誘電体膜のＡ／Ｂ比が変動したとしても、リーク電流の変動を抑制することができる。このため、強誘電体膜のＡ／Ｂ比を予め低く設定せずとも、リーク電流が許容値を超えることを抑制することができる。即ち、Ａ／Ｂ比を高くすることで、容易に高いスイッチング電荷量Ｑｓｗを確保することができる。

ＰＺＴ膜のＡ／Ｂ比の変動を示すグラフである。 Ａ／Ｂ比とスイッチング電荷量Ｑｓｗとの関係を示すグラフである。 Ａ／Ｂ比とリーク電流との関係を示すグラフである。 ＭＯＣＶＤ成膜装置を示す模式図である。 試料の作製方法を示す断面図である。 終端層を過剰Ｚｒ層とした場合の印加電圧とスイッチング電荷量Ｑｓｗとの関係を示すグラフである。 終端層を過剰Ｚｒ層とした場合の印加電圧とリーク電流との関係を示すグラフである。 Ｘ線回折の結果を示すグラフである。 初期層を過剰Ｚｒ層とした場合の印加電圧とスイッチング電荷量Ｑｓｗとの関係を示すグラフである。 初期層を過剰Ｚｒ層とした場合の印加電圧とリーク電流との関係を示すグラフである。 本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。 本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図１２Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１２Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１２Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１２Ｄに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１２Ｅに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１２Ｆに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１２Ｇに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１２Ｈに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１２Ｉに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１２Ｊに引き続き、強誘電体メモリの製造方法を示す断面図である。

（本発明の基本的原理）
先ず、本発明の基本的原理について説明する。

本願発明者は、従来の方法で形成した強誘電体キャパシタにおけるＰＺＴ膜のＡ／Ｂ比の変動並びにこれに伴うスイッチング電荷量Ｑｓｗ及びリーク電流の変動について実験を行った。図１は、同一の装置を用いて同一の条件で形成したＰＺＴ膜のＡ／Ｂ比の変動を示すグラフである。図２は、Ａ／Ｂ比とスイッチング電荷量Ｑｓｗ（印加電圧：１．８Ｖ）との関係を示すグラフである。図３は、Ａ／Ｂ比とリーク電流（印加電圧：３Ｖ）との関係を示すグラフである。

図１に示すように、同一の装置を用いて同一の条件で形成した場合であっても、ＰＺＴ膜のＡ／Ｂ比の変動は大きかった。また、Ａ／Ｂ比の変動に伴うスイッチング電荷量Ｑｓｗ及びリーク電流の変動も、図２及び図３に示すように大きかった。例えば、図１に示す例では、Ａ／Ｂ比の最小値は１．１５２程度、最大値は１．１８４程度であった。そして、これらのＡ／Ｂ比におけるスイッチング電荷量Ｑｓｗの最小値は２７（μＣ／ｃｍ²）程度、最大値は３３（μＣ／ｃｍ²）程度であった。従って、スイッチング電荷量Ｑｓｗの変動幅は、３０（μＣ／ｃｍ²）を基準とすると、±１０％程度であった。また、これらのＡ／Ｂ比におけるリーク電流の変動幅は、図３に示すように、３桁以上となった。

しかしながらに、現在のＭＯＣＶＤ装置では、このような組成の変動を抑制することができない。これに対し、組成が変動したとしても電気的特性が変動しにくい構造があれば、高いスイッチング電荷量を得ながら、リーク電流の変動を抑制することができ、従来の問題点が解消する。

このような観点に基づいて本願発明者が鋭意検討を重ねたところ、例えばＰＺＴ膜においては、Ｂサイトに配置される原子であるＺｒ及びＴｉのうちで、最も価数が変化しにくい原子であるＺｒの量がＴｉの量よりも多い層（以下、過剰Ｚｒ層ということがある。）を含ませることにより、ＰＺＴ膜の誘電率に大きな変化が生じにくくなり、この層がリーク電流に対してバリア層として機能することが判明した。従って、このような構造を採用することにより、スイッチング電荷量Ｑｓｗを高くしても、リーク電流の増加を抑制することができる。

但し、過剰Ｚｒ層がＰＺＴ膜の中央部に位置すると、十分なスイッチング電荷量Ｑｓｗが得られない場合がある。また、過剰Ｚｒ層がＰＺＴ膜の下部に位置すると、ＰＺＴ膜の配向が低下する場合がある。一方、過剰Ｚｒ層がＰＺＴ膜の上部に位置する場合には、不具合が生じる虞は低い。従って、過剰Ｚｒ層は、ＰＺＴ膜の上部に位置することが好ましい。

次に、本願発明者が、過剰Ｚｒ層が存在することの効果を検証するために行った実験について説明する。図４は、この実験で用いたＭＯＣＶＤ成膜装置を示す模式図である。

このＭＯＣＶＤ成膜装置には、成膜室（チャンバ）３１、この成膜室３１の上部に配置されたシャワーヘッド３２、成膜室３１に原料ガスを供給する気化器３３、原料ガスと反応する反応ガス（Ｏ₂）の流量（流速）を調節するマスフローコントロールバルブ３４、反応ガスを加熱する熱交換器３５、原料ガスと反応ガスとを混合するガス混合器３６、真空ポンプ３８及び除害装置３９が設けられている。真空ポンプ３８までの配管は、適宜、配管加熱部材１０により加熱される。

気化器３３には、Ｐｂの供給用の配管４１、Ｚｒの供給用の配管４２、Ｔｉの供給用の配管４３及びＴＨＦ（ｔｅｔｒａｈｙｄｒｏｆｕｒａｎ）の供給用の配管４４が連結されている。配管４１、４２及び４３には、夫々、Ｐｂ、Ｚｒ及びＴｉを含有する有機金属を収納した容器４５、４６及び４７が繋がれている。配管４４には、ＴＨＦの溶液を収納した容器４８が繋がれている。これらの流量調整は、液体のマスフローコントローラ４９及びバルブ５０を用いて行われる。そして、気化器３３内では、供給された各液体原料が溶媒とともに気化され、原料ガスとなって、温度管理された配管を通じてガス混合器３６に供給される。また、気化器３３の出口には窒素パージ用のラインが接続されており、成膜時と非成膜時とで、成膜室３１に流入するガスの流量を一定にすることが可能となっている。

一方、反応ガス（Ｏ₂）は、マスフローコントローラ３４を介して一定の流量でガス混合器３６に供給される。このとき、反応ガスの温度は、熱交換器３５によって原料の気化温度まで上昇させられる。

そして、ガス混合器３６の中で、原料ガスと反応ガスとが混合され、混合ガスがシャワーヘッド３２に流れる。

成膜室３１では、ウェハへの成膜時には、例えばウェハの温度を５００乃至６５０℃に保持しておく。このような状態で、シャワーヘッド３２から混合ガスがステージ（図示せず）に向けて、即ちこのステージ上に載置されたウェハに向けて供給されると、混合ガス中の有機金属ガスがウェハ表面において、ウェハの熱エネルギによって分解され、薄膜（例えば、ＰＺＴ薄膜）が形成される。成膜に使用されなかった成膜ガスは真空ポンプ３８により吸引され、排気ポートを通じて、除害装置９による分解が行われる。そして、無害化されて大気中に排気される。

そして、この実験では、図５に示すように、下地膜５１上に、Ｉｒからなる下部電極５２、強誘電体膜（ＰＺＴ膜）の初期層５３、コア層５４及び終端層５５、並びにＩｒＯ₂からなる上部電極５６を形成した。

ＰＺＴ膜の初期層５３、コア層５４及び終端層５５の形成に当たっては、図４に示すＭＯＣＶＤ装置を用いた。そして、Ｐｂを含有する有機金属としてＰｂ（ＤＰＭ）₂（ジ−ピバロイルメタナート−鉛）を用い、Ｚｒを含有する有機金属としてＺｒ（ＤＭＨＤ）₄（ジ−メチルヘキサンディオネート−ジルコニウム）を用い、Ｔｉを含有する有機金属として、Ｔｉ（Ｏ−ｉＰｒ）₂（ＤＰＭ）₂（ジ−ピバロイルメタナート−イソ−プロポキシ−チタニウム）を用いた。また、溶媒としてＴＨＦを用いた。また、ウェハとしては、直径が６インチのシリコンウェハを使用し、ウェハの温度は６２０℃に設定した。

初期層５３は、低酸素分圧にて５ｎｍの厚さで形成した。コア層５４の厚さは１２０ｎｍとした。終端層５５は、過剰Ｚｒ層として形成した。これらの一連の成膜は、各原料の流量を制御しながら連続して行った。

このように、この実験では、各原料の流量を独立して制御することにより、ＰＺＴ膜の組成を制御した。但し、最初から組成の調整を済ませた原料を用いることも可能である。しかし、この実験では、ＰＺＴ膜を３層構造とするため、このような原料を用いる場合には、３種の組成調整済み原料が必要になる。また、このような原料を用いた場合には、ＭＯＣＶＤ装置の性能に依存した組成の変動を調整することもできない。このため、この実験では、Ｐｂ、Ｚｒ及びＰｂの原料として、夫々独立したものを用いた。

このようにして６種の試料を作製し、これらのスイッチング電荷量Ｑｓｗ及びリーク電流を測定した。下記表１に、各試料における終端層５５の組成及び膜厚を示す。なお、表１中の「Ｐｂ／（Ｚｒ＋Ｔｉ）」は、Ｚｒ原子及びＴｉ原子の総数に対するＰｂ原子の総数の割合を示し、「Ｚｒ／（Ｚｒ＋Ｔｉ）」は、Ｚｒ原子及びＴｉ原子の総数に対するＺｒ原子の総数の割合を示す。従って、「Ｐｂ／（Ｚｒ＋Ｔｉ）」が１より大きいことは、平衡組成よりもＰｂが過剰に含有されていることを示し、「Ｚｒ／（Ｚｒ＋Ｔｉ）」が０．５よりも大きいことは、平衡組成よりもＺｒが過剰に含有されていることを示している。

試料Ｎｏ．１では、終端層５５を形成しなかった。即ち、試料Ｎｏ．１は、従来のＰＺＴ膜と同様の構造を備えていた。試料Ｎｏ．２、Ｎｏ．３及びＮｏ．４については、終端層５５の「Ｚｒ／（Ｚｒ＋Ｔｉ）」を変化させた。また、試料Ｎｏ．５及びＮｏ．６については、試料Ｎｏ．３に対し、終端層５５の厚さを変化させた。なお、初期層５３及びコア層５４の組成については、いずれも「Ｐｂ／（Ｚｒ＋Ｔｉ）」を１．１８とし、「Ｚｒ／（Ｚｒ＋Ｔｉ）」を０．４５とした。

スイッチング電荷量Ｑｓｗ及びリーク電流の測定結果を、夫々図６及び図７に示す。

試料Ｎｏ．１では、図６に示すように、良好なスイッチング電荷量Ｑｓｗが得られたが、終端層５５が形成されていないため、図７に示すように、リーク電流が非常に高くなった。

これに対し、試料Ｎｏ．２〜Ｎｏ．６では、図６及び図７に示すように、終端層５５の厚さが薄い試料Ｎｏ．５を除き、高いスイッチング電荷量Ｑｓｗを確保しながら、リーク電流を低減することができた。なお、試料Ｎｏ．２〜Ｎｏ．４の結果から分かるように、「Ｚｒ／（Ｚｒ＋Ｔｉ）」の値が０．５以上であれば、この値が相違していても同様の結果が得られた。

本願発明者は、初期層５３を過剰Ｚｒ層とした場合の電気的特性についての実験も行った。この実験では、初期層５３については、「Ｐｂ／（Ｚｒ＋Ｔｉ）」を１．１５とし、「Ｚｒ／（Ｚｒ＋Ｔｉ）」を０．５５とし、厚さを５ｎｍとした。コア層５４については、「Ｐｂ／（Ｚｒ＋Ｔｉ）」を１．１７とし、「Ｚｒ／（Ｚｒ＋Ｔｉ）」を０．４５とし、厚さを１２０ｎｍとした。但し、終端層５５は形成しなかった。そして、前述の実験と同様に、スイッチング電荷量Ｑｓｗ及びリーク電流の測定を行った。また、Ｘ線回折法（ＸＲＤ）により、ＰＺＴ膜（初期層５３及びコア層５４）の配向を確認した。これらの結果を図８乃至図１０に示す。なお、図８中の実線（過剰Ｔｉ）は、比較のために作製した、過剰Ｚｒの初期層５３を備えない試料（従来の強誘電体キャパシタに相当する試料）の配向を示しており、破線（過剰Ｚｒ）が過剰Ｚｒの初期層５３を備えた試料の配向を示している。

図８に示すように、初期層５３が形成されている場合であっても、初期層５３が形成されていない場合と同程度に、ＰＺＴ膜は（１１１）に配向していた。即ち、初期層５３を過剰Ｚｒ層としても配向性は低下しなかった。

また、図９及び図１０に示すように、終端層５５を過剰Ｚｒ層としたときの結果（図６及び図７）と比較しても遜色のない結果が得られた。

（本発明の実施形態）
次に、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。

このメモリセルアレイには、一の方向に延びる複数本のビット線１０３、並びにビット線１０３が延びる方向に対して垂直な方向に延びる複数本のワード線１０４及びプレート線１０５が設けられている。また、これらのビット線１０３、ワード線１０４及びプレート線１０５が構成する格子と整合するようにして、本実施形態に係る強誘電体メモリの複数個のメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１０１及びＭＯＳトランジスタ１０２が設けられている。

ＭＯＳトランジスタ１０２のゲートはワード線１０４に接続されている。また、ＭＯＳトランジスタ１０２の一方のソース・ドレインはビット線１０３に接続され、他方のソース・ドレインは強誘電体キャパシタ１０１の一方の電極に接続されている。そして、強誘電体キャパシタ１０１の他方の電極がプレート線１０５に接続されている。なお、各ワード線１０４及びプレート線１０５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。同様に、各ビット線１０３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。ワード線１０４及びプレート線１０５が延びる方向、ビット線１０３が延びる方向は、夫々行方向、列方向とよばれることがある。但し、ビット線１０３、ワード線１０４及びプレート線１０５の配置は、上述のものに限定されない。

このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１０１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。

次に、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法について説明する。但し、ここでは、便宜上、各メモリセルの断面構造については、その製造方法と共に説明する。図１２Ａ乃至図１２Ｋは、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。

本実施形態においては、先ず、図１２Ａに示すように、Ｓｉ基板等の半導体基板１の表面に、素子活性領域を区画する素子分離絶縁膜２を、例えばロコス（ＬＯＣＯＳ：Local Oxidation of Silicon）法により形成する。次に、素子分離絶縁膜２により区画された素子活性領域内に、ゲート絶縁膜３、ゲート電極４、シリサイド層５、サイドウォール６、並びに低濃度拡散層２１及び高濃度拡散層２２からなるソース・ドレイン拡散層を備えたトランジスタ（ＭＯＳＦＥＴ）を形成する。次いで、全面に、シリコン酸窒化膜７を、ＭＯＳＦＥＴを覆うようにして形成し、更に全面にシリコン酸化膜８を形成する。シリコン酸窒化膜７は、シリコン酸化膜８を形成する際のゲート絶縁膜３等の水素劣化を防止するために形成されている。

その後、シリコン酸化膜８上に下部電極膜９及び強誘電体膜１０を順次形成する。下部電極膜９は、例えばＴｉ膜及びその上に形成されたＰｔ膜から構成される。また、強誘電体膜１０は、図６及び図７に示す試料Ｎｏ．２、Ｎｏ．３、Ｎｏ．４又はＮｏ．６と同様の方法で形成する。続いて、強誘電体膜１０の結晶化アニールを行う。次に、強誘電体膜１０上に上部電極膜を形成し、これをパターニングすることにより、上部電極１１を形成する。上部電極は、例えばＩｒＯ_x膜からなる。次いで、エッチングを用いたパターニングによる損傷を回復させるための酸素アニールを行う。

その後、図１２Ｂに示すように、強誘電体膜１０のパターニングを行うことにより、容量絶縁膜を形成する。続いて、剥がれ防止用の酸素アニールを行う。

次に、図１２Ｃに示すように、保護膜としてＡｌ₂Ｏ₃膜１２をスパッタリング法にて全面に形成する。次いで、スパッタリングによる損傷を緩和するために、酸素アニールを行う。保護膜（Ａｌ₂Ｏ₃膜１２）により、外部からの水素の強誘電体キャパシタへの侵入が防止される。

その後、図１２Ｄに示すように、Ａｌ₂Ｏ₃膜１２及び下部電極膜９のパターニングを行うことにより、下部電極を形成する。続いて、剥がれ防止用の酸素アニールを行う。

次に、図１２Ｅに示すように、保護膜としてＡｌ₂Ｏ₃膜１３をスパッタリング法にて全面に形成する。次いで、キャパシタリークを低減させるために、酸素アニールを行う。

その後、図１２Ｆに示すように、層間絶縁膜１４を、例えば高密度プラズマ法により全面に形成する。層間絶縁膜１４の厚さは、例えば１．５μｍ程度とする。

続いて、図１２Ｇに示すように、ＣＭＰ（化学機械的研磨）法により、層間絶縁膜１４の平坦化を行う。次に、Ｎ₂Ｏガスを用いたプラズマ処理を行う。この結果、層間絶縁膜１４の表層部が若干窒化され、その内部に水分が浸入しにくくなる。なお、このプラズマ処理は、Ｎ又はＯの少なくとも一方が含まれたガスを用いていれば有効的である。次いで、トランジスタの高濃度拡散層２２まで到達する孔を、層間絶縁膜１４、Ａｌ₂Ｏ₃膜１３、シリコン酸化膜８及びシリコン酸窒化膜７に形成する。その後、スパッタリング法により、Ｔｉ膜及びＴｉＮ膜を連続して孔内に形成することにより、バリアメタル膜（図示せず）を形成する。続いて、更に、孔内に、ＣＶＤ（化学気相成長）法にてＷ膜を埋め込み、ＣＭＰ法によりＷ膜の平坦化を行うことにより、Ｗプラグ１５を形成する。

次に、図１２Ｈに示すように、Ｗプラグ１５の酸化防止膜としてＳｉＯＮ膜１６を、例えばプラズマ増速ＣＶＤ法により形成する。

次いで、図１２Ｉに示すように、上部電極１１まで到達する孔及び下部電極（下部電極膜９）まで到達する孔を、ＳｉＯＮ膜１６、層間絶縁膜１４、Ａｌ₂Ｏ₃膜１３及びＡｌ₂Ｏ₃膜１２に形成する。その後、損傷を回復させるために、酸素アニールを行う。

続いて、図１２Ｊに示すように、ＳｉＯＮ膜１６をエッチバックにより全面にわたって除去することにより、Ｗプラグ１５の表面を露出させる。次に、図２Ｋに示すように、上部電極１１の表面の一部、下部電極（下部電極膜９）の表面の一部、及びＷプラグ１５の表面が露出した状態で、Ａｌ膜を形成し、このＡｌ膜のパターニングを行うことにより、Ａｌ配線１７を形成する。このとき、例えば、Ｗプラグ１５と上部電極１１又は下部電極とをＡｌ配線１７で互いに接続する。

その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

このように、本実施形態では、誘電体膜１０を図６及び図７に示す試料Ｎｏ．２、Ｎｏ．３、Ｎｏ．４又はＮｏ．６と同様の方法で形成しているので、その終端層が過剰Ｚｒ層となっている。従って、リーク電流の変動が抑制される。このため、ＰＺＴ膜のＡ／Ｂ比を予め低く設定せずとも、リーク電流が許容値を超えることを抑制することができる。即ち、Ａ／Ｂ比を高くすることで、容易に高いスイッチング電荷量Ｑｓｗを確保することができる。

なお、上述の実施形態では、プレーナ型の強誘電体キャパシタを作製しているが、本発明をスタック型の強誘電体キャパシタに適用してもよい。この場合、ＭＯＳＦＥＴ等のトランジスタに接続されたＷプラグ等のコンタクトプラグの一部は、例えば、強誘電体キャパシタの下部電極に接続される。

また、強誘電体膜の材料はＰＺＴに限定されるものではなく、例えば、ＰＺＴに、Ｃａ、Ｓｒ、Ｌａ、Ｎｂ、Ｔａ、Ｉｒ及び／又はＷをドーピングしたものを用いることもできる。更に、ＰＺＴ系の膜以外に、ＳＢＴ系の膜やＢｉ層状系の膜を形成した場合にも、本発明の効果が得られる。但し、強誘電体膜の結晶構造はＡＢＯ₃型である必要があり、また、Ｂサイトに配置される複数種の原子のうちで最も価数が変化しにくい原子を、前記複数種の原子についての平衡組成よりも過剰に含有する非平衡層（例えば、過剰Ｚｒ層）を強誘電体膜内に設ける必要がある。これは、価数が変化しやすい原子は、その原子に結合している酸素が欠落しても安定して存在し得るため、価数が変化しやすい原子が多いほど、強誘電体膜中に電子が遊離しやすく、リーク電流が大きくなりやすいからである。即ち、最も価数が変化しにくい原子を過剰に含有する非平衡層を設けることにより、このようなリーク電流の増大を抑制することができる。例えば、ＰＺＴの場合、ＺｒとＴｉとを比較すると、Ｚｒの価数は４から変化しにくいが、Ｔｉの価数は４から２に変化しやすい。このため、上述の実施形態では、過剰Ｚｒ層を設けているのである。

また、強誘電体膜の配向を考慮すると、非平衡層は終端層として形成することが好ましいが、これに限定されず、例えば初期層として形成してもよい。但し、非平衡層の位置に拘わらず、その厚さは２０ｎｍ以下であることが好ましい。これは、非平衡層の厚さが２０ｎｍを超えると、強誘電体キャパシタのスイッチング電荷量Ｑｓｗが不十分となる虞があるからである。また、上記の実験結果から分かるように、非平衡層の厚さは２ｎｍ以上であることが好ましい。

また、非平衡層におけるＡ／Ｂ比は、強誘電体膜内の他の部分におけるＡ／Ｂ比よりも小さいことが好ましい。これは、強誘電体内の他の部分がより大きくスイッチング電荷量Ｑｓｗに寄与するからである。

また、強誘電体メモリのセルの構造は、１Ｔ１Ｃ型に限定されるものでなく、２Ｔ２Ｃ型であってもよい。

Claims (6)

1. 半導体基板と、
   前記半導体基板の上方に形成された一対の電極と、
   前記一対の電極の間に挟まれた、ＡＢＯ₃型構造からなる強誘電体膜と、
   を有し、
   前記強誘電体膜は少なくとも２層からなり、Ｂサイトに配置される複数種の原子のうちで最も価数が変化しにくい原子を、前記複数種の原子についての平衡組成よりも過剰に含有する非平衡層が、前記強誘電体膜の中で最上部に位置し、
   前記強誘電体膜内の任意の部分におけるＡサイトの原子の数とＢサイトの原子の数との比をＡ／Ｂ比としたとき、前記非平衡層におけるＡ／Ｂ比は、前記強誘電体膜内で前記非平衡層より下方に位置する層におけるＡ／Ｂ比よりも小さいことを特徴とする半導体装置。
2. 前記非平衡層の厚さは、２ｎｍ以上、かつ２０ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
3. 前記強誘電体膜のＡサイトに配置される原子はＰｂを含み、Ｂサイトに配置される原子はＺｒ及びＴｉを含み、
   前記非平衡層は、Ｚｒを、Ｚｒ及びＴｉについての平衡組成よりも過剰に含有することを特徴とする請求項１に記載の半導体装置。
4. 半導体基板の上方に、一対の電極と、前記一対の電極の間に挟まれ、かつ少なくとも２層からなる強誘電体膜とを備えた強誘電体キャパシタを形成する工程を有し、
   前記強誘電体膜を形成するに当たり、Ｂサイトに配置される複数種の原子のうちで最も価数が変化しにくい原子を、前記複数種の原子についての平衡組成よりも過剰に含有する非平衡層を、前記強誘電体膜の中で最上部に形成し、
   前記強誘電体膜内の任意の部分におけるＡサイトの原子の数とＢサイトの原子の数との比をＡ／Ｂ比としたとき、前記非平衡層におけるＡ／Ｂ比を、前記強誘電体膜内で前記非平衡層より下方に位置する層におけるＡ／Ｂ比よりも小さくすることを特徴とする半導体装置の製造方法。
5. 前記非平衡層の厚さを、２ｎｍ以上、かつ２０ｎｍ以下とすることを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記強誘電体膜として、Ａサイトに配置される原子はＰｂを含み、Ｂサイトに配置される原子はＺｒ及びＴｉを含む膜を形成し、
   前記非平衡層として、Ｚｒを、Ｚｒ及びＴｉについての平衡組成よりも過剰に含有する層を形成することを特徴とする請求項４に記載の半導体装置の製造方法。

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