JP2003142659A

JP2003142659A - 半導体記憶装置

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Publication number: JP2003142659A
Application number: JP2001336083A
Authority: JP
Inventors: Yoshihiko Ito; 仁彦伊藤; Toru Tatsumi; 徹辰巳
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2001-11-01
Filing date: 2001-11-01
Publication date: 2003-05-16

Abstract

(57)【要約】【課題】４５０℃以下の温度で強誘電体薄膜の成膜を
行っても、初期状態における強誘電ヒステリシス特性に
電圧オフセットを発生させることがなく、分極反転繰り
返しにおける読み出し電荷の変動を発生することもない
ようにする。【構成】下部電極１０１上に、ＰＴＯ成長核層１０２
と、Ｚｒ／Ｔｉ比の異なる３層のＰＺＴ層１０３、１０
４、１０５と、上部電極側ＰＴＯ層１０６と、上部電極
１０７が積層される。３層のＰＺＴ層１０３、１０４、
１０５のＺｒ／Ｔｉ比は、それぞれ、０．２、０．３
５、０．５５の程度である。（１）ＰＴＯ成長核層１０
２の上にＰＴＯ成長核層との格子定数差を緩和するＰＺ
Ｔ層１０３が形成され、（２）上部電極１０７とＰＺＴ
層との界面に抗電界の小さなＰＺＴ層１０５が配置され
て、９０°ドメイン回転が容易化され、（３）上部電極
とＰＺＴ層１０５との間に成長核層１０２と同じＰＴＯ
層が形成され、分極反転のきっかけとなる反転核形成が
上下界面ともに同じ条件で起こる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体容量素子
を有する半導体記憶装置、特に強誘電体としてチタン酸
ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃、以下「ＰＺ
Ｔ」と呼ぶ）を用いた半導体記憶装置に関するものであ
る。

【０００２】

【従来の技術】近年、強誘電体容量を利用した不揮発性
記憶装置の研究開発が活発化している。この不揮発性記
憶装置は選択トランジスタを備えており、選択トランジ
スタの一方の拡散層に接続された強誘電体容量をメモリ
セルとして情報を蓄える仕組みになっている。強誘電体
容量の材料としてはチタン酸ジルコン酸鉛（ＰＺＴ）等
の強誘電体薄膜が用いられており、強誘電体薄膜が分極
することにより不揮発性の情報が蓄えられる。

【０００３】強誘電体薄膜の堆積方法としては、化学的
気相成長法（ＣＶＤ法）が大口径ウエハにおける均一性
および表面段差に対する被覆性に優れ、ＵＬＳＩに適用
する場合の量産化技術として有望であると考えられてい
る。一般にＰＺＴ等のセラミックスの構成元素である金
属の水素化物や塩化物は蒸気圧が低いため、ＣＶＤ法の
中でも、有機金属原料を用いた有機金属気相成長法（Ｍ
ＯＣＶＤ法）が、これらの強誘電体薄膜の堆積方法とし
て多く用いられる。ＭＯＣＶＤ法に用いる有機金属原料
は室温では固体もしくは液体のものが多いため、通常
は、これら原料を加熱し気化し、キャリアガスと混合し
て基板を設置した成長槽まで輸送し、基板上に堆積する
方法がとられる。

【０００４】例えば特開平１１−３１７５００号公報
に、ＭＯＣＶＤ法によって強誘電体薄膜が形成されてい
る半導体記憶装置のデバイス構造が開示されている。こ
のデバイス構造においては、多層メタル配線形成後のデ
バイス最上部に強誘電体容量素子が最後に設置されるた
め、強誘電体容量素子の高低差に起因して多層メタル配
線の形成が妨げられるという事態が発生することなく、
ＣＭＯＳプロセスとの優れた整合性が維持される。しか
しながら、このデバイス構造を実現するためには、強誘
電体容量素子形成に先だって形成されたメタル配線の断
線や高抵抗化を回避するために、強誘電体薄膜を４５０
℃以下の低温で形成する必要性がある。このような低温
におけるＭＯＣＶＤ法による強誘電体薄膜の成膜技術
が、特開２０００−５８５２５号公報に開示されてい
る。同公報によれば、まず最初にＰｂの有機金属原料だ
けが下部電極表面に流され、次いでＺｒ／Ｔｉ比の小さ
なＰＺＴ成長核層が形成され、しかる後に、その成長核
層の上に成長核層よりもＺｒ／Ｔｉ比の大きなＰＺＴ薄
膜が強誘電体層として堆積される。このような手法によ
り、配向性が制御された結晶性の良好なＰＺＴ薄膜の低
温下での成長が可能となる。

【０００５】

【発明が解決しようとする課題】前述した従来の成膜方
法においては、Ｚｒ／Ｔｉ比の小さなＰＺＴ成長核層の
上に成長核層よりもＺｒ／Ｔｉ比の大きなＰＺＴ強誘電
体層が形成されるが、Ｚｒ／Ｔｉ比を大きくしすぎる
と、その界面近傍に、格子定数差による歪みが発生しや
すい。この歪みは界面から遠ざかるにつれて急激に減衰
していく。歪みの存在する界面には荷電層が発生しやす
いので、界面近傍のみに荷電層が形成されることにな
る。この荷電層は、強誘電体層に電極を形成して強誘電
体容量素子を作製したとき、その初期状態における強誘
電ヒステリシス特性に、電圧オフセットを発生させる。
強誘電体容量の強誘電ヒステリシス特性における電圧オ
フセットは、書き込み極性による保持特性のアンバラン
スを引き起こすので好ましくない。

【０００６】このような現象を避けるためには、Ｚｒ／
Ｔｉ比を減少させればよいが、Ｚｒ／Ｔｉ比を減少させ
ると、抗電界が大きくなる。一般に強誘電体薄膜の上部
表面と上部電極との界面には上部電極形成プロセスに伴
うダメージや歪みが導入されるため、界面の原子の運動
が妨げられるが、ＰＺＴ薄膜の抗電界が大きいと、そう
した歪の影響が助長され、この界面付近においては、分
極反転が起こりにくい状態になる。また、ＰＺＴ薄膜の
成膜直後においてａ軸に配向していた領域が電界印加に
よって分極軸であるｃ軸に配向する９０°ドメイン回転
も妨げられ、最初の書き込み動作時において完了するこ
とができなくなり、その後の電界印加によって徐々に起
こることとなる。これらの結果が相乗して、分極反転繰
り返しにおいて、読み出し電荷の変動が発生する。強誘
電体容量素子を用いた不揮発性記憶装置において、この
読出し電荷の変動は記憶装置内部の信号電圧変動の直接
的な原因となり、装置の動作信頼性を低下させてしま
う。

【０００７】本発明はこの点に鑑みてなされたものであ
って、その目的は、４５０℃以下の温度で成膜を行って
も、初期状態における強誘電ヒステリシス特性に電圧オ
フセットを発生させることがなく、また、分極反転繰り
返しにおける読み出し電荷の変動を発生することもな
く、併せて、初期状態における残留分極値が大きく、強
誘電ヒステリシスの形状も良好な強誘電体容量を有す
る、高い動作信頼性の高い半導体記憶装置を提供するこ
とである。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、ＰＺＴ層が上下電極間に挟まれた
構造を有する強誘電体容量素子を有する半導体記憶装置
において、ＰＺＴ層のＺｒ／Ｔｉ比を下部電極側から上
部電極側の間で変化させたことを特徴とする半導体記憶
装置、が提供される。そして、好ましくは、Ｚｒ／Ｔｉ
比が下部電極側から上部電極側へ単調に増加するように
なされる。また、一層好ましくは、下部電極および上部
電極と前記ＰＺＴ層との界面にチタン酸鉛（ＰＴO）層
が形成されている。

【０００９】また、本発明によれば、ＰＺＴ層が上下電
極間に挟まれた構造を有する強誘電体容量素子を有する
半導体記憶装置において、下部電極と前記ＰＺＴ層との
界面、および、上部電極と前記ＰＺＴ層との界面にそれ
ぞれＰＴO層が形成されていることを特徴とする半導体
記憶装置、が提供される。そして、好ましくは、前記下
部電極側に形成されたＰＴO層と前記上部電極側に形成
されたＰＴO層との膜厚がほぼ等しくなされる。

【００１０】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。〔第１の実施の形態〕図１は、本発明の第１の実施の形
態の強誘電体装置の断面図〔（ａ）〕と、膜厚方向の組
成比分布図〔（ｂ）〕である。図２は、図１の強誘電体
装置の初期状態における強誘電ヒステリシス特性図
〔（ａ）〕と、疲労特性図〔（ｂ）〕と、疲労特性測定
後における強誘電ヒステリシス特性図〔（ｃ）〕であ
る。図１（ａ）に示すように、本実施の形態の強誘電体
装置は、下部電極１０１上に、チタン酸鉛（ＰＴＯ）成
長核層１０２と、Ｚｒ／Ｔｉ比の異なる第一、第二、第
三のＰＺＴ層１０３、１０４、１０５と、上部電極側の
ＰＴＯ層１０６と、が積層され、ＰＴＯ層１０６の上に
上部電極１０７が形成されたものである。

【００１１】ＰＺＴ薄膜の成長、特にＭＯＣＶＤ法を用
いた４５０℃以下の低温成膜においては、成膜初期にお
いて可能な限り結晶性の良好な成長核を形成することが
重要である。成膜初期において成長核を形成する土台と
なるのが成長核層である。ＰｂとＴｉとの反応性は、Ｐ
ｂとＺｒとの反応性より高いため、Ｔｉ量の多い成長核
層を用いると、低温でも良質の結晶核を形成できる。
［Ｚｒ］／（［Ｚｒ］＋［Ｔｉ］）比が０．１５以下の
ＰＺＴ膜であれば結晶核層として働くが、Ｚｒを全く含
まないＰＴＯ膜の結晶性が最も良好になるので、成長核
層としては、ＰＴＯ単独のＰＴＯ成長核層が最も好まし
い。ここで、［Ａ］は、ＰＺＴ中の成分Ａのモル％濃度
を表している。Ａに該当するＰｂ、ＺｒあるいはＴｉの
モル％濃度は、蛍光Ｘ線分析や二次イオン質量分析（Ｓ
ＩＭＳ）等の手段により容易に測定することができる。
また、この成長核層は下部電極全体を覆った連続膜とし
てもよいが、島状とする方がより好ましい。成長核層が
連続膜であると、組成および誘電率の異なる２つの誘電
体層が下部電極との界面に形成され、電界の偏りや誘電
率の低下を招くためである。また、成長核層が島状であ
る方が、配向性や結晶粒径の制御が容易となる。

【００１２】図１（ｂ）に示すように、第一のＰＺＴ層
１０３、第二のＰＺＴ層１０４、第三のＰＺＴ層１０５
の［Ｚｒ］／（［Ｚｒ］＋［Ｔｉ］）比は、それぞれ、
０．２、０．３５、０．５５の程度である。第一、第
二、第三のＰＺＴ層１０３、１０４、１０５の膜厚は、
それぞれ、２０〜３０ｎｍ、２００ｎｍ、１０〜２０ｎ
ｍの程度となるように調整される。ＰＴＯ層１０６の膜
厚は５ｎｍ程度である。

【００１３】次に、本実施の形態の強誘電体装置を、そ
の製造方法とともに、より詳細に説明する。本実施の形
態においては、下部電極１０１としてルテニウム（Ｒ
ｕ）を用いた。ＭＯＣＶＤ原料としては、Ｐｂ用にビス
ジピバロイルメタナート鉛〔Ｐｂ（ＤＰＭ）_２〕、Ｔｉ
用にチタンイソプロポキシド〔Ｔｉ（ＯｉＰｒ）_４〕、
Ｚｒ用にジルコニウムブトキシド〔Ｚｒ（ＯｔＢ
ｕ）_４〕を用い、酸化剤として二酸化窒素（ＮＯ_２）を
用いた。ＰＴＯ層ならびにＰＺＴ層の成膜中、真空容器
内のガスの全圧は１００ｍＴｏｒｒ（１３．３３Ｐ
ａ）、基板温度は４３０℃に保たれた。最初にＰｂ（Ｄ
ＰＭ）_２を流量０．２ＳＣＣＭで２秒間供給し、次い
で、Ｐｂ（ＤＰＭ）_２を流した状態のままＮＯ_２を流量
３．０ＳＣＣＭの条件で１０秒間供給し、次に、そのま
まの状態でＴｉ（ＯｉＰｒ）_４の供給を始める。Ｐｂ
（ＤＰＭ）_２の流量０．２ＳＣＣＭ、Ｔｉ（ＯｉＰｒ）
_４の流量０．２５ＳＣＣＭ、ＮＯ_２の流量３．０ＳＣＣ
Ｍという成膜条件を３０秒間保持し、島状構造のＰＴＯ
成長核層１０２を形成する。次に、原料ガス供給条件を
変更し、Ｐｂ（ＤＰＭ）_２の流量０．２５ＳＣＣＭ、Ｚ
ｒ（ＯｔＢｕ）_４の流量０．２ＳＣＣＭ、Ｔｉ（ＯｉＰ
ｒ）_４の流量０．４ＳＣＣＭ、ＮＯ_２の流量３．０ＳＣ
ＣＭという成膜条件を２００秒間保持し、膜厚３０ｎｍ
を有する［Ｚｒ］／（［Ｚｒ］＋［Ｔｉ］）比が約０．
２の第一のＰＺＴ層１０３を得る。次に、Ｐｂ（ＤＰ
Ｍ）_２の流量０．２５ＳＣＣＭ、Ｚｒ（ＯｔＢｕ）_４の
流量０．３ＳＣＣＭ、Ｔｉ（ＯｉＰｒ）_４の流量０．３
２ＳＣＣＭ、ＮＯ_２の流量３．０ＳＣＣＭという成膜条
件を１１００秒間保持し、膜中央部に膜厚２００ｎｍを
有する［Ｚｒ］／（［Ｚｒ］＋［Ｔｉ］）比が約０．３
５の第二のＰＺＴ層１０４を形成する。その後、Ｐｂ
（ＤＰＭ）_２の流量０．２５ＳＣＣＭ、Ｚｒ（ＯｔＢ
ｕ）_４の流量０．４ＳＣＣＭ、Ｔｉ（ＯｉＰｒ）_４の流
量０．２ＳＣＣＭ、ＮＯ_２の流量３．０ＳＣＣＭという
成膜条件を１００秒間保持し、膜厚２０ｎｍを有する
［Ｚｒ］／（［Ｚｒ］＋［Ｔｉ］）比が約０．５５の第
三のＰＺＴ層１０５を形成する。さらに、Ｐｂ（ＤＰ
Ｍ）_２の流量０．２ＳＣＣＭ、Ｔｉ（ＯｉＰｒ）_４の流
量０．２５ＳＣＣＭ、ＮＯ_２の流量３．０ＳＣＣＭとい
う成膜条件を３０秒間保持し、ＰＴＯ層１０６を形成す
る。最後に、上部電極１０７として、上部電極形成中の
膜構造への加熱効果を回避するために、真空蒸着にてＡ
ｕを堆積して、本実施の形態の強誘電体容量素子の製造
工程を完了する。電極としてＡｕを使用した場合には、
分極反転の繰り返しにおいて、早期に反転電荷に変化が
現れるということはよく知られた事実であるが、上部電
極形成中の膜構造への加熱効果の影響を排除するため
に、上部電極として真空蒸着法によるＡｕをあえて使用
した。

【００１４】図２（ａ）に示すように、上述のように作
製した本実施の形態の強誘電体容量素子は、その初期状
態における強誘電ヒステリシス特性において左右対称で
あり、電圧シフトを示さない。なお、図２（ａ）は、±
２Ｖ、±３Ｖ、±４Ｖ、±５Ｖの両極性の単発電圧掃引
で得られた初期状態のヒステリシス（シングルショット
ヒステリシス）を重ね合わせて示したものである。図２
（ｂ）に示すように、本実施の形態の強誘電体装置は、
±３Ｖの両極性電圧パルスを繰り返し印加して分極反転
を行ったところ、上部電極としてよく知られたＲｕを用
いた場合に比して、予期されるように、早期に反転電荷
に変化が現れる。しかしながら、１０^６〜１０^７回程度
の分極反転回数までは、その反転電荷および非反転電荷
はほとんど変化を示さない。また、図２（ｃ）は、図２
（ｂ）に示す各点における疲労特性実験後に測定したシ
ングルショットヒステリシスを重ね合わせて示してい
る。残留分極が反転開始初期からほとんど変動がなく、
また、ヒステリシス形状も全く重なっている。なお、図
２（ｃ）においては、印加電圧零の場合の残留電荷を零
にしている。

【００１５】〔比較例〕図３は、比較例の強誘電体容量
素子の断面図〔（ａ）〕と、膜厚方向の組成比分布図
〔（ｂ）〕である。図４は、図３の強誘電体容量素子の
初期状態における強誘電ヒステリシス特性図〔（ａ）〕
と、疲労特性図〔（ｂ）〕と、疲労特性測定後における
強誘電ヒステリシス特性図〔（ｃ）〕である。図３
（ａ）に示すように、本実施の形態の強誘電体容量素子
は、下部電極２０１上に、ＰＴＯ成長核層２０２と、Ｐ
ＺＴ層２０４と、上部電極側ＰＴＯ層２０６と、が積層
され、ＰＴＯ層２０６の上に上部電極２０７が形成され
ている。図３（ｂ）に示すように、ＰＺＴ層２０４は、
その［Ｚｒ］／（［Ｚｒ］＋［Ｔｉ］）比が０．３５程
度である単一の強誘電体薄膜層である。ＰＺＴ層２０４
の膜厚は２５０ｎｍ、ＰＴＯ層２０６の膜厚は５ｎｍ程
度である。

【００１６】次に、本比較例の強誘電体容量素子を、そ
の製造方法とともに、より詳細に説明する。本比較例に
おける下部電極、ＭＯＣＶＤ原料、酸化剤は、第１の実
施の形態と同じである。ＰＴＯ層ならびにＰＺＴ層の成
膜中を通して、真空容器内のガスの全圧は１００ｍＴｏ
ｒｒ（１３．３３Ｐａ）、基板温度は４３０℃に保たれ
た。最初にＰｂ（ＤＰＭ）_２を流量０．２ＳＣＣＭで２
秒間供給し、次いで、Ｐｂ（ＤＰＭ）_２を流した状態の
ままＮＯ_２を流量３．０ＳＣＣＭの条件で１０秒間供給
し、次に、そのままの状態でＴｉ（ＯｉＰｒ）_４の供給
を始める。Ｐｂ（ＤＰＭ）_２の流量０．２ＳＣＣＭ、Ｔ
ｉ（ＯｉＰｒ）_４の流量０．２５ＳＣＣＭ、ＮＯ_２の流
量３．０ＳＣＣＭという成膜条件を３０秒間保持し、島
状構造のＰＴＯ成長核層２０２を形成する。次に、原料
ガス供給条件を変更し、Ｐｂ（ＤＰＭ） _２の流量０．２
５ＳＣＣＭ、Ｚｒ（ＯｔＢｕ）_４の流量０．３ＳＣＣ
Ｍ、Ｔｉ（ＯｉＰｒ）_４の流量０．３２ＳＣＣＭ、ＮＯ
_２の流量３．０ＳＣＣＭという成膜条件を１５００秒間
保持し、膜厚２５０ｎｍを有する［Ｚｒ］／（［Ｚｒ］
＋［Ｔｉ］）比が約０．３５のＰＺＴ層２０４を形成す
る。さらに、Ｐｂ（ＤＰＭ） _２の流量０．２ＳＣＣＭ、
Ｔｉ（ＯｉＰｒ）_４の流量０．２５ＳＣＣＭ、ＮＯ_２の
流量３．０ＳＣＣＭという成膜条件を３０秒間保持し、
膜厚５ｎｍを有するＰＴＯ層２０６を形成する。最後
に、上部電極２０７として真空蒸着法にてＡｕを堆積し
て、本比較例の強誘電体容量素子の製造工程を完了す
る。

【００１７】図４（ａ）に示すように、上述のように作
製した本比較例の強誘電体記憶素子は、その初期状態に
おける強誘電ヒステリシス（シングルショットヒステリ
シス）において左右非対称であり、明らかな電圧シフト
を示す。図４（ａ）は、第１の実施の形態の図２（ａ）
と同様に、±２Ｖ、±３Ｖ、±４Ｖ、±５Ｖの両極性の
単発電圧掃引で得られた初期状態のヒステリシス（シン
グルショットヒステリシス）を重ね合わせて示したもの
である。また、図４（ｂ）に示すように、本比較例の強
誘電体容量素子は、±３Ｖの両極性電圧パルスを繰り返
し印加して分極反転を行う際、初期における分極反転に
おいて既に、特に反転電荷に、大きな変動を示す。さら
に、図４（ｃ）に示すように、本比較例の強誘電体容量
素子においては、残留分極が反転開始初期において既に
大きく変動し、また、ヒステリシス形状も大きく変化す
る。図４（ｃ）は、第１の実施の形態の図２（ｃ）と同
様に、図４（ｂ）に示す各点における疲労特性実験後に
測定したシングルショットヒステリシスを重ね合わせて
示してものである。

【００１８】図２（ａ）〜（ｃ）に示す第１の実施の形
態の強誘電体容量素子の強誘電ヒステリシス特性や疲労
特性と、図４（ａ）〜（ｃ）に示す比較例の強誘電体容
量素子の強誘電ヒステリシス特性や疲労特性との間の顕
著な差は、第１の実施の形態の強誘電体容量素子におけ
る、ＰＴＯ成長核層１０２と第二のＰＺＴ層１０４との
間に存在する第一のＰＺＴ層１０３、および、第二のＰ
ＺＴ層１０４と上部電極側ＰＴＯ層１０６との間に存在
する第三のＰＺＴ層１０５の効果を物語るものである。

【００１９】以下に、第一のＰＺＴ層１０３と第三のＰ
ＺＴ層１０５との効果について考察する。従来の技術に
おいて述べたように、Ｚｒ／Ｔｉ比の小さな、あるいは
ＰＴＯよりなる成長核層上にＺｒ／Ｔｉ比の大きなＰＺ
Ｔ強誘電体層を成長させると、その界面に格子定数差に
伴う歪みが発生する。この歪みは界面から遠ざかるにつ
れて急激に減衰していくので、界面近傍のみに荷電層を
形成することになる。この荷電層は、作製した強誘電体
容量素子の初期状態における強誘電ヒステリシス特性
に、電圧オフセットを発生させる。

【００２０】これに対して、第１の実施の形態において
は、ＰＴＯ成長核層１０２と、Ｚｒ／Ｔｉ比の比較的大
きな、［Ｚｒ］／（［Ｚｒ］＋［Ｔｉ］）比が約０．３
５の第二のＰＺＴ層１０４との間に、［Ｚｒ］／（［Ｚ
ｒ］＋［Ｔｉ］）比が０．３５より小さな０．２である
第一のＰＺＴ層１０３を２０〜３０ｎｍ形成することに
よって、この第一のＰＺＴ層１０３が歪みの緩衝層とし
て働き、発生する界面電荷量を抑制する効果を有する。
ただし、この第一のＰＺＴ層１０３の［Ｚｒ］／（［Ｚ
ｒ］＋［Ｔｉ］）比を０．１５よりも小さくすると、Ｐ
ＺＴ層全体としての抗電界が大きくなりすぎ、かつ分極
値が減少してしまうことを確認している。一方、［Ｚ
ｒ］／（［Ｚｒ］＋［Ｔｉ］）比を０．２５より大きく
すると、第一のＰＺＴ層１０３の上に堆積する第二のＰ
ＺＴ層１０４とのＺｒ／Ｔｉ比の差が小さくなるため、
第一のＰＺＴ層１０３の緩衝層としての効果が現れなく
なることも確認している。したがって、第一のＰＺＴ層
１０３の［Ｚｒ］／（［Ｚｒ］＋［Ｔｉ］）比は、０．
１５以上、０．２５以下とすることが好ましく、約０．
２とすることが最も好ましい。また、第一のＰＺＴ層１
０３の膜厚は、２０〜３０ｎｍにすることが好ましい。
第一のＰＺＴ層１０３の膜厚を２０ｎｍよりも薄くする
と、第一のＰＺＴ層１０３に緩衝層としての効果が見ら
れなくなる。一方、第一のＰＺＴ層１０３の膜厚を３０
ｎｍよりも厚くすると、第一のＰＺＴ層１０３のＺｒ／
Ｔｉ比の小さな強誘電体層としての効果が大きくなり、
ＰＺＴ層全体としての抗電圧を大きくするように働く。

【００２１】次に、第三のＰＺＴ膜１０５の効果につい
て説明する。ＰＺＴ層の上部表面と上部電極との界面に
は、上部電極形成プロセスによりダメージや歪みが導入
される。ダメージによって発生した電荷に加えて、ＰＺ
Ｔ層に加えられる応力も、強誘電ドメインの挙動に影響
を与える。このような作用によって、上部電極との界面
付近のＰＺＴ層は分極反転しにくくなり、また、初期状
態における強誘電ヒステリシスに電圧オフセットが発生
する。さらに、強誘電性を示す正方晶構造のＰＺＴにお
いては、電界印加によってa軸と分極軸であるc軸とが入
れ替わる９０°ドメイン回転が分極反転中に起こると、
読出し電荷が変動する。上部電極との界面付近に歪みが
導入されていると、その歪み効果によって９０°ドメイ
ン回転が最初の書き込み動作時において完了することが
困難になっていき、その後の電界印加によって徐々に起
こるという現象が生じやすくなる。特に、上部電極との
界面付近に存在するＰＺＴ層の抗電界が大きい、即ち、
Ｚｒ／Ｔｉ比の小さい組成においては、ａ軸長とｃ軸長
との差が大きいので、９０°ドメイン回転が歪みを増加
させる方向に働き、その傾向が顕著になる。

【００２２】ＰＺＴ中のＺｒ／Ｔｉ比の増加に伴い、抗
電界が小さくなる傾向があることが一般的に認められて
いる。これはイオン半径の大きなＺｒがランダムにＢサ
イト、即ち、ＺｒやＴｉのはいるサイトを占めることに
より、Ｂサイト空間が拡大され、同じＢサイトを占める
イオン半径の小さなＴｉが比較的自由に動けるようにな
るためであると理解されている。Ｔｉイオンが自由に動
けるようになると、Ｔｉイオンの移動に伴い分極反転が
おこるわけであるから、分極反転が起こり易くなる。第
１の実施の形態のように、［Ｚｒ］／（［Ｚｒ］＋［Ｔ
ｉ］）比が約０．３５の第二のＰＺＴ層１０４の上に、
［Ｚｒ］／（［Ｚｒ］＋［Ｔｉ］）比が０．３５より大
きな０．５５である第三のＰＺＴ層１０５を成長させる
ことは、上部電極との界面付近に抗電界の小さなＰＺＴ
層を形成することになり、上部電極との界面付近の分極
反転を容易にする作用をもたらす。それに加え、［Ｚ
ｒ］／（［Ｚｒ］＋［Ｔｉ］）比、したがって、Ｚｒ／
Ｔｉ比を大きくすると、正方晶ＰＺＴ分子におけるa軸
長とc軸長との比が1に近づくので、９０°ドメイン回転
に伴って発生する膜中歪みが小さくなり、９０°ドメイ
ン回転が容易となる。この効果により最初の書き込み動
作時に９０°ドメイン回転を完了させることができ、そ
れ以降の分極反転繰り返しによる読出し電荷変動を抑制
することができる。

【００２３】このような効果は、第三のＰＺＴ層１０５
の［Ｚｒ］／（［Ｚｒ］＋［Ｔｉ］）比を０．４３より
よりも小さくすると薄れてしまう。また、第三のＰＺＴ
層１０５の［Ｚｒ］／（［Ｚｒ］＋［Ｔｉ］）比を０．
５８よりも大きくすると、結晶相が正方晶から菱面晶に
変化し分極軸が変化してしまうため、所望の分極値を得
られなくなる。したがって、第三のＰＺＴ層１０５の
［Ｚｒ］／（［Ｚｒ］＋［Ｔｉ］）比は、０．４３以上
で０．５８以下とするのが好ましい。また、第三のＰＺ
Ｔ層１０５の膜厚は、１０〜２０ｎｍにするのが好まし
い。第三のＰＺＴ層１０５の膜厚を２０ｎｍよりも厚く
すると、全体としての強誘電体容量素子に常誘電成分を
増加させ、そのヒステリシス形状を悪化させる。一方、
第三のＰＺＴ層１０５の膜厚を１０ｎｍよりも薄くする
と、上述の効果が現れなくなる。なお、上述の実験を通
じて、第二のＰＺＴ層１０４の［Ｚｒ］／（［Ｚｒ］＋
［Ｔｉ］）比は、０．３以上で０．４以下であることが
好ましく、０．３５であるのが最も好ましいことが見出
された。その膜厚は、１００〜２００ｎｍであることが
好ましい。

【００２４】〔確認実験１〕図５は、本発明の効果を確
認するための、確認実験１の強誘電体容量素子の膜厚方
向の組成比分布図〔（ａ）および（ｂ）〕と、それぞれ
の強誘電体容量素子の強誘電ヒステリシス特性図
〔（ｃ）および（ｄ）〕である。本実験においては、上
部電極と強誘電体層との界面に設けられた上部電極側の
ＰＴＯ層の効果が調べられた。まず、基板温度を４３０
℃に設定し、第1の実施の形態と同じ条件で島状構造の
ＰＴＯ成長核層を５ｎｍ形成した後、第1の実施の形態
における第二のＰＺＴ層１０４と同じ組成のＰＺＴ層を
２２０ｎｍ形成し、次いで、ＰＴＯ層を１５ｎｍ形成し
た後、再度、同じ組成のＰＺＴ層を１５ｎｍ形成して、
試料Ａを作製した。次に、試料Ａと同じ条件で島状構造
のＰＴＯ成長核層、ＰＺＴ層、ＰＴＯ層、ＰＺＴ層を形
成した後、ＰＴＯ層を１５ｎｍ形成して、試料Ｂを作製
した。ただし、最初のＰＺＴ層の膜厚だけは２０５ｎｍ
と、試料Ａと異なる厚さとした。また、いずれの試料に
おいても、最後に上部電極を作製したが、上部電極作製
中に熱処理効果が発生しないように、真空蒸着法によっ
てＡｕを堆積して上部電極を形成した。

【００２５】図５（ａ）、図５（ｂ）は、それぞれ、試
料Ａ、試料Ｂの膜厚方向の組成比分布を示している。試
料Ａと試料Ｂとの総膜厚は、同じである。総膜厚に対す
るＰＺＴ層の割合は、試料Ａの方が高い。図５（ｃ）、
図５（ｄ）は、それぞれ、試料Ａ、試料Ｂに±２Ｖ、±
３Ｖ、±４Ｖ、±５Ｖの両極性の単発電圧を掃引したと
きに得られた初期状態の強誘電ヒステリシス（シングル
ショットヒステリシス）を重ね合わせて示したものであ
る。図５（ｃ）と図５（ｄ）とを比較すると、残留分極
の大きさ、強誘電ヒステリシスの角型性などから見て、
試料Ｂの図５（ｄ）の方が良好な特性を有している。総
膜厚に対するＰＺＴ層の割合の高い試料Ａよりも、総膜
厚に対するＰＺＴ層の割合の低い試料Ｂの方が良好な強
誘電ヒステリシスを示すということは、試料Ｂの上部電
極との界面に形成されているＰＴＯ層が、強誘電ヒステ
リシス特性の向上に大きな効果を有しているということ
を示している。

【００２６】〔確認実験２〕図６は、本発明の効果を確
認するために用いられた、確認実験２の強誘電体容量素
子の膜厚方向の組成比分布図〔（ａ）〕と、強誘電ヒス
テリシス特性図〔（ｂ）〕である。本実験においては、
上部電極と強誘電体層との界面に設けたＰＴＯ層の膜厚
の強誘電ヒステリシス特性に対する効果が調べられた。
まず、基板温度を４３０℃に設定し、第1の実施の形態
と同じ条件で島状構造のＰＴＯ成長核層を５ｎｍ形成し
た後、第1の実施の形態における第二のＰＺＴ層１０４
と同じ組成のＰＺＴ層を２２０ｎｍ形成し、次いで、種
々の膜厚のＰＴＯ層を形成した後、真空蒸着法によって
Ａｕを堆積して上部電極を形成して、本例の強誘電体容
量素子の製造工程を完了した。

【００２７】図６（ａ）は、このようにして作製した本
実験の強誘電体記憶素子の膜厚方向の組成比分布を示し
ている。上部電極とＰＺＴとの界面に作製したＰＴＯ層
の膜厚ｘの値は、０、５、１０、２０、３３ｎｍであ
る。図６（ｂ）は、それらの膜厚ｘを有する試料に、そ
れぞれ、±２Ｖ、±３Ｖ、±４Ｖ、±５Ｖの両極性の単
発電圧を掃引したときに得られた初期状態の強誘電ヒス
テリシス（シングルショットヒステリシス）を重ね合わ
せて示したものである。ｘ＝０ｎｍ、即ち、上部電極と
ＰＺＴとの界面にＰＴＯ層を形成しなかった場合と、ｘ
＝５ｎｍの場合とを比較すると、残留分極の大きさ、強
誘電ヒステリシス特性の角型性から見て、ｘ＝５ｎｍの
場合の強誘電ヒステリシス特性の方が優れている。特
に、掃引電圧が小さい場合に、その差が顕著である。一
方、ｘ＝１０、２０、３３ｎｍとＰＴＯ層の膜厚を厚く
していくと、抗電圧値が大きくなり、残留分極値が小さ
くなる。これは、ＰＴＯ層の膜厚が厚くなるにつれて、
ＰＺＴ層に比して誘電率の低いＰＴＯ層に印加される電
圧が大きくなり、ＰＺＴ層にかかる電圧の割合が低下し
ていくためである。本発明者は、詳細な評価から、この
ＰＴＯ層の膜厚は３〜７ｎｍの極薄でよく、約５ｎｍで
あるのが最も好ましいことを見出した。即ち、このＰＴ
Ｏ層の膜厚を、ＰＴＯ成長核層の膜厚と同じにした場合
に、最も優れた強誘電ヒステリシス特性が得られる。こ
の結果から、得られる効果はＰＴＯ結晶そのものの効果
（バルク効果）ではなく、電極界面の効果であることが
確認された。上下の電極との界面に同じＰＴＯ層を形成
することによって、両界面におけるＰＺＴも同じ状態に
なり、分極反転のきっかけとなる反転核形成が上下界面
ともに同じ条件でおこるようになるからであると判断さ
れる。なお、本実施例においては、ＰＺＴ層の膜厚方向
にＰＺＴ層のＺｒ／Ｔｉ比が一定の場合について記した
が、第１の実施の形態のように、膜厚方向にＰＺＴ層の
Ｚｒ／Ｔｉ比が変化する場合においても、同様の効果が
得られている。

【００２８】以上説明したように、本発明の強誘電体容
量素子においては、（１）ＰＴＯ成長核層の上にＰＴＯ
成長核層との格子定数差を緩和するＺｒ／Ｔｉ比の小さ
なＰＺＴ層を形成することにより、ＰＴＯ成長核層とＰ
ＺＴ強誘電体層との界面における電荷層の形成を防ぎ、
（２）上部電極とＰＺＴ層との界面にＺｒ／Ｔｉ比の大
きなＰＺＴ層を形成して抗電界の小さなＰＺＴ層を配置
することにより、上部電極との界面付近の分極反転およ
び９０°ドメイン回転を容易にし、（３）上部電極とＺ
ｒ／Ｔｉ比の大きなＰＺＴ層との間にＰＴＯ成長核層と
同じＰＴＯ層を形成することにより、分極反転のきっか
けとなる反転核形成が上下界面ともに同じ条件でおこる
ようにしている。これらのＰＺＴ膜内部の構造改善と界
面状態の改善効果とによって、初期状態の強誘電ヒステ
リシスの電圧シフト、分極反転繰り返し中の読み出し電
荷変動が、大幅に抑制される。

【００２９】〔第２の実施の形態〕図７は、本発明の第
２の実施の形態の強誘電体容量素子の断面図〔（ａ）〕
と、膜厚方向の組成比分布図〔（ｂ）〕である。図７
（ａ）に示すように、本実施の形態の強誘電体容量素子
は、下部電極３０１上に、ＰＴＯ成長核層３０２と、Ｚ
ｒ／Ｔｉ比の異なる５層のＰＺＴ層３０８、３０９、３
０４、３１０、３１１と、上部電極側のＰＴＯ層３０６
と、が積層され、ＰＴＯ層３０６の上に上部電極３０７
が形成されたものである。第１の実施の形態の第一のＰ
ＺＴ層１０３を２層のＰＺＴ層３０８、３０９に、第三
のＰＺＴ層１０５を２層のＰＺＴ層３１０、３１１に、
それぞれ、置き換えたものである。本実施の形態の強誘
電体容量素子は、第１の実施の形態の強誘電体容量素子
よりもＺｒ／Ｔｉ比の異なるＰＺＴ層の界面の数が増え
るが、隣接するＰＺＴ層間の格子定数差が小さくなるの
で、界面歪みをよりいっそう抑制できるという利点があ
る。

【００３０】本発明者は、鋭意研究の結果、ＰＺＴ層３
０８の［Ｚｒ］／（［Ｚｒ］＋［Ｔｉ］）比は０．１以
上で０．２以下、ＰＺＴ層３０９の［Ｚｒ］／（［Ｚ
ｒ］＋［Ｔｉ］）比は約０．２とすることが好ましいこ
とを見出した。また、それぞれの膜厚は、ＰＺＴ層３０
８の膜厚がＰＺＴ層３０９の膜厚より薄く、かつ、ＰＺ
Ｔ層３０８とＰＺＴ層３０９との膜厚の和が、２０〜４
０ｎｍであることが好ましく、３０ｎｍとなるようにす
ることがより好ましく、ＰＺＴ層３０８の膜厚を１０ｎ
ｍ、ＰＺＴ層３０９の膜厚を２０ｎｍとすることが最も
好ましい。ＰＺＴ層３０８をＰＺＴ層３０９に比して薄
くすることによって、Ｚｒ／Ｔｉ比の小さな層を薄く
し、ＰＺＴ層全体としての抗電圧が増大することを抑制
することができる。ＰＺＴ層３１０の［Ｚｒ］／（［Ｚ
ｒ］＋［Ｔｉ］）比は０．４以上で０．５５以下、ＰＺ
Ｔ層３１１の［Ｚｒ］／（［Ｚｒ］＋［Ｔｉ］）比は約
０．５５とすることが好ましい。ＰＺＴ層３１０の［Ｚ
ｒ］／（［Ｚｒ］＋［Ｔｉ］）比は０．４以上にしない
と、上部電極との界面付近の分極反転および９０°ドメ
イン回転を容易にする効果が弱くなる。それぞれの膜厚
は、ＰＺＴ層３１０の膜厚がＰＺＴ層３１１の膜厚より
薄く、ＰＺＴ層３１０とＰＺＴ層３１１との膜厚の和
は、１５〜３０ｎｍが好ましく、２０ｎｍとなるように
することがより好ましく、ＰＺＴ層３１０の膜厚を８ｎ
ｍ、ＰＺＴ層３１１の膜厚を１２ｎｍとすることが最も
好ましい。ＰＺＴ層３１０をＰＺＴ層３１１に比して薄
くしないと、上部電極との界面付近の分極反転および９
０°ドメイン回転を容易にする効果が弱くなる。

【００３１】〔第３の実施の形態〕図８は、本発明の第
３の実施の形態の強誘電体容量素子の断面図〔（ａ）〕
と、膜厚方向の組成比分布図〔（ｂ）〕である。図８
（ａ）に示すように、本実施の形態の強誘電体容量素子
は、下部電極４０１上に、ＰＴＯ成長核層４０２と、Ｚ
ｒ／Ｔｉ比が連続的に変化するＰＺＴ層４１２と、上部
電極側のＰＴＯ層４０６と、が積層され、ＰＴＯ層４０
６の上に上部電極４０７が形成されものである。第１の
実施の形態の第一のＰＺＴ層１０３と第二のＰＺＴ層１
０４との界面、および、第二のＰＺＴ層１０４と第三の
ＰＺＴ層１０５との界面を、それぞれ、Ｚｒ／Ｔｉ比が
連続的に滑らかに変化するようにしたものである。成膜
法としてＭＯＣＶＤ法を使用する場合には、ＭＯＣＶＤ
原料の供給量を細かいステップで制御することによっ
て、このような連続的にＺｒ／Ｔｉ比が変化する界面を
実現することが可能である。このような界面の方が、図
１や図７に示す階段状にＺｒ／Ｔｉ比が変化する界面よ
りも、電荷のトラップサイトとなりやすい結晶粒界が発
生しにくくなり、強誘電ヒステリシスへの電圧オフセッ
トの発生を抑える効果が大きくなる。組成変調を施す領
域の厚さは、下部電極側で２０〜３０ｎｍ、上部電極側
で１０〜２０ｎｍと、それぞれ、第１の実施の形態の第
一のＰＺＴ層１０３、第三のＰＺＴ層１０５と同じ厚さ
とされることが好ましい。また、ＰＺＴ膜の中央部のＺ
ｒ／Ｔｉ比の変化しない領域の［Ｚｒ］／（［Ｚｒ］＋
［Ｔｉ］）比は約０．３５、その膜厚は１００〜２００
ｎｍとされることが好ましい。なお、第１の実施の形態
から第３の実施の形態にいたるまで、成膜温度が４５０
℃以上であっても、上述した本発明の強誘電構造の効果
は維持されることが確認された。さらに、第１の実施の
形態から第３の実施の形態において、強誘電体としてＰ
ＺＴが用いられたが、本発明の半導体記憶装置は、ＰＺ
Ｔに限定されず、少なくとも陰性元素としてＺｒおよび
Ｔｉを有する強誘電体を用いて構成できる。このような
強誘電体として、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ_３、
（Ｐｂ，Ｎｂ）（Ｚｒ，Ｔｉ）Ｏ_３、Ｌａ_２（Ｚｒ，Ｔ
ｉ）Ｏ_７、（Ｐｒ，Ｃｅ）Ｐｂ_ｎ（Ｚｒ，Ｔｉ）_ｎＯ
_３ｎ＋１等の、単純ペロブスカイト型結晶構造あるいは
層状ペロブスカイト型結晶構造を有する強誘電体が挙げ
られる。さらに、ＭＯＣＶＤ法における原料の供給手段
はキャリアガスによる搬送を用いても、液体原料搬送を
用いてもよく、また、成膜方法をゾルゲル法、スパッタ
リング法、もしくはレーザーアブレーション法にして
も、同様の効果を再現できた。

【００３２】〔第４の実施の形態〕図９は、本発明の第
４の実施の形態の強誘電体メモリ装置の製造方法を説明
するための工程順の断面図である。まず、ＬＯＣＯＳ法
によりシリコン基板に分離用酸化膜６０６を形成して素
子形成領域を画定した後、必要に応じて、リン、ボロン
等を不純物としてイオン注入することによりｎウェル
（図示せず）、あるいは／および、ｐウェル（図示せ
ず）を形成する。次に、ゲート酸化膜６０１をウエット
酸化により形成した後、全面にポリシリコン膜を成膜
し、成膜したポリシリコン膜を通常のフォトエッチング
技術によりエッチングすることによって、ゲートポリシ
リコン層６０２を形成する。このゲートポリシリコン層
６０２の周囲にシリコン酸化膜を成膜した後、エッチン
グして、側壁酸化膜６０３を形成する。次に、不純物を
イオン注入することにより拡散層６０５を形成する。ｎ
型拡散層を形成するためには例えば砒素が、ｐ型拡散層
を形成するためには例えばボロンが、不純物として使用
される。さらに、全面にＴｉ膜を成膜し、熱処理を行っ
た後、シリコンと未反応のＴｉ膜をエッチングにより除
去することにより、ゲートポリシリコン層６０２および
拡散層６０５の上に、それぞれ、Ｔｉシリサイド膜６０
４を形成する。以上の工程により、図９（ａ）に示すよ
うに、シリコン基板上において分離用酸化膜６０６によ
って画定された領域内にｎチャネルあるいはｐチャネル
のＭＯＳ型トランジスタが形成される。

【００３３】次に、第一層間絶縁膜６０７ａとしてシリ
コン酸化膜又はボロンの酸化物とリンの酸化物を添加し
たシリコン酸化膜（ＢＰＳＧ膜）を全面に成膜した後、
化学機械研磨法（ＣＭＰ法）やエッチバック法を用い
て、その表面を平坦化する。次いで、拡散層６０５への
接続を形成するためのコンタクトホールをエッチングに
より第一層間絶縁膜６０７ａに形成した後、拡散層６０
５に対してｎ型またはｐ型の不純物を注入し、７５０℃
で１０秒間の熱処理を行う。この後、拡散層６０５への
バリア層となるＴｉ膜とＴｉＮ膜を連続して成膜する。
さらに、タングステンをＣＶＤ法により成膜した後、Ｃ
ＭＰ法により表面を平坦化して、第一プラグ６０８ａを
形成する。この上に、下部電極のバリア層となるＴｉ膜
６０９、ＴｉＮ膜６１０およびＴｉ膜６１１を連続して
スパッタ法にて成膜し、さらに、強誘電体容量素子の下
部電極を形成するために、膜厚１００ｎｍのＲｕ膜６１
２を成膜する〔図９（ｂ）〕。

【００３４】次に、第１の実施の形態から第３の実施の
形態のいずれかに記載された構造を有する、ＰＴＯ成長
核層とＰＺＴ層と上部電極側ＰＴＯ層とよりなる積層膜
を膜厚が２００ｎｍになるように形成する。続いて、強
誘電体容量素子の上部電極を形成するために、スパッタ
リング法によりＲｕ膜を成膜する。さらに、ドライエッ
チングによって、強誘電体容量素子上部電極を形成する
ためのＲｕ膜、ＰＴＯ成長核層とＰＺＴ層と上部電極側
ＰＴＯ層とよりなる積層膜、および、Ｒｕ膜６１４、Ｔ
ｉ膜６１１とＴｉＮ膜６１０とＴｉ膜６０９をパターニ
ングすることによって、それぞれ、上部電極６１４、Ｐ
ＴＯ成長核層とＰＺＴ層と上部電極側ＰＴＯ層とよりな
る強誘電体薄膜構造層６１３、Ｒｕ膜６１２とバリアメ
タル層（６０９〜６１１）からなる下部電極６１５を形
成する。以上の工程により、図９（ｃ）に示すように、
上部電極６１４、強誘電体薄膜構造層６１３および下部
電極６１５よりなるＰＺＴ強誘電体容量素子が形成され
る。

【００３５】次に、図９（ｄ）に示すように、第二層間
絶縁膜６０７ｂとしてシリコン酸化膜をプラズマＣＶＤ
法により全面に形成した後、ＰＺＴ強誘電体容量素子の
上に開口を設け、第一プラグと同様な方法で第二プラグ
６０８ｂを形成する。次いで、ＷＳｉ、ＴｉＮ、Ａｌ、
Ｃｕ、ＴｉＮを、この順にスパッタ法にて成膜した後、
エッチングにより加工して、第二プラグ６０８ｂの上
に、紙面前方から後方に延びるメタル配線６１６を形成
する。メタル配線６１６は、メモリセルのプレート線と
なる。さらに、シリコン酸化膜およびシリコン窒化酸化
膜（ＳｉＯ_ｘＮ_ｙ膜）よりなるパッシベーション膜６１
７を形成して、本実施の形態の第１の製造方法により強
誘電体メモリ装置を製造する工程を終了する。なお、メ
モリセルのプレート線は、通常、セルアレイの末端にお
いて、プレート線駆動回路のインバータに接続される。

【００３６】次に、上述の製造方法によって製造された
強誘電体メモリ装置の電気特性が評価された。まず、初
期状態における強誘電ヒステリシス特性から、反転電荷
量と非反転電荷量とが算出された。算出された反転電荷
量と非反転電荷量との差として、３０μＣ／ｃｍ^２以上
の値が得られ、初期状態における電圧オフセットはない
と結論された。また分極反転繰り返しによる読出し電荷
変動も抑制され、疲労特性及び保持特性等も良好であっ
た。リーク電流は、１０Ｖ印加時において、１０^−４Ａ
／ｃｍ^２以下と良好であった。また、強誘電体容量素子
の下に形成されたＭＯＳ型ＦＥＴの特性を評価したとこ
ろ、ゲートを０．２６μｍのゲート長に形成した場合、
ｐチャネルＦＥＴ、ｎチャネルＦＥＴともに、しきい値
電圧Ｖｔのばらつきがウエハー全面で１０％以下であ
り、良好であった。さらに、０．４μｍ角の第一プラグ
６０８ａの抵抗を、プラグ・チェーンにより測定したと
ころ、プラグ１個当たりの抵抗は１０Ωｃｍ以下であ
り、良好であった。

【００３７】〔第５の実施の形態〕図１０は、本発明の
第５の実施の形態の強誘電体メモリ装置の製造方法を説
明するための工程順の断面図である。本実施の形態の製
造方法において、下部電極を形成するためのＲｕ膜を成
膜する工程までは、第４の実施の形態の製造方法におけ
るそれと同じである。即ち、まず、図１０（ａ）に示す
ように、シリコン基板７０１の分離用酸化膜７０６によ
って画定される素子形成領域内に、ゲート酸化膜７０１
と、ゲート酸化膜７０１の上にゲートポリシリコン層７
０２と、ゲートポリシリコン層７０２の側壁に側壁酸化
膜７０３と、拡散層７０５と、ゲートポリシリコン層７
０２と拡散層７０５との表面に、それぞれ、Ｔｉシリサ
イド膜７０４が形成される。次に、第４の実施の形態の
製造方法と同様に、第一層間絶縁膜７０７ａと、拡散層
７０５の上に第一プラグ７０８ａと、Ｔｉ膜７０９、Ｔ
ｉＮ膜７１０およびＴｉ膜７１１と、Ｒｕ膜７１２と、
が形成される。次いで、ドライエッチングによって、Ｒ
ｕ膜、および、Ｔｉ膜とＴｉＮ膜とＴｉ膜と、を加工す
ることによって、下部電極７１５を形成する。以上の工
程により、図１０（ｂ）に示すように、第一プラグ７０
８ａおよび下部電極７１５が形成される。

【００３８】次に、第１の実施の形態から第３の実施の
形態のいずれかに記載された構造を有する、ＰＴＯ成長
核層とＰＺＴ層と上部電極側ＰＴＯ層とよりなる積層か
らなる強誘電体薄膜構造層７１３を膜厚が２００ｎｍに
なるように形成する。以上の工程により、図１０（ｃ）
に示すように、強誘電体薄膜構造層７１３が形成され
る。

【００３９】次に、図１０（ｄ）に示すように、上部電
極を形成するために、スパッタリング法によりＲｕ膜を
成膜し、ドライエッチングによってそのＲｕ膜をパター
ニングすることによって、Ｒｕ膜よりなる上部電極７１
４を形成する。次いで、第１の製造方法と同様に、第二
層間絶縁膜７０７ｂと、ＰＺＴ強誘電体容量素子の上に
第二プラグ７０８ｂと、第二プラグ７０８ｂの上にメモ
リセルのプレート線となる紙面前方から後方に延びるメ
タル配線７１６と、パッシベーション膜７１７と、を形
成して、本実施の形態の強誘電体メモリ装置を製造する
工程を終了する。

【００４０】本実施の形態の製造方法においては、１回
のドライエッチングにおいてエッチングされる層の層厚
が薄く、第４の実施の形態の製造方法に比して、より微
細なパターンの形成が可能である。また、強誘電体薄膜
構造層７１３がエッチイングされることなく、したがっ
て、強誘電体薄膜構造層７１３の側面が、いずれのドラ
イエッチング中にもプラズマにさらされることがないの
で、強誘電体薄膜構造層７１３中への欠陥の導入も軽減
される。本実施の形態の製造方法によって製造された強
誘電体メモリ装置も、第４の実施の形態の製造方法によ
って製造された強誘電体メモリ装置と同様の優れた電気
特性を示した。

【００４１】〔第６の実施の形態〕図１１は、本発明の
第５の実施の形態の強誘電体メモリ装置の一部の製造方
法を説明するための工程順の断面図である。本実施の形
態の強誘電体メモリ装置は、メモリ部とロジック回路部
とが同一の基板上に集積されている。図１１を用いて、
本実施の形態の強誘電体薄膜デバイスのメモリ部の製造
方法について説明する。本実施の形態の製造方法におい
て、タングステンよりなる第一プラグ８０８ａを作製す
る工程までは、第４、第５の実施の形態の製造方法にお
けるそれと同じである。次いで、第一層間絶縁膜８０７
ａ上の全面にＴｉおよびＴｉＮよりなるバリアメタル、
ＡｌＣｕ合金が、それぞれ、スパッタリング法やＣＶＤ
法によって成膜された後、ドライエッチングにより加工
され、第一プラグ８０８ａの上に第一のメタル配線８１
６ａ、８１６ａ′が形成される。第一のメタル配線８１
６ａ′は、紙面左右方向に延びて、紙面左右にある第一
のメタル配線８１６ａの奥に形成されており、メモリセ
ルのビット線を形成している。

【００４２】次に、第二層間絶縁膜８０７ｂとしてシリ
コン酸化膜又はＢＰＳＧ膜を全面に成膜した後、ＣＭＰ
法を用いて、その表面を平坦化する。次いで、ビアホー
ルをエッチングにより開口した後、バリア層となるＴｉ
膜とＴｉＮ膜を連続して成膜する。この後、タングステ
ンをＣＶＤ法により成膜した後、ＣＭＰ法により表面を
平坦化して、第二プラグ８０８ｂを形成する。平坦化の
方法としては、ＣＭＰ法に代えて、エッチバック法を用
いてもよい。次いで、第一のメタル配線８１６ａ、８１
６ａ′を形成する工程と同様の工程によって、第二のメ
タル配線８１６ｂを形成する。このとき同時に、図示さ
れた第二のメタル配線８１６ｂの奥にあって紙面左右方
向に延びる配線（図示せず）をも形成する。第二のメタ
ル配線８１６ｂの奥にあって紙面左右方向に延びる第二
のメタル配線は、ロジック回路における配線として利用
される。第一のメタル配線はメモリセルのビット配線と
してのみ用いることができ、セル面積を縮小させること
ができる。

【００４３】次に、第三層間絶縁膜８０７ｃとしてシリ
コン酸化膜またはＢＰＳＧ膜を成膜し、ＣＭＰ法により
平坦化した後ビアホールを開口し、第一プラグ８０８ａ
と同様に、タングステンプラグ等により、第二のメタル
配線８１６ｂ上に、第三プラグ８０８ｃを形成する。以
下、同様の手法を用いてさらに層間絶縁膜とメタル配線
を形成してもよい。次いで、第三層間絶縁膜８０７ｃ上
に、Ｔｉ膜８０９、ＴｉＮ膜８１０およびＴｉ膜８１１
を連続してスパッタ法にて成膜し、その上に１００ｎｍ
厚のＲｕ膜８１２を形成する。以上の工程によって、図
９（ｂ）に示すように、複数のプラグおよび下部電極を
形成するためのＲｕ膜８１２とバリアメタル（８０９〜
８１１）が形成される。

【００４４】次に、第４の実施の形態の第１の製造方法
と同様に、第１の実施の形態から第３の実施の形態のい
ずれかに記載された構造を有する、ＰＴＯ成長核層とＰ
ＺＴ層と上部電極側ＰＴＯ層とよりなる積層膜を膜厚が
２００ｎｍになるように形成し、続いて、上部電極を形
成するために、スパッタリング法によりＲｕ膜を成膜す
る。さらに、ドライエッチングによって、上部電極を形
成するためのＲｕ膜、ＰＴＯ成長核層とＰＺＴ層と上部
電極側ＰＴＯ層とよりなる積層膜、Ｒｕ膜８１２、およ
び、Ｔｉ膜８１１とＴｉＮ膜８１０とＴｉ膜８０９とを
加工することによって、それぞれ、上部電極８１４、Ｐ
ＴＯ成長核層とＰＺＴ層と上部電極側ＰＴＯ層とよりな
る強誘電体薄膜構造層８１３、下部電極８１５を形成す
る。以上の工程により、図１１（ｃ）に示すように、上
部電極８１４、強誘電体薄膜構造層８１３および下部電
極８１５よりなるＰＺＴ強誘電体容量素子が形成され
る。

【００４５】次に、図９（ｄ）に示すように、第四層間
絶縁膜８０７ｄとしてシリコン酸化膜をプラズマＣＶＤ
法により全面に形成した後、ＰＺＴ強誘電体容量素子の
上に開口を設け、第一プラグ８０８ａと同様な方法で第
四プラグ８０８ｄを形成する。次いで、ＷＳｉ、Ｔｉ
Ｎ、Ａｌ、Ｃｕ、ＴｉＮを、この順にスパッタ法にて成
膜した後、エッチングにより加工して、第四プラグ８０
８ｄの上に、紙面前方から後方に延びる第三のメタル配
線８１６ｃを形成する。第三のメタル配線８１６ｃは、
メモリセルのプレート線となる。さらに、シリコン酸化
膜およびＳｉＯ_ｘＮ_ｙ膜よりなるパッシベーション膜８
１７を形成して、本実施の形態の製造方法により強誘電
体メモリ装置を製造する工程を終了する。

【００４６】次に、上述の製造方法によって製造された
強誘電体メモリ装置の電気特性が評価された。まず、初
期状態における強誘電ヒステリシス特性から、初期状態
における強誘電ヒステリシス特性から、反転電荷量と非
反転電荷量とが算出された。算出された反転電荷量と非
反転電荷量との差として、３０μＣ／ｃｍ^２以上の値が
得られ、初期状態における電圧オフセットはないと結論
された。また分極反転繰り返しによる読出し電荷変動も
抑制され、疲労特性及び保持特性等も良好であった。リ
ーク電流は、１０Ｖ印加時において、１０^−４Ａ／ｃｍ
^２以下と良好であった。また、強誘電体容量素子の下に
形成したＭＯＳＦＥＴの特性を評価したところ、ゲート
を０．２６μｍのゲート長に形成した場合、ｐチャネル
ＦＥＴ、ｎチャネルＦＥＴともに、しきい値電圧Ｖｔの
ばらつきがウエハー全面で１０％以下であり、良好であ
った。さらに、０．４μｍ角の第三プラグ８０８ｃの抵
抗をコンタクト・チェーンにより測定したところ、コン
タクト１個当たりの比抵抗は１０Ωｃｍ以下であり、良
好であった。

【００４７】本実施の形態の製造方法においても、図１
０に示す第５の実施の形態の製造方法と同様に、強誘電
体容量素子作製に当って、Ｒｕ膜８１２、および、Ｔｉ
膜８１１とＴｉＮ膜８１０とＴｉ膜８０９とを加工して
下部電極を形成してから、全面に誘電体薄膜構造層を形
成し、その上に成膜したＲｕ膜を加工することによって
強誘電体容量素子上部電極を形成してもよい。この場合
には、１回のドライエッチングにおいてエッチングされ
る層の層厚が薄く、より微細なパターンの形成が可能で
ある。また、誘電体薄膜構造層がエッチイングされるこ
となく、したがって、誘電体薄膜構造層の側面が、いず
れのドライエッチング中にもプラズマにさらされること
がないので、誘電体薄膜構造層中への欠陥の導入も軽減
される。

【００４８】以上、本発明をその好適な実施の形態に基
づいて説明したが、本発明の強誘電体容量素子は、上述
した実施の形態のみに制限されるものではなく、本願発
明の要旨を変更しない範囲で種々の変化を施した強誘電
体容量素子も、本発明の範囲に含まれる。例えば、下部
電極および上部電極は、Ｒｕに限られず、Ｒｕ、Ｐｔ、
Ｉｒ等の純金属、それらの酸化物、あるいはそれらを含
む積層構造を用いて形成されてもよい。また、プラグ
は、タングステンプラグに限られず、ポリシリコンを用
いて形成されてもよい。

【００４９】

【発明の効果】以上説明したように、本発明の半導体記
憶装置は、ＰＺＴ強誘電体薄膜のＺｒ／Ｔｉ比を膜厚方
向に変化させることによりＰＺＴ強誘電体薄膜中の歪み
を緩和し、かつ内部電界の発生を防止するものであるか
ら、強誘電体薄膜を用いた不揮発性記憶装置の性能に直
接影響する初期状態の電圧オフセットを抑制することが
可能である。また、本発明の半導体記憶装置は、成長核
層とＰＺＴ強誘電体薄膜との界面における歪みの緩和、
および上部電極形成による歪み効果の緩和を可能にする
ものであるから、初期状態の強誘電ヒステリシス特性を
良好にし、かつ分極反転（スイッチング）繰り返しによ
る読出し電荷変動を抑制することが可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の強誘電体容量素
子の断面図〔（ａ）〕と、膜厚方向の組成比分布図
〔（ｂ）〕。

【図２】図１の強誘電体容量素子の初期状態における
強誘電ヒステリシス特性図〔（ａ）〕と、疲労特性図
〔（ｂ）〕と、疲労特性測定後における強誘電ヒステリ
シス特性図〔（ｃ）〕。

【図３】比較例の強誘電体容量素子の断面図
〔（ａ）〕と、膜厚方向の組成比分布図〔（ｂ）〕。

【図４】図３の強誘電体容量素子の初期状態における
強誘電ヒステリシス特性図〔（ａ）〕と、疲労特性図
〔（ｂ）〕と、疲労特性測定後における強誘電ヒステリ
シス特性図〔（ｃ）〕。

【図５】本発明の効果を確認するために作製された強
誘電体容量素子の膜厚方向の組成比分布図〔（ａ）およ
び（ｂ）〕と、それぞれの強誘電体容量素子の強誘電ヒ
ステリシス特性図〔（ｃ）および（ｄ）〕。

【図６】本発明の効果を確認するために作製された強
誘電体容量素子の膜厚方向の組成比分布図〔（ａ）〕
と、強誘電ヒステリシス特性図〔（ｂ）〕。

【図７】本発明の第２の実施の形態の強誘電体容量素
子の断面図〔（ａ）〕と、膜厚方向の組成比分布図
〔（ｂ）〕。

【図８】本発明の第３の実施の形態の強誘電体容量素
子の断面図〔（ａ）〕と、膜厚方向の組成比分布図
〔（ｂ）〕。

【図９】本発明の第４の実施の形態の強誘電体メモリ
装置の製造方法を説明するための工程順の断面図。

【図１０】本発明の第５の実施の形態の強誘電体メモ
リ装置の製造方法を説明するための工程順の断面図。

【図１１】本発明の第６の実施の形態の強誘電体メモ
リ装置の一部の製造方法を説明するための工程順の断面
図。

【符号の説明】

１０１、２０１、３０１、４０１下部電極１０２、２０２、３０２、４０２ＰＴＯ成長核層１０３第一のＰＺＴ層１０４第二のＰＺＴ層１０５第三のＰＺＴ層１０６、２０６、３０６、４０６ＰＴＯ層１０７、２０７、３０７、４０７上部電極２０４、３０４、３０８、３０９、３１０、３１１、４
１２ＰＺＴ層６０１、７０１ゲート酸化膜６０２、７０２ゲートポリシリコン層６０３、７０３側壁酸化膜６０４、７０４Ｔｉシリサイド膜６０５、７０５拡散層６０６、７０６分離用酸化膜６０７ａ、７０７ａ、８０７ａ第一層間絶縁膜６０７ｂ、７０７ｂ、８０７ｂ第二層間絶縁膜８０７ｃ第三層間絶縁膜８０７ｄ第四層間絶縁膜６０８ａ、７０８ａ、８０８ａ第一プラグ６０８ｂ、７０８ｂ、８０８ｂ第二プラグ８０８ｃ第三プラグ８０８ｄ第四プラグ６０９、６１１、７０９、７１１、８０９、８１１Ｔ
ｉ膜６１０、７１０、８１０ＴｉＮ膜６１２、７１２、８１２Ｒｕ膜６１３、７１３、８１３強誘電体薄膜構造層６１４、７１４、８１４上部電極６１５、７１５、８１５下部電極６１６、７１６メタル配線８１６ａ、８１６ａ′ 第一のメタル配線８１６ｂ第二のメタル配線８１６ｃ第三のメタル配線６１７、７１７、８１７パッシベーション膜

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Claims

【特許請求の範囲】

【請求項１】陰性元素としてジルコニウム（Ｚｒ）お
よびチタン（Ｔｉ）を含む単純ペロブスカイト型結晶構
造あるいは層状ペロブスカイト型結晶構造を有する強誘
電体が上下電極間に挟まれた構造を有する強誘電体容量
素子を有する半導体記憶装置において、強誘電体層のＺ
ｒ／Ｔｉ比を下部電極側から上部電極側の間で変化さ
せ、前記強誘電体層と前記下部電極との界面に成長核層
を形成させたことを特徴とする半導体記憶装置。
【請求項２】前記成長核層が前記強誘電体層の陰性元
素の一部を除去して構成されることを特徴とする請求項
１に記載の半導体記憶装置。
【請求項３】陰性元素としてジルコニウム（Ｚｒ）
およびチタン（Ｔｉ）を含む単純ペロブスカイト型結晶
構造あるいは層状ペロブスカイト型結晶構造を有する強
誘電体が上下電極間に挟まれた構造を有する強誘電体容
量素子を有する半導体記憶装置において、前記強誘電体
層の陰性元素の一部を除去して構成される層が、前記強
誘電体層と前記上下電極との界面にほぼ等しい膜厚で形
成されることを特徴とする半導体記憶装置。
【請求項４】前記単純ペロブスカイト型結晶構造を有
する強誘電体がチタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ₃、以下「ＰＺＴ」と呼ぶ）であることを特徴と
する請求項１〜３のいずれかに記載の半導体記憶装置。
【請求項５】前記成長核層あるいは前記強誘電体層の
陰性元素の一部を除去して構成される層がチタン酸鉛
（以下「ＰＴO」と呼ぶ）であることを特徴とする請求
項１〜４のいずれかに記載の半導体記憶装置。
【請求項６】前記ＰＴO層が前記下部電極あるいは上
部電極上に島状に形成されていることを特徴とする請求
項５に記載の半導体記憶装置。
【請求項７】Ｚｒ／Ｔｉ比が下部電極側から上部電極
側へ単調に増加していることを特徴とする請求項１〜６
のいずれかに記載の半導体記憶装置。
【請求項８】Ｚｒ／Ｔｉ比が階段状に変化しているこ
とを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】Ｚｒ／Ｔｉ比が異なる３層のＰＺＴ層を
有し、最下層のＰＺＴ層のＺｒ／Ｔｉ比が０．１７〜
０．３３、中間のＰＺＴ層のＺｒ／Ｔｉ比が０．４３〜
０．６７、最上層のＰＺＴ層のＺｒ／Ｔｉ比が０．７５
〜１．４であることを特徴とする請求項８に記載の半導
体記憶装置。
【請求項１０】前記最下層のＰＺＴ層の膜厚が２０〜
３０ｎｍ、前記中間のＰＺＴ層の膜厚が１００〜２００
ｎｍ、前記最上層のＰＺＴ層の膜厚が１０〜２０ｎｍで
あることを特徴とする請求項９に記載の半導体記憶装
置。
【請求項１１】Ｚｒ／Ｔｉ比が異なる５層のＰＺＴ層
を有し、最下層のＰＺＴ層のＺｒ／Ｔｉ比が０．１１〜
０．２５、中間のＰＺＴ層のＺｒ／Ｔｉ比が０．４３〜
０．６７、下から第４層のＰＺＴ層のＺｒ／Ｔｉ比が
０．６７〜１．２２であることを特徴とする請求項８に
記載の半導体記憶装置。
【請求項１２】前記最下層のＰＺＴ層の膜厚が下から
第２層のＰＺＴ層の膜厚より薄く、前記下から第４層の
ＰＺＴ層の膜厚が最上層のＰＺＴ層の膜厚より薄いこと
を特徴とする請求項１１に記載の半導体記憶装置。
【請求項１３】前記最下層のＰＺＴ層と下から第２層
のＰＺＴ層との膜厚の合計が２０〜４０ｎｍ、前記下か
ら第４層のＰＺＴ層と最上層のＰＺＴ層との膜厚の合計
が１５〜３０ｎｍであることを特徴とする請求項１１ま
たは１２に記載の半導体記憶装置。
【請求項１４】Ｚｒ／Ｔｉ比が連続的に変化している
ことを特徴とする請求項７に記載の半導体記憶装置。
【請求項１５】中間部にＺｒ／Ｔｉ比が一定のＰＺＴ
層を有することを特徴とする請求項１４に記載の半導体
記憶装置。
【請求項１６】前記中間部のＺｒ／Ｔｉ比が一定のＰ
ＺＴ層の膜厚が１００〜２００ｎｍであることを特徴と
する請求項１５に記載の半導体記憶装置。
【請求項１７】前記中間部のＰＺＴ層のＺｒ／Ｔｉ比
が０．４３〜０．６７であることを特徴とする請求項１
５または１６に記載の半導体記憶装置。
【請求項１８】上部電極と前記ＰＺＴ層との界面にＰ
ＴO層が形成されていることを特徴とする請求項５〜１
７のいずれかに記載の半導体記憶装置。
【請求項１９】前記下部電極側に形成されたＰＴO層
と前記上部電極側に形成されたＰＴO層との膜厚がほぼ
等しいことを特徴とする請求項１８に記載の半導体記憶
装置。
【請求項２０】少なくとも前記強誘電体層が有機金属
気相成長法で形成されていることを請求項１〜１９のい
ずれかに記載の半導体記憶装置。