JP4289843B2 - 半導体素子のキャパシタ製造方法 - Google Patents

Description

【０００１】
【発明が属する技術分野】
本発明は、半導体素子のキャパシタ及びその製造方法に関し、特にＢＬＴ、ＳＢＴまたはＳＢＴＮなどビスマス（Ｂｉ）を含む物質を誘電体として用いる強誘電体キャパシタ及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、半導体メモリ素子で、強誘電体をキャパシタに用いることによって、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子に必要なリフラッシュ（Ｒｅｆｒｅｓｈ）の限界を克服することができ、大容量のメモリを利用することのできる素子の開発が進められてきた。
このような強誘電体を用いる強誘電体メモリ素子（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；以下‘ＦｅＲＡＭ’という）は、非揮発性メモリ素子（Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ ｄｅｖｉｃｅ）の一種であって、電源が切れた状態でも格納情報を記憶する長所があるのみでなく、動作の速度もＤＲＡＭに匹敵しており、次世代記憶素子として注目されている。
【０００３】
このようなＦｅＲＡＭ素子の誘電体としては、ぺロブスカイト（Ｐｅｒｏｖｓｋｉｔｅ）構造を有する（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２（以下、ＢＬＴ）、ＳｒＢｉ_２Ｔａ_２Ｏ_９（以下、ＳＢＴ）、Ｓｒ_ｘＢｉ_ｙ（Ｔａ_ｉＮｂ_ｊ）_２Ｏ_９（以下、ＳＢＴＮ）、Ｂａ_ｘＳｒ_{（１−ｘ）}ＴｉＯ_３（以下、ＢＳＴ）、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３（以下、ＰＺＴ）のような強誘電体が主に用いられ、このような強誘電体は室温では誘電率は数百から数千を示し、二つの安定した残留分極（Ｒｅｍｎａｎｔ ｐｏｌａｒｉｚａｔｉｏｎ； Ｐｒ）状態を有しているため、これを薄膜化して非揮発性（Ｎｏｎｖｏｌａｔｉｌｅ）メモリ素子への応用が実現されている。
強誘電体を用いる非揮発性メモリ素子は、加えられる電界の方向に向けて分極の方向を調節して信号を入力し、電界を除去した時に残っている残留分極の方向によりデジタル信号‘１’と‘０’を格納するヒステリシス（Ｈｙｓｔｅｒｅｓｉｓ）特性を用いる。
【０００４】
ＢＬＴ、ＳＢＴ、ＳＢＴＮのような強誘電体は、その誘電率が非常に高くてメモリ素子のセルキャパシタとして用いられる場合、小さいキャパシタ面積でも充分な静電容量を確保し得る長所がある。このため、数ギガ（ｇｉｇａ）ビット級メモリ素子において、セルキャパシタとしてＢＬＴ、ＳＢＴ、ＳＢＴＮ薄膜を用いた強誘電体キャパシタに関する開発が活発に進められている。
【０００５】
図１は、ビスマス（Ｂｉ）を含む物質を誘電体として用いる強誘電体キャパシタの構造を示す図面であって、これを参照しながら従来の技術について説明する。
従来の技術による強誘電体キャパシタ製造方法は、図１に示すように、トランジスタ及びビットライン（図示せず）の製造工程が完了した半導体基板１１上に第１層間絶縁膜１２を形成した後、第１層間絶縁膜１２上に感光膜を用いたコンタクトマスクを形成し、このコンタクトマスクにより第１層間絶縁膜１２をエッチングして半導体基板１１の所定の表面が露出されるコンタクト孔を形成する。
【０００６】
次いで、コンタクト孔を含む第１層間絶縁膜１２上にポリシリコンを形成した後、エッチバック（Ｅｔｃｈ ｂａｃｋ）工程により所定の深さほどリセス（ｒｅｃｅｓｓ）させて、コンタクト孔の所定部分に埋め込まれるポリシリコンプラグ１３を形成する。
そして、全面にチタニウム（Ｔｉ）を蒸着し、急速熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ；ＲＴＰ）してポリシリコンプラグ１３のシリコン原子とチタニウムとの反応を誘発させて、ポリシリコンプラグ１３上にチタニウムシリサイド（Ｔｉ−ｓｉｌｉｃｉｄｅ）１４を形成する。この場合、チタニウムシリサイド１４は、ポリシリコンプラグ１３と後続下部電極とのオーミックコンタクト（Ｏｈｍｉｃ ｃｏｎｔａｃｔ）を形成する。
【０００７】
次いで、チタニウムシリサイド１４上にチタニウム窒化膜（ＴｉＮ）１５を形成した後、第１層間絶縁膜１２の表面が露出される時まで、チタニウム窒化膜１５を化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）、またはエッチバックして、コンタクト孔内のみに残留させる。
この場合、チタニウム窒化膜１５は、後続熱処理工程の際に下部電極からポリシリコンプラグ１３、または半導体基板１１への物質などの拡散を防止する役割をするバリア金属である。
【０００８】
上述したチタニウム窒化膜１５の形成後、第１層間絶縁膜１２上に層間接着力の向上のための接着層１６を形成した後、下部電極１７、ビスマスを含む強誘電体１８及び上部電極１９を順に形成する。
Ｐｔ、Ｒｕ、ＲｕＯ_２、Ｉｒ、ＩｒＯ_２、ＩｒＯ、またはＲｕＯなどの金属酸化物から構成された下部電極１７上にビスマスを含む強誘電体１８を形成する場合、ビスマスを含む強誘電体１８の結晶化のため、高温で蒸着するか、またはビスマスを含む強誘電体１８を蒸着した後、後続熱処理工程を行っている。
このような結晶化工程が必要な理由は、ビスマスを含む強誘電体１８が多結晶質（Ｐｏｌｙｃｒｙｓｔａｌ）の構造を有する場合、高い誘電率と残留分極特性など強誘電体としての性質を顕在化することができるためである。
【０００９】
しかし、結晶化された強誘電体は、結晶粒界面が漏れ電流の導電経路として用いられて、漏れ電流と誘電損失の増加をもたらすので、強誘電体のキャパシタ素子の特性が劣化してしまうという短所があった。
また、強誘電体を構成する物質の中のビスマス成分は、揮発性が最も大きい性質を有している。従って、後続高温熱処理の工程を行う場合、ビスマスを含む強誘電体の表面に存在するビスマス成分が揮発されるため、強誘電体が有する固有の特性を顕在化することができないという短所があった。
このように、ビスマスを含む強誘電体が有している漏れ電流の問題と誘電損失などによる素子特性の劣化を減らすため、種々の物質を電極として用いるか、不純物を添加するなど多様な方法が試みられているが、まだ満足するほどの結果は得ていない。
【００１０】
【発明が解決しようとする課題】
そこで、本発明は上記従来の半導体素子のキャパシタ及びその製造方法における問題点に鑑みてなされたものであって、本発明の目的は、漏れ電流と誘電損失を低減した半導体素子のキャパシタとその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するためになされた本発明による半導体素子のキャパシタ製造方法は、基板上に第１電極を形成するステップと、第１電極上に第１のＢｉ_２Ｏ_３非晶質薄膜を物理的蒸着法または化学的蒸着法を利用して形成するステップと、第１のＢｉ_２Ｏ_３非晶質薄膜上に（Ｂｉ，Ｌａ） _４ Ｔｉ _３ Ｏ _１２ （ＢＬＴ）、ＳｒＢｉ _２ Ｔａ _２ Ｏ _９ （ＳＢＴ）、Ｓｒ _Ｘ Ｂｉ _Ｙ （Ｔａ _ｉ Ｎｂ _ｊ ） _２ Ｏ _９ （ＳＢＴＮ）の中のいずれか一つから選ばれる強誘電体をプラズマ化学気相蒸着法で室温乃至６００℃の温度条件下で形成するステップと、強誘電体を酸素雰囲気下で６００乃至９００℃の温度で３０秒乃至２分間急速熱処理を行うステップと、強誘電体上に第２のＢｉ_２Ｏ_３非晶質薄膜を物理的蒸着法または化学的蒸着法を利用して形成するステップと、第２のＢｉ_２Ｏ_３非晶質薄膜上に第２電極を形成するステップと、を含むことを特徴とする
【００１２】
また本発明によれば、Ｂｉ _２ Ｏ _３ 非晶質薄膜を形成するステップは、有機金属化学蒸着法、またはスパッタリング蒸着法を用いて、室温乃至３００℃の温度条件下で行う。
また本発明によれば、第１電極上に強誘電体を形成するステップにおいて、強誘電体は、５０ｎｍ乃至３００ｎｍの厚さに形成される。
また本発明によれば、Ｂｉ _２ Ｏ _３ 非晶質薄膜を形成するステップにおいて、Ｂｉ _２ Ｏ _３ 非晶質ビスマス酸化膜は、第１電極と強誘電体との間に１０ｎｍ乃至３０ｎｍの厚さに形成され、強誘電体と第２電極との間には、１０ｎｍ乃至５０ｎｍの厚さに形成される。
【００１３】
【発明の実施の形態】
次に、本発明にかかる半導体素子のキャパシタ及びその製造方法の実施の形態の具体例を図面を参照しながら説明する。
【００１４】
本発明は、従来の問題を解決するため、下部電極とビスマスを含む強誘電体との間、またはビスマスを含む強誘電体と上部電極との間の中、少なくともいずれか１個所に非晶質のビスマス酸化膜を薄膜として形成した。
非晶質薄膜は、多結晶質構造の強誘電体に比べて、誘電率も小さく、強誘電体としての特性を顕在化することができないが、薄膜内部に物質伝達経路が形成されないため、漏れ電流や誘電損失が極めて少ないという長所がある。そして、漏れ電流は、電極を介して素子外部に導電されるため、ビスマスを含む強誘電体と上部電極との間、またはビスマスを含む強誘電体と下部電極との間に非晶質のビスマス酸化膜を形成すれば、漏れ電流の移動経路を防止することができる。
このような効果を得るための非晶質薄膜の厚さは、それほど厚い必要がないので誘電率の減少などによる強誘電体キャパシタの特性に劣化をもたらす影響は微々たるものである。
【００１５】
また、本発明では、非晶質薄膜の材料として強誘電体を構成する物質であるビスマス成分を含む非晶質ビスマス酸化膜を利用したが、非晶質ビスマス酸化膜は、緻密な構造を有しているため、高温の熱処理過程で発生するビスマス成分の揮発を抑制することができるのみでなく、揮発されたビスマス成分も補償することもでき、非晶質ビスマス酸化膜と強誘電体との間の接着力を向上させる長所をも有している。
特に、非晶質ビスマス酸化膜の中、Ｂｉ_２Ｏ_３非晶質薄膜は、その構造が緻密かつ化学的にも安定しているため、より優れた特性を表す。
【００１６】
図２は、本発明の一実施例によって形成されたキャパシタの構造を示す図面であって、以下に同図を参照しながら本発明の一実施例による半導体素子のキャパシタとその形成方法について説明する。
下部電極２７を形成するまでの工程は、従来の技術と同じである。
下部電極を形成した後、下部電極２７上に１０ｎｍ乃至３０ｎｍの厚さに非晶質ビスマス酸化膜２８を形成する。このような非晶質ビスマス酸化膜２８は、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）などのような物理的蒸着法、または有機金属蒸着法などの化学的蒸着法を利用して形成することができ、室温乃至３００℃程度の低温度で形成して、非晶質ビスマス酸化膜２８の結晶化が進行されないようにする。
【００１７】
次いで、非晶質ビスマス酸化膜２８上に誘電体としてビスマスを含む強誘電体２９を形成するが、誘電物質としてはＢＬＴ、ＳＢＴ、ＳＢＴＮなどを用いることができ、非晶質ビスマス酸化膜２８より厚く形成されるように５０ｎｍ乃至３００ｎｍの厚さにビスマスを含む強誘電体２９を形成する。
このようなビスマスを含む強誘電体２９は、室温乃至６００℃の温度条件下でプラズマ化学気相蒸着法（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＥＣＶＤ）などを用いて形成するが、これは強誘電体２９の下部に位置した非晶質ビスマス酸化膜２８が高温により結晶化されないようにするためのものである。
【００１８】
このようにビスマスを含む強誘電体２９を形成した後、強誘電体２９の結晶化のための後続熱処理工程を行うが、これは急速熱処理方式を用いる。
急速熱処理の際にも酸素雰囲気下で６００乃至９００℃の温度条件、３０秒乃至２分の短時間内に急速熱処理を行って、非晶質ビスマス酸化膜２８の結晶化を防止する。
【００１９】
次いで、ビスマスを含む強誘電体２９上に非晶質ビスマス酸化膜３０を１０ｎｍ乃至５０ｎｍの厚さに形成する。形成方法は、上述したようにスパッタリングなどのような物理的蒸着法、または有機金属蒸着法などの化学的蒸着法を介して形成することができ、室温乃至３００℃程度の温度で形成して、非晶質ビスマス酸化膜３０の結晶化が進行されないようにする。
本発明の一実施例による非晶質ビスマス酸化膜は、ビスマスを含む強誘電体２９の上部と下部とに共に形成することができ、あるいは、ビスマスを含む強誘電体２９の上部のみに、または下部のみに形成することができる。
【００２０】
最後に、結果物上にＰｔ、Ｒｕ、ＲｕＯ_２、Ｉｒ、ＩｒＯ_２、ＩｒＯ、またはＲｕＯなどの金属酸化物からなる上部電極３１を形成し、フォトリソグラフィー、エッチングなどの工程を介してパターンを形成した後、熱処理をしてキャパシタを安定化させる工程を行って、半導体キャパシタを製造する。
【００２１】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【００２２】
【発明の効果】
以上、説明したように、本発明による半導体素子のキャパシタ及びその製造方法を適用させれば、漏れ電流と誘電損失などによる素子信頼度の低下を防止することができ、また、高温熱処理の際に発生するビスマス成分の揮発による素子特性の劣化を防止する効果がある。すなわち、半導体メモリ素子のキャパシタにおいて、強誘電体本来の特性を保持しながら素子の信頼度を高めることによって、メモリ素子の電気的特性の向上及び安定化が得られる効果がある。
【図面の簡単な説明】
【図１】従来の技術によって形成されたキャパシタの形状を示す断面図である。
【図２】本発明の一実施例によって形成されたキャパシタの形状を示す断面図である。
【符号の説明】
２１ 基板
２２ 第１層間絶縁膜
２３ ポリシリコンプラグ
２４ チタニウムシリサイド
２５ バリア金属（チタニウム窒化膜）
２６ 接着層
２７ 下部電極
２８ 非晶質ビスマス酸化膜
２９ ビスマスを含む強誘電体
３０ 非晶質ビスマス酸化膜
３１ 上部電極

Claims (6)

1. 基板上に第１電極を形成するステップと、
   前記第１電極上に第１のＢｉ_２Ｏ_３非晶質薄膜を物理的蒸着法または化学的蒸着法を利用して形成するステップと、
   前記第１のＢｉ_２Ｏ_３非晶質薄膜上に（Ｂｉ，Ｌａ） _４ Ｔｉ _３ Ｏ _１２ （ＢＬＴ）、ＳｒＢｉ _２ Ｔａ _２ Ｏ _９ （ＳＢＴ）、Ｓｒ _Ｘ Ｂｉ _Ｙ （Ｔａ _ｉ Ｎｂ _ｊ ） _２ Ｏ _９ （ＳＢＴＮ）の中のいずれか一つから選ばれる強誘電体をプラズマ化学気相蒸着法で室温乃至６００℃の温度条件下で形成するステップと、
   前記強誘電体を酸素雰囲気下で６００乃至９００℃の温度で３０秒乃至２分間急速熱処理を行うステップと、
   前記強誘電体上に第２のＢｉ_２Ｏ_３非晶質薄膜を物理的蒸着法または化学的蒸着法を利用して形成するステップと、
   前記第２のＢｉ_２Ｏ_３非晶質薄膜上に第２電極を形成するステップと、
   を含むことを特徴とする半導体素子のキャパシタ製造方法。
2. 前記Ｂｉ _２ Ｏ _３ 非晶質薄膜を形成するステップは、有機金属化学蒸着法またはスパッタリング蒸着法を用いることを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
3. 前記Ｂｉ _２ Ｏ _３ 非晶質薄膜を形成するステップは、室温乃至３００℃の温度条件下で行なわれることを特徴とする請求項２に記載の半導体素子のキャパシタ製造方法。
4. 前記第１電極上に強誘電体を形成するステップにおいて、前記強誘電体は、５０ｎｍ乃至３００ｎｍの厚さに形成されることを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法
5. 前記第１電極と前記強誘電体との間にＢｉ _２ Ｏ _３ 非晶質薄膜を形成するステップにおいて、前記Ｂｉ _２ Ｏ _３ 非晶質薄膜は、１０ｎｍ乃至３０ｎｍの厚さに形成されることを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
6. ）
   前記強誘電体と前記第２電極との間にＢｉ _２ Ｏ _３ 非晶質薄膜を形成するステップにおいて、前記Ｂｉ _２ Ｏ _３ 非晶質薄膜は、１０ｎｍ乃至５０ｎｍの厚さに形成されることを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。

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