JP4167792B2

JP4167792B2 - 半導体装置及びその製造方法

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Publication number: JP4167792B2
Application number: JP2000094891A
Authority: JP
Inventors: 克晃名取; 晃司山川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-03-30
Filing date: 2000-03-30
Publication date: 2008-10-22
Anticipated expiration: 2020-03-30
Also published as: JP2001284541A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＰＺＴ、ＳＢＴ等の強誘電体を用いた半導体記憶装置に係り、特に不揮発性メモリのキャパシタ電極に関するものである。
【０００２】
【従来の技術】
半導体メモリの高集積化に伴って、その中で電荷を蓄積する役割を果たすキャパシタの微細化が進んできている。例えば、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）の高集積化においては、メモリ容量が３年で４倍のスピードで高密度化しており、ギガビットの容量のものが開発されている。半導体メモリの高集積化と共にそこに組み込まれているキャパシタの安定した特性が必要である。
【０００３】
近年、強誘電体膜をキャパシタ誘電体として利用した不揮発性メモリである強誘電体メモリ（ＦＲＡＭ：ＦｅｒｒｏｅｌｅｃｔｒｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）の開発が進んでいる。ＦＲＡＭは、ＤＲＡＭのキャパシタ部分を強誘電体で置き換えたもので、以下のような特徴を持ち、次世代メモリとして期待されている。▲１▼書き込み、消去が高速であり、セルを小型化することでＤＲＡＭなみの１００ｎｓ以下の書き込み時間が可能、▲２▼不揮発性メモリであり、ＳＲＡＭと異なり電源が不必要、▲３▼書き換え可能回数が大きく、強誘電体材料（ＰＺＴ、ＳＢＴ等）、電極材料（ＩｒＯ_X、ＲｕＯ_X、ＳｒＲｕＯ₃等）を工夫することにより１０¹²回以上が可能、▲４▼高密度高集積化ができ、ＤＲＡＭと同等の集積度が得られる、▲５▼内部の書き込み電圧を２Ｖ程度とすることができ、低消費電力、▲６▼フラッシュメモリと異なりビット書き換え、ランダムアクセスが可能、などの特徴を有している。これらの利点を利用して、電子機器の製造プロセスのモニタ用ＴＡＧ、ＲＦＩＤ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙＩｄｅｎｔｉｆｉｃａｔｉｏｎ）システム、携帯端末機器等の多分野の応用が実用化や検討がされている。
【０００４】
ＦＲＡＭではキャパシタ部分にＰＺＴ（Ｐｂ（Ｚｒ_xＴｉ_1-x）Ｏ₃）、ＢＩＴ（Ｂｉ₄Ｔｉ₃Ｏ₁₂）、ＳＢＴ（ＳｒＢｉ₂Ｔａ₂Ｏ₉）などの強誘電体膜を使用する。いずれも酸素八面体を基本構造とするペロブスカイト構造を基本とした結晶構造を持っている。現在ＤＲＡＭ用キャパシタ材料として検討されている常誘電体ＢＳＴも同様である。
次に、強誘電体キャパシタの構造及びその作成方法を説明する。
強誘電体は、自発分極をもち、その自発分極が電界により向きを反転することが可能である。自発分極は、電界を印加しない状態でも分極値を有し（残留分極、その値（分極の向き）が電界を０とする前の状態に依存する。ヒステリシス曲線において、分極０となるときの電界値を抗電界という。印加する電界の向きで＋、−の電荷を結晶表面に誘起させることができ、この状態をメモリ素子の０、１に対応させている。ＦＲＡＭは、ＤＲＡＭと同じ１Ｔ／１Ｃ（１トランジスタ／１キャパシタ）の構造をとることができるが、現状では信頼性を向上させるために２Ｔ／２Ｃ構造のものが採用されている。
【０００５】
電子部品に使用する強誘電体膜を形成するプロセスをＰＺＴ強誘電体膜を用いたＦＲＡＭを例にして説明する。トランジスタを形成するプロセスを経たシリコン半導体基板に絶縁膜を形成し、下地電極として１５０ｎｍ厚のＰｔ電極をＤＣマグネトロンスパッタにより形成する。Ｐｔは、酸化膜と密着性が良好ではないため、接合層としてＴｉ（２０ｎｍ厚）をＰｔ成膜前に連続スパッタリングにて形成する。次に、下地電極上にＰＺＴ膜をＲＦマグネトロンスパッタにより形成する。基板温度は室温で成膜する。１２インチ径のセラミックＰＺＴターゲットに対して、１．０−１．５ｋＷでスパッタリングを行う。スパッタリングガスは、Ａｒで０．５−２．０Ｐａの圧力範囲で成膜する。約５分間のスパッタリング時間で２５０−３００ｎｍの膜厚のＰＺＴアルモファス膜が得られる。ＰＺＴ成膜前に約１時間のプレスパッタリングを成膜するスパッタリング条件で行う。アモルファス状態のＰＺＴ膜は、ＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）プロセスによりペロブスカイト相に結晶化する。６００℃以上、数秒で結晶化が可能である。管状炉などでも結晶化できるが、ＲＴＡの方がサーマルバジェットが小さく下地電極、電極とＰＺＴ膜の拡散、反応を抑えることができるので界面の平滑性には適する。
【０００６】
また、ＰＺＴの結晶化には異相として非強誘電相のパイロクロア型酸化物があるが、この相は結晶化の昇温速度を小さくした場合やＺｒ／Ｔｉ比が大きい場合に形成され易い。パイロクロア相が第２相としてできた場合には、分極量が小さくなるだけでなく、ＰＺＴ膜の信頼性にも影響を及ぼす可能性がある。結晶化したＰＺＴ膜に関して、さらに上部電極であるＰｔ膜をＤＣマグネトロンスパッタにより形成してキャパシタ構造を形成する。上部電極パターンは、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）装置を用いて、Ａｒと弗化炭素系のガス中でエッチングを行い微細パターンを形成する。電極との密着性を向上させるために６００℃で酸素中１時間のアニール処理を行う。このようにして形成されたＰＺＴ膜は、Ｐｂ_1.15-1.20Ｌａ_0.05（Ｚｒ_0.4Ｔｉ_0.6）Ｏ₃の膜組成を持ち、スパッタリング時のスパッタリング電力とガス圧を変えることによってＰｂ量を１０％以内の範囲で変化させることができる。上部電極もしくは下部電極を構成する材料には、電極の少なくとも一部にＳｒＲｕＯ₃（ＳＲＯと略称される）を用いることができる。
【０００７】
【発明が解決しようとする課題】
従来、電極の少なくとも一部にＳＲＯを用いるＰＺＴ等の強誘電体キャパシタを作成する場合、ＳＲＯを加熱スパッタリング（５００℃）で形成するかもしくは室温成膜を行ってからＲＴＡによる結晶化処理を施すことにより電極を形成している。この電極のＳＲＯ中には多くのアモルファス相を含んでいる。このアモルファス相は、ＰＺＴが相互拡散を起こしてリークの原因になったり、ＳＲＯ上に形成されたＰＺＴの結晶化を阻害したりするためにＰＺＴ本来の特性が得られず高い残留分極が得られないという問題があった。
本発明は、このような事情によりなされたものであり、キャパシタ電極としてＳＲＯ（１１０）を電極の少なくとも一方に用い、ＳＲＯ（１１０）中のアモルファス層の成分を減らすことにより強誘電体膜の結晶性を向上させて高い誘電特性を示すキャパシタを有する半導体装置及びその製造方法を提供する。
【０００８】
【課題を解決するための手段】
本発明は、強誘電体キャパシタの電極の少なくとも一部に（１１０）面を有するＳｒＲｕＯ₃（ＳＲＯ）を用い、このＳＲＯのＲｕ／Ｓｒ比（原子）を１．０１〜１．１０の範囲にすることを特徴としている。（１１０）面を有するＳｒＲｕＯ₃（ＳＲＯ）は、図１に示すようにＳＲＯ（１１０）と表わされる。このような構成のＳＲＯを用いることによりその結晶性を向上させることが可能になり、その結果誘電特性の優れた強誘電体キャパシタが得られる。
すなわち、本発明の半導体装置は、トランジスタが形成された半導体基板と、前記半導体基板上に絶縁膜を介して形成され、下部電極、ＰＺＴ膜からなる誘電体膜及び上部電極から構成されたキャパシタとを具備し、前記キャパシタを構成する電極の内少なくとも前記下部電極は、（１１０）面を有するＳｒＲｕＯ₃から構成され、Ｒｕ／Ｓｒ比が１．０１〜１．１０の範囲にあることを特徴としている。
【０００９】
本発明の半導体装置の製造方法は、トランジスタが形成された半導体基板上の絶縁膜の上に下部電極をスパッタリングにより形成する工程と、前記下部電極上にアモルファス状のＰＺＴ膜からなる強誘電体膜を堆積させる工程と、前記強誘電体膜を加熱処理して結晶化する工程と、前記結晶化された強誘電体膜上に上部電極を形成する工程とを具備し、前記下部電極のスパッタリング時において、前記半導体基板温度及び雰囲気ガスのＡｒ／Ｏ₂比を調整して、前記下部電極を構成する（１１０）面を有するＳｒＲｕＯ ₃のＲｕ／Ｓｒ比が１．０１〜１．１０の範囲にあるようにすることを特徴としている。前記ＳｒＲｕＯ₃は、成膜後、前記強誘電体膜を堆積させる前に、結晶化処理を施すようにしても良い。
【００１０】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１乃至図３、図６を参照して第１の実施例を説明する。
スパッタリング法でＳＲＯの成膜を行うと、スパッタリング時の基板温度及びＡｒ／Ｏ₂の流量比によりＲｕ／Ｓｒ比が１．５から０．５の範囲で変化する。これらの所定のＲｕ／Ｓｒ比を有する膜を６００℃、Ｎ₂中、５分の条件で熱処理を行い結晶化する。この結晶化したＳＲＯ膜のＲｕ／Ｓｒ比とＳＲＯ（１１０）強度の関係を図１に示す。縦軸は、ＸＲＤ強度（ＣＰＳ）、横軸は、Ｒｕ／Ｓｒ比である。Ｒｕ／Ｓｒ比が１．０１を超えるとＸＲＤ強度が強くなることが示されている。ＸＲＤ強度はＲｕ／Ｓｒ比が１．１がピークでそこから次第に低下していく。ＸＲＤ強度が強い部分は、ＳＲＯ中の過剰なＳｒＯがＳＲＯの結晶化を阻害して膜中のアモルファス層が多い所であることを示している。
【００１１】
次に、これらのＳＲＯを下部電極とし、この上にＰＺＴ膜を１５０ｎｍ成膜し、さらに、上部電極としてＳＲＯを５０ｎｍ成膜したキャパシタ構造でのＲｕ／Ｓｒ比とＳＲＯ上に成膜したＰＺＴ膜の残留分極との関係を図２に示す。縦軸は、残留分極（μＣ／ｃｍ²）、横軸は、Ｒｕ／Ｓｒ比である。この関係においてもＲｕ／Ｓｒ比が１．０を超えると残留分極が大きくなっているが、これはＳＲＯの結晶性がＰＺＴ膜の結晶性に大きく影響するためと考えられる。次に、この構造でＲｕ／Ｓｒ比とＰＺＴ膜のリーク電流密度との関係を図３に示す。縦軸は、リーク電流密度（Ａ／ｃｍ²）、横軸は、Ｒｕ／Ｓｒ比である。Ｒｕ／Ｓｒ比が１．１を超えるとＰＺＴ膜中のＰｂとＳＲＯ中の過剰なＲｕが反応することによりリーク電流が大きくなることがわかる。以上をまとめると、下部電極としてＳＲＯを用いるＰＺＴキャパシタではＲｕ／Ｓｒ比を１．０１〜１．１０の範囲にすることによりリーク電流が低く高い残留分極が得られることがわかる。この現象はＰＺＴ以外のＳＢＴ等の酸化物強誘電体膜又はＢＳＴ、Ｔａ₂Ｏ₅等の誘電体膜に対して起こることが確認されている。
図６は、所定のＲｕ／Ｓｒ比を得るための成膜条件を説明する特性図である。縦軸は、Ｒｕ／Ｓｒ比であり、横軸は、成膜時の雰囲気ガス組成の内酸素（Ｏ₂）の組成比（Ｏ₂／（Ａｒ＋Ｏ₂））を表わしている。曲線Ａ（−◆−）は、成膜温度が４００℃の時の特性曲線を示し、曲線Ｂ（−■−）は、成膜温度が５００℃の時の特性曲線を示し、曲線Ｃ（−▲−）は、成膜温度が６００℃の時の特性曲線を示している。この図で示されるようにＲｕ／Ｓｒ比は、酸素の量及び成膜温度を変化させれば、０．７〜１．２の範囲で所望の値が得られる。さらに条件を変えると、０．５〜１．５の範囲の値を選択することが可能である。
【００１２】
次に、図４及び図５を参照して第２の実施例を説明する。
図４は、本発明に係るＦＲＡＭが形成された半導体基板の断面図、図５は、ＦＲＡＭセルの回路構成図である。図５は、１トランジスタ・１キャパシタ構成の強誘電体メモリセルの等価回路を示しており、これはＤＲＡＭセルの等価回路と同じ回路接続を有する。Ｃは、ペロブスカイト構造を有する強誘電体を電極間絶縁膜に用いた情報記録用のキャパシタ、Ｑは、このキャパシタに直列に接続されている電荷転送用ＭＯＳトランジスタ、ＷＬは、このＭＯＳトランジスタのゲートに接続されているワード線、ＢＬは、ＭＯＳトランジスタのソース／ドレイン領域の一方に接続されているビット線、ＰＬは、上記キャパシタの一端（プレート）に接続されているプレート線、ＶＰＬは、プレート線電圧である。
【００１３】
シリコンなどの半導体基板１にＳＴＩ(Shallow Trench Isolation)などの素子分離領域２を形成する。次に、ｐ型半導体基板１の素子分離領域２に囲まれた素子領域に通常プロセスにより周辺回路やメモリセルを構成するＭＯＳトランジスタＴｒを形成する。ＭＯＳトランジスタＴｒは、ｎ型ソース／ドレイン領域３と、ソース／ドレイン領域３間の上に形成されたシリコン酸化膜などのゲート絶縁膜４と、ゲート絶縁膜４上のポリシリコンなどから構成されたゲート電極５から構成されている。このゲート電極５にはシリコン窒化膜などの側壁絶縁膜６により保護されている。トランジスタ領域上にＰＳＧ(Phospho-Silicate Glass)、ＢＰＳＧ(Boron-doped Phospho-Silicate Glass)などを材料とする絶縁膜７をＣＶＤ(Chemical Vapour Deposition)法などにより形成する。キャパシタとＭＯＳトランジスタのソース／ドレイン領域３の一方との接続を絶縁膜７に形成されたコンタクト孔に埋め込まれたタングステン（Ｗ）や多結晶シリコンからなる接続プラグ８を用いて行う。接続プラグ８の形成には、ブランケットＣＶＤ法によりコンタクト孔に接続プラグ材料を埋め込み、その後絶縁膜７表面をＣＰＭによりポリッシングして表面を平坦化させる。
【００１４】
後工程で行われる強誘電体膜の形成あるいはその後のキャパシタ特性確保のための酸素中アニールを行って、接続プラグ８の表面が酸化することを防止するためのＴｉＮバリアメタル層９を形成する。バリアメタル９の厚さは約５０ｎｍである。バリアメタル層９の上にキャパシタＣが形成される。キャパシタＣの下部電極下全面にバリアメタル層を形成する必要はなく、接続プラグ８をリセスした状態でその上にのみバリアメタル層を形成するようにしても良い。さらに、その上にＴＥＯＳなどの材料を用いたＣＶＤ法によりシリコン酸化膜などの層間絶縁膜１３、その上に、シリコン酸化膜とＰＺＴ強誘電体膜との反応を抑えるために介在されるシリコン窒化膜（ＳｉＮ）からなる中間絶縁膜１４を形成する。次に、中間絶縁膜１４からバリアメタル層９を露出させ、その上にスパッタリング法よりＲｕ／Ｓｒ比（原子）が１．０１〜１．１０のＳＲＯ（１１０）からなる下部電極１０を成膜させる。この際、ステップカバレッジをあげるために、例えば、ロングスロースパッタなどの方式を用いる。厚さ約５０ｎｍのＳＲＯ下部電極１０を形成した後にキャパシタＣを形成するエリア、すなわちバリアメタル層９上に配置されるように下部電極１０を加工する。
【００１５】
次に、下部電極１０を加工した中間絶縁膜１４上にスパッタリング法を用いてＰＺＴ膜からなる強誘電体膜１１を形成する。成膜方法としては、ＲＦマグネトロンスパッタリング法を採用する。ここの場合、Ｐｂ量を１０％程度多くしたＰＺＴセラミックターゲットを使用する。ターゲットの組成は、Ｐｂ_1.10Ｌａ_0.05Ｚｒ_0.4Ｔｉ_0.6Ｏ₃である。ＰＺＴセラミックターゲットは、密度の高いものがスパッタリング速度が大きく水分などに対する耐環境性も良好であるため、理論密度９８％のセラミック焼給体を使用する。スパッタリング時にはプラズマにより基板温度の上昇や飛来粒子によるボンバードメントがあるために、シリコン半導体基板からのＰｂの蒸発やＳｉスパッタリングが起こり、膜中のＰｂ量の欠損が生じ易い。ターゲット中の過剰Ｐｂは、それを補償するために加えてある。Ｚｒ、Ｔｉ、Ｌａなどの元素は、ターゲット組成とほぼ同じ量で膜に取り込まれるため、望むような組成比のものを用いればよい。電気特性がＰＺＴ強誘電体膜の組成などで不安定な場合にはシード層を形成し、その上にＰＺＴ強誘電体膜を成膜することができる。
【００１６】
ここでは結晶化するＰＺＴ強誘電体膜の構造・電気特性を改良するために、酸素を導入したスパッタリング法を利用している。スパッタリング条件は、ターゲット−基板間距離が６０ｎｍ、回転式のマグネットを用いて、１２インチのセラミックＰＺＴターゲットに対し１．０−１．５ｋＷであり、この条件でスパッタリングを行なう。最初の段階ではガス圧０．５−２．０ＰａでＡｒに酸素を２０％導入した条件で１５−３０秒成膜し２−５ｎｍ厚さのＰＺＴ強誘電体アモルファス膜を形成する。このＰＺＴ強誘電体アモルファス膜の上に再度Ａｒガスのみを使用してガス圧０．５−２．０Ｐａ、１．０−１．５ｋＷの電力にて約５分間のＲＦマグネトロンスパッタを行なう。膜厚は約１００ｎｍである。ＰＺＴ強誘電体成膜前にターゲット表面の状態、温度、チャンバー内環境を一定とするため約１時間のプレスパッタリングを同じスパッタリング条件で行なう。
次に、ＲＴＡを用いて酸素気流中６５０℃、５秒の加熱によりペロブスカイト相を結晶化させる。ＰＺＴ強誘電体膜をウェハ全面に残さないので、この段階でキャパシタ以外の部分のＰＺＴ強誘電体膜を除去する。
【００１７】
次に、結晶化されたＰＺＴ強誘電体膜１１上に上部電極１２であるＲｕ／Ｓｒ比（原子）が１．０１〜１．１０のＳＲＯ膜をＤＣマグネトロンスパッタにより形成してキャパシタ構造を形成する。上部電極パターンは、ＲＩＥを用いて、酸素、塩素の混合ガス中でエッチングを行なって微細パターンを形成する。上部電極との密着性、結晶の整合性を向上させるために５００℃で窒素中３０秒のアニール処理を施して所要の強誘電体特性を得ることができた。強誘電性を電荷量Ｑ−印可電圧Ｖのヒステリシス特性にて調べた結果、分極量２Ｐｒ（残留分極×２）で約４０μＣ／ｃｍ²を示し、８インチシリコンウェハの全面に同程度の分極量と抗電界を有するＰＺＴ強誘電体膜であることが判った。抗電圧も１Ｖ程度と低い値が得られた。この試料の疲労特性を評価した結果、疲労特性評価は、５０μｍ×５０μｍの面積に相当するアレイで評価したところ、１Ｅ１２サイクルまで分極量の変化がなく、リーク電流も５Ｖ印加時で１０^-8Ａ／ｃｍ²オーダーと低い値であった。
【００１８】
次に、キャパシタＣを被覆するようにシリコン酸化膜などの層間絶縁膜１５を形成する。層間絶縁膜１５は、ＴＥＯＳ膜（ＳｉＯ₂膜）などからなる。層間絶縁膜１５は、ＣＭＰなどにより平坦化される。層間絶縁膜１５上にはアルミニウムなどの金属配線１６が形成され、金属配線１６の一部は、層間絶縁膜１５に形成されたコンタクト孔に埋め込まれたＴｉＮ接続プラグ１７により上部電極１２と電気的に接続されている。また、金属配線１６の他の一部は、絶縁膜７、層間絶縁膜１３、中間絶縁膜１４、層間絶縁膜１５に形成されたコンタクト孔に埋め込まれたＷ接続プラグ１８によりトランジスタＴｒのソース／ドレイン領域３の他方と電気的に接続されている。
次に、アルミニウム金属配線１６を被覆するようにシリコン酸化膜などの層間絶縁膜１９を形成する。層間絶縁膜１９は、ＴＥＯＳ膜（ＳｉＯ₂膜）などからなる。層間絶縁膜１９は、ＣＭＰなどにより平坦化される。層間絶縁膜１９上にはアルミニウムなどの金属配線２１が形成され、金属配線２１は、層間絶縁膜１９に形成されたコンタクト孔に埋め込まれたＷ接続プラグ１２０により金属配線１６と電気的に接続されている。
【００１９】
ＳＲＯ下部電極１０のＲｕ／Ｓｒ比は、この実施例では１．０３であるが、ＳＲＯ上部電極１２のＲｕ／Ｓｒ比と同じでも良いし、異なっていても良い。また、上部電極は、Ｒｕ膜など他の材料でも良い。また、この実施例ではキャパシタの上下電極としてはＳＲＯのみで構成しているが、Ｐｔ、Ｒｕ、Ｉｒ等との積層膜の場合についても効果があることが確認されている。また、接続プラグとしてはＷの例を述べたが、ポリシリコンでもよいし、キャパシタが必ずしも接続プラグ上にある必要はない。
キャパシタに必要とされる容量としては３０ｆＣ程度である。したがって、ＰＺＴ強誘電体膜を使用したＦＲＡＭの場合では、仮に残留分極量を１０μＣ／ｃｍ₂とすると０．５×０．５μｍの平面キャパシタで２５ｆＣなので、これより小さいサイズのキャパシタでは立体化が必要となってくる。
【００２０】
【発明の効果】
本発明は、キャパシタ電極としてＲｕ／Ｓｒ比が１．０１〜１．１０のＳＲＯ（１１０）を用いることによりＳＲＯ中のアモルファス層の成分を減らすことが可能となり、その結果、強誘電体膜の結晶性が向上し、高い誘電特性を示す膜を得ることが可能になる。
【図面の簡単な説明】
【図１】Ｒｕ／Ｓｒ比とＳＲＯ（１１０）強度の関係を示す特性図。
【図２】Ｒｕ／Ｓｒ比とＳＲＯ膜上に成膜したＰＺＴ強誘電体膜の残留分極との関係を示す特性図。
【図３】Ｒｕ／Ｓｒ比とＰＺＴ強誘電体膜のリーク電流密度との関係を示す特性図。
【図４】本発明に係るＦＲＡＭが形成された半導体基板断面図。
【図５】ＦＲＡＭセルの回路構成図。
【図６】所定のＲｕ／Ｓｒ比を得るための成膜条件を説明する特性図。
【符号の説明】
１・・・半導体基板、２・・・素子分離領域（ＳＴＩ）、
３・・・ソース／ドレイン領域、４・・・ゲート絶縁膜、
５・・・ゲート電極、６・・・ゲート側壁絶縁膜、７・・・絶縁膜、
８、１７、１８、２０・・・接続プラグ、９・・・バリアメタル層、
１０・・・下部電極、１１・・・強誘電体膜、１２・・・上部電極、
１３、１５、１９・・・層間絶縁膜、１４・・・中間絶縁膜、
１６、２１・・・金属配線。

Claims

トランジスタが形成された半導体基板と、前記半導体基板上に絶縁膜を介して形成され、下部電極、ＰＺＴ膜からなる誘電体膜及び上部電極から構成されたキャパシタとを具備し、前記キャパシタを構成する電極の内少なくとも前記下部電極は、（１１０）面を有するＳｒＲｕＯ ₃から構成され、Ｒｕ／Ｓｒ比が１．０１〜１．１０の範囲にあることを特徴とする半導体装置。
前記トランジスタは、ソース領域及びドレイン領域を有し、当該ソース領域もしくはドレイン領域は、接続プラグを介して前記下部電極と電気的に接続され、前記下部電極と当該接続プラグとの間にはこの接続プラグ表面の酸化を防止するバリアメタル層が介在していることを特徴とする請求項１に記載された半導体装置。
トランジスタが形成された半導体基板上の絶縁膜の上に下部電極をスパッタリングにより形成する工程と、前記下部電極上にアモルファス状のＰＺＴ膜からなる強誘電体膜を堆積させる工程と、前記強誘電体膜を加熱処理して結晶化する工程と、前記結晶化された強誘電体膜上に上部電極を形成する工程とを具備し、前記下部電極のスパッタリング時において、前記半導体基板温度及び雰囲気ガスのＡｒ／Ｏ₂比を調整して、前記下部電極を構成する（１１０）面を有するＳｒＲｕＯ ₃のＲｕ／Ｓｒ比が１．０１〜１．１０の範囲にあるようにすることを特徴とする半導体装置の製造方法。
前記ＳｒＲｕＯ₃は、成膜後、前記強誘電体膜を堆積させる前に、結晶化処理を施すことを特徴とする請求項３に記載された半導体装置の製造方法。