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JP2000156470A - 強誘電体記憶素子、記憶装置およびそれらの製造方法 - Google Patents

強誘電体記憶素子、記憶装置およびそれらの製造方法

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Publication number
JP2000156470A
JP2000156470A JP10247722A JP24772298A JP2000156470A JP 2000156470 A JP2000156470 A JP 2000156470A JP 10247722 A JP10247722 A JP 10247722A JP 24772298 A JP24772298 A JP 24772298A JP 2000156470 A JP2000156470 A JP 2000156470A
Authority
JP
Japan
Prior art keywords
film
ferroelectric
ferroelectric film
capacitor
crystal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10247722A
Other languages
English (en)
Inventor
Hisaya Inoue
尚也 井上
Yoshihiro Hayashi
喜宏 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP10247722A priority Critical patent/JP2000156470A/ja
Publication of JP2000156470A publication Critical patent/JP2000156470A/ja
Pending legal-status Critical Current

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  • Compositions Of Oxide Ceramics (AREA)
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Abstract

(57)【要約】 【課題】 低電圧で動作可能な強誘電体記憶素子を提供
する。 【解決手段】 セルトランジスタ２２はシリコン基板２
１に形成され、電流経路のオン、オフを制御する。下部
容量電極２４は、層間絶縁膜３５上に形成され、その電
極線は強誘電体記憶素子の表面まで通っている。ポーラ
ス強誘電体膜１０は下部容量電極２４上に形成され、膜
内に均一に分布した空孔を有する。上部容量電極２６は
ポーラス強誘電体膜１０上に形成され、その電極線はセ
ルトランジスタ２２の拡散層に接続されている。容量カ
バー膜３３は層間絶縁膜３５上に形成され、下部容量電
極２４、ポーラス強誘電体膜１０および上部容量電極２
６を覆う。ビット線２５はセルトランジスタ２２の拡散
層に接続され、強誘電体記憶素子の表面まで通ってい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は情報を記憶、再生す
る強誘電体記憶素子およびその製造方法に関し、特に実
効誘電率の低い強誘電体から構成され、低電圧で動作可
能な強誘電体記憶素子、記憶装置およびそれらの製造方
法に関する。
【０００２】
【従来の技術】従来の誘電体を使用した記録素子とし
て、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）
が知られている。
【０００３】ＤＲＡＭでは、シリコン基板上に形成され
た常誘電体膜容量に電圧を印加し、この常誘電体膜容量
に蓄積される電荷量の大小をそれぞれ１、０に対応させ
て、データ記録、再生を行っている。
【０００４】常誘電体では、印加される電圧がなくなる
と、リーク電流により蓄積している電荷が流れ出してし
まうため、ある一定時間毎にデータの再記録を行うリフ
レッシュ書き込みが必要である。従って、ＤＲＡＭに電
圧を供給する電源を切ってしまうと、リフレッシュ書き
込みの動作が停止して、記録されているデータは消去さ
れてしまう。
【０００５】現在、ＤＲＡＭのデータ記憶容量は、６４
Ｍｂから２５６Ｍｂへと大容量化しており、チップ面積
の増大を押さえるため１個あたりの常誘電体膜の面積
が、例えば０．２μｍ2以下といったように非常に小さ
くなっている。常誘電体膜容量の蓄積電荷量は常誘電体
膜の誘電率に比例することから、十分な蓄積電荷量を確
保するために、常誘電体膜の高誘電率化が追求されてい
る。例えば、１ＧｂのＤＲＡＭでは、従来のシリコン酸
窒化膜の代わりに酸化タンタル膜（Ｔａ2Ｏ5）やＢＳＴ
膜（（Ｂａ，Ｓｒ）ＴｉＯ3）等の高誘電体膜の採用が
検討されている。このように、ＤＲＡＭでは常誘電体膜
容量に蓄積される電荷量の大小をデータ記憶原理として
いるため、低リークでかつ高誘電率の膜が必要とされる
のである。
【０００６】一方、強誘電体の有する残留分極特性を利
用した不揮発性メモリデバイス（ＦｅＲＡＭ）の開発が
近年盛んに行われている。ＦｅＲＡＭでは、ＤＲＡＭの
ように常誘電体膜容量に蓄積される電荷量の大小をデー
タ記憶原理とするのでなく、強誘電体膜中の残留分極方
向の差異をデータ記憶原理としている。
【０００７】この強誘電体の最も一般的な電界−容量電
荷密度特性のヒステリシスカーブを図２８に示す。
【０００８】強誘電体に電界を印加すると、強誘電体中
の電荷重心と幾何学的重心がずれることで自発分極が生
じ、電界を取り去っても分極が残る（残留分極）。残留
分極の向きは、印加されていた電界の方向と、この電界
とは反対の方向との２方向が存在する。以下の説明で
は、この２方向の残留分極値をそれぞれＰｒ0、Ｐｒ1と
する。また、Ｐｒ0を正、Ｐｒ1を負とする。
【０００９】残留分極Ｐｒ0が増大するような電界の方
向を正とすると、残留分極値Ｐｒ0を有する強誘電体に
正方向の十分大きな電圧（電界）を印加すると、図に示
すように、自発分極値の増大に伴い容量電荷密度は増加
するが、その増加率は徐々に低下し、容量電荷密度は飽
和値に達する。一方、残留分極値Ｐｒ1を有する強誘電
体に同じく正方向の電圧を印加すると、ある大きさの電
圧で分極方向が反転し、電圧の増加に伴い容量電荷密度
も急上昇する。その後、その増加率は徐々に低下し、十
分大きな電圧の印加により容量電荷密度は飽和値に達す
る。このように分極方向が反転すると、容量電荷密度が
正から負または負から正へと変わる。この分極方向が反
転する電圧を抗電圧（Ｖｃ）という。
【００１０】このようなヒステリシス特性を単純化する
と、強誘電体の残留分極方向により、強誘電体は２つの
容量を有すると見ることもできる。すなわち、電圧印加
により分極反転を伴わない場合、図２８のCf 0で示され
る小さな容量値を、一方分極反転を伴う場合、図２８の
Cf 1で示される大きな容量値を持つとモデル化できる。
従って、ＦｅＲＡＭはこの残留分極の方向の違いによる
見かけ上の容量の違いを利用したメモリデバイスとも言
える。
【００１１】次に、ＦｅＲＡＭの強誘電体メモリセルア
レー部を図面を参照して説明する。
【００１２】図２９は、強誘電体メモリセルアレー部の
回路図である。
【００１３】強誘電体メモリセルアレー部は、強誘電体
容量１２と、強誘電体容量１２の一方の電極を兼ねるプ
レート電極線２９と、強誘電体容量１２の他方の電極に
接続されたセルトランジスタ２２を介して接続されるビ
ット線２５と、セルトランジスタ２２を制御するワード
線２３とから構成されている。
【００１４】セルトランジスタ２２は、ｎ型ＭＯＳＦＥ
Ｔであり、そのゲート電極がワード線２３である。実際
には、このセルトランジスタ２２はシリコン基板に形成
される。
【００１５】ビット線２５は、容量Ｃb（ｆＦ）を有す
る負荷容量の電極線と考えることができ、データ読み込
みの動作によるビット線２５の電位の高低が、データの
１と０に対応する。
【００１６】次に、図３０に示す図２９の強誘電体メモ
リセルアレー部の等価回路図を用いて、データ読み込み
動作を説明する。
【００１７】強誘電体メモリセルアレー部は、プレート
電極線２９とグランド５０との間に、ビット線容量５１
（これが図２９の説明で述べた負荷容量である）と強誘
電体容量１２とが直列に接続されている状態と等価であ
ると考えることができる。また、図２８のビット線２５
は、このビット線容量５１と強誘電体容量１２との間に
接続され、ビット線２５の電位をビット線電位（Ｖb）
と呼ぶ。
【００１８】ビット線電位を０Ｖに固定し、プレート電
極線２９に０Ｖ→Ｖｃｃ→０Ｖ（Ｖｃｃは例えば５Ｖで
ある）からなるパルス波を印加すると、強誘電体容量１
２にビット線方向の残留分極が生じる。逆に、ビット線
電位を電源電圧Ｖｃｃに固定し、同様のパルス波をプレ
ート電極線２９に印加するとプレート線方向の残留分極
が生じる。このように、強誘電体容量１２に残留分極を
生じさせる動作がデータ書き込み動作であり、定性的に
は強誘電体容量１２をＣf 0またはＣf 1とするのである。
ここで、Ｃf 0＜Ｃf 1である。
【００１９】以上のようにして、データ書き込み動作に
よって生じた残留分極が、どのようにしてデータの０と
１に対応するかについて説明する。
【００２０】プレート電極線２９に０Ｖ→Ｖｃｃ→０Ｖ
のパルス波を印加すると、グランド５０とプレート電極
線２９の間にかかる電圧（Ｖｃｃ）は、近似的にビット
線容量５１および強誘電体容量１２のそれぞれの容量Ｃ
bとＣfの比によって分割される。従って、ビット線電位
（Ｖb）は、近似的にＶb＝｛Ｃf／（Ｃf＋Ｃb）｝×Ｖ
ｃｃと表される。
【００２１】ビット線方向に分極させておいた強誘電体
容量１２に対して、プレート電極線２９をＶｃｃに引き
上げると、ビット線電位は高目（このときのビット線電
位をＶb 1とする）となり、電界はビット線からプレート
電極線２９の方向に印加される。従って、強誘電体容量
１２の分極方向がプレート電極線２９の方向へと反転
し、強誘電体容量１２の容量はＣf 1と近似できる。一
方、プレート電極線２９の方向に分極させておいた強誘
電体容量１２に対して、プレート電極線２９の電位をＶ
ｃｃに引き上げると、ビット線電位は低め（このときの
ビット線電位をＶb 0とする）となり、電界はプレート電
極線２９からビット線の方向に印加される。従って、強
誘電体容量１２の分極反転は起こらず、その容量はＣf 0
と近似できる。このように、強誘電体容量１２の残留分
極方向の違いによるビット線電位の高低をデータの１と
０に対応させるのである。しかし、強誘電体メモリを安
定に動作させるためには、Ｖb 1とＶb 0の差、ΔＶb（＝
Ｖb 1−Ｖb 0）が十分に大ききことが要求される。
【００２２】この安定動作に必要不可欠なΔＶbは、強
誘電体容量１２のスイッチングチャージ（残留分極の変
化により強誘電体容量１２から放出される電荷量）を測
定することによって、定量的に求めることができる。ス
イッチングチャージ測定は、まず強誘電体容量１２に上
述した原理を用いて、データの書き込み電圧Ｖｗ（＝Ｖ
ｃｃ）または−Ｖｗのパルス波を印加して、強誘電体容
量１２を分極させる。その後、データの読み出し電圧Ｖ
ｒのパルス波を印加し、その時に放出される電荷量を測
定する。
【００２３】図３１に、単位面積あたりの強誘電体容量
からの放出電荷量（電荷密度）と読み出し電圧の関係を
示す。横軸下は読み出し電圧、横軸上はビット線電位、
縦軸は放出される電荷密度である。
【００２４】書き込み電圧Ｖｗと読み出し電圧Ｖｒの極
性が同じ場合、すなわちデータの読み出し時に強誘電体
容量の残留分極方向の反転が生じない場合、放出電荷量
は読み出し電圧（Ｖｒ）の増加に伴って緩やかに増加す
る。一方、書き込み電圧Ｖｗと読み出し電圧Ｖｒの極性
が異なる場合、すなわちデータの読み出し時に強誘電体
容量の残留分極の反転が生じる場合、放出電荷量は始め
緩やかに増加し、Ｖｒが抗電圧を越えて分極反転が生じ
ると急増し、その後再び緩やかに増加する。
【００２５】以上のようにして、データの読み出し時に
放出された電荷は、強誘電体容量と直列に接続されてい
るビット線容量に蓄積されて、ビット線電位を上昇させ
る。従って、プレート電極線にＶｒ（＝Ｖｃｃ）の読み
出しパルス波を印加した場合のビット線電位は、図３１
に示すように、ビット線容量に対応した負荷線と強誘電
体容量の放出電荷量を示す線との交点で与えられる。図
３１からも明らかなように、分極反転を伴う場合のビッ
ト線電位Ｖb 1は分極非反転の場合のビット線電位Ｖb 0よ
りも大きく、この両者の電位差がΔＶbとなる。
【００２６】以上に示したことから、強誘電体メモリの
安定動作を実現するために望まれる強誘電体容量の特性
として、次の３つのことが言える。
【００２７】第１に、残留分極が大きいことである。こ
れにより、データの読み出し時における、分極反転する
場合の放出電荷量と分極反転しない場合の放出電荷量の
差を大きくすることができる。
【００２８】第２に、抗電圧が低いことである。これに
より、分極反転を伴う場合のデータ読み出し時に、放出
電荷量が低電圧で急増し、結果的に負荷線との交点で示
されるＶb 1が大きくなり（図３１中では、分極反転する
場合の負荷線との交点が左に移動）、ΔＶbが大きくな
る。
【００２９】第３に、データの読み出し時に、分極非反
転の場合の放出電荷量が小さいことである。これによ
り、負荷線との交点で示されるＶb 0が小さくなり（図３
１中では、分極非反転の場合の負荷線との交点が右に移
動）、ΔＶbが大きくなる。この分極非反転の場合の放
出電荷量は、強誘電体の常誘電体成分、すなわち強誘電
体の誘電率に依存する。また、分極非反転の場合にデー
タ読み出し時の放出電荷量を小さくすることは、図２８
で示したヒステリシスカーブのＣf 0を小さくして、ヒス
テリシスカーブの角型比を増大させることに対応する。
【００３０】実際の強誘電体メモリでは、プレート電極
線に複数の強誘電体容量が並列に形成されており、プレ
ート電極線に電圧を印加する際に、電圧を印加する回路
の負荷を低減させる意味からも強誘電体容量の低誘電率
化の効果は大きい。
【００３１】また、上述したように、強誘電体メモリで
は残留分極方向の違いを動作原理としているため、ＤＲ
ＡＭと比較してリーク電流に関する制約は緩い。
【００３２】強誘電体の特性は、強誘電体の材料組成、
結晶性や微細構造に依存し、現在までにＰＺＴ（Ｐｂ
（Ｔｉ，Ｚｒ）Ｏ3；チタン酸ジルコン酸鉛）やＢＳＴ
（（Ｂａ，Ｓｒ）ＴｉＯ3；チタン酸バリウムストロン
チウム）等の酸化物ペロブスカイト型強誘電体や、チタ
ン酸ビスマス（Ｂｉ4Ｔｉ3Ｏ12）やＳＢＴ（ＳｒＢｉ2
Ｔａ2Ｏ9）等の酸化物層状ペロブスカイト型強誘電体が
検討されている。
【００３３】スパッタリングによる強誘電体膜の成膜に
は、化学量論組成を有する絶縁性のセラミックターゲッ
トのＲＦスパッタリングを行う方法が採られてきた。し
かし、ＢＳＴなどのターゲットは絶縁性のセラミックで
あり、スパッタ収率が低い。また、ＢＳＴなどのターゲ
ットは熱伝導が低いため、スパッタ時に受ける熱衝撃で
割れることがあり、大きなパワーを投入できず、低い成
膜速度しか得られないという問題があった。
【００３４】ＲＦスパッタ法により高い成膜速度で膜を
成長させる技術は、応用物理第６５巻、第１２号（１９
９６）、ｐ１２４８に開示されている。この技術では、
ＰＺＴターゲットのＡｒガスによるＲＦスパッタ法で、
基板加熱を行わずに非晶質ＰＺＴ膜を成長させる。この
とき、ＲＦパワーを２ｋＷとすることで、約５０ｎｍ／
ｍｉｎという高い成膜速度が得られる。その後、６５０
℃、１時間の酸素アニールでペロブスカイト相に結晶化
させることで、緻密なＰＺＴ膜結晶を形成している。ま
た、５Ｖ印加時のＰＺＴ膜容量の残留分極はＰｒ＝１８
（１０ｆＣ／μｍ2）という良好な分極特性を示してい
る。
【００３５】従来の製造方法では、形成されたＰＺＴ膜
のパイロクロア相をペロブスカイト相に転移させるため
に、高温アニール工程が必要であった。しかし、この高
温アニール工程により、ＰＺＴ膜、コンタクト電極とそ
の下の金属層との間における相互拡散が問題となってい
た。さらに、高温アニール工程中に生じる熱応力が素子
の長期信頼度に影響するという問題があった。
【００３６】特開平７−９９２５２号公報に開示されて
いる技術は、次の２つの工程により、ＰＺＴ膜のパイロ
クロア相からペロブスカイト相への相転移温度を従来よ
りも１００℃低下させることを可能にしている。この技
術は、ゾルゲル法によるＰＺＴ膜の成長方法に関するも
のであり、第１工程として、ゾルゲル法でチタン酸鉛
（ＰＴ；ＰｂＴｉＯ3）の膜を形成している。チタン酸
鉛は５００℃と低温でペロブスカイト構造へと結晶化
し、このチタン酸鉛をシード結晶層として用いる。その
後、第２工程で、ＰＺＴ（Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3）前
駆体溶液を塗布し、６００℃でアニールする。この工程
により、ＰＺＴ膜は準安定相であるパイロクロア構造を
経て、強誘電体相であるペロブスカイト相へ転移する。
パイロクロア相からペロブスカイト相への結晶転移は、
ペロブスカイト相の結晶核成長が律速過程であり、ＰＺ
Ｔ膜の結晶化はすでにペロブスカイト構造となっている
下地ＰＴのシード結晶層より開始され、上方に向かって
結晶成長が進行する。その結果、低温で緻密なＰＺＴ層
が得られる。
【００３７】酸化物強誘電体の結晶化温度は高温のもの
が多く、強誘電体膜の成膜時に生じる結晶粒成長により
膜表面のモフォロジーが悪くなり、リーク電流が発生す
る。これを避けるために、膜厚を厚くすると微細加工プ
ロセスに適合できなくなるという問題があった。さら
に、高温成膜時に酸化物強誘電体と下地の電極や他の材
料との反応が起こるため、デバイス全体の特性確保が困
難となるという問題があった。
【００３８】特開平９−２８２９４３号公報に開示され
ている技術では、まず第１工程で電極膜上に強誘電体結
晶の核となる薄いシード結晶膜を形成し、第２工程で薄
いシード膜の結晶性を保った緻密で結晶性の良い強誘電
体膜を低温で成膜する。例えば、スパッタ法によるチタ
ン酸ビスマス（Ｂｉ4Ｔｉ3Ｏ12）膜成長の場合、第１工
程で基板温度を６００℃として膜厚５０ｎｍのＢｉ4Ｔ
ｉ3Ｏ12のシード結晶膜を成長し、第２工程で基板温度
を４５０℃として膜厚２５０ｎｍのＢｉ4Ｔｉ3Ｏ12膜を
得ている。この方法の特徴は、予め薄いシード膜を形成
しておくことで、低温でもペロブスカイト相の強誘電体
膜を形成できる点である。
【００３９】また、ＬＳＩで用いられる電源電圧は５Ｖ
であり、さらに１６Ｍｂｉｔ以降の高集積メモリにおい
ては３．３Ｖの電源電圧が使用されると思われる。従っ
て、強誘電体を用いたメモリデバイスでは、この低駆動
電圧に対応することが大きな問題となる。
【００４０】この問題を解決するために、特開平８−１
０２５２８号公報に開示されている技術は、低誘電率の
強誘電体薄膜を形成することによって、強誘電体膜の分
極反転を行うのに十分な電圧を確保し、ＬＳＩの低駆動
電圧に対応することを可能にしている。具体的には、Ｌ
ＭｎＯ3（Ｌは、Ｙ、Ｅｒ、Ｈｏ、Ｔｍ、Ｙｂ、Ｌｕか
らなる群から選択された元素）から強誘電体薄膜を形成
する。ここでは、有機前駆体溶液を基板上にスピンコー
ティングした後、４００℃で膜中の有機物を分解し、さ
らに６００℃酸素アニールで結晶化させるゾルゲル法を
採用している。得られた強誘電体膜であるＬＭｎＯ3薄
膜の比誘電率（εr）は１７〜３２と、ＰＺＴの比誘電
率（εr＝５００〜１０００）の１／２０〜１／５０程
度であり、強誘電体膜材料組成を変更することで、低誘
電率化を可能としている。
【００４１】
【発明が解決しようとする課題】しかしながら、以上に
示した従来の技術では以下に述べる問題がある。
【００４２】応用物理、第６５巻、第１２号（１９９
６）、ｐ１２４８に開示されている技術では、強誘電体
薄膜容量の誘電率は強誘電体膜の材料自体（ここでは、
ＰＺＴ）の誘電率のみで決まってしまい、材料物性値よ
りも低くすることはできないといった問題がある。ま
た、強誘電体の分極時には、電界方向に結晶が伸びるわ
けであるが、緻密な膜の場合、結晶伸縮に伴う応力を開
放する空間が全くないという問題が生じる。さらに、基
板加熱をしていないため非晶質ＰＺＴ膜が初期成長膜と
して形成され、この非晶質膜を結晶化させる際に生じる
ペロブスカイト結晶核は、膜中で任意の方向の結晶軸を
持つ。そして、これらの各結晶核よりペロブスカイト相
への結晶成長が生じるため、得られるＰＺＴ膜の結晶配
向性を制御することは困難である。また、Ａｒガスを使
ったＲＦスパッタ法の場合、Ｐｂ等の還元反応が生じや
すく、得られた非晶質ＰＺＴ膜中に酸素と結合していな
い鉛原子が存在する。このような鉛原子は、結晶化アニ
ールの際に下部電極膜（例えば、Ｐｔ）やさらにはその
下のＭＯＳＦＥＴ層への拡散が生じやいすい。このた
め、所定の特性を有するＭＯＳＦＥＴ回路動作に支障を
きたすという問題がある。
【００４３】特開平７−９９２５２号公報に開示されて
いる技術では、ペロブスカイト相のＰＴ膜をシード層と
し、その上に塗布されたＰＺＴ膜を結晶化させることに
よって、緻密なＰＺＴ膜を低温で得ることを可能にして
いる。しかし、緻密な膜の場合、リーク電流低減には効
果があるものの、強誘電体薄膜容量の誘電率は強誘電体
膜材料自体の誘電率のみで決まってしまう。すなわち、
得られる強誘電体薄膜容量の誘電率は、材料物性値より
も低くすることはできないという問題がある。また、Ｐ
Ｔ結晶はＰＺＴ結晶よりも低誘電率であるが、ＰＴ結晶
の抗電圧はＰＺＴ結晶の抗電圧よりも高い。薄いＰＴ膜
上にＰＺＴ膜が形成された場合、ＰＴとＰＺＴの容量が
直列に接続されていることと等価であるので、この直列
容量に電圧が印加された場合、低誘電率相であるＰＴ膜
に電圧がかかり、残留分極の大きいＰＺＴ膜に有効に電
圧がかからない。従って、残留分極を利用する強誘電体
メモリの容量膜成長方法としては適さないという問題が
ある。
【００４４】特開平９−２８２９４３号公報に開示され
ている技術では、第１工程で電極膜上に強誘電体結晶の
核となる薄いシード結晶膜を形成し、第２工程で下地シ
ード結晶膜からペロブスカイト相の結晶成長を生じさ
せ、成膜中に準安定・非強誘電体パイロクロア相（Ｂｉ
2Ｔｉ2Ｏ7）の形成を回避して緻密なＢｉ系強誘電体膜
を得ている。この場合においても、緻密な膜はリーク電
流低減には効果があるものの、強誘電体薄膜容量の誘電
率は強誘電体膜材料自体の誘電率のみで決まってしま
う。すなわち、得られる強誘電体薄膜容量の誘電率は、
材料物性値よりも低くすることはできないという問題が
ある。
【００４５】特開平８−１０２５２８号公報に開示され
ている技術では、作製されたＬＭｎＯ3の誘電率が１７
〜３２であり、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3の誘電率が５０
０以上であることを考えると、材料変更による低誘電率
化は達成されている。しかし、これらの膜の残留分極は
１Ｃ／ｃｍ2程度であり、ＰＺＴの２０Ｃ／ｃｍ2程度よ
り大幅に小さく、ビット線を駆動する強誘電体メモリデ
バイスの応用には向かないという問題がある。また、こ
の製法による強誘電体結晶膜の微細構造の変化に起因し
た容量特性の変化には全く言及していない。この技術に
おいても、得られる強誘電体薄膜容量の誘電率は、材料
物性値よりも低くすることはできない。また、強誘電体
の分極時には、電界方向に結晶が伸びるわけであるが、
緻密な膜の場合結晶伸縮に伴う応力を開放する空間が全
くないといった課題もある。
【００４６】本発明は、以上の問題を解決するために、
残留分極が大きく、抗電圧が低く、実効誘電率が低い強
誘電体膜を形成し、低電圧で動作する強誘電体記憶素
子、記憶装置およびそれらの製造方法を提供することを
目的とする。
【００４７】
【課題を解決するための手段】以上の目的を達成するた
めに、本発明の第１の観点にかかる強誘電体記憶素子
は、電流経路をオン、オフするためのスイッチング手段
と、前記スイッチング手段に接続され、対向する電極と
該電極間に配置された内部に複数の空孔を備える強誘電
体膜とから構成さるコンデンサと、から構成されること
を特徴とする。
【００４８】この発明によれば、強誘電体膜が本質的に
有する常誘電体成分の影響が小さくなり、容量に印加さ
れる電圧によって効率よく分極反転が起こる。このた
め、分極反転時と非反転時の放出電荷量の差が大きくな
り、データの読み出し電圧マージンが大きくなって、低
電圧での動作が可能になる。
【００４９】前記強誘電体膜が内部に実質的に均一に分
布する空孔を有することによって、その実効誘電率は小
さくなることを特徴とする。
【００５０】前記強誘電体膜の内部に存在する空孔は、
互いに独立して存在することを特徴とする。
【００５１】前記強誘電体膜の内部に分布する空孔は、
その内径が５ｎｍから５０ｎｍであってもよい。
【００５２】前記強誘電体膜の結晶軸は、膜厚方向に配
向していることを特徴とする。
【００５３】前記強誘電体膜は、鉛、ジルコニウムとチ
タンの酸化物を主成分とするペロブスカイト構造であ
り、そのジルコニウム／チタン比が０．３／０．７から
０．７５／０．２５であってもよい。
【００５４】前記強誘電体膜は、その膜厚が１５０ｎｍ
から３００ｎｍであってもよい。
【００５５】本発明の第２の観点にかかる記憶装置は、
スイッチング素子と強誘電体容量とから構成される複数
の強誘電体記憶素子を備える記憶装置において、半導体
基板上にマトリクス状に配置され、電流経路をオン、オ
フするためのトランジスタと、前記トランジスタの制御
端子に接続されたワードラインと、前記トランジスタの
電流経路の一端に接続されたビットラインと、各前記ト
ランジスタの電流経路の他端に接続され、内部に複数の
空孔を備える強誘電体膜とから構成さるコンデンサと、
から構成されることを特徴とする。
【００５６】この発明によれば、強誘電体容量を構成す
る強誘電体膜が、本質的に有する常誘電体成分の影響が
小さくなり、強誘電体容量に印加される電圧によって効
率よく分極反転が起こる。このため、分極反転時と非反
転時の放出電荷量の差が大きくなり、データの読み出し
電圧マージンが大きくなって、記憶装置は低電圧での動
作が可能になる。
【００５７】本発明の第３の観点にかかる記憶装置は、
半導体基板と、該半導体基板に形成されたトランジスタ
と、前記半導体基板及び前記トランジスタ上に形成され
た絶縁膜と、該絶縁膜上に形成された第１及び第２の容
量電極と、前記第１の電極と第２の容量電極の間に配置
された内部に複数の空孔を備える強誘電体膜と、前記絶
縁膜を貫通して前記トランジスタの電流路の一端に接続
された第１の電極と前記絶縁膜を貫通し、前記第２の容
量電極を前記トランジスタの前記電流路の他端に接続す
る第２の電極と、から構成されることを特徴とする。
【００５８】この発明によっても、強誘電体膜が本質的
に有する常誘電体成分の影響が小さくなり、容量に印加
される電圧によって効率よく分極反転が起こる。このた
め、分極反転時と非反転時の放出電荷量の差が大きくな
り、データの読み出し電圧マージンが大きくなって、記
憶装置は低電圧での動作が可能になる。
【００５９】本発明の第４の観点にかかる強誘電体記憶
素子の製造方法は、スイッチング素子と強誘電体容量と
から構成される強誘電体記憶素子を形成する方法におい
て、強誘電体容量を形成する工程は、準安定な非強誘電
体膜を形成する成膜工程と、前記非強誘電体膜に熱処理
を施して、膜内に分布する空孔を有する強誘電体膜に結
晶転移させる転移工程と、を備えることを特徴とする。
【００６０】この発明によっても、強誘電体膜が本質的
に有する常誘電体成分の影響が小さくなり、容量に印加
される電圧によって効率よく分極反転が起こる。このた
め、分極反転時と非反転時の放出電荷量の差が大きくな
り、データの読み出し電圧マージンが大きくなって、低
電圧での動作が可能になる。
【００６１】前記成膜工程は、強誘電体膜よりも密度の
低い、膜厚方向に結晶軸が配向した準安定な非強誘電体
膜を形成する工程から構成されることを特徴とする。
【００６２】また、前記転移工程は、準安定な非強誘電
体相から強誘電体相への結晶転移温度以上に前記非強誘
電体膜を加熱することにより、該非強誘電体膜の内部に
複数の強誘電体の結晶核を発生させ、この結晶核を成長
させて、結晶配向性を有する強誘電体膜を得る工程から
構成されることを特徴とする。
【００６３】前記転移工程は、準安定な非強誘電体相か
ら強誘電体相への結晶転移温度以上で前記非強誘電体膜
を加熱することにより、該非強誘電体膜の内部に複数の
強誘電体の結晶核を発生させ、この結晶核を成長させる
ときに生じる体積収縮により空孔を膜内に分布させる工
程から構成される、ことを特徴とする。
【００６４】前記成膜工程は、下地を３００℃から５０
０℃に加熱する工程と、酸素を含むプラズマガスを利用
したスパッタ法により、準安定なパイロクロア相の非強
誘電体膜を加熱された前記下地の上に形成する工程と、
を備え、前記転移工程は、前記非強誘電体膜に５５０℃
から７００℃の熱処理を行って、ペロブスカイト相の強
誘電体膜に転移させる工程を備えてもよい。
【００６５】本発明の第５の観点にかかる記憶装置の製
造方法は、半導体基板にスイッチとして機能するトラン
ジスタを形成する工程と、前記半導体基板及び前記トラ
ンジスタ上に絶縁膜を形成する工程と、前記絶縁膜上に
第１の容量電極を形成する工程と、前記第１の電極上に
結晶質の準安定相で、膜厚方向に結晶軸が配向している
非強誘電体膜を形成する成膜工程と、前記非強誘電体膜
に熱処理を施して、膜内に分布する空孔を有する強誘電
体膜に結晶転移させる転移工程と、前記強誘電体膜上に
第２の容量電極を形成する工程と、前記第１と第２の容
量電極と前記トランジスタの電流路の一端とを接続する
工程と、を備えることを特徴とする。
【００６６】この発明によっても、強誘電体膜の中に空
孔を分布させ、強誘電体膜の実効誘電率を小さくするこ
とができる。従って、分極反転時と非反転時の放出電荷
量の差が大きくなり、データ読み出し電圧マージンが大
きくなり、低電圧での動作が可能になる。
【００６７】
【発明の実施の形態】次に、本発明の実施形態について
添付図面を参照して説明する。
【００６８】図１は、半導体基板上にマトリクス状に配
置された、本発明の実施形態にかかる複数の強誘電体メ
モリの内の一部の構成を示す概略断面図である。
【００６９】この強誘電体メモリは、ポーラス強誘電体
膜１０と、シリコン基板２１と、セルトランジスタ（ｎ
型ＭＯＳＦＥＴ）２２と、ワード線２３と、下部容量電
極（プレート電極線）２４と、ビット線２５と、上部容
量電極２６と、容量カバー膜３３と、層間絶縁膜３５と
から構成されている。
【００７０】セルトランジスタ２２は、シリコン基板２
１に形成され、ポーラス強誘電体膜１０に電圧を印加す
るために、電流経路をオン、オフする。
【００７１】ワード線２３は、セルトランジスタ２２の
オン、オフを制御する。
【００７２】層間絶縁膜３５は、シリコン基板２１上に
積層されて形成され、強誘電体メモリを構成する各部
（特に、セルトランジスタ２２と容量）を互いに絶縁す
るためのものである。
【００７３】下部容量電極２４は、層間絶縁膜３５上の
一部に形成され、ポーラス強誘電体膜１０の下部電極と
なる。また、下部容量電極２４に接続された電極線は、
容量カバー膜３３の中を通過して、その表面まで通って
いる。
【００７４】ポーラス強誘電体膜１０は、膜内に均一に
分布した空孔１１を有し、下部容量電極２４上に形成さ
れ、電荷を蓄える容量となる。
【００７５】上部容量電極２６は、ポーラス強誘電体膜
１０上に形成され、ポーラス強誘電体膜１０の上部電極
となる。また、上部容量電極２６の電極線は、容量カバ
ー膜３３の中を通過し、一度その表面に出てから、再び
容量カバー膜３３および層間絶縁膜２５の中を通過し
て、セルトランジスタ２２のソースまたはドレインに接
続されている。
【００７６】容量カバー膜３３は、層間絶縁膜３５上に
形成され、下部容量電極２４、ポーラス強誘電体膜１
０、上部容量電極２６を覆う。
【００７７】ビット線２５は、セルトランジスタ２２の
ドレインまたはソースに接続され、層間絶縁膜３５およ
び容量カバー膜３３の中を通過し、容量カバー膜３３の
表面まで通っている。ただし、ビット線２５はセルトラ
ンジスタ２２のドレインとソースの内、上部容量電極２
６の電極線が接続されていない方に接続される。
【００７８】この強誘電体メモリでは、ポーラス強誘電
体膜１０の中に、多数の空孔１１が均一に分散すること
によって、ポーラス強誘電体膜１０の実行誘電率は、強
誘電体自体の誘電率より小さい。すなわち、強誘電体の
実行常誘電体成分を小さくしている。従って、従来の技
術で説明したように、強誘電体の残留分極が反転しない
場合の放出電荷量が小さくなり、動作マージン（Δ
Ｖb）が大きくなる。
【００７９】なお、本発明の実施形態にかかる強誘電体
メモリを構成するポーラス強誘電体の材質は、例えばＰ
ＺＴ（Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3；チタン酸ジルコン酸
鉛）である。
【００８０】図２は、本発明の実施形態にかかる強誘電
体メモリを構成するポーラス強誘電体膜の、単位面積当
たりの放出電荷量（電荷密度）とデータ読み出し電圧と
の関係を示している。図中、実線はポーラス強誘電体膜
に対応しており、点線は空孔のない従来の高密度強誘電
体膜に対応する。
【００８１】ポーラス強誘電体膜では、実効常誘電体成
分の低減により分極非反転での放出電荷量が減少する。
一方、分極反転での放出電荷量は分極反転時（抗電圧を
超えた時点での急激な放出電荷量の増大分）で決まり、
分極反転後の放出電荷量の増加率は、分極非反転での放
出電荷量の増加率と同じになる。
【００８２】ビット線容量の、電荷密度とビット線電位
との関係を示す負荷線は、図２に示すようになり、この
負荷線とポーラス強誘電体膜の放出電荷量を示す曲線と
の交点から、分極反転が有る場合と無い場合のビット線
電位が決まる。図２からも明らかなように、ポーラス強
誘電体膜の動作マージン（ΔＶb porous）は、特に常誘
電体成分の減少により分極非反転時のビット線電位が低
下して、従来の高密度強誘電体膜の動作マージン（ΔＶ
b）に比べて大きくなっている。
【００８３】次に、本発明の実施形態にかかるポーラス
強誘電体膜の製造方法を説明する。
【００８４】図３は、ポーラス強誘電体膜の製造方法を
説明するための図である。
【００８５】この製造方法では、先ず強誘電体相よりも
密度の低い準安定相の膜を成長させる。ただし、この準
安定相の膜は結晶質であり、その膜厚方向に結晶軸が配
向していることが肝要である。この準安定相の膜を結晶
化温度以上で加熱して、膜内に強誘電体相の結晶核を多
数発生させ、それを結晶成長させることで強誘電体膜が
得られる。このとき、結晶転移に伴って体積が減少し、
この体積減少分が、強誘電体膜内部に空孔として分布す
るようになる。また、準安定相の結晶方位関係を保持し
ながら結晶が成長するため、結晶配向性を有する強誘電
体膜となる。すなわち、結晶配向性を有するポーラス強
誘電体膜が得られる。このようにして、結晶軸の配向性
を有する準安定な非強誘電体膜からは、空孔分布の均一
性が極めて優れたポーラス強誘電体膜が形成される。こ
のポーラス強誘電体膜の製造過程において、準安定相の
膜の下地に強誘電体相の薄膜シード層があると、準安定
相の膜の底面から上面に向かって結晶転移が進行する。
従って、結晶転移に伴う体積減少分は、最後に結晶転移
が生じる膜上面から外界へと追い出されることになり、
結果的に膜厚が減少した緻密な強誘電体膜が形成されて
しまう。また、準安定相の膜が非晶質であった場合、非
晶質から強誘電体相へと結晶化するため、生成された強
誘電体膜に結晶配向性はない。
【００８６】例えば、酸素含有アルゴンガスを用いたＲ
Ｆスパッタ法でＰＺＴ膜を形成する場合、基板温度を６
００℃程度で成膜すると、強誘電体相であるペロブスカ
イト構造の緻密な膜が得られる。一方、基板温度を３０
０℃から５３０℃で成膜すると、図４に示すように、準
安定相である緻密な柱状のパイロクロア相の膜が得られ
る。このパイロクロア相の結晶配向性には基板温度依存
性があり、４５０℃以下では｛１００｝面の結晶配向性
が強く、基板温度の上昇とともに｛１１１｝面が支配的
になる。ただし、これらの配向性を十分に持たすために
は、パイロクロア相の膜を成膜する直前の基板表面が清
浄な状態である必要がある。
【００８７】このようにして形成されたパイロクロア構
造の膜に、酸素雰囲気中で５５０℃〜７００℃で結晶化
熱処理を行うと、パイロクロア構造の膜は強誘電体相で
あるペロブスカイト構造に結晶転移する。このとき、膜
は約１０％の体積収縮を起こす。この結晶転移は膜中で
起こるため、図５に示すように、体積収縮により膜内部
に直径５ｎｍ〜５０ｎｍ程度の空孔が形成される。この
とき、ペロブスカイト構造の膜の下部電極界面や表面は
比較的平坦なまま保存される。このように、体積比率１
０％の空孔が形成されることにより、膜全体としての誘
電率を１０％程度下げることが可能となる。
【００８８】この結晶転移の際、｛１００｝面配向のパ
イロクロア構造の膜は、その酸素イオン配列の類似性か
ら｛１１１｝面配向のペロブスカイト構造の膜へと結晶
転移する。一方、｛１１１｝面配向のパイロクロア構造
の膜は、｛１００｝面配向のペロブスカイト構造の膜へ
と結晶転移する。すなわち、ＲＦスパッタの際、基板温
度を４００℃以下として｛１００｝面配向のパイロクロ
ア構造の膜を成長して、結晶化熱処理を行うと｛１１
１｝面配向のポーラス強誘電体膜（ペロブスカイト構
造）が得られる。一方、基板温度を４８０℃程度として
｛１１１｝面配向のパイロクロア構造の膜を成長して、
結晶化熱処理を行うと｛１００｝面配向のポーラス強誘
電体膜（ペロブスカイト構造）が得られる。
【００８９】次に、以上のようにして形成された結晶配
向性を持ったポーラス強誘電体膜の特性について説明す
る。
【００９０】ここでは材料がＰｂ（Ｚｒ，Ｔｉ）Ｏ
3（ＰＺＴ）である場合を例にとって説明する。
【００９１】ＰＺＴは、反強誘電体ＰｂＺｒＯ3と強誘
電体ＰｂＴｉＯ3の固溶体であり、バルクではＺｒ／Ｔ
ｉ（ＺｒとＴｉの比）が０．５４／０．４６を境にＰｂ
ＺｒＯ3側では菱面体晶、ＰｂＴｉＯ3側では正方晶ペロ
ブスカイトとなる。ＰＺＴは、ほとんどのＺｒ／Ｔｉ組
成比において強誘電体であるが、誘電率等の電気的性質
はＺｒ／Ｔｉ組成比によって異なる。バルクでは、結晶
相境界付近（Ｚｒ／Ｔｉ＝０．５４／０．４６）で誘電
率が極大値をとることが知られている。以下では、ＲＦ
スパッタ法によって作製されたポーラス強誘電体膜（Ｐ
ＺＴ膜）の組成比の変化に伴う強誘電特性の変化につい
て説明する。
【００９２】まず、ポーラス強誘電体膜の誘電体特性を
調べるために、以下のようにして強誘電体膜容量を製作
する。
【００９３】シリコン酸化膜で覆われたシリコン基板上
に下部電極膜として、５０ｎｍのＴｉ膜と２００ｎｍの
Ｐｔ膜をスパッタリングにより成長させる。その後、エ
ッチングを行うためのＰＺＴ成膜室に基板を導入し、Ａ
ｒイオンエッチングにより基板の表面洗浄を行う。続い
て、基板温度を４８０℃とし、１０％酸素含有アルゴン
プラズマを用いるマグネトロンＲＦスパッタ法で、準安
定相であるパイロクロア構造のＰＺＴ膜を膜厚２００ｎ
ｍ成長させる。このスパッタリングでのガス圧は、１ｍ
Ｔｏｒｒ〜１０ｍＴｏｒｒとし、ＲＦパワーは１ｋＷ〜
５ｋＷとする。ここでは、Ｚｒ／Ｔｉ比を０．５３／
０．４７、０．３５／０．６５、０．２０／０．８０の
３種類のＰｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）焼結板をタ
ーゲットとして用いる。
【００９４】ターゲット組成によらず基板温度が４８０
℃の場合、清浄なＰｔ表面上には｛１１１｝面に配向し
た準安定なパイロクロア構造のＰＺＴ膜が形成される。
その後、酸素雰囲気中で６００℃の熱処理を３０分行う
ことで、準安定相であるパイロクロア構造から強誘電体
相であるペロブスカイト構造へと結晶転移させる。この
際、結晶転移に伴う１０％の体積減少により直径５ｎｍ
〜５０ｎｍの空孔が、膜内に均一に分布したポーラス強
誘電体膜が得られる。また、清浄なＰｔ表面上に形成さ
れた配向性の良好なパイロクロア相からは、空孔分布の
均一性が極めて優れたポーラス強誘電体膜が得られる。
さらに、上部電極として５０ｎｍのＩｒＯ2膜と１５０
ｎｍのＩｒ膜を２５％酸素含有アルゴンガスを用いて成
長させ、ＡｒとＣｌ2の混合ガスを用いたドライエッチ
ングでこの上部電極膜を加工する。そして、上部電極加
工後、酸素雰囲気中で６００℃の熱処理を２０分行うこ
とにより、ドライエッチング時のダメージの回復を行
い、ポーラス強誘電体膜容量を完成する。
【００９５】図６は、以上の工程で形成されたポーラス
強誘電体膜容量を使って調べた、Ｚｒ／Ｔｉ比の異なる
ポーラス強誘電体膜（ＰＺＴ膜）の分極−電圧特性を示
している。いずれのポーラス強誘電体膜も体積比で１０
％程度の微少空孔を含んでおり、また｛１００｝面配向
である点は共通である。従って、これらのヒステリシス
ループの違いは、ポーラス強誘電体膜の空孔密度や結晶
配向性の違いによるものではなく、Ｚｒ／Ｔｉ組成比の
違いを反映したものである。
【００９６】具体的には、図に示すように、Ｔｉの組成
比がＺｒよりも大きくなると、ヒステリシスカーブの矩
形性が強くなる。つまり、ポーラス強誘電体膜の誘電率
がＴｉ組成の増大に伴って低下している。分極飽和領域
の電圧−分極特性から求めた各組成のポーラス強誘電体
膜の誘電率は、Ｚｒ／Ｔｉ＝０．５３／０．４７の場合
が７１０であり、０．３５／０．６５の場合が４２０で
あり、０．２０／０．８０の場合が３４０である。しか
し、図からわかるように、Ｔｉ組成の増大は抗電圧の増
大ももたらす。抗電圧の増大は、分極反転が低電圧で起
こり難くなるため、低電圧動作の妨げとなる。
【００９７】次に、図７、図８、図９に、ポーラス強誘
電体膜容量にデータの書き込みを行う電圧を５Ｖとし、
そのデータの読み出しを行う電圧を０．５Ｖから５Ｖま
で変化させたときの放出電荷量を測定した結果を示す。
本発明の実施形態にかかる強誘電体メモリは、従来の技
術で説明したように、図３０に示す回路と等価である。
ここで、図７、図８、図９のＺｒ／Ｔｉ組成比は、それ
ぞれ０．５３／０．４７、０．３５／０．６５、０．２
０／０．８０であり、各図中の直線はポーラス強誘電体
膜容量の容量を３μm□、読み出し時に直列に接続され
るビット線容量を５００ｆＦとしたときの負荷直線であ
る。分極反転の曲線および分極非反転の曲線が、この負
荷線とそれぞれ交わる点の電圧差（読み出し電圧マージ
ン）が大きいほど強誘電体メモリとしては優れているこ
とになる。
【００９８】Ｚｒ／Ｔｉ＝０．５３／０．４７（図７）
の場合、ポーラス強誘電体膜の誘電率が高くなるため、
分極非反転の場合の放出電荷量が大きくなり、読み出し
時の電圧マージンが小さくなる。一方、Ｚｒ／Ｔｉ＝
０．２０／０．８０（図９）の場合、ポーラス強誘電体
膜の抗電圧が大きくなるため、分極反転の場合の放出電
荷量が急増し始める電圧が高くなり、読み出し時の電圧
マージンが小さくなる。したがって、５Ｖ書き込みの場
合、Ｚｒ／Ｔｉ＝０．３５／０．６５（図８）の組成の
ポーラス強誘電体膜が最適となる。
【００９９】図１０は、データ書き込み電圧を１．８Ｖ
から５．０Ｖとしたときの、読み出し電圧マージン（Δ
Ｖb）の、ポーラス強誘電体膜のＺｒ／Ｔｉ組成比に対
する依存性を示している。
【０１００】図からわかるように、Ｚｒ／Ｔｉ＝０．３
５／０．６５の場合に、最大の読み出し電圧マージンが
得られる。ただし、Ｚｒ／Ｔｉ＝０．４５／０．５５か
ら０．３／０．７０の範囲であれば、同程度の読み出し
電圧マージンを確保できる。
【０１０１】図１１は、Ｚｒ／Ｔｉ＝０．３５／０．６
５のポーラス強誘電体膜に対して、書き込み電圧を３Ｖ
または５Ｖとしたときの、読み出し電圧マージンのポー
ラス強誘電体膜の膜厚に対する依存性を示している。膜
厚が薄いとポーラス強誘電体膜にかかる実効印加電界が
大きくなるが、必ずしも読み出し電圧の電圧マージンの
増大が見られるわけではない。これは、ポーラス強誘電
体膜と電極との界面に何らかの常誘電体遷移層が存在
し、強誘電体膜に加わる電圧が小さくなっているためで
ある。このような常誘電体遷移層の存在により、ポーラ
ス強誘電体膜容量全体としての誘電率は大きくなるた
め、薄膜化が低電圧動作に有効であることにはならな
い。また、ポーラス強誘電体膜の膜厚が３００ｎｍを超
えると、同じ電圧でも強誘電体膜に加わる実効電界が小
さくなるため、分極反転が起こりにくくなり、読み出し
電圧マージンは小さくなる。以上のことから、動作電圧
が５Ｖ以下であるような強誘電体メモリにポーラス強誘
電体膜を応用する際には、ポーラス強誘電体膜の膜厚は
１５０ｎｍから３００ｎｍが適当であることがわかる。
【０１０２】上述した実施形態では、ＲＦスパッタリン
グ時の基板温度を４８０℃とし、準安定相である｛１１
１｝面配向のパイロクロア構造膜を成長し、結晶化熱処
理で｛１００｝配向のペロブスカイト構造を持つポーラ
ス強誘電体膜の形成について説明した。また、ＲＦスパ
ッタリング時の基板温度を４００℃とすると、｛１０
０｝配向のパイロクロア構造の膜となり、結晶化熱処理
で｛１１１｝配向のペロブスカイト構造を持つポーラス
強誘電体膜が得られる。この｛１１１｝配向のペロブス
カイト構造を持つポーラス強誘電体膜においても、上記
の方法により、Ｚｒ／Ｔｉ＝０．４５／０．５５から
０．３／０．７０の範囲が適当であり、その膜厚も１５
０ｎｍから３００ｎｍが適当であることが示されてい
る。
【０１０３】次に、本発明の実施形態にかかる強誘電体
メモリの第１の製造方法を説明する。
【０１０４】図１２から図１７は、それぞれ強誘電体メ
モリの製造工程を示している。
【０１０５】まず、図１２に示すように、シリコン基板
２１にセルトランジスタ（ｎ型ＭＯＳＦＥＴ）２２を形
成し、シリコン基板２１上に層間絶縁膜３５を形成す
る。層間絶縁膜３５としては、プラズマＣＶＤ法によっ
て形成されたシリコン酸化（ＳｉＯ２）膜とボロン・リ
ン・ドープガラス膜（ＢＰＳＧ膜）の積層構造であるこ
とが望ましい。ＢＰＳＧとＳｉＯ2の積層膜を用いた場
合、９００℃、１時間の窒素アニールを施して表面リフ
ローによる平滑化を行う。その後、層間絶縁膜３５表面
を化学機械研磨法（ＣＭＰ）で平坦化する。平坦化後の
層間絶縁膜３５の厚さは６００ｎｍ程度になるように
し、さらに詳しくはＢＰＳＧ膜が４５０ｎｍ、ＳｉＯ2
膜が１５０ｎｍとなるようにする。これは、ＢＰＳＧ膜
にＰＺＴ膜の構成成分であるＰｂ，Ｚｒ，Ｔｉまたはそ
の電極膜であるＰｔやＩｒのゲッタリング効果（気体分
子を吸着して気相から排除する効果）で、ゲート酸化膜
等への金属拡散を防止する意味合いがある。
【０１０６】層間絶縁膜３５を形成後、窒素雰囲気中あ
るいは酸素雰囲気中で８００℃、１時間程度の熱処理を
行い、ＣＭＰ後、膜中に吸蔵された水や水酸基を放出さ
せる。その後、下部容量電極２４と非強誘電体膜（ＰＺ
Ｔ膜）１３とを連続スパッタにより形成する。ここで
は、真空搬送チャンバーを介して、電極膜用のＤＣスパ
ッタチャンバーとＰＺＴ膜用のＲＦスパッタチャンバー
が接続されているマルチチャンバースパッタ装置を用い
る。このような装置を用いることにより、下部容量電極
２４を成膜後に表面汚染を防止することができ、清浄な
表面上に面内均一性に優れた高配向性のパイロクロア相
の非強誘電体膜を得ることができる。
【０１０７】まず、ＤＣスパッタ法でＩｒ膜（１５０ｎ
ｍ）とＩｒＯ2膜（５０ｎｍ）を成長させ、下部容量電
極２４を形成する。その際のスパッタガスとしては［Ｏ
2］／（［Ａｒ］＋［Ｏ2］）を２５％とし、その酸素分
圧を３ｍＴｏｒｒ以上とし、基板温度は２００℃とす
る。その後、真空搬送チャンバーを介して基板をＲＦス
パッタチャンバーに入れ、基板温度を４８０℃とし１０
％酸素含有アルゴンプラズマを用いて準安定相である非
強誘電体膜（パイロクロア構造）１３を２００ｎｍ成長
させる。ここでは、Ｐｂ1.1（Ｚｒ0.35Ｔｉ0.65）Ｏ3の
ターゲトを用い、スパッタガス圧を１ｍＴｏｒｒ〜１０
ｍＴｏｒｒとし、ＲＦパワーを１ｋＷ〜５ｋＷとする。
この場合、得られた非強誘電体膜（パイロクロア構造）
１３は、｛１１１｝面配向である。
【０１０８】次に、図１３に示すように、６００℃、１
時間の結晶化熱処理を施すことで、準安定相である非強
誘電体膜１３のパイロクロア構造を強誘電体相であるペ
ロブスカイト構造に転移させる。そして、この結晶転移
に伴う体積減少に対応した直径１０ｎｍの微少空孔が膜
中に均一に分布したポーラス強誘電体膜１０を得る。そ
の空孔率は約１０％である。以上のように、清浄表面上
に形成された、配向性の優れたパイロクロア相の膜から
得たポーラス強誘電体膜１０は、空孔密度分布の均一性
に優れた膜となる。ここでは、準安定相として｛１１
１｝面配向したパイロクロア構造の膜を用いたことか
ら、｛１００｝面に配向したペロブスカイト構造のポー
ラス強誘電体膜１０が得られる。
【０１０９】次に、上部容量電極２６として、Ｉｒ膜
（１５０ｎｍ）およびＩｒＯ2膜（５０ｎｍ）を、Ｉｒ
ターゲットを用いたＤＣスパッタ法でポーラス強誘電体
膜１０上に形成する。特にＩｒＯ2膜を形成する際、下
地となるポーラス強誘電体膜１０表面の還元反応を回避
するため、酸素分圧を５ｍＴｏｒｒ以上とすることが肝
要である。基板加熱温度もＩｒＯ2結晶膜の得られる最
低温度、例えば２００℃程度が最適である。その後、Ｉ
ｒＯ2結晶膜上にフォトレジストを回転塗布し、パター
ニングを行って、図１４に示すようにＣｌ2とＡｒガス
を用いたドライエッチングで上部容量電極２６を加工
し、酸素ラジカルでフォトレジスト６１を除去する。
【０１１０】次に、図１５に示すように、ＣＦ4、ＨＢ
ｒ、Ａｒを用いたドライエッチングでポーラス強誘電体
膜１０を加工し、エッチングガスをＣｌ2とＡｒに切り
替えて下部容量電極２４であるＩｒ膜とＩｒＯ2膜を加
工する。
【０１１１】その後、図１６に示すように、オゾンＴＥ
ＯＳ−ＣＶＤ法で容量カバー膜３３として６００ｎｍの
ＳｉＯ2膜を成長させる。続いて下部容量電極膜２４と
上部容量電極膜２６それぞれに至る容量電極用コンタク
トホール３１を形成する。かかる容量電極用コンタクト
ホール３１形成時のダメージを除去するため、６００
℃、２０分の酸素熱処理を行う。次に、図１７に示すよ
うに、トランジスタの拡散層に至る２つのトランジスタ
コンタクトホールを形成後、膜厚方向に下からＴｉＮを
５０ｎｍ、Ａｌ−Ｓｉを５００ｎｍ、ＴｉＮを５０ｎ
ｍ、ＷＳｉxを５０ｎｍ積層した配線３２を形成する。
その後、Ｃｌ系ガスを用いたドライエッチングで配線パ
ターンを形成し、強誘電体メモリを完成する。
【０１１２】次に、以上のようにして形成された強誘電
体メモリの深さ方向の不純物の濃度分布を図１８に示
す。この不純物の濃度分布は、ＳＩＭＳ分析法により得
られたものである。ここでは、下部容量電極２４をＰｔ
膜（２００ｎｍ）とＴｉ膜（５０ｎｍ）の積層膜とした
場合であるが、ＰＺＴ構成成分であるＰｂ，Ｚｒ，Ｔｉ
は実質的に層間絶縁膜３５であるＢＰＳＧ膜表面層に検
出されているだけであり、シリコン基板２１の表面には
達していない。このように、ＢＰＳＧ膜ではＰＺＴ成分
のゲッタリング効果が確認されている。
【０１１３】以上に示した一連の工程で、セルトランジ
スタ（ｎ型ＭＯＳＦＥＴ）２２上に、ポーラス強誘電体
膜１０が形成された強誘電体メモリが得られる。
【０１１４】次に、本発明の実施形態にかかる強誘電体
メモリの第２の製造方法を説明する。
【０１１５】この製造方法は、ポーラス強誘電体膜を得
るための熱処理工程を強誘電体容量加工後に行うもので
ある。
【０１１６】図１９に示すように、セルトランジスタ
（ｎ型ＭＯＳＦＥＴ）２２上に層間絶縁膜３５を形成
し、ＣＭＰで平坦化する。次に、ｎ型ＭＯＳＦＥＴの拡
散層に至る２つのコンタクトホールを形成し、コンタク
トホール底部のn+拡散層に、砒素をコンタクトイオン注
入する。その後、コリメートスパッタ法でコンタクトバ
リア膜としてＴｉ膜（１０ｎｍ）とＴｉＮ膜（５０ｎ
ｍ）を成長した後（図示せず）、窒素雰囲気中で８００
℃、１０秒程度のランプ加熱を行う。この工程で、コン
タクトイオン注入された不純物の活性化とＴｉＮ膜の緻
密化を行う。その後、ＣＶＤ法でタングステン膜を成長
し、化学機械研磨法で層間絶縁膜３５上に存在するＷ
膜、ＴｉＮ膜、Ｔｉ膜を選択的に除去して、Ｗコンタク
トプラグ２７を形成する。さらに、Ｗコンタクトプラグ
２７の酸化防止膜３４として、プラズマＣＶＤ法で３０
ｎｍのＳｉＮ膜を成長し、４５０℃〜５５０℃、５〜２
０秒程度のランプ加熱で、ＳｉＮ膜中に含まれる水素除
去と緻密化を行う。
【０１１７】その後、下部容量電極２４、非強誘電体膜
１３および上部容量電極２６を連続スパッタにより成長
させる。まず、ＤＣスパッタ法で下部容量電極２４とな
るＩｒ膜（１５０ｎｍ）とＩｒＯ2膜（５０ｎｍ）を成
長させる。その際、スパッタガスを［Ｏ2］／（［Ａ
ｒ］＋［Ｏ2］）が２５％とし、その酸素分圧を５ｍＴ
ｏｒｒ以上とし、基板温度を２００℃とする。その後、
搬送チャンバーを介して基板をＲＦスパッタチャンバー
に入れ、基板温度を４００℃とし１０％酸素含有アルゴ
ンプラズマを用いて準安定相である非強誘電体膜１３
（パイロクロア構造）を２００ｎｍ成長する。ここで
は、Ｐｂ1.1（Ｚｒ0.35Ｔｉ0.65）Ｏ3ターゲットを用
い、スパッタのガス圧を１ｍＴｏｒｒ〜１０ｍＴｏｒｒ
とし、ＲＦパワーを１ｋＷ〜５ｋＷとする。この場合、
得られたパイロクロア構造は、｛１００｝面配向であ
る。再び、搬送チャンバーを介して基板をＤＣスパッタ
チャンバーに入れ、上部容量電極２６となるＩｒ膜（１
５０ｎｍ）とＩｒＯ2膜（５０ｎｍ）を成長させる。そ
の際、スパッタガスを［Ｏ2］／（［Ａｒ］＋［Ｏ2］）
が２５％とし、その酸素分圧を５ｍＴｏｒｒ以上とし、
基板温度を２００℃とする。
【０１１８】次に、図２０に示すように、上部容量電極
２６上にフォトレジスト６１を回転塗布し、パターニン
グして上部容量電極２６と非強誘電体膜１３をドライエ
ッチングで加工する。さらに、図２１に示すように下部
容量電極２４をエッチングにより加工する。その後、酸
素雰囲気中で６００℃、２０分の熱処理で、パイロクロ
ア構造の非強誘電体膜１３を結晶化させて、図２２に示
すように（１１１）面配向のポーラス強誘電体膜１０を
得る。
【０１１９】その後、図２３に示すように、Ｏ3−ＴＥ
ＯＳ―ＣＶＤ法で５００ｎｍの容量カバー膜３３を成長
し、上部容量電極２６と下部容量電極２４それぞれに至
る容量コンタクトホールを形成する。さらに、６００
℃、２０分の酸素アニールでエッチングダメージを除去
した後、Ｗコンタクトプラグ２７に至るビアホールを形
成する。ＴｉＮ、Ａｌ−Ｓｉ−Ｃｕ、ＴｉＮ、Ｔｉ、Ｗ
Ｓｉｘの層からなる配線を形成した後、配線パターンを
形成する。この場合、Ｗコンタクトプラグ２７を介し
て、配線パターンとトランジスタ拡散層およびワード線
（ゲート電極）２３が接続されている。このことで、ア
スペクト比の大きいコンタクトホールの形成を回避して
いる。
【０１２０】次に、本発明の実施形態にかかる強誘電体
メモリの第３の製造方法を説明する。
【０１２１】この製造方法は、スパッタ法で下部容量電
極２４とパイロクロア構造の非強誘電体膜１３とＩｒＯ
2のカバー電極膜２８からなる膜を積層して形成した
後、ポーラス強誘電体膜１０を得るための熱処理工程を
行う製造方法である。この製造方法では、酸化防止膜３
４を形成するところまでは、上記した第２の製造方法と
同じである。
【０１２２】図２４に示すように、酸化防止膜３４上
に、ＤＣスパッタチャンバーでＩｒ膜（１５０ｎｍ）お
よびＩｒＯ2膜（５０ｎｍ）からなる下部容量電極２４
を成長させ、搬送チャンバーを介してＲＦスパッタチャ
ンバーで、パイロクロア構造の非強誘電体膜１３を成長
させる。その後、再び真空搬送チャンバーを介してＤＣ
スパッタチャンバーに送り、５０ｎｍのＩｒＯ2膜をカ
バー電極膜２８として成長させる。その後、ランプ加熱
法で６００℃、３０秒程度の結晶化熱処理を行って、図
２５に示すようなポーラス強誘電体膜１０が下部容量電
極膜２４とＩｒＯ2カバー電極膜２８とに挟まれた構造
を得る。その後、必要に応じて６００℃、２０分程度の
酸素雰囲気中での炉アニールを追加してもよい。ランプ
加熱法と炉アニール法とを併用することで、パイロクロ
ア構造の非強誘電体膜１３内部に、より均一にペロブス
カイト結晶核を生成し、ポーラス強誘電体膜１０内部に
形成される空孔を均一に分布させることができる。
【０１２３】その後、図２６に示すように、上部容量電
極２６である膜厚１５０ｎｍのＩｒ膜をＤＣスパッタ法
で成長させ、ドライエッチングで加工することで、ポー
ラス強誘電体膜１０の容量を形成する。その後の製造方
法は、上記した第２の製造方法と同じである。この方法
では、下部容量電極２４とパイロクロア構造の非強誘電
体膜１３とＩｒＯ2カバー電極膜２８とを連続する一貫
のプロセスで成膜しているため、下部容量電極２４とポ
ーラス強誘電体膜１０との界面の清浄性を保つことが可
能である。また、ＩｒＯ2のカバー電極膜２８は５０ｎ
ｍと十分薄いため、短時間の結晶化熱処理で下地のポー
ラス強誘電体膜１０に十分な酸素を供給することがで
き、酸素欠損のないポーラス強誘電体膜１０を得られる
といった特徴がある。
【０１２４】さらに、本発明の実施形態にかかる強誘電
体メモリの第４の製造方法として、図２７に示すよう
に、Ｗコンタクトプラグ（容量プラグ）上にポーラス強
誘電体膜容量を形成して、強誘電体メモリとすることも
できる。この場合、酸化防止膜３４を形成する工程は、
容量電極３０、ポーラス強誘電体膜１０、カバー電極膜
２８が形成された後に行われる。そして、酸化防止膜３
４が形成された後に、プレート電極線２９が形成され、
容量カバー膜３３が形成される。その後、ビット線２５
と、配線３２が形成されて、強誘電体メモリが完成す
る。
【０１２５】ここでは、代表例としてスパッタ法により
成膜されたＰＺＴ膜のパイロクロア相からペロブスカイ
ト相への転移について述べたが、ポーラス強誘電体膜を
最終的に得ることは、熱処理によって体積収縮をともな
い、強誘電相へ結晶化もしくは転移させることが可能で
あれば、いかなる材料においても実現可能である。ま
た、空孔密度分布の均一性を向上させるためには、初期
相として洗浄な下部容量電極上に形成する結晶性の膜
を、高配向性の膜とすることが重要である。また、初期
相の形成はスパッタ法に限らず、ゾルゲル法、ＣＶＤ
法、レーザーアブレーション法等でもよい。
【０１２６】
【発明の効果】本発明により、配向性を有する準安定相
から強誘電体相への結晶化の際に生じる体積収縮を利用
して、強誘電体膜中に空孔を生成することで、微細空孔
を強誘電体膜内部に均一に分布させることができる。こ
の微少空孔の存在により、強誘電体膜の実効誘電率が低
下し、強誘電体記憶素子の低電圧動作が可能になる。
【図面の簡単な説明】
【図１】半導体基板上にマトリクス状に配置された、本
発明の実施形態にかかる複数の強誘電体メモリの内の一
部の構成を示す概略図である。
【図２】本発明の実施形態にかかる強誘電体メモリを構
成するポーラス強誘電体膜の単位面積当たりの放出電荷
量（電荷密度）と読み出し電圧との関係を示す図であ
る。
【図３】本発明の実施形態にかかるポーラス強誘電体膜
の製造方法を説明するための図である。
【図４】本発明の実施形態にかかる準安定相の断面ＳＥ
Ｍ写真である。
【図５】本発明の実施形態にかかるポーラス強誘電体膜
のＳＥＭ写真である。
【図６】本発明の実施形態にかかるポーラス強誘電体膜
のＺｒ／Ｔｉ比の違いによる特性の違いを示すヒステリ
シスループである。
【図７】本発明の実施形態にかかるＺｒ／Ｔｉ＝０．５
３／０．４７のポーラス強誘電体膜容量の動作特性図で
ある。
【図８】本発明の実施形態にかかるＺｒ／Ｔｉ＝０．３
５／０．６５のポーラス強誘電体膜容量の動作特性図で
ある。
【図９】本発明の実施形態にかかるＺｒ／Ｔｉ＝０．２
０／０．８０のポーラス強誘電体膜容量の動作特性図で
ある。
【図１０】本発明の実施形態にかかるポーラス強誘電体
膜容量に印加する電圧の違いによる、ポーラス強誘電体
膜容量のＺｒ／Ｔｉ比と動作マージン（ΔＶb）の関係
を示す図である。
【図１１】本発明の実施形態にかかるポーラス強誘電体
容量に印加する電圧が５Ｖと３Ｖのときの、動作マージ
ン（ΔＶb）とポーラス強誘電体膜の膜厚の関係を示す
図である。
【図１２】本発明の実施形態にかかる第１の製造方法の
第１工程を説明するための図である。
【図１３】本発明の実施形態にかかる第１の製造方法の
第２工程を説明するための図である。
【図１４】本発明の実施形態にかかる第１の製造方法の
第３工程を説明するための図である。
【図１５】本発明の実施形態にかかる第１の製造方法の
第４工程を説明するための図である。
【図１６】本発明の実施形態にかかる第１の製造方法の
第５工程を説明するための図である。
【図１７】本発明の実施形態にかかる第１の製造方法の
第６工程を説明するための図である。
【図１８】本発明の実施形態にかかる第１の製造方法に
より製造された強誘電体メモリの表面からの深さと各膜
を構成している物質の濃度を示した図である。
【図１９】本発明の実施形態にかかる第２の製造方法の
第１工程を説明するための図である。
【図２０】本発明の実施形態にかかる第２の製造方法の
第２工程を説明するための図である。
【図２１】本発明の実施形態にかかる第２の製造方法の
第３工程を説明するための図である。
【図２２】本発明の実施形態にかかる第２の製造方法の
第４工程を説明するための図である。
【図２３】本発明の実施形態にかかる第２の製造方法の
第５工程を説明するための図である。
【図２４】本発明の実施形態にかかる第３の製造方法の
第１工程を説明するための図である。
【図２５】本発明の実施形態にかかる第３の製造方法の
第２工程を説明するための図である。
【図２６】本発明の実施形態にかかる第３の製造方法の
第３工程を説明するための図である。
【図２７】本発明の実施形態にかかる第４の製造方法を
説明するための図である。
【図２８】従来の強誘電体膜容量のヒステリシスループ
である。
【図２９】従来の強誘電体メモリセルの構成図である。
【図３０】従来の強誘電体メモリセルの等価回路図であ
る。
【図３１】従来の強誘電体メモリセルの動作特性の説明
図である。
【符号の説明】
１０ ポーラス強誘電体膜 １１ 空孔 １２ 強誘電体容量 １３ 準安定・非強誘電体膜 ２１ シリコン基板 ２２ セルトランジスタ ２３ ワード線 ２４ 下部容量電極 ２５ ビット線 ２６ 上部容量電極 ２７ W（タングステン）コンタクトプラグ ２８ カバー電極膜 ２９ プレート電極線 ３０ 容量電極 ３１ 容量電極用コンタクトホール ３２ 配線 ３３ 容量カバー膜 ３４ 酸化防止膜 ３５ 層間絶縁膜 ５０ グランド ５１ ビット線容量（負荷容量） ６１ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｆターム(参考） 4G031 AA11 AA12 AA32 BA09 CA02 CA07 CA08 CA09 5F083 FR02 GA05 JA13 MA06 MA17 MA20 PR22 PR33 5G303 AA10 AB06 AB20 BA03 CA01 CB25 CB35 CB39 DA01

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】電流経路をオン、オフするためのスイッチ
    ング手段と、 前記スイッチング手段に接続され、対向する電極と該電
    極間に配置された内部に複数の空孔を備える強誘電体膜
    とから構成さるコンデンサと、から構成されることを特
    徴とする強誘電体記憶素子。
  2. 【請求項２】前記強誘電体膜が内部に実質的に均一に分
    布する空孔を有することによって、その実効誘電率は小
    さくなることを特徴とする請求項１に記載の強誘電体記
    憶素子。
  3. 【請求項３】前記強誘電体膜の内部に存在する空孔は、
    互いに独立して存在することを特徴とする請求項１、請
    求項２のいずれかに記載の強誘電体記憶素子。
  4. 【請求項４】前記強誘電体膜の内部に分布する空孔は、
    その内径が５ｎｍから５０ｎｍであることを特徴とする
    請求項１乃至請求項３に記載の強誘電体記憶素子。
  5. 【請求項５】前記強誘電体膜の結晶軸は、膜厚方向に配
    向していることを特徴とする請求項１乃至請求項４の何
    れか１項に記載の強誘電体記憶素子。
  6. 【請求項６】前記強誘電体膜は、鉛、ジルコニウムとチ
    タンの酸化物を主成分とするペロブスカイト構造であ
    り、そのジルコニウム／チタン比が０．３／０．７から
    ０．７５／０．２５であることを特徴とする請求項１乃
    至請求項５の何れか１項に記載の強誘電体記憶素子。
  7. 【請求項７】前記強誘電体膜は、その膜厚が１５０ｎｍ
    から３００ｎｍであることを特徴とする請求項１乃至請
    求項６の何れか１項に記載の強誘電体記憶素子。
  8. 【請求項８】スイッチング素子と強誘電体容量とから構
    成される複数の強誘電体記憶素子を備える記憶装置にお
    いて、 半導体基板上にマトリクス状に配置され、電流経路をオ
    ン、オフするためのトランジスタと、 前記トランジスタの制御端子に接続されたワードライン
    と、 前記トランジスタの電流経路の一端に接続されたビット
    ラインと、 各前記トランジスタの電流経路の他端に接続され、内部
    に複数の空孔を備える強誘電体膜とから構成さるコンデ
    ンサと、から構成されることを特徴とする記憶装置。
  9. 【請求項９】半導体基板と、 該半導体基板に形成されたトランジスタと、 前記半導体基板及び前記トランジスタ上に形成された絶
    縁膜と、 該絶縁膜上に形成された第１及び第２の容量電極と、 前記第１の電極と第２の容量電極の間に配置された内部
    に複数の空孔を備える強誘電体膜と、 前記絶縁膜を貫通して前記トランジスタの電流路の一端
    に接続された第１の電極と前記絶縁膜を貫通し、前記第
    ２の容量電極を前記トランジスタの前記電流路の他端に
    接続する第２の電極と、から構成されることを特徴とす
    る記憶装置。
  10. 【請求項１０】スイッチング素子と強誘電体容量とから
    構成される強誘電体記憶素子を形成する方法において、 強誘電体容量を形成する工程は、 準安定な非強誘電体膜を形成する成膜工程と、 前記非強誘電体膜に熱処理を施して、膜内に分布する空
    孔を有する強誘電体膜に結晶転移させる転移工程と、 を備えることを特徴とする強誘電体記憶素子の製造方
    法。
  11. 【請求項１１】前記成膜工程は、強誘電体膜よりも密度
    の低い、膜厚方向に結晶軸が配向した準安定な非強誘電
    体膜を形成する工程から構成されることを特徴とする請
    求項１０に記載の強誘電体記憶素子の製造方法。
  12. 【請求項１２】前記転移工程は、準安定な非強誘電体相
    から強誘電体相への結晶転移温度以上に前記非強誘電体
    膜を加熱することにより、該非強誘電体膜の内部に複数
    の強誘電体の結晶核を発生させ、この結晶核を成長させ
    て、結晶配向性を有する強誘電体膜を得る工程から構成
    されることを特徴とする請求項１０乃至請求項１１の何
    れか１項に記載の強誘電体記憶素子の製造方法。
  13. 【請求項１３】前記転移工程は、準安定な非強誘電体相
    から強誘電体相への結晶転移温度以上で前記非強誘電体
    膜を加熱することにより、該非強誘電体膜の内部に複数
    の強誘電体の結晶核を発生させ、この結晶核を成長させ
    るときに生じる体積収縮により空孔を膜内に分布させる
    工程から構成される、ことを特徴とする請求項１０乃至
    請求項１２の何れか１項に記載の強誘電体記憶素子の製
    造方法。
  14. 【請求項１４】前記成膜工程は、下地を３００℃から５
    ００℃に加熱する工程と、酸素を含むプラズマガスを利
    用したスパッタ法により、準安定なパイロクロア相の非
    強誘電体膜を加熱された前記下地の上に形成する工程
    と、を備え、 前記転移工程は、前記非強誘電体膜に５５０℃から７０
    ０℃の熱処理を行って、ペロブスカイト相の強誘電体膜
    に転移させる工程を備える、ことを特徴とする請求項１
    ０乃至請求項１３の何れか１項に記載の強誘電体記憶素
    子の製造方法。
  15. 【請求項１５】半導体基板にスイッチとして機能するト
    ランジスタを形成する工程と、 前記半導体基板及び前記トランジスタ上に絶縁膜を形成
    する工程と、 前記絶縁膜上に第１の容量電極を形成する工程と、 前記第１の電極上に結晶質の準安定相で、膜厚方向に結
    晶軸が配向している非強誘電体膜を形成する成膜工程
    と、 前記非強誘電体膜に熱処理を施して、膜内に分布する空
    孔を有する強誘電体膜に結晶転移させる転移工程と、 前記強誘電体膜上に第２の容量電極を形成する工程と、 前記第１と第２の容量電極と前記トランジスタの電流路
    の一端とを接続する工程と、を備えることを特徴とする
    記憶装置の製造方法。
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JP2005183842A (ja) * 2003-12-22 2005-07-07 Fujitsu Ltd 半導体装置の製造方法
JP2007214600A (ja) * 2007-05-24 2007-08-23 Fujitsu Ltd 半導体装置の製造方法
JP2008135620A (ja) * 2006-11-29 2008-06-12 Seiko Epson Corp 強誘電体メモリ装置の製造方法
US7456454B2 (en) 2001-11-15 2008-11-25 Fujitsu Limited Ferroelectric semiconductor device and method of manufacturing the same
KR20210028060A (ko) * 2019-08-30 2021-03-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 랜덤 분극 방향을 갖는 폴리 강유전체 막을 사용하는 아날로그 비휘발성 메모리 디바이스
US11380708B2 (en) 2019-08-30 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Analog non-volatile memory device using poly ferroelectric film with random polarization directions
CN116209244A (zh) * 2022-01-26 2023-06-02 北京超弦存储器研究院 动态存储器及存储装置
CN116234296A (zh) * 2022-01-18 2023-06-06 北京超弦存储器研究院 动态存储器以及soc芯片
CN116234299A (zh) * 2022-01-27 2023-06-06 北京超弦存储器研究院 动态存储器及其制作方法、soc芯片
CN116234298A (zh) * 2022-01-26 2023-06-06 北京超弦存储器研究院 动态存储器及soc芯片

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7456454B2 (en) 2001-11-15 2008-11-25 Fujitsu Limited Ferroelectric semiconductor device and method of manufacturing the same
US7745232B2 (en) 2001-11-15 2010-06-29 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing the same
JP2005183842A (ja) * 2003-12-22 2005-07-07 Fujitsu Ltd 半導体装置の製造方法
JP2008135620A (ja) * 2006-11-29 2008-06-12 Seiko Epson Corp 強誘電体メモリ装置の製造方法
JP2007214600A (ja) * 2007-05-24 2007-08-23 Fujitsu Ltd 半導体装置の製造方法
US11856784B2 (en) 2019-08-30 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Analog non-volatile memory device using poly ferroelectric film with random polarization directions
KR102395394B1 (ko) * 2019-08-30 2022-05-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 랜덤 분극 방향을 갖는 폴리 강유전체 막을 사용하는 아날로그 비휘발성 메모리 디바이스
US11380708B2 (en) 2019-08-30 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Analog non-volatile memory device using poly ferroelectric film with random polarization directions
KR20210028060A (ko) * 2019-08-30 2021-03-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 랜덤 분극 방향을 갖는 폴리 강유전체 막을 사용하는 아날로그 비휘발성 메모리 디바이스
US12256552B2 (en) 2019-08-30 2025-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Analog non-volatile memory device using poly ferrorelectric film with random polarization directions
CN116234296A (zh) * 2022-01-18 2023-06-06 北京超弦存储器研究院 动态存储器以及soc芯片
CN116209244A (zh) * 2022-01-26 2023-06-02 北京超弦存储器研究院 动态存储器及存储装置
CN116234298A (zh) * 2022-01-26 2023-06-06 北京超弦存储器研究院 动态存储器及soc芯片
CN116209244B (zh) * 2022-01-26 2024-02-23 北京超弦存储器研究院 动态存储器及存储装置
CN116234298B (zh) * 2022-01-26 2024-02-23 北京超弦存储器研究院 动态存储器及soc芯片
CN116234299A (zh) * 2022-01-27 2023-06-06 北京超弦存储器研究院 动态存储器及其制作方法、soc芯片
CN116234299B (zh) * 2022-01-27 2024-02-23 北京超弦存储器研究院 动态存储器及其制作方法、soc芯片

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