JP2001139313A

JP2001139313A - 酸化物膜の製造方法と強誘電体メモリの製造方法

Info

Publication number: JP2001139313A
Application number: JP32045299A
Authority: JP
Inventors: Hisaya Inoue; 尚也井上; Yoshihiro Hayashi; 喜宏林; Tamotsu Senna; 保仙名; Tetsuhiko Isobe; 徹彦磯部; Kohei Naito; 耕平内藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-11-11
Filing date: 1999-11-11
Publication date: 2001-05-22

Abstract

(57)【要約】【課題】酸化物膜、特に強誘電体メモリの強誘電体酸
化物膜を低温で形成できる製造方法を提供して、半導体
集積回路の特性変動や特性劣化を招くことなく高機能な
ロジック、強誘電体メモリを混載可能にする。【解決手段】基板温度３００℃程度でＲＦスパッタを
行ったＰＺＴ非晶質膜について、Ｈ₂濃度４％のＨ₂／Ｎ
₂混合ガス中で基板温度を上げながらＸ線回折測定を行
った結果を図に示す。３００℃を超えたあたりから、ペ
ロブスカイト相のピークが徐々に強くなっている様子が
見られ、４００℃以上では鋭いペロブスカイトのピーク
が観測される。すなわち、還元雰囲気で熱処理を行うこ
とにより、４５０℃以下の低温で強誘電性を示すペロブ
スカイト膜を得ることが実証された。この技術を強誘電
体メモリの強誘電体膜形成に適用する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体膜などの
酸化物膜の製造方法と強誘電体メモリの製造方法に関
し、より詳しくは結晶構造の金属酸化物膜の低温での成
膜方法とこれを用いた強誘電体メモリの製造方法に関す
るものである。

【０００２】

【従来の技術】強誘電体メモリ（ＦＲＡＭ）について
は、現在、活発に研究・開発が行われており、将来の半
導体メモリの主役となりうる可能性をもつデバイスとし
て大きな期待が寄せられている。強誘電体メモリは、強
誘電体材料の分極が印加電界に対してヒステリシス（履
歴特性）を示すことを利用した記憶装置である。強誘電
体メモリセルにおいて、情報蓄積の役割を果たす強誘電
体容量素子は、対向する電極間に強誘電体を挟むことに
よって構成される。強誘電体容量素子の対向する電極間
に正または負の電圧を印加してから電圧を除去すると、
その電圧の極性に応じて正また負の残留分極と呼ばれる
分極が容量素子内部に蓄積される。この極性により２値
情報を記憶させることにより１ビット分のメモリセルが
得られる。前記強誘電体容量素子に情報を書き込むため
には、対向する電極間に電圧を印加する必要があり、強
誘電体メモリセルには、電圧印加あるいは情報読み出し
用のスイッチング素子としてＭＯＳトランジスタを構成
要素として含んでいる。

【０００３】１ビット分の情報を記録するには、スイッ
チングトランジスタ１つと強誘電体容量素子１つから構
成される１Ｔ／１Ｃ構造で対応可能である。しかし、よ
り安定な動作を実現する方法として１Ｔ／１Ｃ構造を２
つ組み合わせて２Ｔ／２Ｃ構造とする方法が提案されて
いる。すなわち、１ビットを記録するのに、２Ｔ／２Ｃ
構造の２つの強誘電体容量素子に相補的な情報を書き込
むのである。このような構造では、原理的に読み出し時
のマージンが２倍になるだけでなく、使用環境や使用状
況によって特性が変動した場合でも、安定して情報の読
み出しを行うことが可能である。このように、現状の強
誘電体容量ではこのような経時変化による特性劣化が問
題になっている。

【０００４】強誘電体メモリは、電圧印加を除去しても
情報を保持できるいわゆる不揮発性ランダムアクセスメ
モリである。強誘電体メモリと同様な構成を有するラン
ダムアクセスメモリに、ダイナミックランダムアクセス
メモリ（ＤＲＡＭ）があるが、不揮発性を有しておら
ず、電源を遮断すると情報が揮発してしまう。ＤＲＡＭ
は、原則的に強誘電体メモリと同様にスイッチングトラ
ンジスタと電荷蓄積容量素子からなる。ＤＲＡＭの場合
にはこの容量素子の誘電体は常誘電体であり、印加電圧
を除去すると電荷は“０”となってしまう。情報を保持
しているときは、容量素子を電気的に浮遊させるが、漏
れ電流等により徐々に電荷を失っていく。このため、一
定周期毎に情報を再書き込みするリフレッシュと称する
動作を行う必要がある。このリフレッシュ動作を行うた
めには、回路を活性状態に維持しておく必要があるの
で、情報を保持する場合には電源遮断は許されない。し
かし、ＤＲＡＭは長年の研究開発により技術の蓄積が大
きく、立体構造の容量素子や複雑な形状を有する容量素
子を作製することにより、容量素子面積を維持しながら
もセル面積を縮小してきた。このため、高密度・高集積
メモリを実現しており、また比較的高速にアクセスする
ことが可能なので、コンピュータの主記憶装置等の用途
で幅広く使われている。

【０００５】一方、不揮発性を有する半導体記憶装置と
しては、ＥＥＰＲＯＭやフラッシュメモリなどがある。
これらは、ＭＯＳトランジスタのゲート電極を制御ゲー
ト電極と浮遊ゲート電極とによって構成し、浮遊ゲート
電極に電荷を蓄積することによりＭＯＳトランジスタの
しきい値を変動させて書き込まれた情報を読み出す方式
であり、情報の書き込みや消去において１２Ｖ程度の高
い電圧を必要とするだけでなく、前者においてはミリ秒
オーダー、後者においてはマイクロ秒オーダーと長い時
間を要する。また、書き込みや消去時にゲート絶縁膜を
損傷するため、新しい情報を書き込む度に信頼性が低下
するという問題点がある。事実、ＥＥＰＲＯＭやフラッ
シュメモリの書き換え耐性は１０⁴ 回から１０⁶ 回と言
われている。これに対して、強誘電体メモリは書き込み
および読み出し時に要する電圧は通常のロジック回路の
電源電圧程度である２Ｖから５Ｖで十分であり、書き換
え耐性も１０¹⁰回以上を保証できる。また、読み書きの
速度も速く、マイクロ秒以下で行うことが可能である。

【０００６】強誘電体メモリに用いる強誘電体材料とし
ては、５Ｖ以下程度の低電圧で分極反転が可能で、高い
残留分極を示すものが望ましい。このような観点から、
Ｐｂ（Ｚｒ、Ｔｉ）Ｏ₃（ジルコン酸チタン酸鉛、以下
ＰＺＴ）や、これに添加物を加えた（Ｐｂ、Ｌａ）（Ｚ
ｒ、Ｔｉ）Ｏ₃などのＰｂ系ペロブスカイト強誘電体、
およびＳｒＢｉ₂Ｔａ₂Ｏ₉や、Ｂｉ₄Ｔｉ₃Ｏ₁₂などをは
じめとした、Ｂｉ系層状ペロブスカイト強誘電体を中心
として開発が進められている。Ｐｂ系ペロブスカイト強
誘電体は、開発当初、分極反転の繰り返しによる特性劣
化である“疲労”と呼ばれる現象が深刻であった。しか
し、近年になって、ＩｒＯ₂に代表されるような酸化物
系の電極を用いることにより、疲労耐性は飛躍的に向上
し、１０¹²回以上の書き換え耐性を実現するに至ってい
る。また、組成や膜厚の最適化により、より低電圧での
動作が追求されつつある。Ｐｂ系強誘電体の結晶化温度
は、一般に６００℃以上であるとされている。一方のＢ
ｉ系層状ペロブスカイト強誘電体は、電極を工夫するこ
となく良好な疲労耐性を示しており、この点に関しては
Ｐｂ系強誘電体よりも優れていた。しかし、結晶化温度
が一般にＰｂ系よりも高く、８００℃前後の熱処理が必
要であるとされている。

【０００７】強誘電体膜の成膜には、強誘電体の構成金
属元素を含む溶液を塗布し結晶化させるゾルゲル法やＭ
ＯＤ（Metal Organic Decomposition）法、構成元素を
含む単一もしくは複数のターゲット用いるスパッタ法や
レーザーアブレーション法、構成金属元素を含む有機原
料を用いて気相成長させるＭＯＣＶＤ（Metal Organic
Chemical Vapor Deposition）法などがある。生産性、
ＬＳＩプロセスとの整合性、組成の制御性等を考慮する
と、スパッタ法での成膜が最も望ましい。スパッタ法
で、これらの膜を成膜する場合、結晶化温度前後の温度
に基板を加熱しながらスパッタする方法と、低温でスパ
ッタした後に熱処理によって結晶化させる手法がある。

【０００８】半導体集積回路に、これらの材料からなる
強誘電体容量素子を組み込むためには、トランジスタ等
からなる集積回路の特性変動を極力抑えるプロセスを採
用する必要がある。特に、本来高い機能を有するロジッ
ク回路においては、高温プロセス中の特性変動によって
その機能を発揮できなくなる。ロジック回路の特性変動
を防ぐためには、具体的には、強誘電体容量素子形成温
度をできるだけ低く抑え、トランジスタ特性や配線の劣
化を抑えなければならない。しかし、一般に上記強誘電
体材料を成膜するためには、６００〜８００℃以上の高
温かつ酸化雰囲気を必要とすることは述べた。しかし、
例えばタングステンプラグ上に容量素子を形成する際に
は５００℃程度以下、さらに多層配線を形成した後に容
量素子を形成する際には４５０℃以下で強誘電体容量素
子の形成工程を行う必要がある。そこで、強誘電体膜を
構成する各種金属元素を含む、非晶質もしくは非強誘電
相結晶質の膜を低温で形成し、その後の熱処理を工夫す
ることによって、プロセスの低温化が試みられている。

【０００９】低温化を計った強誘電体膜の成膜について
の従来例を４件以下に記す。（第１の従来例）特開平１１−１７１５４８号公報に
は、減圧下での熱処理によって、強誘電体結晶化温度の
低温下をもたらす手法が開示されている。この手法で
は、減圧下に置かれた基板裏面を結晶化温度以上に加熱
し、基板表面側に低い温度の酸素ガスを吹き付けること
により結晶化を行っている。基板上に、ＳｒＢｉ₂Ｔａ₂
Ｏ₉を構成する金属元素を含む原料溶液を塗布し、乾燥
させた後に、本従来例に示す熱処理を行う。減圧下で熱
処理を行うことにより、対流による基板表面側の加熱を
抑えるとともに、表面から比較的低温の酸素ガスを吹き
付けるので、基板表面の温度はある程度低温に保たれ
る。強誘電体の結晶化は、基板側から進行するので、最
表面が低温であっても結晶化は完了する。尚、ウエハの
厚さ方向における温度勾配は、吹き付けるガス流量や圧
力によっても変化する。本従来例における実施例では、
基板を抵抗加熱ヒーターを組み込んだホルダー上に設置
し、ホルダー温度を約８００℃に設定したときに、基板
表面温度が６００℃となるような条件で結晶化を行って
いる。以上のように、本従来例では、基板表面という局
所領域での低温化によって、実効的なプロセス温度の低
温化を実現している。

【００１０】（第２の従来例）特開平１０−３０３３８
６号公報には、熱処理雰囲気として亜酸化窒素ガスを採
用することによって結晶化温度を低温化する手法が開示
されている。亜酸化窒素は酸化力が極めて強いため、結
晶化が低温で起こる。スパッタ法により、ＳｒＢｉ₂ Ｔ
ａ₂Ｏ₉（以下ＳＢＴ）を構成する金属元素を含む非晶質
膜を形成し、亜酸化窒素雰囲気で熱処理を行う。酸素雰
囲気での熱処理では、７２０℃以上でＸＲＤ（X-ray Di
ffraction）によってＳＢＴ結晶のピークが観測される
が、亜酸化窒素雰囲気で熱処理を行うと、６００℃から
ＳＢＴ結晶のピークが見られる。また、残留分極やリー
ク電流などの電気的特性を調べてみると、残留分極で
は、酸素雰囲気で７００℃で得られた膜と亜酸化窒素雰
囲気で６００℃で得られた膜の特性がほぼ同等であり、
リーク電流については、酸素雰囲気で７５０℃の熱処理
で得られた膜と亜酸化窒素雰囲気で６５０℃で得られた
膜の特性がほぼ同等であった、とされる。よって、熱処
理雰囲気を、酸素から酸化力の強い亜酸化窒素に変える
ことにより、１００℃程度のプロセス温度の低温化を実
現できる。

【００１１】（第３の従来例）特開平９−６７１９３号
公報には、Ｂｉ系強誘電体よりも低温で形成可能とされ
るＰｂ系強誘電体のスパッタ成膜法について述べられて
いる。本従来例では、非晶質もしくはパイロクロア構造
のＰｂＴｉＯ₃膜を比較的低温でスパッタ法により形成
し５５０〜８００℃に加熱することによってペロブスカ
イト構造膜に結晶化させた膜をバッファ層として用い、
バッファ層上に５００〜７００℃でスパッタすることに
より（００１）に配向したペロブスカイト構造のＰｂＴ
ｉＯ₃膜を得ている。本従来例の実施例によると、第１
工程のバッファ層の成膜では、化学量論組成のＰｂＴｉ
Ｏ₃粉末を用い、基板温度を３００℃でスパッタを行
う。このとき得られた膜はＰｂ／Ｔｉモル比が１．１で
あるような非晶質膜である。この非晶質膜をチャンバ内
で５７５℃まで加熱すると、（００１）配向したペロブ
スカイト構造の結晶膜が形成される。次に、第２工程と
して、基板温度を６２０℃として、ＰｂＯを２０％過剰
に含んだＰｂＴｉＯ₃粉末をターゲットに用いて、バッ
ファ層上にエピタキシャル的にＰｂＴｉＯ₃を成長させ
る。

【００１２】（第４の従来例）特開平１１−５４７２１
号公報には、酸素含有Ａｒプラズマガス（例えば、Ａｒ
／Ｏ₂＝９０／１０）を用いたスパッタ法を活用したＰ
ｂ系強誘電体膜の成膜方法についての記述がある。基板
温度を３００〜５５０℃としてＲＦスパッタ法により強
誘電性を有しないパイロクロア構造の膜を成膜し、６０
０℃前後の熱処理によりペロブスカイト構造の膜に相転
移させるという手法である。一般に、Ｐｂおよびその酸
化物は揮発性が高く、真空中で基板温度を高温にしなが
ら成膜を行うと、Ｐｂ成分が欠損しやすくなる。この欠
損分を補償するために、ターゲット中のＰｂ成分を過剰
にしてスパッタする方法が一般に行われている。しか
し、６００℃程度の温度になると、成膜中に揮発するＰ
ｂ成分の制御性が悪くなり、安定な成膜が困難となる。
そこで、比較的低温でありながら、一定の結晶構造を持
って成膜が可能な３００℃〜５５０℃程度の温度でスパ
ッタを行っている。このとき、得られた膜はパイロクロ
ア構造の結晶膜であり、６００℃前後の熱処理を行うこ
とにより、強誘電性を有するペロブスカイト膜に相転移
する。

【００１３】

【発明が解決しようとする課題】しかしながら、第１、
第２、第３、第４の従来例にはそれぞれ以下に述べる問
題点がある。第１の従来例では、基板の厚さ方向の温度
勾配を制御するために、非常に複雑な装置構成を必要と
している。また、基板の厚さ方向の温度勾配を正確に把
握することは非常に困難であり、トランジスタが形成さ
れている部分の実温度が、特性変動を引き起こすような
温度になる可能性がある。特に、本従来例では、基板ホ
ルダー温度が８００℃と極めて高く、表面温度も６００
℃と、比較的高い温度に設定されている。今後の、微細
な集積回路に強誘電体容量素子を組み込んで行くには、
６００℃でも決して低い温度ではない。第２の従来例で
は、第１の従来例のような複雑な装置構成を必要としな
いが、６５０℃で強力な酸化雰囲気で熱処理を行うと、
例えば導電性プラグ上に容量素子を形成した際には、下
部電極と導電性プラグの界面でプラグ材料が酸化してし
まう可能性がある。したがって、さらに低温化、あるい
は酸化雰囲気を下げるような熱処理工程を考える必要が
ある。

【００１４】第３の従来例では、強誘電体材料としてＰ
ｂ系強誘電体を用いることにより、上記二つの従来例よ
り低温化は図られている。しかし、バッファ層の成膜と
その上に成膜するＰｂＴｉＯ₃膜の成膜で、異なるター
ゲットを用いる必要があるだけでなく、工程数も多くな
るので、極めて生産性が悪い。また、プロセス全体を通
して、６００℃程度前後のプロセスが複数回必要であ
り、ロジックプロセスとの整合性を維持するのに必要な
温度と比較すると依然として高温プロセスを必要として
いる。第４の従来例においても、やはり６００℃前後の
熱処理を必要としており、強誘電体膜形成工程における
ロジック回路への悪影響が懸念される。従来例でも述べ
たように、半導体集積回路プロセスとして強誘電体成膜
を行うためにはスパッタ法が最も望ましいが、スパッタ
法を利用した強誘電体成膜プロセスでは、現状の集積回
路プロセスおよび構造から要求される最高温度よりも高
い温度を必要としている。タングステンプラグや多層配
線プロセスとの温度上の整合性を確保するためには、強
誘電体成膜プロセス温度を４５０℃以下に抑える必要が
ある。本発明の課題は、上述した従来技術の問題点を解
決することであって、その目的は、既に形成されている
ロジック回路などの半導体デバイスに悪影響を及ぼすこ
とのない低温度で結晶性の酸化物膜を形成し得るように
することである。

【００１５】

【課題を解決するための手段】本発明による酸化物膜の
製造方法は、熱力学的準安定相酸化物膜を還元雰囲気ガ
ス中で熱処理することで、熱力学的安定相膜に相転移さ
せて酸化物膜を形成することを特徴とする。そして、好
ましくは、酸化物膜を構成する結晶が、式ＡＢＯ₃（Ａ
はＬａ、Ｃａ、Ｎｂで０〜１０％置換したＰｂであり、
ＢはＺｒおよびＴｉが任意の割合で混在している）で示
されるペロブスカイト構造であることを特徴とする。ま
た、好ましくは、前記還元雰囲気ガスが水素ガスである
ことを特徴とする。また、本発明による強誘電体メモリ
の製造方法は、上記の製造方法にて強誘電体膜を形成す
る工程を含んで構成される。

【００１６】

【作用】本発明の酸化物膜の製造方法によれば、４５０
℃以下の低温にてペロブスカイト構造の酸化物膜を形成
することができる。従って、本発明によれば、高温に曝
すことが好ましくない半導体集積回路等の他の構成物と
共存した構造物を構成することが可能になる。例えば、
タングステンプラグや多層配線を有するロジック半導体
集積回路上に回路の性能を損なうことなく強誘電体容量
素子を付加することが可能となる。

【００１７】

【発明の実施の形態】本発明の製造方法により形成され
るＰｂ系強誘電体は、図１に示すようなペロブスカイト
構造を有し、Ａサイトの主成分としてＰｂを含有する複
合金属酸化物強誘電体である。すなわち、ＡサイトにＰ
ｂを主成分とし、０〜１０％程度のＰｂをＬａ、Ｃａ、
Ｎｂ等で置換し、ＢサイトにＺｒとＴｉを任意の比率で
含有する酸化物強誘電体である。

【００１８】強誘電体容量素子は、対向する二つの電極
間に強誘電体膜を挟むことにより構成される。ここで
は、二つの電極と強誘電体膜が基板表面に対して垂直方
向に積層されたプレーナ型容量素子を用いる。すなわ
ち、下方から下部電極、強誘電体膜、上部電極の順に積
層された強誘電体容量素子である。下部電極は、酸化物
である強誘電体材料と直接接触するため、強誘電体材料
の還元および下部電極材料自体の酸化を抑えるために、
酸化されにくい材料もしくは既に酸化されている材料を
用いる。具体的には、Ｐｔなどの貴金属材料、あるいは
酸化物導電体であるＩｒＯ₂、ＲｕＯ₂、ＳｒＲｕＯ₃あ
るいは金属酸化物導電体と金属の積層膜（ＩｒＯ₂／Ｐ
ｔ、ＩｒＯ₂／Ｉｒ、ＩｒＯ₂／Ｒｕ、ＲｕＯ₂／Ｐｔ、
ＲｕＯ₂／Ｉｒ、ＲｕＯ₂／Ｒｕ、ＳｒＲｕＯ₃／Ｐｔ、
ＳｒＲｕＯ₃／Ｉｒ、ＳｒＲｕＯ₃／Ｒｕ）を用いる。

【００１９】前記下部電極上に、本発明に係る強誘電体
膜を成膜する。まず、４５０℃以下に基板加熱を行いな
がら、Ａｒ／Ｏ₂プラズマガスを用いるＲＦスパッタ法
により非晶質膜もしくは結晶質（パイロクロア構造）の
膜を形成する。熱力学的には、ペロブスカイト構造が安
定相であり、非晶質膜あるいはパイロクロア構造膜は準
安定相である。従って、これら準安定相をアニールする
（熱エネルギーを与える）と安定相であるペロブスカイ
ト相へ相転移する。具体的には、Ａｒ／Ｏ₂プラズマガ
スを用いたＲＦスパッタした膜を、酸素雰囲気或いは不
活性ガス雰囲気で熱処理を行う場合には、ペロブスカイ
ト構造に転移させるためには５００℃以上の高温を必要
とした。

【００２０】今回、熱処理を還元雰囲気で行うことによ
り４５０℃以下の低温でペロブスカイト構造へと転移で
きる現象を新規に見出した。具体的には、スパッタター
ゲットに、Ｐｂを１０％過剰に含み、Ｚｒ／Ｔｉ組成比
が３５／６５となるようなＰｂ（Ｚｒ、Ｔｉ）Ｏ₃を用
いたＲＦスパッタ法で、３００℃〜４５０℃に基板加熱
を行いながら、Ｐｂ、Ｚｒ、Ｔｉ、Ｏを含む非晶質膜も
しくはパイロクロア膜を下部電極上にスパッタする。次
に、この膜を水素を含む還元雰囲気でアニールする。

【００２１】

【実施例】次に、本発明の実施例について説明する。図
２は、基板温度３００℃でＲＦスパッタを行ったＰＺＴ
非晶質膜について、Ｈ₂濃度４％のＨ₂／Ｎ₂混合ガス中
で基板温度を上げながらＸ線回折測定を行った結果であ
る。３００℃を超えたあたりから、ペロブスカイト相の
ピークが徐々に強くなっている様子が見られ、４００℃
以上では鋭いペロブスカイトのピークが観測される。す
なわち、還元雰囲気で熱処理を行うことにより、４５０
℃以下の低温で強誘電性を示すペロブスカイト膜を得る
ことが実証された。基板温度を３５０℃〜５００℃とし
てＡｒ／Ｏ₂プラズマガスでＲＦスパッタしたパイロク
ロア膜についても、還元雰囲気中で４００℃〜５００℃
で加熱することでペロブスカイト相（強誘電体相）へと
相転移する現象が認められた。還元雰囲気中での熱処理
でペロブスカイトへの相転移速度が加速される原因につ
いては明らかではないが、現時点においては、還元雰囲
気によって非晶質あるいはパイロクロア構造膜中の金属
−酸素結合が一部切断され、相転移に伴う原子の移動が
容易になったためと推定される。特に、Ｐｂイオンは酸
素との結合力が弱く、容易に還元されやすい。このた
め、Ｐｂイオンが優先的に還元され、周囲に存在する元
素とエネルギー的に安定なペロブスカイト相へと結晶化
する。したがって、本手法は、準安定相を構成する元素
の還元によって安定相への転移が促進されるペロブスカ
イト構造に適用できるものである。特に、ＰＺＴペロブ
スカイトでは、Ｐｂが相転移に決定的に重要であるが、
ペロブスカイト構造においてＡサイトを占めるＰｂを１
０％以下の比率でＬａ、Ｃａ、Ｎｂで置換しても、結晶
化において影響を及ぼさないことが文献、実験等により
わかっている。

【００２２】また、ここではＺｒ／Ｔｉ＝３５／６５と
して実験を行ったが、通常Ｚｒ組成が増加するとペロブ
スカイト結晶化温度が上昇する。ただし、本手法を用い
る限り、Ｚｒ／Ｔｉ組成比が６５／３５よりもＴｉ過剰
側にあれば、４５０℃以下でのペロブスカイト結晶化は
可能である。還元雰囲気としては、常圧かつ水素濃度３
％（水素の爆発下限以下）の水素／窒素混合ガスで十分
である。水素濃度５０％以下であっても同様の効果を得
ることができるが、水素過剰になりすぎると強誘電体相
の還元劣化が顕著になるのでその水素濃度には上限が存
在する。還元雰囲気で熱処理を行う前に非晶質あるいは
パイロクロア相の膜を得る方法は、スパッタに限定され
るものではなく、ゾルゲル法やＭＯＣＶＤ法でも実現可
能である。

【００２３】還元雰囲気中での熱処理をして形成したペ
ロブスカイト構造ＰＺＴの強誘電性も確認された。ま
ず、下部Ｐｔ電極上に基板温度を４００℃とし、３ｋＷ
で５分間のＡｒ／Ｏ₂プラズマガスを用いたＲＦスパッ
タにより膜厚２００ｎｍのパイロクロア膜を形成した。
その後、還元雰囲気熱処理は、４２０℃、Ｈ₂濃度５０
％のＨ₂／Ｎ₂雰囲気で５分間行った。還元雰囲気熱処理
後に、４５０℃、６０分間の酸素雰囲気熱処理を行い、
上部電極を成膜した。上部電極は、膜厚がそれぞれ１０
０／５０ｎｍのＩｒ／ＩｒＯ₂ 積層膜をスパッタ法によ
り成膜した。Ｉｒ／ＩｒＯ₂積層膜は、Ａｒ／Ｏ₂流量比
を７５／２５、全圧を約１．６Ｐａ（１２ｍＴｏｒｒ）
とし、２００℃に基板加熱を行いながら、Ｉｒメタルタ
ーゲットを用いて連続成膜した。初期のＩｒＯ₂成膜時
にはＤＣパワーを１．４ｋＷとすることにより、反応性
スパッタによりＩｒＯ₂を得、続いてＤＣパワーを６ｋ
Ｗに上げることにより、反応を抑えてＩｒを成膜した。
このようにして、形成した容量素子は図３に示すような
ヒステリシス特性、図４に示すような電流−電圧特性を
示し、優れた特性の強誘電体容量素子となっていること
が確認された。

【００２４】以上のように、強誘電体材料を構成する元
素を全て含む非晶質もしくは結晶質の膜を、還元雰囲気
で熱処理することにより、強誘電体形成温度を４５０℃
以下に下げることが可能となり、高機能ロジックと強誘
電体メモリを効果的に混載することが可能となる。尚、
熱力学的準安定相として、非晶質相や準安定結晶相（こ
こではパイロクロア構造）のどちらに対しても、還元雰
囲気ガス中での熱処理で熱力学的安定相（ここではペロ
ブスカイト相）に低温転移させることが可能であるが、
出発膜として準安定結晶相を用いた方が、以下の観点か
ら望ましい。すなわち、準安定結晶相膜に結晶配向性を
持たせておけば、得られる熱力学的安定相（ここではペ
ロブスカイト相）にもその結晶配向性が保持される。具
体的には、（１１１）配向のパイロクロア構造膜の場
合、（１００）もしくは（００１）配向のペロブスカイ
ト構造膜が得られる。強誘電体膜の結晶配向性制御は、
分極特性の制御に対して極めて重要である。非晶質膜の
場合は、原則無配向のペロブスカイト構造膜となる。

【００２５】以下に、本発明の強誘電体容量素子形成法
を用いてロジックと強誘電体メモリを混載する工程の実
施例について説明する。まず、図５（ａ）に示すよう
に、シリコン基板１０１上に、拡散層１０２、ゲート酸
化膜１０４、ゲート電極１０５ａ、１０５ｂ（メモリセ
ル部のゲート電極１０５ｂはワード線を兼ねる）からな
るＭＯＳトランジスタを形成する。トランジスタは素子
分離膜１０３により互いに分離されて配置されている。
トランジスタを形成した後に、層間絶縁膜１１０を成膜
し、拡散層の所定の位置に配線に接続するためのコンタ
クトホールを形成する。その後、コンタクトホールを導
電体で完全に埋めるためにスパッタ法及びＣＶＤ（Chem
ical Vapor Deposition）法によりＴｉＮ／Ｔｉバリア
膜とタングステン膜を成膜し、プラズマエッチングを行
うことにより、コンタクト部以外に成膜された余分な導
電膜を除去して、コンタクトプラグ１１２を形成する。

【００２６】次に、図５（ｂ）に示すように、コンタク
トプラグまで形成したシリコン基板上にプラグ酸化防止
膜１３６となるシリコン窒化膜を５０ｎｍ程度堆積す
る。強誘電体容量素子形成工程においては、少なくとも
１回は酸素雰囲気での熱処理工程が必要であり、このと
きにプラグ表面が露出している場合にはプラグ表面が酸
化してしまい、接続不良の要因となる。プラグ酸化防止
膜は、フォトレジスト膜をマスクとするドライエッチン
グにより、強誘電体容量素子形成部のみ取り去る。次
に、図５（ｃ）に示すように、下部電極１３１、強誘電
体膜１３２、上部電極１３３の順に成膜する。必要に応
じて下部電極とプラグの間にＴｉＮなどの酸化防止導電
膜を挟む。ここでは、下部電極材料としてスパッタ法に
より成膜した膜厚２００ｎｍのＰｔを用いた。

【００２７】本実施例では、次のようにして容量素子を
形成した。まず、下部電極上に、基板温度を４００℃と
し、Ｐｂを１０％過剰に含み、Ｚｒ／Ｔｉ組成比が３５
／６５となるＰｂ（Ｚｒ、Ｔｉ）Ｏ₃をスパッタターゲ
ットに用い、３ｋＷで５分間のＲＦスパッタにより膜厚
２００ｎｍのパイロクロア膜を形成した。還元雰囲気熱
処理は、４２０℃、Ｈ₂濃度５０％のＨ₂／Ｎ₂雰囲気で
５分間行った。還元雰囲気熱処理後に、酸素欠損による
特性劣化を防止するため４５０℃、６０分間の酸素雰囲
気熱処理を行い、上部電極を成膜した。上部電極は、膜
厚がそれぞれ１００／５０ｎｍのＩｒ／ＩｒＯ₂積層膜
をスパッタ法により成膜した。Ｉｒ／ＩｒＯ₂積層膜
は、Ａｒ／Ｏ₂流量比を７５／２５、全圧を約１．６Ｐ
ａとし、２００℃に基板加熱を行いながら、Ｉｒメタル
ターゲットを用いて連続成膜した。初期のＩｒＯ₂成膜
時にはＤＣパワーを１．４ｋＷとすることにより、反応
性スパッタによりＩｒＯ₂を得、続いてＤＣパワーを６
ｋＷに上げることにより、反応を抑えてＩｒを成膜し
た。

【００２８】容量素子を構成する各層を成膜後、下部電
極１３１、強誘電体膜１３２、上部電極１３３を１回の
フォトリソグラフィとドライエッチングにより一括加工
する。なお、上部電極膜をパターニングし、その後強誘
電体膜／下部電極膜の積層構造膜を加工してもよい。そ
の場合、目合わせマージンを確保するため、上部電極が
強誘電体／下部電極加工パターンに対して１００ｎｍ〜
５００ｎｍ程度小さくする必要がある。容量素子加工後
には、４５０℃の酸素雰囲気で３０分間の熱処理を行
う。

【００２９】次に、図６（ａ）に示すように、容量保護
膜１３４としてＯ₃−ＴＥＯＳ（Tetraethylorthosilica
te）熱ＣＶＤ法によりノンドープシリカ膜（ＮＳＧ膜）
を２００〜４００ｎｍ成膜する。これは、その後に形成
する厚い層間絶縁膜成膜時のプラズマダメージから容量
素子を保護するために成膜する。Ｏ₃−ＴＥＯＳＮＳＧ
膜上には、最終プロセスである、トランジスタ特性安定
化のための水素アニールの際の水素還元に対する容量保
護膜として厚さ５０ｎｍ程度の薄いシリコン酸窒化膜を
積層にしても構わない。さらに、この容量保護膜は、後
に形成する配線による上下電極間ショートを防ぐために
も重要な役割を果たす。容量保護膜１３４は、容量素子
部のみ残し、他の部分は全てドライエッチで取り去る。
このとき、先に成膜しているプラグ酸化防止膜１３６も
同時に除去し、プラグ表面を露出させる。

【００３０】次に、図６（ｂ）に示すように、配線材料
層を成膜し、配線パターンに加工して、ロジック部に第
１層配線１２１ａを形成する。このとき、容量素子上に
成膜された配線材は全てエッチングされ、メモリセル部
のビット線用コンタクト上には第１層配線１２１ｂを設
ける。層間絶縁膜１５１としてプラズマＣＶＤ法により
シリコン酸化膜を２．５μｍの厚さに成膜し、ＣＭＰ
（Chemical Mechanical Polishing)による平坦化を施し
た後に、第１ビアホール１５２および容量上部電極コン
タクトホール１３５をフォトリソグラフィとドライエッ
チングにより同時に形成する。ＣＭＰでは、シリカスラ
リーを用い、研磨圧力３．９２Ｎ／ｃｍ² （０．４ｋｇ
／ｃｍ²）、基板回転速度５０ｒｐｍ、研磨パッド回転
速度３５ｒｐｍとした。その後、配線材料層を高温スパ
ッタ法により成膜し、パターニングしてホール埋め込み
を実現すると同時に配線層を形成する。この配線は、高
温スパッタによる埋め込み性向上を図るためと容量特性
の劣化を抑えるため、下地膜をＴｉＮ／Ｔｉ／ＷＳｉの
積層構造とし、この下地膜上に１０ｎｍ程度のＴｉライ
ナー膜を基板温度−２０℃程度での低温スパッタにより
形成した。その後、基板温度を３５０℃〜４５０℃とし
て膜厚６００ｎｍ程度のＡｌ−Ｃｕ膜を成長させ、この
高温スパッタＡｌ−Ｃｕ膜上には反射防止膜として３０
ｎｍ程度のＴｉＮ膜を成長させた。この導電膜をドライ
エッチングにより加工して、ロジック部の第２層配線１
５３ａ、メモリセル部のプレート線である第２層配線１
５３ｃおよびビット線接続用の第２層配線１５３ｂを同
時に形成する。このときの状態を、図６（ｃ）に示す。

【００３１】次に、層間絶縁膜１６１を成膜し、ＣＭＰ
によって平坦化した後、第２層配線１５３ａ〜１５３ｃ
の表面を露出させる第２ビアホール１６２を形成する。
続いて、導電膜の成膜とそのパターニングを行って、第
３層配線、すなわちロジック部の第３層配線１６３ａと
メモリセル部のビット線１６３ｂを形成すれば、図７に
示す構造のロジック・強誘電体メモリ混載チップが得ら
れる。さらなる多層配線を要する場合には、必要に応じ
て層間絶縁膜の成膜、ＣＭＰ平坦化、ビアホール形成、
配線形成の工程を繰り返す。

【００３２】また、本発明における強誘電体容量素子の
形成法では、プロセス温度を４５０℃以下に抑えること
が可能であるので、図８に示すように、多層のＡｌ系配
線を形成した後に、下部電極１３１、強誘電体膜１３２
および上部電極１３３を有する強誘電体容量素子を形成
することが可能になる。すなわち、ロジック部の第１層
Ａｌ系配線１２１ｄ、メモリセル部の容量素子接続用の
第１層Ａｌ系配線１２１ｅ、ビット線を形成する第１層
Ａｌ系配線１２１ｆ、導電性プラグ１５５、ロジック部
の第２層Ａｌ系配線１５３ｄ、メモリセル部の容量素子
接続用の第２層Ａｌ系配線１５３ｅからなる多層配線を
形成した後に、強誘電体容量素子を形成し、さらにこの
強誘電体容量素子上にプレート線１３７を形成すること
が可能となる。ここで、多層配線に用いる配線材料はＡ
ｌを主成分として銅やシリコンなどを添加したものを用
いるが、これに限定されるものではなく、銅のみで形成
してもよい。また、配線層数についても、第２層までに
限定されるものではなく、必要ならばさらに多層の配線
にしても問題はない。さらに、強誘電体容量素子を第１
層配線と第２層配線の間に挿入することも可能であり、
半導体装置構成の自由度が拡がる。

【００３３】以上好ましい実施例について説明したが本
発明は上記の実施例に限定されるものではなく、本発明
の主旨を逸脱しない範囲内において適宜の変更が可能な
ものである。例えば、実施例では強誘電体膜を容量絶縁
膜として用いていたが、これをゲート絶縁膜として用い
てもよい。また、本発明の酸化物膜の形成方法は、強誘
電体膜ばかりでなく、パイロセラミックスやピエゾセラ
ミックスなど他の酸化膜の形成方法にも適用できるもの
である。

【００３４】

【発明の効果】以上説明したように、本発明の酸化物膜
の製造方法は、熱力学的準安定相膜を還元雰囲気中で熱
処理して熱力学的安定相膜を得るものであるので、４５
０℃以下の低温で強誘電体特性等を示す酸化物膜を得る
ことができる。従って、本発明によれば、低温での強誘
電体容量素子の形成が可能となり、集積回路を構成する
トランジスタ、金属配線に悪影響を及ぼすことなく、半
導体集積回路に強誘電体容量素子を付加することが可能
となる。この結果、高機能なロジック半導体集積回路と
高速かつ不揮発性を有する強誘電体メモリを混載するこ
とが可能となるだけでなく、半導体装置の構成に自由度
が拡がる。

【図面の簡単な説明】

【図１】強誘電体を有するペロブスカイト構造を表す結
晶格子図である。

【図２】本願発明による還元雰囲気熱処理によるＰＺＴ
結晶化の状態を示すＸ線回折スペクトルである。

【図３】本願発明の実施例において形成したＰＺＴ容量
素子のヒステリシス特性を示すグラフである。

【図４】本願発明の実施例において形成したＰＺＴ容量
素子の電流−電圧特性を示すグラフである。

【図５】本願発明による実施例を説明する半導体集積回
路の製造法を示す工程順断面図である（その１）。

【図６】本願発明による実施例を説明する半導体集積回
路の製造法を示す工程順断面図である（その２）。

【図７】本願発明による実施例を説明する半導体集積回
路の製造法を示す工程順断面図である（その３）。

【図８】本願発明による実施例の半導体集積回路の構造
を示す断面図である。

【符号の説明】

１０１シリコン基板１０２拡散層１０３素子分離膜１０４ゲート酸化膜１０５ａ、１０５ｂゲート電極１１０層間絶縁膜１１２コンタクトプラグ１２１ａ、１２１ｂ第１層配線１２１ｄ、１２１ｅ、１２１ｆ第１層Ａｌ系配線１３１下部電極１３２強誘電体膜１３３上部電極１３４容量保護膜１３５容量上部電極コンタクトホール１３６プラグ酸化防止膜１３７プレート線１５１層間絶縁膜１５２第１ビアホール１５３ａ、１５３ｂ、１５３ｃ第２層配線１５３ｄ、１５３ｅ第２層Ａｌ系配線１５５導電性プラグ１６１層間絶縁膜１６２第２ビアホール１６３ａ第３層配線１６３ｂビット線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/316 Ｈ０１Ｌ 21/316 Ｘ５Ｆ０８３ 27/10 ４５１ 27/10 ４５１ 27/108 ６５１ 21/8242 (72)発明者仙名保神奈川県横浜市港北区日吉３−14−１慶応義塾大学理工学部内 (72)発明者磯部徹彦神奈川県横浜市港北区日吉３−14−１慶応義塾大学理工学部内 (72)発明者内藤耕平神奈川県横浜市港北区日吉３−14−１慶応義塾大学理工学部内Ｆターム(参考） 4G042 DA01 DA02 DB01 DB05 DB07 DB22 DB31 DD02 DD08 DE03 DE12 4G048 AA05 AB01 AC02 AD02 AD06 AE05 4G077 AA03 BC11 BC40 BC41 BC42 DA11 HA06 HA11 4K029 AA08 AA24 BA50 BB01 BB07 BC03 CA05 5F058 BA11 BA20 BC03 BC04 BF13 BF37 BF39 BH01 BH05 BJ01 5F083 AD21 AD49 FR02 GA21 JA13 JA15 JA36 JA38 JA39 JA40 JA43 MA06 MA16 MA17 MA18 MA19 MA20 PR18 PR22 PR33 PR40 PR43 PR44 PR45 PR53 PR54 PR55 ZA12

Claims

【特許請求の範囲】

【請求項１】熱力学的準安定相酸化物膜を還元雰囲気
ガス中で熱処理を行うことによって熱力学的安定相酸化
物膜に相転移させることを特徴とする酸化物膜の製造方
法。
【請求項２】基板温度４５０℃以下にて非晶質もしく
は結晶質の熱力学的準安定相酸化物膜を成膜し、この膜
を還元雰囲気ガス中で熱処理を行うことにより熱力学的
安定相結晶に相転移させることを特徴とする酸化物膜の
製造方法。
【請求項３】前記熱処理が４００℃以上４５０℃以下
の温度範囲で行われることを特徴とする請求項１または
２記載の酸化物膜の製造方法。
【請求項４】形成された酸化物膜が、強誘電体膜であ
ることを特徴とする請求項１〜３の何れかに記載の酸化
物膜の製造方法。
【請求項５】前記酸化物膜が、式ＡＢＯ₃（ＡはＬ
ａ、Ｃａ、Ｎｂで０〜１０％置換したＰｂであり、Ｂは
ＺｒおよびＴｉが任意の割合で混在している）で示され
るペロブスカイト構造の結晶膜であることを特徴とする
請求項１〜４の何れかに記載の酸化物膜の製造方法。
【請求項６】前記ＢにおけるＺｒ／Ｔｉ比が６５／３
５以下であることを特徴とする請求項５記載の酸化物膜
の製造方法。
【請求項７】前記熱力学的準安定相酸化物膜が、スパ
ッタ法により形成された膜であり、かつ、パイロクロア
構造の結晶膜であることを特徴とする請求項２〜６の何
れかに記載の酸化物膜の製造方法。
【請求項８】式ＡＢＯ₃（ＡはＬａ、Ｃａ、Ｎｂで０
〜１０％置換したＰｂであり、ＢはＺｒおよびＴｉが任
意の割合で混在している）を満たす材料よりＰｂが過多
の材料をターゲットとしてスパッタが行われることを特
徴とする請求項７記載の酸化物膜の製造方法。
【請求項９】前記熱力学的準安定相酸化物膜が、（１
１１）配向のパイロクロア構造結晶膜であることを特徴
とする請求項１〜８の何れかに記載の酸化物膜の製造方
法。
【請求項１０】前記還元雰囲気ガスが水素ガスである
ことを特徴とする請求項１〜９の何れかに記載の酸化物
膜の製造方法。
【請求項１１】還元雰囲気で熱処理することによって
相転移させて酸化物膜を形成した後、酸化雰囲気で熱処
理することを特徴とする請求項１〜１０の何れかに記載
の酸化物膜の製造方法。
【請求項１２】前記酸化雰囲気での熱処理が４５０℃
以下で行われることを特徴とする請求項１１記載の酸化
物膜の製造方法。
【請求項１３】（１）熱力学的準安定相酸化物膜を成
膜する工程と、（２）還元雰囲気ガス中で熱処理を行うことによって前
記熱力学的準安定相酸化物膜を熱力学的安定相強誘電体
膜に相転移させる工程と、を含むことを特徴とする強誘
電体メモリの製造方法。
【請求項１４】（１′）下部電極膜を形成する工程
と、（２′）熱力学的準安定相酸化物膜を成膜する工程と、（３′）還元雰囲気ガス中で熱処理を行うことによって
前記熱力学的準安定相酸化物膜を熱力学的安定相強誘電
体膜に相転移させる工程と、（４′）上部電極膜を形成する工程と、（５′）前記上部電極膜、前記熱力学的安定相強誘電体
膜および前記下部電極膜をパターニングする工程と、を
含むことを特徴とする強誘電体メモリの製造方法。
【請求項１５】前記還元雰囲気ガス中で熱処理が、４
００℃以上４５０℃以下の温度にて行うことを特徴とす
る請求項１３または１４記載の強誘電体メモリの製造方
法。