JP2003016785A - 半導体記憶装置およびそれを用いた情報機器 - Google Patents

Abstract

(57)【要約】 【課題】内部降圧回路の回路規模を抑制しつつより高速
にビット線対をプリチャージおよびイコライズすること
により高速な動作を可能とする。 【解決手段】選択されたメモリセル３ａに接続された相
補型ビット線対ＢＬ１／ＢＬ１＃は、内部降圧回路１１
とＶｃｃプリチャージ回路１２との２系統からの電力供
給によってプリチャージおよびイコライズが行われる。
このため、内部降圧回路１１が駆動すべき負荷も従来技
術に比べ遥かに軽いため、小さいキャパシタで済むこと
から、内部降圧回路１１が占有するチップ面積も大幅に
削減することができる。また、従来技術の内部降圧回路
１が１系統のみによってプリチャージおよびイコライズ
が行われる場合と比べて動作速度が高速化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルからビ
ット線への情報読出前に予めビット線を所定の同電位に
充電するプリチャージ・イコライズ機能を有した例えば
スタティック型半導体記憶装置およびダイナミック型半
導体記憶装置などの半導体記憶装置およびそれを用いた
情報機器に関する。

【０００２】

【従来の技術】近年、半導体記憶装置は記憶容量の大容
量化、素子の微細化、動作速度の高速化が著しい。スタ
ティック型半導体記憶装置においても同様である。この
ような動作速度の高速化の一つの方法として、相補型ビ
ット線対ＢＩＴ／ＢＩＴ＃を有するスタティック型半導
体記憶装置ではビット線イコライズ手法が広く用いられ
ている。即ち、データ読み出し動作の前に選択されたビ
ット線対ＢＩＴ／ＢＩＴ＃を予め共に同電位、例えば電
源電圧をＶｃｃとしてＶｃｃ／２の電位にプリチャージ
しておくものである。このイコライズ動作によりデータ
読み出し動作が開始された時点でメモリセルから出力さ
れる微小な電位差がプリチャージ電位を中心に発生し、
この電位差をセンスアンプで増幅することにより、メモ
リセルに記憶されたデータを読み出すようになってい
る。

【０００３】このように、データ読み出しのために、ビ
ット線対ＢＩＴ／ＢＩＴ＃間の微小な電位差をセンスア
ンプで増幅するときには、ビット線対ＢＩＴ／ＢＩＴ＃
を電源電位までまたは接地電位までフルスイングする必
要がなくなるため、データ読み出し動作が高速化され
る。

【０００４】通常、ビット線のイコライズ動作は、Ｖｃ
ｃ／２のように電源電圧Ｖｃｃよりも低い中間電位に予
め充電するため、イコライズ動作を行う半導体記憶装置
にはＶｃｃ／２に降圧する降圧回路が必要となる。

【０００５】このようなイコライズ動作を行うイコライ
ズ回路を含む従来の一般的なスタティック型半導体記憶
装置の回路構成を図８に示している。

【０００６】図８において、従来のスタティック型半導
体記憶装置１０は、内部降圧回路１と、負荷トランジス
タ２と、複数のメモリセルからなるメモリセルアレイ３
と、ワード線選択用の行デコーダ４と、ビット線毎にオ
ン／オフする列スイッチ回路５と、ビット線選択用の列
デコーダ６と、メモリデータをセンスするセンスアンプ
７と、メモリセルアレイ一方側のイコライズ回路８と、
メモリセルアレイ他方側のイコライズ回路９とを有して
いる。

【０００７】内部降圧回路１は、電源電圧Ｖｃｃを入力
とし、その出力Ｖｃｃｉｎが、行デコーダ４およびイコ
ライズ回路８，９（以下ＥＱ回路８，９という）に供給
されると共に、負荷トランジスタ２を介して相補型ビッ
ト線対ＢＬ１／ＢＬ１＃〜相補型ビット線対ＢＬｎ／Ｂ
Ｌｎ＃からメモリセルアレイ３に供給される。さらに
は、その出力Ｖｃｃｉｎが、ＥＱ回路９を介して相補型
ビット線対ＢＬ１／ＢＬ１＃〜相補型ビット線対ＢＬｎ
／ＢＬｎ＃に供給され、かつＥＱ回路８を介して相補型
ノード線対ＳＥＮ１／ＳＥＮ１＃〜相補型ノード線対Ｓ
ＥＮｎ／ＳＥＮｎ＃にも供給される。

【０００８】負荷トランジスタ２は相補型ビット線対が
フローティング状態になるのを防止するために微小電流
を常時流しているものであり、図９に示すように、複数
のＰＭＯＳトランジスタＰ１，Ｐ２で構成され、その各
ゲートはそれぞれ、常に、ＰＭＯＳトランジスタＰ１，
Ｐ２を導通状態にするべく接地電位に接続され、その各
ソースはそれぞれ、内部降圧回路１の出力に接続され、
その各ドレインはそれぞれ、相補型ビット線対ＢＬ１／
ＢＬ１＃〜相補型ビット線対ＢＬｎ／ＢＬｎ＃にそれぞ
れ接続されると共に、それらを介してＥＱ回路９にも接
続されている。

【０００９】メモリセルアレイ３は複数のメモリセル３
ａからなっており、複数のメモリセル３ａは、相補型ビ
ット線対ＢＬ１／ＢＬ１＃〜ＢＬｎ／ＢＬｎ＃とワード
線ＷＬ１〜ＷＬｎとの交点部分に接続されてマトリクス
状に配設されている。

【００１０】行デコーダ４は、アドレスのデコード結果
に基づいてワード線ＷＬｌ〜ＷＬｎを順次選択するもの
である。

【００１１】列スイッチ回路５は、相補型ビット線対Ｂ
Ｌｉ／ＢＬｉ＃と相補型ノード線対ＳＥＮｉ／ＳＥＮｉ
＃（ｉは１〜ｎの何れかの自然数）との間に配設され、
それらの間を各トランスファー５ａ，５ｂにてそれぞれ
オン／オフするものである。具体的には、トランスファ
ー５ａは、図１０に示すように、ＰＭＯＳトランジスタ
Ｐ６とＮＭＯＳトランジスタＮ３からなり、列デコーダ
６のビット線選択信号が入力されることによりＰＭＯＳ
トランジスタＰ６およびＮＭＯＳトランジスタＮ３が共
にオン／オフして、各相補型ビット線ＢＬ１／ＢＬ１＃
〜ＢＬｎ／ＢＬｎ＃をセンスアンプ７に接続または遮断
することで各ビット線対の選択動作を行っている。

【００１２】列デコーダ６は、アドレスのデコード結果
に基づいて列スイッチ回路５の各トランスファーを駆動
制御するものである。

【００１３】センスアンプ７は、メモリセル３ａの出力
から発生した電位変化を増幅することにより検出してそ
の情報を読み出すものである。

【００１４】ＥＱ回路８は、相補型ビット線対ＢＬｉ／
ＢＬｉ＃を互いに同電位にプリチャージしてイコライズ
する機能を持っている。また、ＥＱ回路８の出力端は、
相補型ビット線対ＢＬｉ／ＢＬｉ＃に対してそれぞれ負
荷トランジスタ２からの出力端と並列接続されている。

【００１５】ＥＱ回路９は、列スイッチ回路５とセンス
アンプ７との間に接続されており、センスアンプ７側の
相補型ノード線対ＳＥＮｉ／ＳＥＮｉ＃をプリチャージ
およびイコライズする機能を持っている。このＥＱ回路
９の回路例を図１１に示している。

【００１６】図１１に示すように、ＥＱ回路９は、Ｐ型
ＭＯＳトランジスタＰ３〜Ｐ５からなり、Ｐ型ＭＯＳト
ランジスタＰ３，Ｐ４はそれぞれ、ソースとバックゲー
トに内部降圧回路１の出力端Ｖｃｃｉｎが接続され、Ｐ
型ＭＯＳトランジスタＰ３のドレインは列スイッチ回路
５の出力端のノード線ＳＥＮｉが接続され、Ｐ型ＭＯＳ
トランジスタＰ４のドレインは列スイッチ回路５の出力
端のノード線ＳＥＮｉ＃が接続されている。これらの相
補型ノード線対ＳＥＮｉ／ＳＥＮｉ＃はそれぞれ、列ス
イッチ回路５を介して相補型ビット線対ＢＬｉ／ＢＬｉ
＃にそれぞれ接続される。さらに、相補型ノード線対Ｓ
ＥＮｉ／ＳＥＮｉ＃をイコライズするために、Ｐ型ＭＯ
ＳトランジスタＰ５のソースとドレインが相補型ノード
線対ＳＥＮｉ／ＳＥＮｉ＃間に接続され、そのバックゲ
ートは内部降圧回路１の出力端Ｖｃｃｉｎに接続されて
いる。さらに、Ｐ型ＭＯＳトランジスタＰ３〜Ｐ５のゲ
ートには内部タイミング回路（図１１には記載せず）か
ら出力されるイコライズ信号ＥＱ＃が供給され、イコラ
イズ信号ＥＱ＃が「Ｌｏｗ」レベル（ローレベル）の期
間、Ｐ型ＭＯＳトランジスタＰ３〜Ｐ５は全て導通し、
Ｐ型ＭＯＳトランジスタＰ３，Ｐ４により相補型ノード
線対ＳＥＮｉ／ＳＥＮｉ＃を出力Ｖｃｃｉｎの電圧レベ
ル（例えばＶｃｃ／２）にてプリチャージし、Ｐ型ＭＯ
ＳトランジスタＰ５によって相補型ノード線対ＳＥＮｉ
／ＳＥＮｉ＃の電圧の均等化を図るイコライズ動作を行
う。

【００１７】以上により、選択されたメモリセル３ａの
情報を読み出すために、プリチャージおよびイコライズ
を行う対象は、相補型ビット線ＢＬ１／ＢＬ１＃〜相補
型ビット線ＢＬｎ／ＢＬｎ＃と、列デコーダ６で選択さ
れた列スイッチ５のトランスファーに接続される相補型
ノード線対ＳＥＮｉ／ＳＥＮｉ＃であるが、図８の従来
例においては、これらはすべて内部降圧回路１の出力Ｖ
ｃｃｉｎによってのみプリチャージおよびイコライズが
行われる。

【００１８】また同様に、電源電圧により低い電圧を発
生する内部降圧回路１を用いて動作の高速化を図った技
術が、特開平４−２５２４９７号公報「不揮発性半導体
記憶装置」に提案されている。この不揮発性半導体記憶
装置は、図１２に示すように、電源電位より低い電圧を
発生する内部降圧回路１を設け、センスアンプ７に接続
する負荷トランジスタ２に低い電圧を印加すると共に、
センスアンプ７を用いて負荷トランジスタ２に接続され
たビット線ＢＬ１、…、ＢＬｎ＃の電位変化を検出し、
メモリセル情報を読み出すように構成されている。これ
によって、メモリセルでのリード電流のセンス感度を高
くすることで、アクセス速度を上げた不揮発性半導体記
憶装置を得ることができる。

【００１９】さらに、内部降圧回路を用いた半導体記憶
装置の他の一例として、特開平８−６９６９３号公報
「スタティック型半導体記憶装置」が図１３および図１
４に提案されている。

【００２０】このスタティック型半導体記憶装置は、図
１３に示すように、内部降圧回路１を用いて外部から与
えられた電源Ｖｃｃを降圧することにより電源Ｖｃｃよ
り低い電位を出力して周辺回路に印加するようになって
いる。この結果、スタティック型メモリセルに印加され
る電位は、外部から与えられた電源電位Ｖｃｃが直接印
加されるため、メモリセルアレイ３の動作電圧が相対的
に高くなり、消費電力の少ない状態でも、メモリセルに
おけるトランジスタのオン電流が見かけ上増えることに
なって、メモリセルの読出動作の安定性が増したスタテ
ィック型半導体記憶装置となる。

【００２１】さらに、スタティック型半導体記憶装置
は、図１４に示すように、周辺回路部には内部降圧回路
１の出力により電源電圧より低い電位が印加され、さら
にスタティック型メモリセルアレイ３にはその読み出し
時に内部昇圧回路１Ａにより電源電位Ｖｃｃよりも高い
電位が印加されることにより読み出し時のみ、メモリセ
ルアレイ３の動作電圧がさらに高くなり、見かけ上、メ
モリセルにおけるトランジスタのオン電流が増え、消費
電力が少ないにも関わらず、メモリセルの読出動作の安
定性を増したスタティック型半導体記憶装置となる。

【００２２】

【発明が解決しようとする課題】上記従来の構成によれ
ば、相補型ビット線線ＢＬ１／ＢＬ１＃〜相補型ビット
線線ＢＬｎ／ＢＬｎ＃に、内部降圧回路１により降圧さ
れた低い電圧を印加するとともに、センスアンプ７を用
いて相補型ビット線対線ＢＬ１／ＢＬ１＃〜相補型ビッ
ト線線ＢＬｎ／ＢＬｎ＃にメモリセル３ａの出力から発
生した電位変化をセンスアンプ７にて検出してその情報
を読み出すように構成した場合、内部降圧回路１は、相
補型ビット線対ＢＬ１／ＢＬ１＃〜相補型ビット線対Ｂ
Ｌｎ／ＢＬｎ＃のプリチャージおよびセンスアンプ７の
安定動作に十分な電圧および電流を供給しうる能力と、
安定動作を保証しなければならない。しかも、相補型ビ
ット線対をプリチャージするためには、プリチャージ期
間において、大きな瞬時電流が流れることになるが、そ
の瞬時電流に伴う瞬時電圧降下を防ぐためには、電源と
なる内部降圧回路１の出力側にコンデンサのような容量
を持つ素子を接続することが一般的な対策とされてい
る。このため、プリチャージ動作のように大きな電流負
荷に対して安定動作を保証するためには、十分大きな容
量素子が必要となるのであるが、その容量を確保するに
は、デバイスの面積（チップ面積）を大きく取らなけれ
ばならないという問題があった。

【００２３】また、図８において、選択されたメモリセ
ル３ａの情報を読み出す動作においては、列デコーダ６
で選択された列スイッチ５を介してセンスアンプ７に接
続される相補型ノード線対ＳＥＮｉ／ＳＥＮｉ＃のプリ
チャージおよびイコライズが終了した後でなければ、正
しい情報を読み出すことはできず、さらにこの動作も全
て内部降圧回路１から供給される電圧および電流で行わ
れている。このため、内部降圧回路１の電圧および電流
駆動能力がプリチャージおよびイコライズにかかる時
間、即ちデータ読み出し動作の高速化に影響する。した
がって、内部降圧回路１の駆動能力が小さい場合、選択
されたメモリセル３ａの読み出し速度も遅くなるという
相関関係にあり、データ読み出し速度の高速化には、必
然的に内部降圧回路１の回路規模を大きくしなければな
らないという問題が常に発生していた。この問題は、近
年の電源電圧の低電圧化に伴い特に重大になってきてい
る。

【００２４】本発明は、上記事情に鑑みて為されたもの
であり、内部降圧回路の回路規模を抑制しつつより高速
にビット線対をプリチャージおよびイコライズすること
により高速なメモリ動作を可能とするスタティック型半
導体記憶装置およびそれを用いた情報機器を提供するこ
とを目的とする。

【００２５】

【課題を解決するための手段】本発明の半導体記憶装置
は、複数の相補型ビット線対に接続される複数のメモリ
セルからなるメモリセルアレイと、電源電圧よりも低い
所定電圧を生成する内部降圧手段と、この内部降圧手段
から所定電圧が供給され、メモリセルから相補型ビット
線対への情報読出前に予め、相補型ビット線を所定の同
電位に充電するイコライズ動作を制御するイコライズ手
段とを備えたスタティック型半導体記憶装置において、
内部降圧手段を第１降圧手段と第２降圧手段とで構成
し、イコライズ手段をメモリセルアレイの一方側の第１
イコライズ手段とメモリセルアレイの他方側の第２イコ
ライズ手段とで構成し、第１降圧手段により第１イコラ
イズ手段に電力供給し、第２降圧手段により第２イコラ
イズ手段に電力供給する構成としたものであり、そのこ
とにより上記目的が達成される。

【００２６】また、好ましくは、本発明の半導体記憶装
置において、複数の相補型ビット線対に接続される複数
のメモリセルからなるメモリセルアレイ内の特定行のメ
モリセルを行選択信号により選択して特定のメモリセル
の情報を複数の相補型ビット線対に読み出す行選択手段
と、列選択信号によって複数の相補型ビット線対から所
定の相補型ビット線対を、メモリセル情報読出用の増幅
手段に接続制御する列選択手段とを有し、これらの列選
択手段と増幅手段間に第１イコライズ手段が配設されて
いる。

【００２７】さらに、好ましくは、本発明の半導体記憶
装置における第１降圧手段および第２降圧手段のうち第
１降圧手段のみ、電流供給用の安定化回路を有する。こ
の安定化回路を構成するキャパシタ手段の容量は、好ま
しくは、従来の内部降圧手段が持っていたキャパシタ手
段の容量未満である。

【００２８】さらに、好ましくは、本発明の半導体記憶
装置における第１降圧手段は、第１降圧用ドライバー手
段とキャパシタ手段の接続点から出力を取り出す出力用
直列回路と、該出力電圧と基準電圧との差電圧を増幅す
ると共に、その増幅出力を用いて該第１降圧用ドライバ
ー手段を制御するドライバー制御手段とを有する。

【００２９】さらに、好ましくは、本発明の半導体記憶
装置における第１降圧手段は、第１降圧用ドライバー手
段とキャパシタ手段の接続点から出力を取り出す第１出
力用直列回路と、この出力電圧と第１基準電圧との差電
圧を増幅すると共に、その増幅出力を用いて第１降圧用
ドライバー手段を制御する第１ドライバー制御手段とを
有する後段降圧手段が設けられ、第２降圧用ドライバー
手段と抵抗手段の接続点からの出力電圧を第１基準電圧
とする第２出力用直列回路と、第１基準電圧と第２基準
電圧との差電圧を増幅すると共に、その増幅出力を用い
て第２降圧用ドライバー手段を制御する第２ドライバー
制御手段とを有する前段降圧手段が設けられる。

【００３０】さらに、好ましくは、本発明の半導体記憶
装置における第２降圧手段は充電専用回路で構成されて
いる。

【００３１】さらに、好ましくは、本発明の半導体記憶
装置における充電専用回路は、ビット線を充電する第３
降圧用ドライバー手段と、第３降圧用ドライバー手段に
より充電するビット線電圧をモニタし、このビット線電
圧が所定ビット線電圧（所定のプリチャージ電圧）に至
ったときに充電停止するように降圧用ドライバー手段に
電圧出力するドライバー制御手段とを有する。

【００３２】さらに、本発明の情報機器は、請求項１〜
８の何れかに記載の半導体記憶装置を用いてメモリ処理
動作（データ読出など）を行うものであり、そのことに
より上記目的が達成される。

【００３３】上記構成により、以下、その作用を説明す
る。

【００３４】内部降圧手段を第１降圧手段と第２降圧手
段の２系統の電源回路に分割し、イコライズ手段をメモ
リセルアレイの一方側の第１イコライズ手段とメモリセ
ルアレイの他方側の第２イコライズ手段とに分割し、第
１降圧手段により第１イコライズ手段に電力供給し、第
２降圧手段により第２イコライズ手段に電力供給して、
２系統の電源回路によりビット線対をプリチャージおよ
びイコライズするので、第１降圧手段は、メモリセルに
対する情報読出用の列選択手段でデータ読出時に選択し
たビット線対のみをプリチャージおよびイコライズすれ
ばよいことから、情報ノイズ防止用の安定化回路の必要
性は維持しつつ、従来の内部降圧回路に比べて電流供給
量が大幅に少なく、また、第２降圧手段では、殆どの非
選択を含む全ビット線対をプリチャージおよびイコライ
ズすることから、従来の内部降圧回路に比べてノイズ防
止用の安定化回路が必要なく専用の充電回路のみで済ま
せることが可能となる。よって、従来の内部降圧回路が
１系統のみによって全ビット線をプリチャージおよびイ
コライズしていた場合には電流負荷も大きく、従来の内
部降圧回路の安定化回路として用いるキャパシタや、電
流供給用の駆動素子も大きいものが必要であったのに比
べて、第１降圧手段の回路規模（特に安定化回路として
用いるキャパシタの容量）を大幅に縮小することが可能
となって、半導体チップサイズの大幅な縮小を実現する
ことが可能となる。このような第１降圧手段でのキャパ
シタ容量の大幅な縮小と、第２降圧手段で出力キャパシ
タを不要としたことから、ビット線対へのプリチャージ
およびイコライズ動作の高速化が実現可能となる。

【００３５】

【発明の実施の形態】以下、本発明の半導体記憶装置を
スタティック型半導体記憶装置に適用した場合の実施形
態について図面を参照しながら説明する。

【００３６】図１は、本発明の一実施形態におけるスタ
ティック型半導体記憶装置の要部構成を示すブロック図
である。なお、図８と同様の作用効果を奏する部材には
同一の符号を付けてその動作を省略する。

【００３７】図１において、スタティック型半導体記憶
装置２０は、第１降圧手段としての内部降圧回路１１
と、第２降圧手段としてのＶｃｃプリチャージ回路１２
と、内部降圧回路１１の出力端が接続される第１イコラ
イズ手段としてのイコライズ回路１３（以下ＥＱ回路１
３という）と、Ｖｃｃプリチャージ回路１２の出力端が
接続される第２イコライズ手段としてのイコライズ回路
１４（以下ＥＱ回路１４という）とを有している。本発
明の特徴は、図８の内部降圧回路１を、内部降圧回路１
よりも素子能力が小さくかつキャパシタ（安定化回路）
の容量が大幅に小さい内部降圧回路１１と、全ての相補
型ビット線対を充電するプリチャージ専用回路のＶｃｃ
プリチャージ回路１２とに分割した点である。この点に
ついて、以下、詳細に説明する。

【００３８】内部降圧回路１１は、電源電圧Ｖｃｃが入
力され、その出力端（出力電圧Ｖｃｃｉｎ）が、負荷ト
ランジスタ２および、行選択手段としての行デコーダ４
に接続されていると共に、メモリセルアレイ３および、
相補型ノード線対をプリチャージおよびイコライズする
ＥＱ回路１３に接続されている。

【００３９】この内部降圧回路１１について詳細に説明
すると、内部降圧回路１１は、外部から与えられた電源
電圧Ｖｃｃを所定の電圧（例えばＶｃｃ／２）に降圧す
ることにより、電源電位Ｖｃｃよりも低い電圧を出力端
Ｖｃｃｉｎから出力し、かつノイズ対策や、瞬時電流の
消費による出力レベルの電圧降下を防ぐような安定化動
作のために、図２に示すようなキャパシタＣが内部降圧
回路１１の出力端Ｏｕｔと接地端との間に接続されてい
る。このキャパシタＣは、従来の内部降圧回路１が安定
動作するために必要なキャパシタ容量よりも大幅に小さ
い容量で安定化動作の実現が可能であり、そのための半
導体チップのレイアウトペナルティも大きく削減でき
る。それは、内部降圧回路１から供給される電流が一番
大きいとされる全ビット線対（例えば２５６本）へのプ
リチャージ動作電流をＶｃｃプリチャージ回路１２にて
行うことで、内部降圧回路１１側で供給する電流は、選
択ビット線対（例えば１本）だけのプリチャージ動作電
流で済むことから、電流駆動能力を従来の内部降圧回路
１よりも大幅に低減することが可能になる。一般的に内
部降圧回路１１の安定化動作のために必要なキャパシタ
Ｃの容量は電流駆動能力に正比例するものであり、内部
降圧回路１１では従来の内部降圧回路１よりもそのキャ
パシタＣの容量が大幅に少なくて済む（例えば１／２５
６）ので、同時にレイアウト面積（チップ面積）の大幅
な縮小にもつながる。このキャパシタＣまたはキャパシ
タＣを含む回路により安定化動作回路が構成され、安定
化動作回路が内部降圧回路１１の出力端に設けられてい
る。

【００４０】このキャパシタＣの容量が１／２５６より
も大であれば、従来の内部降圧回路１に比べてビット線
電圧の「揺れ」に対してより安定化し得るが、キャパシ
タＣの容量が増えるほどビット線対への充電速度は低下
傾向にある。このキャパシタＣの容量値の設定は、半導
体チップ上のレイアウト的な観点から、決められた範囲
内に納まる程度の容量値に設定するようにしてもよい。
また、このキャパシタＣの容量値の設定は、データの読
出しなど動作速度の観点から、ある微小期間内にビット
線対への充電を完了する程度の容量値に設定するように
してもよい。

【００４１】内部降圧回路１１の具体例を図２に示して
いる。図２において、内部降圧回路１１Ａは、電源Ｖｃ
ｃと接地間に設けられた抵抗手段Ｒ１，Ｒ２からなる基
準電圧生成用直列回路１１１Ａと、電源Ｖｃｃと接地間
に設けられＰＭＯＳトランジスタＴ１（第１降圧用ドラ
イバー手段）とキャパシタＣ（キャパシタ手段または容
量手段）の接続点から出力を取り出す出力用直列回路１
１２Ａと、ＰＭＯＳトランジスタＴ１とキャパシタＣの
接続点が接続された出力端子Ｏｕｔの出力レベル（出力
電圧）を−入力端子に負帰還すると共に、抵抗手段Ｒ
１，Ｒ２の接続点からの基準電圧（出力端Ｏｕｔから出
力させたい中間電位Ｖｃｃ／２）が＋入力端子に入力さ
れ、その出力電圧と基準電圧（中間電位Ｖｃｃ／２）と
の差電圧を増幅出力する出力端がＰＭＯＳトランジスタ
Ｔ１のゲートに接続されたドライバー制御手段としての
差動増幅器１１３Ａ（差動増幅手段ＡＭＰ）とを有して
いる。この内部降圧回路１１Ａは、ＰＭＯＳトランジス
タＴ１で降圧された出力電圧が出力端子Ｏｕｔから出力
されると共に、この出力電圧レベルが差動増幅器１１３
Ａにフィードバックされ、差動増幅器１１３Ａにおい
て、このフィードバックされた実際の出力電圧レベルと
出力目標値の中間電位Ｖｃｃ／２との差が無くなった時
点で、差動増幅器１１３Ａの出力によりＰＭＯＳトラン
ジスタＴ１がオフ制御されて、出力端子Ｏｕｔからの出
力が所定電圧（出力目標値の中間電位Ｖｃｃ／２）にて
停止するようになっている。なお、この差動増幅器１１
３Ａの具体的な内部構成としては、図３に、スイッチン
グ手段としてのスイッチングトランジスタＳＷのオンに
より差動増幅動作を開始し、＋入力端子および−入力端
子への入力電圧の差電圧を増幅して出力する回路構成を
示している。差動増幅器１１３Ａではその出力の反転出
力がＰＭＯＳトランジスタＴ１のゲートに入力されるよ
うになっている。

【００４２】Ｖｃｃプリチャージ回路１２は、電源電圧
Ｖｃｃを入力とし、出力電圧として例えば中間電位Ｖｃ
ｃ／２を出力とする充電回路であり、その出力端はそれ
ぞれ、各ＥＱ回路１４をそれぞれ介して、メモリセルア
レイ３が接続される相補型ビット線対ＢＬ１／ＢＬ１＃
〜相補型ビット線対ＢＬｎ／ＢＬｎ＃にそれぞれ接続さ
れている。また、Ｖｃｃプリチャージ回路１２はプリチ
ャージ専用回路であり、その出力電圧は、図９に示すよ
うなメモリセル３ａの耐圧を超えず、かつ読み出しされ
るメモリセル３ａの誤書き込みを防止するには十分な電
圧レベルを出力するものとし、内部降圧回路１１による
プリチャージ動作を補助するためにその構成を大幅に簡
略化した回路となっている。

【００４３】このように、Ｖｃｃプリチャージ回路１２
は、前述のようにメモリセル３ａの耐圧を超えず、かつ
読み出しの対象となるメモリセル３ａに対して誤書き込
みを防止するために必要な電圧レベルのプリチャージ電
圧Ｖｐｒｅにて相補型ビット線対ＢＬｉ／ＢＬｉ＃をプ
リチャージするものである。即ち、データ読出し前に予
め、相補型ビット線対ＢＬｉ／ＢＬｉ＃をプリチャージ
しない場合には、前述した図９に示すように、ワード線
ＷＬを選択する毎に前回のワード線選択時のビット線電
圧によってメモリセル３ａ内のラッチ回路部のラッチデ
ータが反転（誤書込み）してしまう虞がある。このよう
なメモリセル３ａの誤書き込みを防止するには、プリチ
ャージ動作時に既に相補型ビット線対ＢＬｉ／ＢＬｉ＃
はイコライズされているため、相補型ビット線対ＢＬｉ
／ＢＬｉ＃の電位がメモリセルトランジスタの閾値電圧
（およそ０．４Ｖ〜０．５Ｖ程度）以上であれば、メモ
リセル３ａ内のラッチ回路部（インバータ構成部）のラ
ッチデータ（ビット線対の一方が「０」であれば他方が
「１」）が反転（誤書込み）することはなく、また、メ
モリセル３ａを構成するメモリセルトランジスタの耐圧
（おおよそ２.５Ｖ〜２.７Ｖ程度）は超えてはならない
ことから、概略０.４Ｖ〜２.７Ｖの電圧範囲内でプリチ
ャージ電圧Ｖｐｒｅを設定する。このプリチャージ電圧
Ｖｐｒｅは、ＥＱ回路１４を通じて相補型ビット線対Ｂ
Ｌ１／ＢＬ１＃〜相補型ビット線対ＢＬｎ／ＢＬｎ＃に
印加され、ＥＱ回路１４はイコライズ信号ＥＱ＃が入力
されると、ＥＱ回路１４に接続される全ての相補型ビッ
ト線対ＢＬ１／ＢＬ１＃〜相補型ビット線対ＢＬｎ／Ｂ
Ｌｎ＃をプリチャージおよびイコライズするものであ
る。

【００４４】Ｖｃｃプリチャージ回路１２の具体的回路
例について説明する。図４に示すように、プリチャージ
回路１２Ａは、第３降圧用ドライバー手段としての降圧
用ドライバー手段Ｔ１２１Ａ（構成を簡略化するために
１個の降圧用トランジスタで充電用トランジスタを兼用
している）の出力端子Ｙが、破線Ｘ内に示すような等価
回路を持つ相補型ビット線対ＢＬ１／ＢＬ１＃〜相補型
ビット線対ＢＬｎ／ＢＬｎ＃に結果的に接続されている
と共に、これらの相補型ビット線対ＢＬ１／ＢＬ１＃〜
相補型ビット線対ＢＬｎ／ＢＬｎ＃の等価回路と同等
（または比例した少量）の電流容量を有する等価回路Ｚ
（所定の容量値と抵抗値を持つ直列トランジスタ回路で
構成可能である）を持つ時定数回路を介して降圧用ドラ
イバー手段Ｔ１２１Ａの制御端子（降圧用トランジスタ
のゲート）に接続している。この構成により、相補型ビ
ット線対ＢＬ１／ＢＬ１＃〜相補型ビット線対ＢＬｎ／
ＢＬｎ＃への充電電流量と同じ（または比例した少量
の）充電電流量が時定数回路（等価回路Ｚ）を介して降
圧用ドライバー手段Ｔ１２１Ａの制御端子に入力され、
その制御端子への入力電圧が所定電圧（トランジスタが
オフする電圧）に至った時点で、降圧用ドライバー手段
Ｔ２１による電力供給を遮断する。この場合、相補型ビ
ット線対の上昇電圧がプリチャージ電圧Ｖｐｒｅに至っ
た時点で、降圧用ドライバー手段Ｔ１２１Ａがオフ（ま
たは電流供給を抑制）するように、その制御端子に入力
される制御電圧の上昇を調整すればよい。以上の構成に
よって、ビット線電圧をプリチャージ電圧Ｖｐｒｅに正
確に設定することができると共に、ビット線電圧をプリ
チャージ電圧Ｖｐｒｅまでより早く到達させることがで
きる。なお、その制御端子の電圧をリセットすれば、降
圧用ドライバー手段Ｔ１２１Ａがオン（起動）して全ビ
ット線に対するプリチャージを開始させることができ
る。

【００４５】ＥＱ回路１３は、列選択手段を構成する列
スイッチ回路５と増幅手段としてのセンスアンプ７との
間に配設され、内部降圧手段１１から電力供給されて、
列デコーダ６からの列選択信号によりオン／オフする列
スイッチ回路５にて選択されたビット線対ＢＬｉ／ＢＬ
ｉ＃に対してプリチャージおよびイコライズするもので
ある。なお、列スイッチ回路５および列デコーダ６によ
り列選択手段が構成され、行デコーダ４により列選択手
段が構成されている。この場合、列スイッチ回路５は、
前述した図１０に示すようにトランスファー５ａで構成
されており、ＰＭＯＳトランジスタＰ６とＮＭＯＳトラ
ンジスタＮ３のソース、ドレインをそれぞれ接続し、ゲ
ートに列デコーダ６の出力を接続し、列デコーダ６によ
り、選択された列のゲートのみがハイ電圧レベル「Ｈｉ
ｇｈ」になることで、トランジスタのソースとドレイン
間が導通するものである。即ち、例えば情報の読み出し
動作を行う際、入力アドレス信号（図示せず）より選択
された列に対して列スイッチ回路５内のトランスファー
５ａがオンすることにより、選択されたメモリセル３ａ
に接続される相補型ビット線対ＢＬｉ／ＢＬｉ＃がＥＱ
回路１３、さらには相補型ノード線対ＳＥＮｉ／ＳＥＮ
ｉ＃を介してセンスアンプ７の両入力端に接続する。

【００４６】ＥＱ回路１４は、Ｖｃｃプリチャージ回路
１２とメモリセルアレイ３との間に配設され、Ｖｃｃプ
リチャージ回路１２から電力供給されて、全相補型ビッ
ト線対ＢＬ１／ＢＬ１＃〜相補型ビット線対ＢＬｎ／Ｂ
Ｌｎ＃をプリチャージおよびイコライズするものであ
る。

【００４７】これらのＥＱ回路１３，１４の内部構成は
それぞれ、前述した図１１に示すように、３つのＰＭＯ
ＳトランジスタＰ３〜Ｐ５により構成され、各ＰＭＯＳ
トランジスタＰ３〜Ｐ５のゲートにイコライズ信号ＥＱ
＃がそれぞれ入力されることによりプリチャージおよび
イコライズ制御が為される。

【００４８】上記構成により、以下、その動作を読み出
しの場合について説明する。

【００４９】まず、メモリセル３ａから相補型ビット線
対ＢＬｉ／ＢＬｉ＃への情報読出前に、予め、相補型ビ
ット線対の選択／非選択にかかわらず、Ｖｃｃプリチャ
ージ回路１２にて供給されるプリチャージ電圧Ｖｐｒｅ
で、ＥＱ回路１４により全相補型ビット線対ＢＬ１／Ｂ
Ｌ１＃〜相補型ビット線対ＢＬｎ／ＢＬｎ＃をプリチャ
ージおよびイコライズする。これと同時に、内部降圧回
路１１からの供給電力（プリチャージ電圧Ｖｐｒｅ；例
えば中間電位Ｖｃｃ／２）によって相補型ノード線対Ｓ
ＥＮｉ／ＳＥＮｉ＃も、ＥＱ回路１３を介して相補型ノ
ード線対ＢＬｉ／ＢＬｉ＃がプリチャージおよびイコラ
イズされる。なお、列スイッチ５により選択される相補
型ノード線対ＢＬｉ／ＢＬｉ＃のみプリチャージおよび
イコライズしてもよいし、列スイッチ５による選択／非
選択にかかわらず全相補型ノード線対ＢＬｉ／ＢＬｉ＃
をプリチャージおよびイコライズしてもよい。

【００５０】次に、行デコーダ４からのデコード信号
（行選択信号）がワード線ＷＬ１〜ワード線ＷＬｎに順
次選択的に入力される。これによって選択されたワード
線ＷＬｍに接続されたメモリセルアレイ３内のメモリセ
ル３ａの情報が、全相補型ビット線対ＢＬ１／ＢＬ１＃
〜相補型ビット線対ＢＬｎ／ＢＬｎ＃にそれぞれ読み出
される。つまり、メモリセルアレイ３には複数の列（メ
モリセル３ａの列）が存在し、各列毎に、選択ワード線
に接続された行方向の全メモリセル３ａの情報が、列方
向に伸びる各相補型ビット線対ＢＬｉ／ＢＬｉ＃にそれ
ぞれ読み出される。

【００５１】列デコーダ６からのデコード信号（列選択
信号）が列スイッチ回路５に供給され、列スイッチ回路
５は、複数の列から一つの列（ビット線対）を選択する
ように、所定の相補型ビット線対ＢＬｉ／ＢＬｉ＃をそ
れに対応する相補型ノード線対ＳＥＮｉ／ＳＥＮｉ＃に
接続する。これで、特定のメモリセル３ａの情報が、特
定の相補型ノード線対ＳＥＮｉ／ＳＥＮｉ＃から読み出
される。

【００５２】例えば、列スイッチ５によって選択された
相補型ビット線対ＢＬｉ／ＢＬｉ＃が相補型ビット線対
ＢＬ１／ＢＬ１＃であったとすると、相補型ノード線対
ＢＬ１／ＢＬ１＃は、列スイッチ回路５により、相補型
ノード線対ＳＥＮ１／ＳＥＮ１＃と接続される。このと
き、前述のように、相補型ビット線対ＢＬ１／ＢＬ１＃
を含む全ての相補型ビット線対（非選択相補型ビット線
対も含む）はＶｃｃプリチャージ回路１２によりプリチ
ャージ電圧Ｖｐｒｅにプリチャージおよびイコライズさ
れ、かつ相補型ノード線対ＢＬ１／ＢＬ１＃も内部降圧
回路１１によりプリチャージ電圧Ｖｐｒｅにプリチャー
ジされかつイコライズされている。

【００５３】このようにして、誤書き込みが防止された
状態で読み出された特定のメモリセル３ａの情報が、相
補型ノード線対ＳＥＮｉ／ＳＥＮｉ＃からセンスアンプ
７の両入力端に伝えられ、センスアンプ７により相補型
ノード線対ＳＥＮｉ／ＳＥＮｉ＃の両電圧差が増幅され
て、特定のメモリセル３ａの情報が外部に読み出され
る。

【００５４】したがって、選択されたメモリセル３ａに
接続された相補型ビット線対ＢＬ１／ＢＬ１＃は、内部
降圧回路１１とＶｃｃプリチャージ回路１２との２系統
からの電力供給によってプリチャージおよびイコライズ
が行われる。このため、従来の内部降圧回路１が１系統
のみによってプリチャージおよびイコライズが行われる
場合と比べて、内部降圧回路１１の安定化回路に用いる
キャパシタの容量が大幅に縮小され、かつＶｃｃプリチ
ャージ回路１２では出力キャパシタを不要とすることか
ら、プリチャージおよびイコライズ速度が高速化して、
データの読出しや書込み（相補型ビット線対からメモリ
セルへの情報書込前に予めプリチャージおよびイコライ
ズする動作）などの動作速度が高速化する。

【００５５】また、内部降圧回路１１が駆動すべき負荷
も従来の内部降圧回路１に比べ遥かに軽いため、大幅に
小さいキャパシタの容量で済む。また、Ｖｃｃプリチャ
ージ回路１２では出力キャパシタを不要とすることか
ら、従来の内部降圧回路１に比べて内部降圧回路１１お
よびＶｃｃプリチャージ回路１２が占有するチップ面積
を大幅に削減することができる。このチップ面積削減効
果を具体的に試算してみると、キャパシタの占有面積の
激減によってチップ面積が約１／６程度になる。

【００５６】さらに、内部降圧回路１１およびＶｃｃプ
リチャージ回路１２内の電流駆動素子の能力を大きいも
のを用いれば、チップ面積が多少必要となるものの、従
来の内部降圧回路１に比べればチップ面積を削減した状
態で動作速度をより高速化させることも可能である。

【００５７】なお、本実施形態では、スタティック型半
導体記憶装置（ＳＲＡＭ）に本発明を適用した場合につ
いて説明したが、内部降圧手段を第１降圧手段と第２降
圧手段に分割し、イコライズ手段もメモリセルアレイの
一方側の第１イコライズ手段とメモリセルアレイの他方
側の第２イコライズ手段で構成し、この第１降圧手段に
より第１イコライズ手段に電力供給し、第２降圧手段に
より第２イコライズ手段に電力供給する本発明の構成が
用いられ得るものであれば、スタティック型半導体記憶
装置（ＳＲＡＭ）に限らず、ダイナミック型半導体記憶
装置（ＤＲＡＭ）であってもその他の半導体記憶装置で
あっても本発明を適用することができる。また、これら
のスタティック型半導体記憶装置などの半導体記憶装置
は１チップ上に集積して製造される。

【００５８】なお、上記実施形態における内部降圧回路
１１の別の構成例（内部降圧回路１１Ｂ）として、基準
電位（出力中間電位Ｖｃｃ／２）の「揺れ」やノイズを
抑えるために、１段目をサイズの小さい差動増幅器で構
成し、２段目をサイズの大きい差動増幅器で構成しても
よい。つまり、内部降圧回路１１Ｂは、降圧用ドライバ
ー手段とキャパシタ手段（容量手段）の接続点から出力
を取り出す出力用直列回路と、この出力用直列回路の出
力電圧と基準電圧（出力中間電位Ｖｃｃ／２）との差電
圧を増幅すると共に、その増幅出力により降圧用ドライ
バー手段を制御するドライバー制御手段とを有する２段
の前段降圧手段および後段降圧手段が設けられ、前段降
圧手段の出力を後段降圧手段の基準電圧の入力端に入力
させるようにしている。

【００５９】その具体的な素子の接続関係を図５を参照
して説明すると、内部降圧回路１１Ｂは、電源Ｖｃｃと
接地間に設けられたＰＭＯＳトランジスタＴ１１（第１
降圧用ドライバー手段）とキャパシタＣ（容量手段）の
後段出力用直列回路１１１Ｂと、ＰＭＯＳトランジスタ
Ｔ１１とキャパシタＣの接続点が−入力端子に負帰還す
ると共に、その出力端がＰＭＯＳトランジスタＴ１１の
ゲートに接続されたドライバー制御手段としての差動増
幅器１１２Ｂと、電源Ｖｃｃと接地間に設けられたＰＭ
ＯＳトランジスタＴ１２（第２降圧用ドライバー手段）
と抵抗１３の前段出力用直列回路１１３Ｂと、電源Ｖｃ
ｃと接地間に設けられた基準電圧生成用の抵抗手段Ｒ１
１，Ｒ１２と、抵抗手段Ｒ１１，Ｒ１２の接続点が＋入
力端子に接続され、ＰＭＯＳトランジスタＴ１２と抵抗
１３の接続点に接続された差動増幅器１１２Ｂの＋入力
端子が−入力端子に負帰還すると共に、その出力端がＰ
ＭＯＳトランジスタＴ１２のゲートに接続されたドライ
バー制御手段としての差動増幅器１１４Ｂとを有してい
る。

【００６０】なお、本実施形態では、Ｖｃｃプリチャー
ジ回路１２の具体回路例として、図４に示すようなＶｃ
ｃプリチャージ回路１２Ａを例に挙げて説明したが、こ
れに限らず、最も簡略化した充電専用回路例として図６
に示すようなＶｃｃプリチャージ回路１２Ｂでもよい。
このＶｃｃプリチャージ回路１２Ｂは、図６に示すよう
に、降圧手段としての降圧用トランジスタ１２１Ｂと、
充電手段としてのスイッチング制御可能な充電用トラン
ジスタ１２２Ｂとの充電専用直列回路を有している。こ
の場合、図４のような時定数回路（等価回路Ｚ）は有し
ていない。また、図４の降圧用ドライバー手段Ｔ１２１
Ａを、降圧用トランジスタ１２１Ｂと充電用トランジス
タ１２２Ｂとの充電専用直列回路にて構成するようにし
てもよい。

【００６１】なお、本実施形態では、本発明のスタティ
ック型半導体記憶装置について説明したが、本発明のス
タティック型半導体記憶装置を携帯電話装置やコンピュ
ータ装置のような情報機器に組み込んで、より小さい半
導体チップ面積でより高速な各種メモリ動作（情報読出
など）を実現するように構成することができる。例え
ば、図７に示すように、情報機器１００が、ＳＲＡＭや
ＲＯＭなどの情報記憶手段と、操作入力手段と、初期画
面や情報処理結果などを表示する液晶表示装置などの表
示手段と、操作入力手段からの操作指令を受けて、所定
の情報処理プログラムやそのデータに基づいて、情報記
憶手段に対して情報の読出／書込処理を行いつつ各種情
報処理するＣＰＵ（中央処理演算装置）とを有する場合
に、本発明のスタティック型半導体記憶装置を情報記憶
手段のＳＲＡＭに用いることができる。

【００６２】

【発明の効果】以上のように、本発明の半導体記憶装置
を用いれば、一方側の第１降圧手段の電流駆動能力を低
く抑えることで、一方側の第１降圧手段のノイズ対策や
瞬時電流消費による出力レベルの電圧降下を防ぐような
安定動作のために接続する安定化回路の規模（キャパシ
タの容量）を大幅に削減すると共に、第２降圧手段には
安定化回路が不要であることにより、チップサイズを大
幅に縮小することができると共に、選択されたメモリセ
ルに接続されるビット線対のプリチャージおよびイコラ
イズを高速に行うことができるものである。これは、非
選択であるメモリセルに接続される列の相補型ビット線
対も他方側の第２降圧手段のみで充電する分だけ、一方
側の第１降圧手段のプリチャージおよびイコライズ時の
瞬時電流消費量を削減したためである。

【００６３】また、選択されたメモリセルに接続される
ビット線対は、メモリセルアレイ一方側の第１降圧手段
と他方側の第２降圧手段（充電専用回路）の２系統でプ
リチャージおよびイコライズすることにより、前述した
ようにチップサイズを大幅に縮小したことで、第１降圧
手段と第２降圧手段を構成する電流駆動素子を大型化す
ることもできて、更なる動作速度（プリチャージ速度、
読出／書込速度）の高速化を実現することができるもの
である。

【００６４】以上の本発明の効果は、近年特に、電源電
圧の低電圧化が進んでいる半導体メモリにおいて特に顕
著なものとなる。

【図面の簡単な説明】

【図１】本発明の一実施形態におけるスタティック型半
導体記憶装置の要部構成例を示すブロック図である。

【図２】図１の内部降圧回路の一例を示す回路図であ
る。

【図３】図２の差動増幅器の一例を示す回路図である。

【図４】図１のＶｃｃプリチャージ回路の一例を示す回
路図である。

【図５】図１の内部降圧回路の他の例を示す回路図であ
る。

【図６】図１のＶｃｃプリチャージ回路の他の例を示す
回路図である。

【図７】図１のスタティック型半導体記憶装置を情報機
器に適用させた場合の情報機器の基本構成を示すブロッ
ク図である。

【図８】従来のスタティック型半導体記憶装置の要部構
成例を示すブロック図である。

【図９】スタティック型半導体記憶装置における一つの
メモリセルおよびその周辺回路の回路図である。

【図１０】列スイッチ回路の一つのトランスファーの回
路図である。

【図１１】ＥＱ回路の一例を示す回路図である。

【図１２】特開平４−２５２４９７号公報の不揮発性半
導体記憶装置における要部構成例を示すブロック図であ
る。

【図１３】特開平８−６９６９３号公報のスタティック
型半導体記憶装置における要部構成例を示すブロック図
である。

【図１４】特開平８−６９６９３号公報のスタティック
型半導体記憶装置における別の要部構成例を示すブロッ
ク図である。

【符号の説明】

３ メモリセルアレイ ３ａ メモリセル ４ 行デコーダ ５ 列スイッチ回路 ６ 列デコーダ ７ センスアンプ １１，１１Ａ，１１Ｂ 内部降圧回路 １２，１２Ａ，１２Ｂ Ｖｃｃプリチャージ回路 １３，１４ ＥＱ回路 ２０ スタティック型半導体記憶装置 １００ 情報機器

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 JJ01 JJ21 JJ37 KA33 KA34 KB64 5M024 AA20 AA50 AA54 BB15 BB29 CC63 CC65 FF02 HH01 PP01 PP03

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数の相補型ビット線対に接続される複
   数のメモリセルからなるメモリセルアレイと、電源電圧
   よりも低い所定電圧を生成する内部降圧手段と、該内部
   降圧手段から所定電圧が供給され、該メモリセルから該
   相補型ビット線対への情報読出前に予め、該相補型ビッ
   ト線を所定の同電位に充電するイコライズ動作を制御す
   るイコライズ手段とを備えた半導体記憶装置において、 該内部降圧手段を第１降圧手段と第２降圧手段とで構成
   し、該イコライズ手段を該メモリセルアレイの一方側の
   第１イコライズ手段と該メモリセルアレイの他方側の第
   ２イコライズ手段とで構成し、該第１降圧手段により該
   第１イコライズ手段に電力供給し、該第２降圧手段によ
   り該第２イコライズ手段に電力供給する構成とした半導
   体記憶装置。
2. 【請求項２】 複数の相補型ビット線対に接続される複
   数のメモリセルからなるメモリセルアレイ内の特定行の
   メモリセルを行選択信号により選択して該特定のメモリ
   セルの情報を該複数の相補型ビット線対に読み出す行選
   択手段と、列選択信号によって該複数の相補型ビット線
   対から所定の相補型ビット線対を、メモリセル情報読出
   用の増幅手段に接続制御する列選択手段とを有し、該列
   選択手段と増幅手段間に前記第１イコライズ手段が配設
   された請求項１記載の半導体記憶装置。
3. 【請求項３】 前記第１降圧手段および第２降圧手段の
   うち該第１降圧手段のみ、電流供給用の安定化回路を有
   した請求項１または２記載の半導体記憶装置。
4. 【請求項４】 前記安定化回路を構成するキャパシタ手
   段の容量は、前記内部降圧手段が持っていたキャパシタ
   手段の容量未満である請求項３記載の半導体記憶装置。
5. 【請求項５】 前記第１降圧手段は、第１降圧用ドライ
   バー手段とキャパシタ手段の接続点から出力を取り出す
   出力用直列回路と、該出力電圧と基準電圧との差電圧を
   増幅すると共に、その増幅出力を用いて該第１降圧用ド
   ライバー手段を制御するドライバー制御手段とを有する
   請求項１〜４の何れかに記載の半導体記憶装置。
6. 【請求項６】 前記第１降圧手段は、第１降圧用ドライ
   バー手段とキャパシタ手段の接続点から出力を取り出す
   第１出力用直列回路と、該出力電圧と第１基準電圧との
   差電圧を増幅すると共に、その増幅出力を用いて該第１
   降圧用ドライバー手段を制御する第１ドライバー制御手
   段とを有する後段降圧手段が設けられ、 該第２降圧用ドライバー手段と抵抗手段の接続点からの
   出力電圧を該第１基準電圧とする第２出力用直列回路
   と、該第１基準電圧と第２基準電圧との差電圧を増幅す
   ると共に、その増幅出力を用いて該第２降圧用ドライバ
   ー手段を制御する第２ドライバー制御手段とを有する前
   段降圧手段が設けられた請求項１〜４の何れかに記載の
   半導体記憶装置。
7. 【請求項７】 前記第２降圧手段は充電専用回路で構成
   されている請求項１〜６の何れかに記載の半導体記憶装
   置。
8. 【請求項８】 前記充電専用回路は、ビット線を充電す
   る第３降圧用ドライバー手段と、該第３降圧用ドライバ
   ー手段により充電するビット線電圧をモニタし、該ビッ
   ト線電圧が所定ビット線電圧に至ったときに充電停止す
   るように該第３降圧用ドライバー手段に出力制御するド
   ライバー制御手段とを有する請求項７記載の半導体記憶
   装置。
9. 【請求項９】 請求項１〜８の何れかに記載の半導体記
   憶装置を用いてメモリ処理動作を行う情報機器。