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KR102198771B1 - 메모리 장치 및 메모리를 구동하는 방법 - Google Patents

메모리 장치 및 메모리를 구동하는 방법 Download PDF

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KR102198771B1
KR102198771B1 KR1020190111715A KR20190111715A KR102198771B1 KR 102198771 B1 KR102198771 B1 KR 102198771B1 KR 1020190111715 A KR1020190111715 A KR 1020190111715A KR 20190111715 A KR20190111715 A KR 20190111715A KR 102198771 B1 KR102198771 B1 KR 102198771B1
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KR
South Korea
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bit line
period
memory cells
electrode
data
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Inventor
김영승
유승문
정민철
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주식회사 메타씨앤아이
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Abstract

본 발명에 따른 메모리 장치는, 래치 구조의 메모리 셀들이 비트 라인과 반전 비트 라인으로 구성되는 비트 라인 쌍들과 워드 라인들에 매트릭스 형태로 연결된 메모리 셀 어레이; 및 워드 라인이 해당 워드 라인에 연결되는 제1 메모리 셀들을 활성화시키는 온 기간 동안, n개(n은 2 이상 자연수)의 제1 비트 라인 쌍들을 통해 제1 메모리 셀들 중에서 n개의 제2 메모리 셀들을 연속으로 프로그램 하거나 읽는 구동 회로를 포함하여 구성될 수 있다. 온 기간은, 제1 비트 라인 쌍들을 디벨로핑 하는 제1 기간 및 제1 기간 이후 제2 메모리 셀들 각각을 순차적으로 프로그램 하거나 읽는 n개의 제2 기간을 포함할 수 있다. 구동 회로는, 제1 메모리 셀들을 비활성화시키는 오프 기간 동안, 메모리 셀들에 공급되는 전원 전압보다 낮은 제2 전압으로 대응하는 비트 라인 쌍의 비트 라인과 반전 비트 라인을 충전할 수 있다.

Description

메모리 장치 및 메모리를 구동하는 방법{MEMORY DEVICE AND METHOD OF DRIVING MEMORY}
본 발명은 메모리 장치에 관한 것으로, 더욱 상세하게는 SRAM 셀 어레이에서 1회 코어 동작으로 많은 데이터를 읽거나 쓰는 장치와 방법에 관한 것이다.
대용량의 데이터를 저장하는 메모리는 휘발성 메모리와 비휘발성 메모리로 크게 분류되고, DRAM과 SRAM은 휘발성 메모리이고, 플래시 메모리는 비휘발성 메모리이다.
휘발성 메모리 중에서, 비트 데이터를 커패시터에 저장하는 DRAM은, 셀 구조가 간단하여 집적도가 높지만, 커패시터의 전자가 누설되지 않도록 주기적으로 리프레쉬 시켜야 하고, 데이터 입출력을 위한 제어가 어렵다.
반면, SRAM은, 도 1에 도시한 것과 같이, 2개의 트랜지스터로 이루어지고 대칭 구조로 연결되는 두 쌍의 인버터의 완전한 래치 구조로 비트 데이터를 저장하므로, DRAM에 비해 집적도가 낮은 반면, 전원이 공급되는 동안은 리프레쉬 없이 데이터가 계속 보존되고 입출력이 빠른 장점이 있다.
주기적으로 리프레쉬 해야 하는 DRAM 특징이 저전력을 지향하는 모바일 장치에 맞지 않고, 또한 모바일 환경에서 DRAM에 저장된 데이터를 안전하게 관리하는 것이 쉽지 않다. 저전력이나 데이터 안정성 관점에서 모바일 환경에 SRAM이 유리하다.
모바일 장치는 디스플레이부에서 전력 소모가 많고, 디스플레이부는 패널에 표시될 데이터를 타이밍 컨트롤러와 데이터 드라이버 IC의 메모리에 연속으로 기록하고 연속으로 읽는 간단한 동작을 주로 수행한다.
본 발명은 이러한 상황을 감안한 것으로, 본 발명의 목적은, SRAM의 메모리 셀에 데이터를 연속으로 기록하고 연속으로 읽는 동작을 수행할 때 전력 소모를 줄이는 방법 및 장치를 제공하는 데 있다.
본 발명의 다른 목적은, SRAM의 메모리 셀에 데이터를 연속으로 기록하고 연속으로 읽는 속도를 올리는 방법 및 장치를 제공하는 데 있다.
본 발명의 또 다른 목적은, SRAM의 메모리 셀에 데이터를 연속으로 기록하고 연속으로 읽을 때 데이터의 안정성을 높이는 방법 및 장치를 제공하는 데 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 래치 구조의 메모리 셀들이 비트 라인과 반전 비트 라인으로 구성되는 비트 라인 쌍들과 워드 라인들에 매트릭스 형태로 연결된 메모리 셀 어레이; 및 워드 라인이 해당 워드 라인에 연결되는 제1 메모리 셀들을 활성화시키는 온 기간 동안, n개(n은 2 이상 자연수)의 제1 비트 라인 쌍들을 통해 제1 메모리 셀들 중에서 n개의 제2 메모리 셀들을 연속으로 프로그램 하거나 읽는 구동 회로를 포함하여 구성되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 메모리를 구동하는 방법은, 온 기간에 래치 구조의 메모리 셀들로 구성되는 메모리 셀 어레이의 워드 라인에 제1 레벨을 출력하여 제1 메모리 셀들을 활성화시키고 오프 기간에 워드 라인에 제2 레벨을 출력하여 제1 메모리 셀들을 비활성화시키는 단계; 온 기간 동안 n개(n은 2 이상 자연수)의 제1 비트 라인 쌍들을 통해 제1 메모리 셀들 중에서 n개의 제2 메모리 셀들을 연속으로 프로그램 하거나 읽는 단계; 및 오프 기간 동안 n개의 제1 비트 라인 쌍들을 프리챠징 하는 단계를 포함하여 이루어질 수 있다.
따라서, 본 발명의 실시예에 따라 워드 라인이 온인 구간에 복수 개의 비트 라인 쌍을 통해 페이지를 구성하는 복수 개 셀들에 연속으로 데이터를 기록하거나 셀들로부터 데이터를 읽음으로써, 워드 라인의 온/오프 동작 회수가 줄고 이에 따라 전력 소모를 줄일 수 있게 된다.
또한, 페이지 데이터의 기록/독출 동작을 수행하면서 해당 페이지 데이터와 관련된 비트 라인의 디벨로핑, 프리챠징, 이퀄라이징 동작을 1회만 수행함으로써, 전력 소모를 줄이고 데이터 입출력 시간을 줄일 수 있게 된다.
도 1은 SRAM의 메모리 셀 구조 및 워드 라인과 비트 라인과의 연결을 도시한 것이고,
도 2는 SRAM 메모리 셀 어레이의 데이터 입출력 단위를 도시한 것이고,
도 3은 일반적인 SRAM 읽기 타이밍을 도시한 것이고,
도 4는 본 발명의 실시예에 따른 SRAM 읽기 타이밍을 도시한 것이고,
도 5는 본 발명의 실시예에 따른 메모리 장치의 기능 블록을 개략적으로 도시한 것이고,
도 6은 누설 전류에 의해 비트 라인의 전위 레벨이 낮아지는 현상을 도시한 것이고,
도 7은 본 발명의 일 실시예에 따라 비트 라인 쌍에 연결된 누설 전류 보상 회로를 도시한 것이고,
도 8은 기존 구동 방법과 본 발명의 구동 방법에서 비트 라인 쌍이 디벨로핑 되는 레벨을 서로 비교한 것이고,
도 9는 종래 구동 방법에서 프리챠징 대상이 되는 메모리 셀 컬럼을 도시한 것이고,
도 10은 본 발명의 구동 방법에서 프리챠징 대상이 되는 메모리 셀 컬럼을 도시한 것이고,
도 11은 본 발명의 일 실시예에 따른 프리챠징 회로를 도시한 것이고,
도 12는 본 발명의 다른 실시예에 따라 소정 개수의 비트 라인 쌍으로 구성되는 그룹 단위로 프리챠징 동작을 지연시키면서 단계적으로 수행하는 것을 도시한 것이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 메모리 장치 및 메모리를 구동하는 방법에 대한 바람직한 실시예들을 상세히 설명한다.
명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 1은 SRAM의 메모리 셀 구조 및 워드 라인과 비트 라인과의 연결을 도시한 것이다.
SRAM의 메모리 셀은 도 1에서는 6개의 MOSFET으로 구성되는데, 4개의 MOSFET와 저항으로 구성될 수도 있다.
제1 전원 전압에 연결된 PMOS와 제1 전원 전압보다 낮은 제2 전원 전압에 연결된 NMOS 트랜지스터가 직렬 연결된 인버터 2개가 서로 연결된 플립플롭이 래치 구조를 형성하고, 플립플롭 양쪽에 MOSFET가 하나씩 붙어 워드 라인(WL)과 비트 라인(BL) 또는 워드 라인(WL)과 반전 비트 라인(/BL)에 연결된다.
워드 라인(WL)이 하이 로직 레벨을 유지하는 동안 래치 구조의 메모리 셀은 비트 라인(BL)과 반전 비트 라인(/BL)으로 이루어진 비트 라인 쌍에 연결되어, 메모리 셀에 비트 데이터를 기록하거나 메모리 셀로부터 데이터를 읽을 수 있다.
비트 라인(BL)에 비트 데이터 1, 반전 비트 라인(/BL)에 비트 데이터 0을 인가하면 비트 데이터 1이 플립플롭에서 무한 루프를 돌면서 메모리 셀에 저장되고, 반대로 비트 라인(BL)과 반전 비트 라인(/BL)에 각각 비트 데이터 0과 1을 인가하면 비트 데이터 0이 무한 루프를 돌면서 메모리 셀에 저장되므로, 전원이 공급되는 한 리프레쉬 없이도 비트 데이터가 메모리 셀에 저장된다.
도 2는 SRAM 메모리 셀 어레이의 데이터 입출력 단위를 도시한 것이다.
메모리 셀 어레이의 데이터 읽기/쓰기 동작은 페이지(Page) 단위로 이루어지는데, 도 2에서 하나의 페이지는 n개의 메모리 셀에 저장되는 데이터, 즉 n 비트로 이루어진다. 즉, 페이지를 이루는 데이터(페이지 데이터)의 개수가 n_p(n_p=n)이다.
예를 들어, 제1 워드 라인(WL#1)에 연결되는 제1 행에 있는 메모리 셀들 중에서, 먼저 제1 내지 제n 비트 라인 쌍(BL#1 ~ BL#n)에 대해 순차적으로 데이터 읽기/쓰기 동작이 이루어지고, 다음으로 제(n+1) 내지 제(2n) 비트 라인 쌍(BL#(n+1) ~ BL#(2n))에 대해 순차적으로 데이터 읽기/쓰기 동작이 이루어지는 식이다.
또한, 메모리 셀 어레이에서 데이터를 읽는 경우, 페이지 단위로 메모리 셀 어레이에서 읽은 데이터를 버퍼에 임시로 저장하면서 소정 개수의 페이지의 데이터를 모두 읽어 버퍼에 저장한 이후, 버퍼에 저장된 데이터를 메모리 장치에 연결된 다른 장치에 출력할 수 있다.
이때 데이터를 버퍼에 저장하는 페이지의 개수가 입출력 단위 또는 입출력 개수(n_io)에 해당하고, 입출력 단위는 외부로 데이터를 입출력하는 데이터 버스의 크기에 의해 결정되므로, 데이터 버스가 1Byte인 경우 입출력 단위는 8이고 2Byte인 경우 입출력 단위는 16이 된다.
도 3은 일반적인 SRAM 읽기 타이밍을 도시한 것으로, SRAM 쓰기 타이밍도 동일하고, SRAM 쓰기 동작 때는, 비트 라인 쌍이 메모리 셀에 저장된 데이터로 충방전 또는 디벨로핑 되는 대신, 기록 구동 회로가 비트 라인 쌍을 충방전하여 데이터가 메모리 셀의 래치에 저장된다.
n개의 데이터로 이루어지는 페이지 단위로 메모리 셀 어레이에서 데이터를 읽을 때, 요청되는 데이터 속도에 대응하는 싸이클(tCYC)마다 하나의 메모리 셀로부터 데이터를 읽는다.
하나의 싸이클(tCYC) 동안, 워드 라인은 인에이블 레벨과 디스에이블 레벨을 연속으로 출력하여, 해당 워드 라인에 연결된 메모리 셀들은 대응하는 비트 라인 쌍에 연결된(활성화) 후 단절된다(비활성화).
제1 싸이클(tCYC#1) 안에 워드 라인이 인에이블 레벨을 출력하는 제1 기간(또는 워드 라인의 온 기간)(t1) 동안, 해당 워드 라인에 연결되는 제1 메모리 셀이 제1 비트 라인 쌍(BL#1)에 연결되어, 제1 비트 라인 쌍(BL#1)의 비트 라인과 반전 비트 라인이 각각 제1 메모리 셀에 저장된 데이터 비트 쌍으로 충방전되고(Develop), 제1 비트 라인 쌍(BL#1)에 연결된 센스 앰프(미도시)가 제1 비트 라인 쌍(BL#1)의 비트 라인과 반전 비트 라인의 전위 차이를 증폭한다.
제1 싸이클(tCYC#1) 안에 워드 라인이 디스에이블 레벨을 출력하는 제2 기간(또는 워드 라인의 오프 기간)(t2) 동안, 제1 메모리 셀과 제1 비트 라인 쌍(BL#1)의 연결이 끊어지는데, 이 기간에 제1 비트 라인 쌍(BL#1)에 연결된 센스 앰프(미도시)가 증폭한 신호가 제1 메모리 셀 데이터로 판별되어 버퍼(미도시)에 저장될 수 있다(BL#1 R/W).
제2 싸이클(tCYC#2) 안에 워드 라인이 인에이블 레벨을 출력하는 제1 기간(t1) 동안, 해당 워드 라인에 연결되는 제2 메모리 셀이 제2 비트 라인 쌍(BL#2)에 연결되어, 제2 비트 라인 쌍(BL#1)의 비트 라인과 반전 비트 라인이 각각 제2 메모리 셀에 저장된 데이터 비트 쌍으로 충방전되고(Develop), 제2 비트 라인 쌍(BL#2)에 연결된 센스 앰프(미도시)가 제2 비트 라인 쌍(BL#2)의 비트 라인과 반전 비트 라인의 전위 차이를 증폭한다.
제2 싸이클(tCYC#2) 안에 워드 라인이 디스에이블 레벨을 출력하는 제2 기간(t2) 동안, 제2 메모리 셀과 제2 비트 라인 쌍(BL#1)의 연결이 끊어지는데, 이 기간에 제2 비트 라인 쌍(BL#2)에 연결된 센스 앰프(미도시)가 증폭한 신호가 제2 메모리 셀 데이터로 판별되어 버퍼(미도시)에 저장될 수 있다(BL#2 R/W).
비슷하게 제n 싸이클(tCYC#n) 동안, 제n 메모리 셀이 활성화되어 제n 비트 라인 쌍의 비트 라인과 반전 비트 라인이 각각 제n 메모리 셀에 저장된 데이터 비트 쌍으로 충방전되고(Develop), 제n 비트 라인 쌍(BL#n)에 연결된 센스 앰프(미도시)가 제n 비트 라인 쌍(BL#n)의 비트 라인과 반전 비트 라인의 전위 차이를 증폭하여 제n 메모리 셀 데이터를 판별하고 버퍼(미도시)에 출력할 수 있다(BL#n R/W).
이와 같이, 워드 라인이 인에이블 레벨과 디스에이블 레벨을 연속으로 출력하는 워드 라인 온 기간과 오프 기간으로 이루어지는 싸이클마다 하나의 메모리 셀의 데이터가 대응하는 비트 라인 쌍을 통해 판별되어 버퍼에 저장될 수 있다.
연속으로 데이터를 읽는 동작은 페이지 단위로 이루어지므로, 메모리 셀 어레이에 저장된 데이터를 읽기 위해서는(또는 어레이에 데이터를 쓰기 위해서), 페이지를 이루는 데이터의 개수(n 또는 n_p)에 해당하는 개수의 싸이클(tCYC) 기간 동안 워드 라인은 각 싸이클 내에서 온/오프 스위칭 동작을 반복해야 하므로, 워드 라인을 온/오프 스위칭 시키는 동작에 전력이 소모될 수 밖에 없다.
전력 소모를 줄이기 위해서는 워드 라인을 온/오프 스위칭 시키는 동작을 줄일 필요가 있다.
또한, 워드 라인을 순차적으로 온/오프 스위칭 시키는 동작에 최소한의 시간이 필요하고, 또한 워드 라인의 온 기간(t1) 동안 비트 라인 쌍의 비트 라인(BL)과 반전 비트 라인(/BL)에 대응하는 메모리 셀의 데이터 쌍이 충방전되는 시간(Develop time)을 기다려야 하므로, 데이터의 읽기/쓰기 속도를 높이기 위해 워드 라인이 온 되는 시간을 줄이는 것이 쉽지 않다.
또한, 워드 라인이 오프 된 이후에 비트 라인(BL)과 반전 비트 라인(/BL)을 서로 이퀄라이징(Equalizing) 하고 프리챠징(Pre-charging) 해야 하므로, 워드 라인이 오프 된 이후 이퀄라이징과 프리챠징 시간이 매번 필요하다.
이와 같이 종래 SRAM의 메모리 셀 어레이에서 데이터를 읽거나 데이터를 쓰는 과정에서 속도를 올리는 것이 어렵고, 속도를 올리기 위한 방안이 요구된다.
본 발명은, 이러한 상황과 필요성을 인식하고, SRAM 메모리 셀이 래치 구조로 데이터를 유지하는 특징을 이용하여, 메모리 어레이의 복수 개의 메모리 셀들, 예를 들어 1 페이지 데이터에 해당하는 개수의 메모리 셀들로부터 데이터를 읽는 동안(또는 메모리 셀들에 데이터를 기록하는 동안) 워드 라인의 온/오프 스위칭 동작을 1회만 수행하여, 워드 라인의 온/오프 스위칭 동작 회수를 줄여 전력 소모를 줄일 수 있다.
또한, 1 페이지 분량의 데이터를 기록하거나 데이터를 읽는 동안, 각 비트 라인 쌍의 충방전(또는 디벨로핑) 동작과 프리챠징과 이퀄라이징 동작을 1회만 수행함으로써, 전력 소모를 줄이고 메모리 셀로/로부터 데이터를 기록하거나 읽는 속도를 높일 수 있다.
도 4는 본 발명의 실시예에 따른 SRAM 읽기 타이밍을 도시한 것이다.
종래 읽기 타이밍에 해당하는 도 3에서는, 요청되는 데이터 속도에 대응하는 싸이클(tCYC)마다 워드 라인(WL)의 출력이 오프 레벨에서 온 레벨로 바뀌고 온 레벨에서 오프 레벨로 다시 바뀌는 워드 라인의 온/오프 스위칭 동작이 1회 발생하여, 1 페이지에 해당하는 n개의 데이터를 읽는 n개의 싸이클(tCYC) 동안 워드 라인의 온/오프 스위칭 동작이 n회 수행된다.
하지만, 본 발명에 따른 실시예에서는, 도 4에 도시한 것과 같이, 1 페이지에 해당하는 n개의 데이터를 읽는 동안 n개의 싸이클(tCYC)이 진행하지만 워드 라인의 온/오프 스위칭 동작은 1회만 수행한다.
워드 라인이 온 레벨을 유지하는 기간(또는 워드 라인의 온 기간)은, 비트 라인 쌍들을 연결된 메모리 셀들의 데이터로 동시에 충방전하는 충방전(디벨로핑) 기간(Develop time) 및 센스 앰프가 연결된 비트 라인 쌍의 전위 차이를 증폭하여 버퍼에 출력하는 싸이클(tCYC) n개를 순차적으로 진행하는 기간(BL#1 R/W ~ BL#n R/W)을 포함한다.
워드 라인이 오프 레벨을 유지하는 기간(또는 워드 라인의 오프 기간) 동안, 비트 라인 쌍들에 대한 이퀄라이징과 프리챠징 동작이 수행된다.
따라서, 워드 라인의 온/오프 스위칭 동작에서 워드 라인의 온 기간이 오프 기간보다 길게 유지된다.
워드 라인이 오프 레벨에서 온 레벨로 스위칭 되기에 앞서, 다음 워드 라인의 온 기간에 데이터 독출이 요청된 페이지에 해당하는 n개의 메모리 셀들에 연결되는 n개의 비트 라인 쌍들에 대해 이퀄라이징과 프리챠징 동작이 수행되어, 해당 비트 라인 쌍들은 프리챠징 전압으로 충방전된다.
워드 라인이 오프 레벨에서 온 레벨로 스위칭 되어 워드 라인의 온 기간이 되면, 먼저 프리챠징 전압으로 충전된 n개의 비트 라인 쌍들은 대응하는 메모리 셀들에 연결되고, n개의 비트 라인 쌍 각각이 대응하는 메모리 셀에 저장된 데이터 비트 쌍에 의해 프리챠징 전압으로부터 충방전되는 디벨로핑 기간(Develop time)을 갖는다.
비트 라인 쌍들이 충분히 데이터 비트 쌍에 의해 충방전되는 디벨로핑 기간이 경과한 후, 각 비트 라인 쌍들에 충전된 데이터 비트를 센싱, 증폭 및 출력하는 데이터 쓰기/읽기 동작(BL R/W)을 순차적으로 진행한다.
제1 싸이클(tCYC#1) 동안, 제1 비트 라인 쌍에 연결된 제1 센스 앰프(미도시)가, 제1 비트 라인 쌍의 비트 라인(BL)과 반전 비트 라인(/BL)의 전위 차이를 증폭하여 제1 비트 라인 쌍에 연결된 제1 메모리 셀에 저장된 데이터 비트를 판별하고, 판별된 데이터 비트를 버퍼(미도시)에 출력한다(BL#1 R/W).
제1 싸이클(tCYC#1) 다음의 제2 싸이클(tCYC#2) 동안, 제2 비트 라인 쌍에 연결된 제2 센스 앰프(미도시)가, 제2 비트 라인 쌍의 비트 라인(BL)과 반전 비트 라인(/BL)의 전위 차이를 증폭하여 제2 비트 라인 쌍에 연결된 제2 메모리 셀에 저장된 데이터 비트를 판별하고, 판별된 데이터 비트를 버퍼(미도시)에 출력한다(BL#2 R/W).
이러한 동작을 제n 싸이클(tCYC#n)까지 반복하여, 제n 비트 라인 쌍에 연결된 제n 메모리 셀에 저장된 데이터 비트가 버퍼(미도시)에 출력된다(BL#n R/W).
이와 같이 n개의 싸이클을 진행하여 1 페이지를 구성하는 n개의 데이터 비트가 버퍼에 저장될 수 있다.
제n 싸이클(tCYC#n)이 종료된 후, 워드 라인이 온 레벨에서 오프 레벨로 스위칭 되어 워드 라인의 온 기간이 종료된다.
워드 라인의 온 기간은, 하나의 싸이클(tCYC) 기간에 n을 곱한 값과 디벨로핑 기간(Develop time)의 합으로 계산될 수 있다. 또한, 하나의 싸이클 기간은 요청되는 데이터 속도에 대응하여 설정될 수 있고, 디벨로핑 기간은 거의 고정된 값이다. 따라서, 워드 라인의 온 기간은 페이지를 구성하는 데이터 비트의 개수와 요청되는 데이터 속도에 의해 그 길이가 결정될 수 있다.
이와 같이, 1 페이지의 데이터를 기록하는 동안 워드 라인의 스위칭 동작을 1회만 수행함으로써 전류 소모를 줄일 수 있고, 또한 이퀄라이징과 프리챠징 동작을 수행하는 회수를 줄여 전류 소모를 추가로 줄일 수 있다.
도 5는 본 발명의 실시예에 따른 메모리 장치의 기능 블록을 개략적으로 도시한 것이다.
본 발명에 따른 메모리 장치(10)는, SRAM 메모리 셀들로 구성된 메모리 셀 어레이(110)와 메모리 셀 어레이(110)를 구동하도록 구성되는 구동 회로로 구성되는데, 구동 회로는, 어드레스 디코더(120), 입출력 회로(130), 제어 회로(140) 및 전원 생성부(150)를 포함하여 구성될 수 있다.
어드레스 디코더(120)는, 어드레스(ADDR)를 수신하고, 워드 라인(WL)을 통해 메모리 셀 어레이(110)에 연결되고, 제어 회로(140)의 제어에 따라 워드 라인(WL)을 구동하도록 구성된다.
어드레스 디코더(120)는, 수신하는 어드레스(ADDR)를 디코딩 하고 이를 근거로 구동할 워드 라인(WL)을 선택한다. 또한, 데이터 읽기/쓰기 동작이 페이지 단위로 수행되므로, 어드레스 디코더(120)는, 요청된 어드레스(ADDR)가 포함하는 비트 라인 쌍들(BL/BL)을 가리키는 신호나 정보를 입출력 회로(130) 및/또는 제어 회로(140)에 제공하여 입출력 회로(130)가 해당 비트 라인 쌍들을 선택할 수 있도록 한다.
입출력 회로(130)는, 메모리 셀 어레이(110)로/로부터 쓰거나 읽을 데이터(DATA)를 수신하거나 출력하고, 어드레스 디코더(120)가 제공하는 정보가 선택한 비트 라인 쌍들(BL/BL)을 메모리 셀 어레이(110)에 연결하고, 제어 회로(140)의 제어에 따라 메모리 셀 어레이(110)로/로부터 데이터를 쓰거나 읽는 동작을 수행한다.
입출력 회로(130)는, 비트 라인 쌍에 충전된 데이터 비트를 감지하여 증폭하는 센스 앰프를 포함하는 데이터 읽기 회로, 메모리 셀에 기록할 데이터 비트로 비트 라인 쌍을 충전하기 위한 데이터 기록 회로, 및 비트 라인 쌍들(BL/BL)을 이퀄라이징 하고 프리챠징 하기 위한 회로 구성을 포함할 수 있다.
제어 회로(140)는 어드레스 디코더(120), 입출력 회로(130) 및 전원 생성부(150)에 연결되어, 메모리 장치(10)의 동작, 메모리 셀 어레이(110)로/로부터 데이터를 기록하거나 읽는 동작을 제어하도록 구성된다
전원 생성부(150)는 메모리 장치(10)에 공급되는 외부 전압을 이용하여 메모리 셀 어레이(110), 행 디코더(120), 입출력 회로(130) 및 제어 회로(140)의 동작에 필요한 복수의 전압을 생성하도록 구성되는데, 제1/제2 전원 전압, 프리챠징 전압, 워드 라인 온/오프 전압 등을 생성하여 공급한다.
어드레스 디코더(120)는, 요청된 페이지의 n개의 데이터를 읽거나 기록할 워드 라인(WL)을 구동할 때 해당 워드 라인(WL)의 온/오프 스위칭 동작을 1회만 수행할 수 있고, 워드 라인의 온 기간을 n개의 비트 라인 쌍들을 충방전하는 디벨로핑 기간과 각 비트 라인 쌍을 구동하는 싸이클 기간 n개를 합한 기간만큼 유지한다.
입출력 회로(130)는, 어드레스 디코더(120)가 제공하는 정보를 근거로 기록 또는 읽기가 요청된 페이지에 포함되는 n개의 비트 라인 쌍들을 확인하고, 어드레스 디코더(120)가 워드 라인을 선택하기에 앞서 확인된 비트 라인 쌍들에 대해 이퀄라이징과 프리챠징 동작을 수행하여 비트 라인 쌍들의 비트 라인(BL)과 반전 비트 라인(/BL)을 모두 프리챠징 전압으로 충전한다.
또한, 입출력 회로(130)는, 요청된 페이지에 해당하는 워드 라인(WL)이 선택되어 온 기간이 되면, 먼저 디벨로핑 기간(Develop time) 동안 해당 비트 라인 쌍들이 선택된 워드 라인(WL)에 연결된 메모리 셀들의 데이터 비트로 충방전되도록 한다.
또한, 입출력 회로(130)는, 디벨로핑 기간(Develop time)이 경과한 후 제1 싸이클(tCYC#1)부터 제n 싸이클(tCYC#n) 동안, 센스 앰프를 포함하는 데이터 읽기 회로나 데이터 쓰기 회로를 이용하여 제1 비트 라인 쌍(BL#1)부터 제n 비트 라인 쌍(BL#n)까지 순차적으로 n개의 메모리 셀로/로부터 데이터를 쓰거나 읽는 동작을 수행하는데(BL#1 R/W ~ BL#n R/W), 각 싸이클마다 해당 비트 라인 쌍의 비트 라인과 반전 비트 라인의 전위 차이를 증폭하여 버퍼에 출력하거나(데이터 읽기 동작), 버퍼에 저장된 데이터 비트로 해당 비트 라인 쌍의 비트 라인과 반전 비트 라인을 충방전하여 이에 연결된 메모리 셀을 해당 데이터로 기록할 수 있다(데이터 쓰기 동작).
제어 회로(140)는, 워드 라인(WL)의 온 기간과 오프 기간을 조절하기 위한 제어 신호를 어드레스 디코더(120)에 제공할 수 있고, 또한 프리챠징 동작, 디벨로핑 동작, 데이터 기록이나 읽기를 수행하는 각 싸이클의 타이밍 등을 조절하기 위한 제어 신호 등을 입출력 회로(13)에 제공할 수 있다.
한편, 본 발명의 실시예에 따라, 한 번의 워드 라인 온 기간에 페이지를 구성하는 n개의 메모리 셀들로/로부터 연속으로 데이터를 기록하거나 데이터를 읽을 때(명세서 작성의 편의를 고려하여, 메모리 셀에 데이터를 기록하는 것을 메모리 셀을 프로그램 하는 것으로 하고, 메모리 셀로부터 데이터를 읽는 것을 메모리 셀을 읽는 것으로 간단하게 표현할 수 있다) 고려해야 할 점이 있다.
먼저 워드 라인의 온 기간이 길어지는 점이고, 다음으로 디벨로핑 기간을 충분히 설정하므로 데이터 기록 또는 읽기 페이지와 관련된 모든 비트 라인 쌍이 로직 레벨까지 디벨로핑 되는 점이다.
도 6은 누설 전류에 의해 비트 라인의 전위 레벨이 낮아지는 현상을 도시한 것이다.
도 6에서, 제1 워드 라인(WL#1)이 선택되어 인에이블 되고(WL#1 On), 제1 워드 라인(WL#1)에 연결된 제1 메모리 셀이 활성화되어 비트 라인 쌍(BL, /BL)에 연결되고, 나머지 제2 내지 제m 워드 라인(WL#2 ~ WL#m)은 선택되지 않고 디스에이블 되어 메모리 셀들(제2 내지 제m 메모리 셀)이 비트 라인 쌍(BL, /BL)에 연결되지 않고 비활성화된다.
제1 메모리 셀에 저장된 데이터 쌍이 비트 라인(BL)과 반전 비트 라인(/BL)에 충방전되면서 비트 라인(BL)과 반전 비트 라인(/BL) 사이에 전위 차이가 발생하고, 이 전위 차이를 센스 앰프(미도시)가 감지하고 증폭하여 메모리 셀의 데이터 비트를 판별한다.
하지만, 디스에이블 된 제2 내지 제m 워드 라인(WL#2 ~ WL#m)에 연결된 제2 내지 제m 메모리 셀들은 비활성화되어 라인 쌍(BL, /BL)에 연결되지 않지만, 누설 전류(Leakage current)가 비트 라인 또는 반전 비트 라인에서 비활성화된 메모리 셀에 흘러 들어, 비트 라인(BL)과 반전 비트 라인(/BL)의 전압 레벨이 낮아진다. 특히, 비트 라인이나 반전 비트 라인이 하이 로직에 해당하는 전압이고 비활성화된 메모리 셀이 로우 로직을 저장하고 있을 때 누설 전류가 잘 발생한다.
비활성화된 메모리 셀에서 누설 전류가 발생하면, 비트 라인과 반전 비트 라인 사이 전위 차이가 작아져 센스 앰프의 센스 속도가 느려지고 노이즈로 인해 데이터 비트의 검출에 에러가 발생할 수 있다.
특히, 본 발명의 실시예에 따라 워드 라인의 온 기간을 길게 하면, 전류가 누설되어 비트 라인 또는 반전 비트 라인의 레벨이 떨어지는 양이 커져, 데이터 비트 검출 에러가 발생할 가능성이 높아진다.
본 발명의 일 실시예에서는, 비트 라인 쌍에 누설 전류 보상 회로를 마련하여, 대응하는 메모리 셀의 데이터 비트에 따라 디벨로핑 된 비트 라인 쌍이 워드 라인의 온 기간 동안 누설 전류에 의해 전압 강하가 발생하지 않고 디벨로핑 전압을 유지하도록 한다.
누설 전류 보상 회로는, 워드 라인의 온 기간 중에서 디벨로핑 기간(Develop time) 이후 데이터를 기록하거나 읽는 싸이클 기간에 동작할 수 있다. 또한, 누설 전류 보상 회로는 비트 라인 쌍을 이퀄라이징 하고 프리챠징 하는 기간에는 동작을 하지 않는다.
도 7은 본 발명의 일 실시예에 따라 비트 라인 쌍에 연결된 누설 전류 보상 회로를 도시한 것이다.
누설 전류 보상 회로(131)는 3개의 PMOS 트랜지스터로 구성되고 비트 라인(BL)과 반전 비트 라인(/BL)에 연결된다.
제1 PMOS 트랜지스터(P11)는, 게이트 전극은 누설 전류 보상 회로(131)의 동작을 제어하는 제어 신호(싸이클온(/CYCOn) 신호)를 공급하는 제1 신호 라인에 연결되고, 제1 전극은 제1 전원 전압(Vdd)에 연결되고, 제2 전극은 제2 및 제3 PMOS 트랜지스터(P12, P13)의 제1 전극에 연결된다.
싸이클온(/CYCOn) 신호는, 워드 라인의 온 기간 중에서 디벨로핑 기간(Develop time) 및 워드 라인의 오프 기간에, 제1 PMOS 트랜지스터(P11)를 턴-오프 시키는 로직 하이 레벨을 출력하고, 워드 라인의 온 기간 중에서 n개의 싸이클 기간 동안 제1 PMOS 트랜지스터(P11)를 턴-온 시키는 로직 로우 레벨을 출력할 수 있다.
싸이클온(/CYCOn) 신호는, 제어 회로(140)가 입출력 회로(130)에 공급하거나, 입출력 회로(130)가 제어 회로(140)가 공급하는 타이밍 신호를 근거로 자체 생성할 수 있다.
제2 PMOS 트랜지스터(P12)는, 게이트 전극은 반전 비트 라인(/BL)에 연결되고, 제1 전극은 제1 PMOS 트랜지스터(P11)의 제2 전극에 연결되고, 제2 전극은 비트 라인(BL)에 연결된다.
제3 PMOS 트랜지스터(P13)는, 게이트 전극은 비트 라인(BL)에 연결되고, 제1 전극은 제1 PMOS 트랜지스터(P11)의 제2 전극에 연결되고, 제2 전극은 반전 비트 라인(/BL)에 연결된다.
즉, 제1 PMOS 트랜지스터(P11)는, n개의 싸이클 기간 동안 로직 하이 레벨(데이터 비트 1)에 해당하는 제1 전원 전압(Vdd)을 제2/제3 PMOS 트랜지스터(P12/P13)에 공급한다. 제2/제3 PMOS 트랜지스터(P12/P13)는 각각, 입력 전극인 제1 전극에 제1 전원 전압(Vdd)을 공급 받고, 제어 전극인 게이트 전극을 비트 라인과 반전 비트 라인 중 하나와 다른 하나에 연결하고, 출력 전극인 제2 전극을 자신의 제어 전극과 반대로 연결한다.
제1 전원 전압(Vdd)은 메모리 셀에 공급되는 전압과 같을 수 있다. PMOS 트랜지스터의 제1 전극과 제2 전극은 소스 전극과 드레인 전극일 수 있다.
누설 전류 보상 회로(131)는, 메모리 셀을 프로그램 하거나 읽는 동안, 즉 싸이클온(/CYCOn) 신호가 로직 로우 레벨일 때만 동작할 수 있고, 싸이클온(/CYCOn) 신호가 로직 로우 레벨일 때 제1 PMOS 트랜지스터(P11)의 제2 전극(제2/제3 PMOS 트랜지스터(P12/P13)의 제1 전극)은 제1 전원 전압(Vdd)이 된다.
디벨로핑 기간(Develop time)에 메모리 셀의 데이터 비트에 의해 비트 라인(BL)과 반전 비트 라인(/BL)이 각각 로직 하이 레벨과 로직 로우 레벨로 디벨로핑 되면, 싸이클 기간에 반전 비트 라인(/BL)의 로직 로우 레벨은 제2 PMOS 트랜지스터(P12)를 턴-온 시켜 제2 PMOS 트랜지스터(P12)의 제2 전극, 즉 비트 라인(BL)이 제1 전원 전압(Vdd)이 되어 로직 하이 레벨을 유지하고, 비트 라인(BL)의 로직 하이 레벨은 제3 PMOS 트랜지스터(P13)를 턴-오프 시켜 제3 PMOS 트랜지스터(P13)의 제2 전극, 즉 반전 비트 라인(/BL)은 로직 로우 레벨을 유지하게 된다.
비트 라인(BL)과 반전 비트 라인(/BL)이 각각 로직 로우 레벨과 로직 하이 레벨로 디벨로핑 되는 경우도 마찬가지로, 누설 전류 보상 회로(131)에 의해 비트 라인(BL)과 반전 비트 라인(/BL)의 로직 레벨을 유지하게 된다.
따라서, 워드 라인의 온 기간이 길어져 비트 라인과 반전 비트 라인에 누설 전류가 발생하더라도, 비트 라인과 반전 비트 라인이 제1 전원 전압(Vdd)과 제2 전원 전압의 두 로직 레벨을 그대로 유지하게 된다.
도 8은 기존 구동 방법과 본 발명의 구동 방법에서 비트 라인 쌍이 디벨로핑 되는 레벨을 서로 비교한 것이다.
종래에는 메모리 셀을 프로그램 하거나 읽는 싸이클 기간 중에서 워드 라인이 온인 기간에만 비트 라인 쌍이 디벨로핑 하여, 비트 라인과 반전 비트 라인이 디벨로핑에 의해 프리챠징 전압에서 바뀌는 전압 크기가 작다(Develop dV).
반면, 본 발명에서는, 워드 라인이 온이 된 이후 충분히 긴 디벨로핑 기간(Develop time) 동안 비트 라인 쌍이 연결된 메모리 셀의 데이터 비트에 따라 (제1 전원 전압(Vdd)과 제2 전원 전압으로 디벨로핑 되어, 비트 라인과 반전 비트 라인의 전위 차이가 커진다(Develop Vdd).
비트 라인과 반전 비트 라인의 전위 차이가 커지면 센스 앰프에서 두 라인의 전위 차이를 검출하기가 쉬워지는 반면, 메모리 셀의 프로그램과 읽기 동작 후 워드 라인이 오프 되어 비트 라인 쌍을 이퀄라이징 하고 프리챠징 할 때 충전해야 할 양이 커진다.
또한, 본 발명은 워드 라인이 온인 기간에 페이지에 해당하는 개수의 메모리 셀을 연속으로 프로그램 하거나 읽고, 워드 라인이 오프인 기간에 페이지에 해당하는 n개의 비트 라인 쌍을 동시에 이퀄라이징 하고 프리챠징 해야 하므로, 동시에 프리챠징 할 비트 라인 쌍의 개수가 많아진다.
도 9는 종래 구동 방법에서 프리챠징 대상이 되는 메모리 셀 컬럼을 도시한 것이고, 도 10은 본 발명의 구동 방법에서 프리챠징 대상이 되는 메모리 셀 컬럼을 도시한 것이다.
도 9에서, Ny는 비트 라인에 연결된 메모리 셀의 개수, Cxy는 한 개의 메모리 셀이 비트 라인과 형성하는 기생 커패시턴스, n_io는 입출력 개수, dV는 비트 라인 또는 반전 비트 라인의 디벨로핑 전압 크기라고 할 때, 종래 구동 방법에서 프리챠징 전하량은 Q = Ny * Cxy * n_io * dV가 된다.
도 10에서, Vdd는 비트 라인 또는 반전 비트 라인의 디벨로핑 전압 크기, n_p는 페이지를 구성하는 데이터의 개수라 할 때, 본 발명에서 프리차지 전하량은 Q = Ny * Cxy * n_io * Vdd * n_p가 되어, 본 발명의 충전량과 방전량이 종래 기술에 비해 n_p * (Vdd/dV)배만큼 커진다.
프리챠징 할 때 기존보다 큰 전류가 흐르게 되면 피크 전류가 커지게 되고, 전류 공급원의 용량이 모자라게 되면 전류 공급이 원활하지 못하게 되어 프리챠징 동작이 제대로 이루어지지 못하고, 과도한 피크 전류로 인해 신뢰성 문제가 발생할 수도 있다.
본 발명은, 이러한 문제를 고려하여, 프리챠징 레벨을 조정하거나 비트 라인 쌍을 그룹핑 하여 단계적으로 프리챠징 동작을 수행할 수 있다.
도 11은 본 발명의 일 실시예에 따른 프리챠징 회로를 도시한 것으로, 비트 라인 쌍을 프리챠징 할 프리챠징 레벨을 조정하는 구성이다.
프리챠징 레벨은 제1 전원 전압(Vdd)과 같게 설정할 수 있지만, 본 발명과 같이 디벨로핑에 의해 제2 전원 전압만큼 전위가 낮아진 많은 개수의 비트 라인(BL)과 반전 비트 라인(/BL)을 짧은 워드 라인 오프 기간에 동시에 제1 전원 전압까지 충전하는 것이 쉽지 않다.
본 발명의 일 실시예에서는, 제2 전원 전압으로 디벨로핑 된 비트 라인과 반전 비트 라인을 제1 전원 전압(Vdd)까지 프리챠징 하지 않고, 제1 전원 전압(Vdd)보다 낮아진 전압으로 프리챠징 할 수 있다.
비트 라인 쌍을 제1 전원 전압(Vdd)보다 낮은 프리챠징 전압으로 충전하기 위한 본 발명의 일 실시예에 따른 프리챠징 회로는, 도 11에 도시한 것과 같이, 3개의 PMOS 트랜지스터로 구성되는 종래의 프래챠징 회로에 2개의 NMOS 트랜지스터를 각각 직렬로 연결하여 구성할 수 있다.
PMOS 트랜지스터는 턴-온 상태에서 고전압을 전압 강하 없이 전달하는 데 유리한 반면, NMOS 트랜지스터는 턴-온 상태에서 저전압을 전압 강하 없이 전달하는 데 유리하다. 하지만 NMOS 트랜지스터는 턴-온 상태에서 제1 전극에 고전압이 입력되더라도 제2 전극에 입력되는 고전압을 그대로 출력하지 못하고 입력된 전압보다 낮아진 전압으로 출력하게 된다.
본 발명은 이러한 PMOS 트랜지스터와 NMOS 트랜지스터의 특성을 이용하여 간단한 회로 구조로 프리챠징 레벨을 낮출 수 있다.
비트 라인 쌍을 제1 전원 전압(Vdd)로 프리챠징 하는 종래의 프리챠징 회로는, 게이트 전극이 프리챠징 제어 신호(/PrechargeEn)를 공급하는 제2 신호 라인에 연결되고 제1 전극이 제1 전원 전압(Vdd)에 연결되는 제4/제5 PMOS 트랜지스터(P21/P22) 및 게이트 전극이 제2 신호 라인에 연결되고 제1과 제2 전극이 제4/제5 PMOS 트랜지스터(P21/P22)의 제2 전극 중 어느 하나와 다른 하나에 연결되는 제6 PMOS 트랜지스터(P23)를 포함한다.
제6 PMOS 트랜지스터(P23)는 비트 라인(BL)과 반전 비트 라인(/BL)의 전위를 일치시키는 이퀄라이징 기능을 수행한다.
프리챠징 제어 신호(/PrechargeEn)는 워드 라인이 오프가 되는 기간에 로직 로우 레벨을 출력하여 제4/제5/제6 PMOS 트랜지스터(P21/P22/P23)를 턴-온 시켜, 제4/제5 PMOS 트랜지스터(P21/P22)의 제2 전극이 제1 전원 전압(Vdd)을 출력할 수 있도록 한다.
제1 NMOS 트랜지스터(N21)와 제2 NMOS 트랜지스터(N22)는 제1 전원 전압(Vdd)보다 낮은 레벨로 프리챠징 전압을 생성하여 비트 라인(BL)과 반전 비트 라인(/BL)에 출력한다.
제1 NMOS 트랜지스터(N21)는, 게이트 전극이 로직 하이(High)에 연결되고, 제1 전극이 제4 PMOS 트랜지스터(P21)의 제2 전극에 연결되고, 제2 전극이 비트 라인(BL)에 연결된다.
제2 NMOS 트랜지스터(N22)는, 게이트 전극이 로직 하이(High)에 연결되고, 제1 전극이 제5 PMOS 트랜지스터(P22)의 제2 전극에 연결되고, 제2 전극이 반전 비트 라인(/BL)에 연결된다.
도 11의 프리챠징 회로(132)에서, 제4/제5 PMOS 트랜지스터(P21/P22)가 생략되고, 제6 PMOS 트랜지스터(P23)의 제1/제2 전극이 비트 라인(BL)과 반전 비트 라인(/BL)에 연결될 수도 있다. 이 때, 제1/제2 NMOS 트랜지스터(N12/N22)는 프리챠징 제어 신호(/PrechargeEn)와 반대 로직의 제어 신호로 제어될 수 있다.
워드 라인의 오프 기간에 프리챠징 동작에 의해 비트 라인과 반전 비트 라인이 제1 전원 전압(Vdd)보다 낮은 전압 레벨로 충전되더라도, 워드 라인의 온 기간의 디벨로핑 기간(Develop time)에 비트 라인 쌍을 구성하는 비트 라인과 반전 비트 라인 중 하나는 데이터 비트 1에 해당하는 제1 전원 전압(Vdd)으로 디벨로핑 되고 다른 하나는 데이터 비트 0에 해당하는 제2 전원 전압으로 디벨로핑 되므로, 비트 라인 쌍의 디벨로핑에는 아무런 문제가 없다.
도 12는 본 발명의 다른 실시예에 따라 소정 개수의 비트 라인 쌍으로 구성되는 그룹 단위로 프리챠징 동작을 지연시키면서 단계적으로 수행하는 것을 도시한 것이다.
본 발명에서는, 페이지와 입출력 단위에 해당하는 개수의 비트 라인 쌍을 동시에 프리챠징 해야 하므로, 전류의 공급에 문제가 될 수 있다.
본 발명에서는, 데이터 기록/읽기가 요청되는 페이지와 관련된 n개의 비트 라인 쌍들을 k개의 그룹으로 나누고, 워드 라인의 오프가 되는 기간에 그룹 단위로 서로 다른 시점에 순차적으로 비트 라인 쌍을 프리챠징 할 수 있다.
도 12에서, n/k개의 제1 그룹의 비트 라인 쌍들(BL#1 ~ BL#((n/k)*1))은 제1 프리챠징 기간(tp1)에 프리챠징 되고, n/k개의 제2 그룹의 비트 라인 쌍들(BL#(1+(n/k)*1) ~ BL#((n/k)*2))은 제2 프리챠징 기간(tp2)에 프리챠징 되고, n/k개의 제k 그룹의 비트 라인 쌍들(BL#(1+(n/k)*(k-1)) ~ BL#n)은 제k 프리챠징 기간(tpk)에 프리챠징 될 수 있다.
그룹별로 프리챠징 기간을 분산하는 동작은, 제어 회로(140)가 공급하는 제어 신호를 근거로 수행되거나, 또는 제어 회로(140)가 공급하는 타이밍 신호를 근거로 입출력 회로(130)가 자체적으로 생성한 제어 신호를 근거로 수행될 수 있다.
도 12의 분산 프리챠징 동작은, 3개의 PMOS 트랜지스터로 구성되어 각 비트 라인 쌍에 연결되는 종래의 프리챠징 회로를 이용하여 수행할 수도 있고, 도 11을 참조로 하여 설명한 본 발명의 일 실시예에 따른 프리챠징 회로를 이용하여 수행할 수도 있다.
따라서, 도 12에 도시한 본 발명의 실시예에 따라, 비트 라인 쌍들을 동시에 프리챠징 하지 않고, 시간적으로 분산시켜 프리챠징 함으로써, 전류 공급 용량을 늘리지 않고도 전류 공급을 원활하게 할 수 있다.
이와 같이, 본 발명에서는, 복수 개의 메모리 셀을 프로그램 하거나 읽기 위해 메모리 셀 개수만큼 워드 라인을 온/오프 스위칭 하지 않고, 한 번의 워드 라인의 온/오프 스위칭만으로 복수 개의 메모리 셀을 프로그램 하거나 읽고, 또한 비트 라인의 프리챠징 회수를 줄임으로써, 전력 소모를 줄이고 데이터 입출력 속도를 올리는 효과를 얻게 된다.
본 발명에 따른 메모리 장치와 메모리 구동 방법은, 소비 전력에 민감하고 주로 데이터를 연속으로 읽거나 쓰도록 용도가 정해지는 모바일 기기의 디스플레이부(디스플레이부의 타이밍 컨트롤러나 데이터 드라이버 IC의 메모리)에 적용되어 유리한 효과를 얻을 수 있다.
본 발명의 메모리 장치 및 메모리를 구동하는 방법에 대한 다양한 실시예들을 간단하고 명료하게 설명하면 다음과 같다.
본 발명의 메모리 장치는, 래치 구조의 메모리 셀들이 비트 라인과 반전 비트 라인으로 구성되는 비트 라인 쌍들과 워드 라인들에 매트릭스 형태로 연결된 메모리 셀 어레이; 및 워드 라인이 해당 워드 라인에 연결되는 제1 메모리 셀들을 활성화시키는 온 기간 동안, n개(n은 2 이상 자연수)의 제1 비트 라인 쌍들을 통해 제1 메모리 셀들 중에서 n개의 제2 메모리 셀들을 연속으로 프로그램 하거나 읽는 구동 회로를 포함하여 구성될 수 있다.
일 실시예에서, 온 기간은, 제1 비트 라인 쌍들을 디벨로핑 하는 제1 기간 및 제1 기간 이후 제2 메모리 셀들 각각을 순차적으로 프로그램 하거나 읽는 n개의 제2 기간을 포함할 수 있다.
일 실시예에서, 구동 회로는, n개의 제2 기간 동안, 제1 비트 라인 쌍 각각의 비트 라인과 반전 비트 라인의 전압 레벨을 유지시키도록, 제1 비트 라인 쌍 각각의 비트 라인과 반전 비트 라인에 연결되는 보상 회로를 포함할 수 있다.
일 실시예에서, 보상 회로는, n개의 제2 기간 동안 메모리 셀들에 공급되는 전원 전압과 같은 제1 전원 전압을 출력하는 제1 PMOS 트랜지스터, 및 입력 전극이 제1 PMOS 트랜지스터의 출력 전극에 연결되고 제어 전극과 출력 전극이 비트 라인과 반전 비트 라인 또는 반전 비트 라인과 비트 라인에 연결되는 제2와 제3 PMOS 트랜지스터를 포함할 수 있다.
일 실시예에서, 구동 회로는 제1 메모리 셀들을 비활성화시키는 오프 기간 동안, 메모리 셀들에 공급되는 전원 전압보다 낮은 제2 전압으로 대응하는 비트 라인 쌍의 비트 라인과 반전 비트 라인을 충전하는 프리챠징 회로를 포함할 수 있다.
일 실시예에서, 프리챠징 회로는 오프 기간 동안 2개의 NMOS 트랜지스터를 통해 전원 전압을 제2 전원 전압으로 변환할 수 있다.
일 실시예에서, 프리챠징 회로는, 입력 전극이 전원 전압을 수신하고, 제어 전극이 서로 연결되어 오프 기간에 턴-온 로직 레벨을 입력 받고, 출력 전극이 비트 라인과 반전 비트 라인 중 하나와 다른 하나에 연결되는 제1과 제2 NMOS 트랜지스터 및 오프 기간에 턴-온 되어 제1과 제2 NMOS 트랜지스터의 출력 전극을 서로 연결하는 PMOS 트랜지스터를 포함하여 구성될 수 있다.
일 실시예에서, 프리챠징 회로는, 입력 전극이 전원 전압을 수신하고, 제어 전극이 서로 연결되어 오프 기간에 턴-온 로직 레벨을 입력 받는 제4와 제5 PMOS 트랜지스터, 제어 전극이 제5 PMOS 트랜지스터의 제어 전극에 연결되고 입력 전극과 출력 전극이 제4와 제5 PMOS 트랜지스터의 출력 전극 중 하나와 다른 하나에 연결되는 제6 PMOS 트랜지스터, 및 입력 전극이 제6 에 PMOS 트랜지스터의 입력 전극과 출력 전극 중 하나와 다른 하나에 연결되고, 제어 전극이 오프 기간에 턴-온 로직 레벨을 입력 받고, 출력 전극이 비트 라인과 반전 비트 라인 중 하나와 다른 하나에 연결되는 제1과 제2 NMOS 트랜지스터를 포함하여 구성될 수 있다.
일 실시예에서, 구동 회로는, n개의 제1 비트 라인 쌍들을 k개의 그룹으로 나누어 그룹 단위로 제1 비트 라인 쌍들을 프리챠징 하되, 제1 메모리 셀들을 비활성화시키는 오프 기간 동안 각 그룹의 제1 비트 라인 쌍들을 서로 다른 시점에 프리챠징 할 수 있다.
본 발명의 메모리를 구동하는 방법은, 온 기간에 래치 구조의 메모리 셀들로 구성되는 메모리 셀 어레이의 워드 라인에 제1 레벨을 출력하여 제1 메모리 셀들을 활성화시키고 오프 기간에 워드 라인에 제2 레벨을 출력하여 제1 메모리 셀들을 비활성화시키는 단계; 온 기간 동안 n개(n은 2 이상 자연수)의 제1 비트 라인 쌍들을 통해 제1 메모리 셀들 중에서 n개의 제2 메모리 셀들을 연속으로 프로그램 하거나 읽는 단계; 및 오프 기간 동안 n개의 제1 비트 라인 쌍들을 프리챠징 하는 단계를 포함하여 이루어질 수 있다.
일 실시예에서, 온 기간은, 제1 비트 라인 쌍들을 디벨로핑 하는 제1 기간 및 제1 기간 이후 제2 메모리 셀들 각각을 순차적으로 프로그램 하거나 읽는 n개의 제2 기간을 포함할 수 있다.
일 실시예에서, n개의 제2 기간 동안 제1 비트 라인 쌍 각각의 비트 라인과 반전 비트 라인에 연결되는 보상 회로를 이용하여 제1 비트 라인 쌍 각각의 비트 라인과 반전 비트 라인의 전압 레벨을 유지시킬 수 있다.
일 실시예에서, 오프 기간 동안 메모리 셀들에 공급되는 전원 전압보다 낮은 제2 전압으로 제1 비트 라인 쌍의 비트 라인과 반전 비트 라인을 프리챠징 할 수 있다.
일 실시예에서, 오프 기간 동안 n개의 제1 비트 라인 쌍들을 k개의 그룹으로 나누어 그룹 단위로 서로 다른 시점에 제1 비트 라인 쌍들을 프리챠징 할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 입출력 회로
131: 누설 전류 보상 회로 132: 프리챠징 회로
140: 제어 회로 150: 전원 생성부

Claims (14)

  1. 래치 구조의 메모리 셀들이 비트 라인과 반전 비트 라인으로 구성되는 비트 라인 쌍들과 워드 라인들에 매트릭스 형태로 연결된 메모리 셀 어레이; 및
    상기 워드 라인이 해당 워드 라인에 연결되는 제1 메모리 셀들을 활성화시키는 온 기간 동안, n개(n은 2 이상 자연수)의 제1 비트 라인 쌍들을 통해 상기 제1 메모리 셀들 중에서 n개의 제2 메모리 셀들을 연속으로 프로그램 하거나 읽는 구동 회로를 포함하여 구성되고,
    상기 온 기간은, 상기 제1 비트 라인 쌍들을 디벨로핑 하는 제1 기간 및 상기 제1 기간 이후 상기 제2 메모리 셀들 각각을 순차적으로 프로그램 하거나 읽는 n개의 제2 기간을 포함하고,
    상기 구동 회로는, 상기 n개의 제2 기간 동안 상기 제1 비트 라인 쌍 각각의 비트 라인과 반전 비트 라인의 전압 레벨을 유지시키도록, 상기 제1 비트 라인 쌍 각각의 비트 라인과 반전 비트 라인에 연결되는 보상 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서,
    상기 보상 회로는, 상기 n개의 제2 기간 동안 상기 메모리 셀들에 공급되는 전원 전압과 같은 제1 전원 전압을 출력하는 제1 PMOS 트랜지스터, 및 입력 전극이 상기 제1 PMOS 트랜지스터의 출력 전극에 연결되고 제어 전극과 출력 전극이 상기 비트 라인과 반전 비트 라인 또는 상기 반전 비트 라인과 비트 라인에 연결되는 제2와 제3 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제1 항에 있어서,
    상기 구동 회로는, 상기 제1 메모리 셀들을 비활성화시키는 오프 기간 동안, 상기 제1 및 제2 메모리 셀들에 공급되는 전원 전압보다 낮은 제2 전압으로 대응하는 비트 라인 쌍의 비트 라인과 반전 비트 라인을 충전하는 프리챠징 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제5 항에 있어서,
    상기 프리챠징 회로는, 상기 오프 기간 동안 2개의 NMOS 트랜지스터를 통해 상기 전원 전압을 상기 제2 전압으로 변환하는 것을 특징으로 하는 메모리 장치.
  7. 제6 항에 있어서,
    상기 프리챠징 회로는, 입력 전극이 상기 전원 전압을 수신하고, 제어 전극이 서로 연결되어 상기 오프 기간에 턴-온 로직 레벨을 입력 받고, 출력 전극이 상기 비트 라인과 반전 비트 라인 중 하나와 다른 하나에 연결되는 제1과 제2 NMOS 트랜지스터 및 상기 오프 기간에 턴-온 되어 상기 제1과 제2 NMOS 트랜지스터의 출력 전극을 서로 연결하는 PMOS 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 메모리 장치.
  8. 제6 항에 있어서,
    상기 프리챠징 회로는, 입력 전극이 상기 전원 전압을 수신하고, 제어 전극이 서로 연결되어 상기 오프 기간에 턴-온 로직 레벨을 입력 받는 제4와 제5 PMOS 트랜지스터, 제어 전극이 상기 제5 PMOS 트랜지스터의 제어 전극에 연결되고 입력 전극과 출력 전극이 상기 제4와 제5 PMOS 트랜지스터의 출력 전극 중 하나와 다른 하나에 연결되는 제6 PMOS 트랜지스터, 및 입력 전극이 상기 제6 에 PMOS 트랜지스터의 입력 전극과 출력 전극 중 하나와 다른 하나에 연결되고, 제어 전극이 상기 오프 기간에 턴-온 로직 레벨을 입력 받고, 출력 전극이 상기 비트 라인과 반전 비트 라인 중 하나와 다른 하나에 연결되는 제1과 제2 NMOS 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 메모리 장치.
  9. 제1 항 또는 제5 항에 있어서,
    상기 구동 회로는, 상기 n개의 제1 비트 라인 쌍들을 k개의 그룹으로 나누어 상기 그룹 단위로 상기 제1 비트 라인 쌍들을 프리챠징 하되, 상기 제1 메모리 셀들을 비활성화시키는 오프 기간 동안 각 그룹의 제1 비트 라인 쌍들을 서로 다른 시점에 프리챠징 하는 것을 특징으로 하는 메모리 장치.
  10. 온 기간에 래치 구조의 메모리 셀들로 구성되는 메모리 셀 어레이의 워드 라인에 제1 레벨을 출력하여 제1 메모리 셀들을 활성화시키고 오프 기간에 상기 워드 라인에 제2 레벨을 출력하여 상기 제1 메모리 셀들을 비활성화시키는 단계;
    상기 온 기간 동안 n개(n은 2 이상 자연수)의 제1 비트 라인 쌍들을 통해 상기 제1 메모리 셀들 중에서 n개의 제2 메모리 셀들을 연속으로 프로그램 하거나 읽는 단계; 및
    상기 오프 기간 동안 상기 n개의 제1 비트 라인 쌍들을 프리챠징 하는 단계를 포함하는 이루어지고,
    상기 온 기간은, 상기 제1 비트 라인 쌍들을 디벨로핑 하는 제1 기간 및 상기 제1 기간 이후 상기 제2 메모리 셀들 각각을 순차적으로 프로그램 하거나 읽는 n개의 제2 기간을 포함하고,
    상기 n개의 제2 기간 동안 상기 제1 비트 라인 쌍 각각의 비트 라인과 반전 비트 라인에 연결되는 보상 회로를 이용하여 상기 제1 비트 라인 쌍 각각의 비트 라인과 반전 비트 라인의 전압 레벨을 유지시키는 것을 특징으로 하는 메모리를 구동하는 방법.
  11. 삭제
  12. 삭제
  13. 제10 항에 있어서,
    상기 오프 기간 동안 상기 메모리 셀들에 공급되는 전원 전압보다 낮은 제2 전압으로 상기 제1 비트 라인 쌍의 비트 라인과 반전 비트 라인을 프리챠징 하는 것을 특징으로 하는 메모리를 구동하는 방법.
  14. 제10 항에 있어서,
    상기 오프 기간 동안 상기 n개의 제1 비트 라인 쌍들을 k개의 그룹으로 나누어 상기 그룹 단위로 서로 다른 시점에 상기 제1 비트 라인 쌍들을 프리챠징 하는 것을 특징으로 하는 메모리를 구동하는 방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060158952A1 (en) * 2005-01-15 2006-07-20 Samsung Electronics Co., Ltd. SRAM device capable of performing burst operation
KR20080083431A (ko) * 2007-03-12 2008-09-18 주식회사 하이닉스반도체 반도체 소자
US20160064070A1 (en) * 2014-09-02 2016-03-03 Texas Instruments Incorporated Low power sram
US20160071577A1 (en) * 2014-09-08 2016-03-10 Texas Instruments Incorporated Static random access memory with reduced write power
KR20180130717A (ko) * 2017-05-30 2018-12-10 에스케이하이닉스 주식회사 프리차지 회로, 그를 이용한 메모리 장치 및 에스램 글로벌 카운터

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110054773A (ko) * 2009-11-18 2011-05-25 삼성전자주식회사 비트라인 디스털번스를 개선하는 반도체 메모리 장치
US20130173864A1 (en) * 2012-01-04 2013-07-04 Elpida Memory, Inc. Semiconductor device including row cache register
JP2019028569A (ja) * 2017-07-26 2019-02-21 株式会社東芝 メモリシステム、半導体記憶装置及び信号処理システム

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060158952A1 (en) * 2005-01-15 2006-07-20 Samsung Electronics Co., Ltd. SRAM device capable of performing burst operation
KR20080083431A (ko) * 2007-03-12 2008-09-18 주식회사 하이닉스반도체 반도체 소자
US20160064070A1 (en) * 2014-09-02 2016-03-03 Texas Instruments Incorporated Low power sram
US20160071577A1 (en) * 2014-09-08 2016-03-10 Texas Instruments Incorporated Static random access memory with reduced write power
KR20180130717A (ko) * 2017-05-30 2018-12-10 에스케이하이닉스 주식회사 프리차지 회로, 그를 이용한 메모리 장치 및 에스램 글로벌 카운터

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