JPH04252497A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は電気的に書き込み及び
消去可能な不揮発性半導体記憶装置、特にフラッシュＥ
ＥＰＲＯＭの読み出し方法に関するものである。

【０００２】

【従来の技術】図３は、フラッシュＥＥＰＲＯＭのメモ
リセルの断面図であり、図４は従来のフラッシュＥＥＰ
ＲＯＭのブロック構成図であり、メモリセルはコントロ
ールゲート１，フローティングゲート２の２層のゲート
及びドレイン３，ソース４からなるメモリトランジスタ
から構成されている。

【０００３】メモリアレイ５は図３に示したメモリセル
が行方向，列方向に配列されたものであり、メモリセル
のドレイン３がビット線６に、コントロールゲート１が
ワード線７に接続されている。ワード線７はロウデコー
ダ９の出力である。またビット線６はＹゲート８に接続
される。メモリトランジスタのソース４は図示しないソ
ース線に接続され、ソース線４はソース線スイッチ１１
に接続されている。Ｙゲート８はコラムデコーダ１０に
より制御され、ビット線６とセンスアンプ部１３，書き
込み回路１２の接続を制御する。

【０００４】ロウデコーダ９，コラムデコーダ１０はア
ドレスバッファ１５の出力を受け１本のワード線及び１
組のＹゲートを選択する。メモリアレイ５への書き込み
データや、メモリアレイ５からの読み出しデータは入出
力バッファ１６を介して入出力される。制御回路１４は
外部から印加された制御信号に応じて、上記各回路ブロ
ックの動作の制御を行う。

【０００５】次に動作について説明する。メモリアレイ
５に記憶されたデータの消去は一括して行なわれる。す
なわち全てのメモリセルのソース４にソース線スイッチ
１１により高圧を印加し、コントロールゲート１を接地
する。フローティングゲート２とソース４間の酸化膜に
高電界が印加されるのでトンネル電流が流れ、フローテ
ィングゲート２に蓄積された電子が除去される。これに
より、コントロールゲート１からみたメモリトランジス
タ（フローティングゲート２とコントロールゲート１と
の重なり部分）のしきい値は低くなる。すなわち、ＥＰ
ＲＯＭにおいて、紫外線消去した時と同じような状態と
なる。

【０００６】しかしながら、トンネル現象を利用した消
去の場合、フローティングゲート２からの電子の引き抜
きが過剰となり、フローティングゲート２が正に帯電し
、メモリトランジスタのしきい値が負になってしまうと
いう現象（過消去もしくは過剰消去と呼ばれる）が起こ
り得る。このためメモリトランジスタの製造バラツキに
よる消去時のしきい値ばらつきを考慮して、大多数のメ
モリトランジスタのしきい値が２Ｖ程度になるように消
去動作が制御されている。

【０００７】書き込みは、ＥＰＲＯＭと同様に行われ、
メモリトランジスタのドレイン３，コントロールゲート
１に高圧パルスが印加され、ソース４が接地され、ドレ
イン３近傍でアバランシェ崩壊により発生した電子がフ
ローティングゲート２に注入され、コントロールゲート
１からみたメモリトランジスタのしきい値は高くなる。

【０００８】なお、上記消去，書き込みに必要な高電圧
は外部から供給される。これは、書き込み時にビット線
に流れる電流が１ｍＡ〜５ｍＡになるため、チャージポ
ンプ等の高圧発生回路では電流の供給能力が不足するか
らである。

【０００９】読み出しは、選択されたメモリセルを介し
て電流が流れるか否かをセンスすることにより行われる
。ここで従来のセンスアンプの回路図を図５に示す。 図に示すようにセンスアンプは、ＰチャネルＭＯＳトラ
ンジスタ２１，２２、ＮチャネルＭＯＳトランジスタ２
３〜２５から構成され、上記ＰチャネルＭＯＳトランジ
スタ２１，ＮチャネルＭＯＳトランジスタ２３でインバ
ータが構成されており、ＮチャネルＭＯＳトランジスタ
２４とともにＩ／Ｏ線並びにビット線の電位を１．５Ｖ
以下に保つ働きをする。これはメモリトランジスタのド
レイン電圧が高いと、フローティングゲート２に注入さ
れた電子がドレインに引き抜かれるため記憶情報が消去
される恐れがあるためである。

【００１０】また、ＰチャネルＭＯＳトランジスタ２２
が負荷トランジスタとなっており、読み出し時にメモリ
セルを介して電流が流れるとこのトランジスタ２２が抵
抗として働くことで電圧降下が起こり、出力が１．５Ｖ
程度になる。もしメモリトランジスタのしきい値が高く
、メモリセルを介して電流が流れないとトランジスタ２
２による電圧降下が起こらず、出力は電源電位程度（５
Ｖ）まで上昇する。このようにして負荷トランジスタ２
２の電圧降下の有無によってメモリセルに書き込まれた
情報内容を判定するようにしているため電流検出型セン
スアンプと称されている。

【００１１】

【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置（フラッシュＥＥＰＲＯＭ）は以上のように構
成されており、センスアンプとして電流検出型のセンス
アンプを用いているため、読み出し時において、しきい
値の低いメモリセルからしきい値の高いメモリセルへ移
行する場合、このセンスアンプの負荷トランジスタが抵
抗となり、速やかにインバータのしきい値電圧まで立ち
上がらず、従ってＰチャネルＭＯＳトランジススタ２１
及びＮチャネルＭＯＳトランジスタ２３から構成される
インバータが反転するまでの時間に遅延が生じ、アクセ
ス時間の増大を招くという問題点があった。

【００１２】この発明は上記のような問題点を解決する
ためになされたもので、しきい値の低いメモリトランジ
スタから高いメモリトランジスタをアクセスするときに
もアクセス速度が速く、動作速度の低下を招くことのな
いフラッシュＥＥＰＲＯＭを得ることを目的とする。

【００１３】

【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置（フラッシュＥＥＰＲＯＭ）は、内部降
圧回路を設け、電源電圧よりも低い該回路出力をセンス
アンプの負荷トランジスタに供給するとともに、差動増
幅回路を用いてメモリセルの情報を読み出すようにした
ものである。

【００１４】また、上記差動増幅回路として、カレント
ミラー型あるいはフリップフロップ型センスアンプを用
いたものである。

【００１５】

【作用】この発明によれば、内部降圧回路を設け、セン
スアンプの負荷トランジスタに電源電圧よりも低い電圧
を印加するとともに、差動増幅回路を用いてメモリセル
の情報を読み出すようにしたから、しきい値の低いメモ
リセルからしきい値の高いメモリセルへ読み出しが移行
するときに、センスアンプの負荷トランジスタの電位変
化が小さくてもこれを検知し、直ちにインバータを動作
させることができる。

【００１６】

【実施例】図１は本発明の一実施例による不揮発性半導
体記憶装置（フラッシュＥＥＰＲＯＭ）のセンスアンプ
部を中心とした回路図であり、図に於いて、３０は内部
降圧回路であり、電源電圧に係わらず１．５Ｖを発生す
る。３１〜３３は負荷トランジスタであり、それぞれの
ソースが上記内部降圧回路３０に接続されている。３４
はダミーセルで、しきい値の低い状態に設定されている
。なお負荷トランジスタのうち３２，３３はダミーセル
３４を用いて差動増幅のためのリファレンス電圧を発生
するための負荷トランジスタとして動作するものである
。３５はカレントミラー型差動増幅回路（センスアンプ
回路）である。

【００１７】次に動作について説明する。外部から印加
されたアドレス信号が変化すると、図示しないＡＴＤ（
Ａｄｄｒｅｓｓ　Ｔｒａｎｓｉｔｉｏｎ　Ｄｅｔｅｃｔ
）　回路がこれを受けて内部同期信号としてＡＴＤ信号
を発生する。このＡＴＤ信号によりセンスアンプ回路３
５がイニシャライズされる。具体的にはビット線が接地
電位にリセットされ、負荷トランジスタ３１〜３３が活
性化される（図１では各ゲートは接地され、活性化され
た状態を示している）。

【００１８】そして選択されたメモリトランジスタが、
しきい値の高い状態であればノードＮ１は負荷トランジ
スタ３１により充電され徐々に電位は上昇する。またメ
モリトランジスタのしきい値が低ければオンするので、
ノードＮ１はほぼ接地電位に保たれる。

【００１９】一方、リファレンス側では、ダミーセル３
４がオンするが、負荷トランジスタ３２，３３が共に活
性化されるので、ノードＮ２の電位はメモリトランジス
タがオンした状態のノードＮ１よりは高く、メモリトラ
ンジスタがオフした状態のノードＮ１よりは低くなる。 よって、インバータ３６の出力はメモリトランジスタの
しきい値が高ければ“Ｌ”に、低ければ“Ｈ”となる。

【００２０】このように本実施例によれば、内部降圧回
路３０を設け、該出力でもってビット線に一定の電位を
供給するとともに、カレントミラー型の差動増幅回路３
５を用いて負荷トランジスタ３１と接続するノードＮ１
の電位の変化を検出するようにしたから、しきい値の低
いメモリセルから高いメモリセルに読み出しが移行した
場合にノードＮ１の電位が徐々に上昇しても、直ちにこ
れを検知して後段のインバータ３６のしきい値に係わら
ずこれを反転させることができる。

【００２１】なお、上記実施例では内部降圧回路３０の
出力をＰＭＯＳトランジスタのソース（ドレイン）端子
に接続したが、図１（ｂ）に示すように、各負荷トラン
ジスタをＮチャネルＭＯＳトランジスタで構成し、ソー
ス（ドレイン）を外部電源に接続し、ゲートに内部降圧
された電圧を印加されるようにしてもよく、このように
構成しても上記実施例と同様の効果を奏することができ
る。

【００２２】さらに、図２は本発明の他の実施例による
不揮発性半導体記憶装置（フラッシュＥＥＰＲＯＭ）の
センスアンプ部を中心とした回路図であり、本実施例で
は差動増幅回路３５としてカレントミラー型センスアン
プではなく、フリップフロップ型センスアンプを用いた
ものであり、上記実施例と同様の効果を奏するものであ
る。

【００２３】

【発明の効果】以上のように、この発明に係る不揮発性
半導体記憶装置によれば、内部降圧回路を設け、該回路
出力を負荷トランジスタに供給するとともに、該負荷ト
ランジスタの出力変化を差動増幅回路を用いて検知して
インバータを反転させるようにしたので、従来の電流検
出型センスアンプを用いて負荷トランジスタの電圧降下
作用に基づいてインバータを反転させるものに比べ、動
作遅延が極めて小さくなり、動作特性の優れた不揮発性
半導体記憶装置を得ることができるという効果がある。

【図面の簡単な説明】

【図１】この発明の第１の実施例による不揮発性半導体
記憶装置のセンスアンプ部を中心とした回路図である。

【図２】この発明の他の実施例による不揮発性半導体記
憶装置のセンスアンプ部を中心とした回路図である。

【図３】本発明及び従来のフラッシュＥＥＰＲＯＭのメ
モリセルの断面図である。

【図４】従来の不揮発性半導体記憶装置を示すブロック
図である。

【図５】従来の不揮発性半導体記憶装置のセンスアンプ
を示す回路図である。

【符号の説明】

５　　　　メモリアレイ １３　　センスアンプ部 ３０　　内部降圧回路 ３１　　負荷トランジスタ ３５　　差動増幅回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　フローティングゲートを有するメモリ
   トランジスタが行，列方向にアレイ配置されたメモリセ
   ル部と、上記メモリトランジスタに書き込まれた情報を
   負荷トランジスタの電圧降下の有無を基に検出するとと
   もに、ビット線電位を電源電位よりも低い所定の値に保
   つ機能を備えたセンスアンプ部とを有する不揮発性半導
   体記憶装置において、上記センスアンプ部は、読み出し
   時に活性化される負荷トランジスタに電源電圧よりも低
   い所定の電位を供給する内部降圧回路と、上記負荷トラ
   ンジスタの電位の変化を検知する差動増幅回路とを有す
   るものであることを特徴とする不揮発性半導体記憶装置
   。
2. 【請求項２】　　上記差動増幅回路としてカレントミラ
   ー型センスアンプを用いたことを特徴とする請求項１記
   載の不揮発性半導体記憶装置。
3. 【請求項３】　　上記差動増幅回路としてフリップフロ
   ップ型センスアンプを用いたことを特徴とする請求項１
   記載の不揮発性半導体記憶装置。