JP3248566B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- 238000001514 detection method Methods 0.000 claims description 8
- 239000003990 capacitor Substances 0.000 description 8
- 230000004913 activation Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
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- 230000036039 immunity Effects 0.000 description 1
- 230000002779 inactivation Effects 0.000 description 1
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Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ等のダイ
ナミック型の半導体記憶装置に関する。
ナミック型の半導体記憶装置に関する。
【０００２】
【従来の技術】大容量かつ高速性が求められる半導体記
憶装置の中で、その両面において最も著しい技術進歩を
遂げているものにＭＯＳ型ダイナミックＲＡＭ（以下、
ＤＲＡと称す）がある。ＤＲＡＭのメモリセルの基本構
成は１個のキャパシタと１個のトランジスタからなって
おり、記憶データは電荷の形でキャパシタに蓄えられ
る。このようなＤＲＡＭでは、電荷量の多少がＲＡＭの
性能を大きく左右する。最近では、大容量化に伴って微
細化された素子が用いられるようになったため、電荷量
の確保が困難になっている。現在のＤＲＡＭは、この極
めて微小な信号を検出し増幅するために、電源電圧を供
給可能な１対のディジット線ＤＧ，ＤＧ’のそれぞれに
複数のメモリセルが接続され、これらディジット線の電
圧がセンスアンプの入力電圧となったセンス系回路を備
えている。このセンス系回路では、ディジット線ＤＧ，
ＤＧ’における電位の変動（微弱な信号）がセンスアン
プによって検出され増幅される。
憶装置の中で、その両面において最も著しい技術進歩を
遂げているものにＭＯＳ型ダイナミックＲＡＭ（以下、
ＤＲＡと称す）がある。ＤＲＡＭのメモリセルの基本構
成は１個のキャパシタと１個のトランジスタからなって
おり、記憶データは電荷の形でキャパシタに蓄えられ
る。このようなＤＲＡＭでは、電荷量の多少がＲＡＭの
性能を大きく左右する。最近では、大容量化に伴って微
細化された素子が用いられるようになったため、電荷量
の確保が困難になっている。現在のＤＲＡＭは、この極
めて微小な信号を検出し増幅するために、電源電圧を供
給可能な１対のディジット線ＤＧ，ＤＧ’のそれぞれに
複数のメモリセルが接続され、これらディジット線の電
圧がセンスアンプの入力電圧となったセンス系回路を備
えている。このセンス系回路では、ディジット線ＤＧ，
ＤＧ’における電位の変動（微弱な信号）がセンスアン
プによって検出され増幅される。
【０００３】ＤＲＡＭのプリチャージには、通常、Ｖcc
プリチャージ方式と１／２Ｖccプリチャージ方式がある
が、現在では、雑音耐性、低電力特性ならびに広い電圧
マージンに優れた１／２Ｖccプリチャージ方式が広く採
用されている。以下に、１／２Ｖccプリチャージ方式を
採用したＤＲＡＭの動作を具体的に説明する。
プリチャージ方式と１／２Ｖccプリチャージ方式がある
が、現在では、雑音耐性、低電力特性ならびに広い電圧
マージンに優れた１／２Ｖccプリチャージ方式が広く採
用されている。以下に、１／２Ｖccプリチャージ方式を
採用したＤＲＡＭの動作を具体的に説明する。
【０００４】１／２Ｖccプリチャージ方式は、データの
プリチャージ電圧をデータ線電圧の最大と最小の中間に
設定するものである。ディジット線ＤＧ，ＤＧ’のそれ
ぞれには、メモリセルの他に、通常はワード線駆動雑音
を相殺するために、セルの１／２の容量を持つトランジ
スタ・メモリ・セルよりなるダミーセルが設けられてい
る。列状に配列されたメモリセルの位置を指定するアド
レス入力信号は行アドレスおよび列アドレスを指定す
る。
プリチャージ電圧をデータ線電圧の最大と最小の中間に
設定するものである。ディジット線ＤＧ，ＤＧ’のそれ
ぞれには、メモリセルの他に、通常はワード線駆動雑音
を相殺するために、セルの１／２の容量を持つトランジ
スタ・メモリ・セルよりなるダミーセルが設けられてい
る。列状に配列されたメモリセルの位置を指定するアド
レス入力信号は行アドレスおよび列アドレスを指定す
る。
【０００５】
【外１】 信号および
【０００６】
【外２】 信号と呼ばれる２種類の外部クロック信号があり、通常
は時分割で入力される。
は時分割で入力される。
【０００７】ディジット線ＤＧに接続されたセルからの
記憶データの読み出しの際は、ディジット線ＤＧ’が基
準電位となり、常にΔＶの約１／２の電位変動が起こる
ため、セルの論理を”１”あるいは”０”に的確に判別
できるようになっている。一方、ディジット線ＤＧ’に
接続されたセルからの記憶データの読み出しの際は、デ
ィジット線ＤＧが基準電位となり、同様にセルの論理
を”１”あるいは”０”に的確に判別できるようになっ
ている。
記憶データの読み出しの際は、ディジット線ＤＧ’が基
準電位となり、常にΔＶの約１／２の電位変動が起こる
ため、セルの論理を”１”あるいは”０”に的確に判別
できるようになっている。一方、ディジット線ＤＧ’に
接続されたセルからの記憶データの読み出しの際は、デ
ィジット線ＤＧが基準電位となり、同様にセルの論理
を”１”あるいは”０”に的確に判別できるようになっ
ている。
【０００８】ＤＲＡＭが非動作（リード、ライト、リフ
レッシュ等の動作を行わない）状態、すなわち
レッシュ等の動作を行わない）状態、すなわち
【０００９】
【外３】 信号が非活性の場合は、ＰＬＤ信号が活性となって、デ
ィジット線ＤＧの電位とディジット線ＤＧ’の電位は１
／２Ｖccでつり合うことになる。ＤＲＡＭが動作、すな
わち
ィジット線ＤＧの電位とディジット線ＤＧ’の電位は１
／２Ｖccでつり合うことになる。ＤＲＡＭが動作、すな
わち
【００１０】
【外４】 信号が活性になると、ＰＬＤ信号は非活性となり、ディ
ジット線ＤＧとディジット線ＤＧ’が分離する。これに
よって、ロウアドレスデコーダに接続されているワード
線が活性となって、そのワード線に接続されているトラ
ンジスタＶＳがオンになる。トランジスタＶＳがオンに
なると、メモリセルのコンデンサＣＳ内の電荷がディジ
ット線ＤＧに伝わり、コンデンサＣＳの電荷がハイレベ
ルの場合は、ディジット線ＤＧの電位は１／２Ｖcc＋α
となり、ロウレベルの場合には、ディジット線ＤＧの電
位は１／２Ｖcc−αとなる。いずれの場合も、ディジッ
ト線ＤＧ’の電位は１／２Ｖccのままである。
ジット線ＤＧとディジット線ＤＧ’が分離する。これに
よって、ロウアドレスデコーダに接続されているワード
線が活性となって、そのワード線に接続されているトラ
ンジスタＶＳがオンになる。トランジスタＶＳがオンに
なると、メモリセルのコンデンサＣＳ内の電荷がディジ
ット線ＤＧに伝わり、コンデンサＣＳの電荷がハイレベ
ルの場合は、ディジット線ＤＧの電位は１／２Ｖcc＋α
となり、ロウレベルの場合には、ディジット線ＤＧの電
位は１／２Ｖcc−αとなる。いずれの場合も、ディジッ
ト線ＤＧ’の電位は１／２Ｖccのままである。
【００１１】
【外５】 信号は活性となっていることから、センスアンプを制御
するＳＥ信号も活性となっており、これによりセンスア
ンプ回路ＳＡが起動状態となって、ディジット線ＤＧの
電位が１／２Ｖcc＋αから５Ｖに、１／２Ｖcc−αから
０Ｖに増幅される。この結果、カラムスイッチがＯＮ状
態（このとき、
するＳＥ信号も活性となっており、これによりセンスア
ンプ回路ＳＡが起動状態となって、ディジット線ＤＧの
電位が１／２Ｖcc＋αから５Ｖに、１／２Ｖcc−αから
０Ｖに増幅される。この結果、カラムスイッチがＯＮ状
態（このとき、
【００１２】
【外６】 信号は活性状態である）となり、データバスを介して出
力段のトランジスタへ信号が供給される。
力段のトランジスタへ信号が供給される。
【００１３】ＤＲＡＭの動作が終了し、
【００１４】
【外７】 信号が非活性となると、トランジスタＶＳがＯＦＦ状態
となり、ＳＥ信号が非活性、ＰＬＤ信号が活性となる。
センスアンプ回路ＳＡによって５Ｖもしくは０Ｖに増幅
されたディジット線ＤＧは、一定時間をかけて次第に１
／２Ｖccに戻る。５Ｖもしくは０Ｖに増幅された電位が
１／２Ｖccに戻るまでの時間をプリチャージタイムと呼
ぶ。この時間を守らなければ、データ破壊を起こすこと
につながる。
となり、ＳＥ信号が非活性、ＰＬＤ信号が活性となる。
センスアンプ回路ＳＡによって５Ｖもしくは０Ｖに増幅
されたディジット線ＤＧは、一定時間をかけて次第に１
／２Ｖccに戻る。５Ｖもしくは０Ｖに増幅された電位が
１／２Ｖccに戻るまでの時間をプリチャージタイムと呼
ぶ。この時間を守らなければ、データ破壊を起こすこと
につながる。
【００１５】
【発明が解決しようとする課題】上述した従来のダイナ
ミック型半導体記憶装置（ＤＲＡＭ）では、データ読み
出し後、必ず一定時間のプリチャージタイムが必要とな
る。このプリチャージタイムの間は、ＤＲＡＭの動作は
行えないため、ＤＲＡＭを用いたメモりシステムでは余
分な待ち時間にしか過ぎず、パフォーマンスネックとな
っていた。
ミック型半導体記憶装置（ＤＲＡＭ）では、データ読み
出し後、必ず一定時間のプリチャージタイムが必要とな
る。このプリチャージタイムの間は、ＤＲＡＭの動作は
行えないため、ＤＲＡＭを用いたメモりシステムでは余
分な待ち時間にしか過ぎず、パフォーマンスネックとな
っていた。
【００１６】本発明の目的は、プリチャージタイムによ
る動作停止時間のないダイナミック型半導体記憶装置を
提供することにある。
る動作停止時間のないダイナミック型半導体記憶装置を
提供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、本発明のダイナミック型半導体記憶装置は、所定の
電源電圧を供給可能な一対のディジット線がセンスアン
プ回路に接続され、前記ディジット線対はそれぞれに複
数のメモリセルが接続されており、メモリセルからのデ
ータの読み出し後にプリチャージが行われるダイナミッ
ク型半導体記憶装置において、前記ディジット線対と切
り替え可能に構成された一対のサブディジット線と、前
記ディジット線対に所定の電源電圧を供給する第１のプ
リチャージ回路と、 前記サブディジット線対に所定の電
源電圧を供給する第２のプリチャージ回路と、 前記第１
のプリチャージ回路と前記第２のプリチャージ回路との
オン・オフを切り替える第１のセレクタ回路と、 前記複
数のメモリセル毎に設けられ、該メモリセルと前記サブ
ディジット線対およびディジット線対との接続を切り替
える第２のセレクタ回路と、前記ディジット線対と前記
サブディジット線との切り替えを制御する制御手段とを
有し、前記センスアンプ回路は、前記ディジット線間の
電位変動および前記サブディジット線間の電位変動をそ
れぞれ検出可能に構成されており、 前記制御手段は、前
記ディジット線対をプリチャージする場合は、前記第１
のセレクタ回路にて前記第１のプリチャージ回路をオ
ン、前記第２のプリチャージ回路をオフにすると同時
に、前記複数のメモリセルのうちから指定されたメモリ
セルに設けられた前記第２のセレクタ回路にて該指定さ
れたメモリセルと前記サブディジット線対との接続を選
択させて、前記センスアンプ回路に前記サブディジット
線間の電位変動の検出を行わせ、前記サブディジット線
対をプリチャージする場合は、前記第１のセレクタ回路
にて前記第２のプリチャージ回路をオン、前記第１のプ
リチャージ回路をオフにすると同時に、前記複数のメモ
リセルのうちから指定されたメモリセルに設けられた前
記第２のセレクタ回路にて該指定されたメモリセルと前
記ディジット線対との接続を選択させて、前記センスア
ンプ 回路に前記ディジット線間の電位変動の検出を行わ
せることを特徴とする。
め、本発明のダイナミック型半導体記憶装置は、所定の
電源電圧を供給可能な一対のディジット線がセンスアン
プ回路に接続され、前記ディジット線対はそれぞれに複
数のメモリセルが接続されており、メモリセルからのデ
ータの読み出し後にプリチャージが行われるダイナミッ
ク型半導体記憶装置において、前記ディジット線対と切
り替え可能に構成された一対のサブディジット線と、前
記ディジット線対に所定の電源電圧を供給する第１のプ
リチャージ回路と、 前記サブディジット線対に所定の電
源電圧を供給する第２のプリチャージ回路と、 前記第１
のプリチャージ回路と前記第２のプリチャージ回路との
オン・オフを切り替える第１のセレクタ回路と、 前記複
数のメモリセル毎に設けられ、該メモリセルと前記サブ
ディジット線対およびディジット線対との接続を切り替
える第２のセレクタ回路と、前記ディジット線対と前記
サブディジット線との切り替えを制御する制御手段とを
有し、前記センスアンプ回路は、前記ディジット線間の
電位変動および前記サブディジット線間の電位変動をそ
れぞれ検出可能に構成されており、 前記制御手段は、前
記ディジット線対をプリチャージする場合は、前記第１
のセレクタ回路にて前記第１のプリチャージ回路をオ
ン、前記第２のプリチャージ回路をオフにすると同時
に、前記複数のメモリセルのうちから指定されたメモリ
セルに設けられた前記第２のセレクタ回路にて該指定さ
れたメモリセルと前記サブディジット線対との接続を選
択させて、前記センスアンプ回路に前記サブディジット
線間の電位変動の検出を行わせ、前記サブディジット線
対をプリチャージする場合は、前記第１のセレクタ回路
にて前記第２のプリチャージ回路をオン、前記第１のプ
リチャージ回路をオフにすると同時に、前記複数のメモ
リセルのうちから指定されたメモリセルに設けられた前
記第２のセレクタ回路にて該指定されたメモリセルと前
記ディジット線対との接続を選択させて、前記センスア
ンプ 回路に前記ディジット線間の電位変動の検出を行わ
せることを特徴とする。
【００１８】
【００１９】上記のダイナミック型半導体記憶装置にお
いて、センスアンプ回路は、ディジット線間の電位変動
を検出する第１のセンスアンプと、サブディジット線間
の電位変動を検出する第２のセンスアンプと、前記第１
および第２のセンスアンプの出力を選択する第３のセレ
クタ回路とを有し、制御手段が、前記ディジット線対を
プリチャージする場合は、前記第３のセレクタ回路にて
前記第２のセンスアンプの出力を選択させ、前記サブデ
ィジット線対をプリチャージする場合は、前記第３のセ
レクタ回路にて前記第１のセンスアンプの出力を選択さ
せるようにしてもよい。
いて、センスアンプ回路は、ディジット線間の電位変動
を検出する第１のセンスアンプと、サブディジット線間
の電位変動を検出する第２のセンスアンプと、前記第１
および第２のセンスアンプの出力を選択する第３のセレ
クタ回路とを有し、制御手段が、前記ディジット線対を
プリチャージする場合は、前記第３のセレクタ回路にて
前記第２のセンスアンプの出力を選択させ、前記サブデ
ィジット線対をプリチャージする場合は、前記第３のセ
レクタ回路にて前記第１のセンスアンプの出力を選択さ
せるようにしてもよい。
【００２０】（作用）上記のとおりの本発明において
は、例えば、データ読み出し後にディジット線対をプリ
チャージする場合は、すでに所定の電位で釣り合ってい
るサブディジット線対を使用してデータの読み出しを行
い、反対にサブディジット線対をプリチャージする場合
は、すでに所定の電位で釣り合っているディジット線対
を使用してデータの読み出しを行うので、従来のような
プリチャージタイムによる動作停止時間がほとんどなく
なる。
は、例えば、データ読み出し後にディジット線対をプリ
チャージする場合は、すでに所定の電位で釣り合ってい
るサブディジット線対を使用してデータの読み出しを行
い、反対にサブディジット線対をプリチャージする場合
は、すでに所定の電位で釣り合っているディジット線対
を使用してデータの読み出しを行うので、従来のような
プリチャージタイムによる動作停止時間がほとんどなく
なる。
【００２１】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００２２】図１は、本発明の一実施形態であるＤＲＡ
Ｍの構成を示すブロックである。
Ｍの構成を示すブロックである。
【００２３】本形態のＤＲＡＭは、電源電圧（ここで
は、１／２Ｖcc）を供給可能な１対のディジット線１
２，１３のそれぞれに複数のメモリセル１００が接続さ
れ、これらディジット線の電圧がセンスアンプ回路３０
０の入力電圧となっているセンス系回路に、さらにディ
ジット線１２，１３と切り替え可能に構成された１対の
サブディジット線１１，１４が設けられた構成となって
いる。
は、１／２Ｖcc）を供給可能な１対のディジット線１
２，１３のそれぞれに複数のメモリセル１００が接続さ
れ、これらディジット線の電圧がセンスアンプ回路３０
０の入力電圧となっているセンス系回路に、さらにディ
ジット線１２，１３と切り替え可能に構成された１対の
サブディジット線１１，１４が設けられた構成となって
いる。
【００２４】ディジット線１２，１３には１／２Ｖcc電
源電圧を供給するプリチャージ回路４０が設けられ、サ
ブディジット線に１１，１４には１／２Ｖcc電源電圧を
供給するプリチャージ回路４１が設けられている。これ
らプリチャージ回路４０，４１はクロックジェネレータ
５００からのＰＬＤ信号によってオン・オフが制御され
るようになっており、プリチャージ回路４０，４１とク
ロックジェネレータ５００との間にその各プリチャージ
回路へのＰＬＤ信号の送出を選択するためのセレクタ回
路４２が設けられている。クロックジェネレータ５００
からのＰＬＤ信号の活性、非活性はＰＬＤ信号活性検出
回路２１によって検出されるようになっており、後述の
制御部２０によるプリチャージ制御はこのＰＬＤ信号活
性検出回路２１におけるＰＬＤ信号の活性の検出に基づ
いて行われる。
源電圧を供給するプリチャージ回路４０が設けられ、サ
ブディジット線に１１，１４には１／２Ｖcc電源電圧を
供給するプリチャージ回路４１が設けられている。これ
らプリチャージ回路４０，４１はクロックジェネレータ
５００からのＰＬＤ信号によってオン・オフが制御され
るようになっており、プリチャージ回路４０，４１とク
ロックジェネレータ５００との間にその各プリチャージ
回路へのＰＬＤ信号の送出を選択するためのセレクタ回
路４２が設けられている。クロックジェネレータ５００
からのＰＬＤ信号の活性、非活性はＰＬＤ信号活性検出
回路２１によって検出されるようになっており、後述の
制御部２０によるプリチャージ制御はこのＰＬＤ信号活
性検出回路２１におけるＰＬＤ信号の活性の検出に基づ
いて行われる。
【００２５】ディジット線１２およびサブディジット線
１１にはメモリセル１００が複数接続されている。メモ
りセル１００は、スイッチングトランジスタ３０と該ス
イッチングトランジスタ３０を介してチャージが行なわ
れるキャパシタ３１を備え、さらにスイッチングトラン
ジスタ３０とディジット線１２およびサブディジット線
１１との接続を選択するセレクタ回路２０を備えてい
る。これと同様に、ディジット線１３およびサブディジ
ット線１４にも、同様の構成のメモリセル１００が複数
接続されており、セレクタ回路２０によりスイッチング
トランジスタ３０とディジット線１３およびサブディジ
ット線１４との接続が選択されるようになっている。各
メモリセルのスイッチングトランジスタ３０のゲートは
それぞれワード線Ｗ１〜Ｗｎと接続されており、ワード
線を選択することによりスイッチングトランジスタ３０
がオンされて、ディジット線１２，１３間またはサブデ
ィジット線１１，１４間の電位が変動し、メモリセルか
らデータを読み出せるようになっている。
１１にはメモリセル１００が複数接続されている。メモ
りセル１００は、スイッチングトランジスタ３０と該ス
イッチングトランジスタ３０を介してチャージが行なわ
れるキャパシタ３１を備え、さらにスイッチングトラン
ジスタ３０とディジット線１２およびサブディジット線
１１との接続を選択するセレクタ回路２０を備えてい
る。これと同様に、ディジット線１３およびサブディジ
ット線１４にも、同様の構成のメモリセル１００が複数
接続されており、セレクタ回路２０によりスイッチング
トランジスタ３０とディジット線１３およびサブディジ
ット線１４との接続が選択されるようになっている。各
メモリセルのスイッチングトランジスタ３０のゲートは
それぞれワード線Ｗ１〜Ｗｎと接続されており、ワード
線を選択することによりスイッチングトランジスタ３０
がオンされて、ディジット線１２，１３間またはサブデ
ィジット線１１，１４間の電位が変動し、メモリセルか
らデータを読み出せるようになっている。
【００２６】センスアンプ回路３００は、ディジット線
１２，１３間の電位変動の検出とサブディジット線１
１，１４間の電位変動の検出を切り替え可能に構成され
ており、制御部４３によってその切り替えが制御され
る。制御部４３は、この他、セレクタ回路２０，４２に
おける切り替えも制御する。制御部４３は、例えばディ
ジット線対をプリチャージする場合は、セレクタ回路４
２にてプリチャージ回路４０をオン、プリチャージ回路
４１をオフにすると同時に、セレクタ回路２０にてメモ
リセルとサブディジット線対との接続を選択させて、セ
ンスアンプ回路３００にサブディジット線間の電位変動
の検出を行わせ、サブディジット線対をプリチャージす
る場合は、セレクタ回路４２にてプリチャージ回路４１
をオン、プリチャージ回路４０をオフにすると同時に、
セレクタ回路２０にてメモリセルとディジット線対との
接続を選択させて、センスアンプ回路３００にディジッ
ト線間の電位変動の検出を行わせる。
１２，１３間の電位変動の検出とサブディジット線１
１，１４間の電位変動の検出を切り替え可能に構成され
ており、制御部４３によってその切り替えが制御され
る。制御部４３は、この他、セレクタ回路２０，４２に
おける切り替えも制御する。制御部４３は、例えばディ
ジット線対をプリチャージする場合は、セレクタ回路４
２にてプリチャージ回路４０をオン、プリチャージ回路
４１をオフにすると同時に、セレクタ回路２０にてメモ
リセルとサブディジット線対との接続を選択させて、セ
ンスアンプ回路３００にサブディジット線間の電位変動
の検出を行わせ、サブディジット線対をプリチャージす
る場合は、セレクタ回路４２にてプリチャージ回路４１
をオン、プリチャージ回路４０をオフにすると同時に、
セレクタ回路２０にてメモリセルとディジット線対との
接続を選択させて、センスアンプ回路３００にディジッ
ト線間の電位変動の検出を行わせる。
【００２７】次に、このＤＲＡＭの動作について説明す
る。本形態においても１／２Ｖccプリチャージ方式が採
用されており、データのプリチャージ電圧をデータ線電
圧の最大と最小の中間に設定するようになっており、ワ
ード線駆動雑音を相殺するために、メモリセルの１／２
の容量を持つトランジスタ・メモリ・セルよりなるダミ
ーセルが設けられる。
る。本形態においても１／２Ｖccプリチャージ方式が採
用されており、データのプリチャージ電圧をデータ線電
圧の最大と最小の中間に設定するようになっており、ワ
ード線駆動雑音を相殺するために、メモリセルの１／２
の容量を持つトランジスタ・メモリ・セルよりなるダミ
ーセルが設けられる。
【００２８】ＤＲＡＭが非動作（リード、ライト、リフ
レッシュ等をしない）の状態、すなわち
レッシュ等をしない）の状態、すなわち
【００２９】
【外８】 信号が非活性のときは、ＰＬＤ信号は活性となってお
り、ディジット線１２の電位とディジット線１３の電位
は１／２Ｖccでつり合うことになる。ＤＲＡＭが動作す
る（
り、ディジット線１２の電位とディジット線１３の電位
は１／２Ｖccでつり合うことになる。ＤＲＡＭが動作す
る（
【００３０】
【外９】 信号が活性になる）と、クロックジェネレータ５００か
ら発生されるＰＬＤ信号は非活性となり、ディジット線
１２と対のディジット線１３が分離する。仮に、ディジ
ット線１２に付随するメモリセル１００からデータをリ
ードする場合は、ロウアドレスデコーダに接続されてい
るワード線Ｗ１が活性となり、そのワード線Ｗ１に接続
されているメモリセルのトランジスタ３０がＯＮにな
る。トランジスタ３０がＯＮになると、コンデンサ３１
内の電荷がディジット線１２に伝わり、コンデンサ３１
の電荷がハイレベルの場合は、ディジット線１２の電位
は１／２Ｖcc＋αとなり、ロウレベルの場合には、ディ
ジット線１２の電位は１／２Ｖcc−αとなる。いずれの
場合のときも、ディジット線１３の電位は１／２Ｖccの
ままである。
ら発生されるＰＬＤ信号は非活性となり、ディジット線
１２と対のディジット線１３が分離する。仮に、ディジ
ット線１２に付随するメモリセル１００からデータをリ
ードする場合は、ロウアドレスデコーダに接続されてい
るワード線Ｗ１が活性となり、そのワード線Ｗ１に接続
されているメモリセルのトランジスタ３０がＯＮにな
る。トランジスタ３０がＯＮになると、コンデンサ３１
内の電荷がディジット線１２に伝わり、コンデンサ３１
の電荷がハイレベルの場合は、ディジット線１２の電位
は１／２Ｖcc＋αとなり、ロウレベルの場合には、ディ
ジット線１２の電位は１／２Ｖcc−αとなる。いずれの
場合のときも、ディジット線１３の電位は１／２Ｖccの
ままである。
【００３１】クロックジェネレータ５００から発生され
る
る
【００３２】
【外１０】 信号が活性となっていることから、センスアンプ制御を
行なうＳＥ信号が活性となり、これによりセンスアンプ
回路３００が起動状態となる。センスアンプ回路３００
が起動状態となると、ディジット線１２の電位が増幅さ
れる（１／２Ｖcc＋αから５Ｖに、あるいは１／２Ｖcc
−αから０Ｖに増幅される）。
行なうＳＥ信号が活性となり、これによりセンスアンプ
回路３００が起動状態となる。センスアンプ回路３００
が起動状態となると、ディジット線１２の電位が増幅さ
れる（１／２Ｖcc＋αから５Ｖに、あるいは１／２Ｖcc
−αから０Ｖに増幅される）。
【００３３】クロックジェネレータ５００から発生され
る
る
【００３４】
【外１１】 信号が活性となると、カラムスイッチ４００がＯＮ状態
となり、上記センスアンプ回路３００にて増幅された、
ディジット線１２，１３における電位の変動（微弱な信
号）がデータバスを介して出力段のトランジスタへ供給
される。
となり、上記センスアンプ回路３００にて増幅された、
ディジット線１２，１３における電位の変動（微弱な信
号）がデータバスを介して出力段のトランジスタへ供給
される。
【００３５】ＤＲＡＭの動作が終了（
【００３６】
【外１２】 信号が非活性）となると、トランジスタ３０がＯＦＦ状
態となり、ＳＥ信号が非活性、ＰＬＤ信号が活性とな
る。ＰＬＤ信号が活性となるとその旨がＰＬＤ信号活性
検知回路２１によって検知され、制御部４３がセレクタ
回路２０，４２を次のように制御する。
態となり、ＳＥ信号が非活性、ＰＬＤ信号が活性とな
る。ＰＬＤ信号が活性となるとその旨がＰＬＤ信号活性
検知回路２１によって検知され、制御部４３がセレクタ
回路２０，４２を次のように制御する。
【００３７】セレクタ回路２０によって、全てのメモリ
セルのトランジスタ３０の接続先を、すでに１／２Ｖcc
で釣り合っているサブディジット線対（１１，１４）に
切り替え、瞬時に均衡状態（１／２Ｖccでつりあった状
態）にし、データ読み出し可能な状態にする。これと同
時に、セレクタ回路４２によって、プリチャージ回路４
０をオン、プリチャージ回路４１をオフにすると同時
に、センスアンプ回路３００における電位の検出をサブ
ディジット線間の電位変動の検出に切り替える。プリチ
ャージ回路４０がオンとなっていることから、ディジッ
ト線対（１２，１３）は、一定時間をかけて次第に１／
２Ｖccに戻り、次回のデータ読み出しに備えられる。こ
のように、制御部４３は、ディジット線対（１２，１
３）とサブディジット線対（１１，１４）を切り替えな
がらデータの読み出しを行うので、プリチャージタイム
による動作停止時間がほとんどなくなる。
セルのトランジスタ３０の接続先を、すでに１／２Ｖcc
で釣り合っているサブディジット線対（１１，１４）に
切り替え、瞬時に均衡状態（１／２Ｖccでつりあった状
態）にし、データ読み出し可能な状態にする。これと同
時に、セレクタ回路４２によって、プリチャージ回路４
０をオン、プリチャージ回路４１をオフにすると同時
に、センスアンプ回路３００における電位の検出をサブ
ディジット線間の電位変動の検出に切り替える。プリチ
ャージ回路４０がオンとなっていることから、ディジッ
ト線対（１２，１３）は、一定時間をかけて次第に１／
２Ｖccに戻り、次回のデータ読み出しに備えられる。こ
のように、制御部４３は、ディジット線対（１２，１
３）とサブディジット線対（１１，１４）を切り替えな
がらデータの読み出しを行うので、プリチャージタイム
による動作停止時間がほとんどなくなる。
【００３８】なお、上述したセンスアンプ回路３００
は、ディジット線間の電位変動を検出するセンスアンプ
と、サブディジット線間の電位変動を検出するセンスア
ンプとを別々に備え、これらセンスアンプの出力を選択
するセレクト回路を備えるような構成としてもよい。こ
の場合は、制御部４３が、セレクト回路にて各センスア
ンプの出力を切り替えることになる。
は、ディジット線間の電位変動を検出するセンスアンプ
と、サブディジット線間の電位変動を検出するセンスア
ンプとを別々に備え、これらセンスアンプの出力を選択
するセレクト回路を備えるような構成としてもよい。こ
の場合は、制御部４３が、セレクト回路にて各センスア
ンプの出力を切り替えることになる。
【００３９】
【発明の効果】以上説明したように構成される本発明に
よれば、従来のようなプリチャージタイムによる動作停
止時間はほとんどないので、ＤＲＡＭへのアクセス時間
を短縮することができるという効果がある。
よれば、従来のようなプリチャージタイムによる動作停
止時間はほとんどないので、ＤＲＡＭへのアクセス時間
を短縮することができるという効果がある。
【図１】本発明の一実施形態であるＤＲＡＭの構成を示
すブロックである。
すブロックである。
１２，１３ ディジット線 １１，１４ サブディジット線 ２０，４２ セレクタ回路 ２１ ＰＬＤ信号活性検出回路 ３０ スイッチングトランジスタ ３１ キャパシタ ４０，４１ プリチャージ回路 ４３ 制御部 １００，２００ メモリセル ３００ センスアンプ回路 ４００ カラムスイッチ ５００ クロックジェネレータ
Claims (2)
- 【請求項１】 所定の電源電圧を供給可能な一対のディ
ジット線がセンスアンプ回路に接続され、前記ディジッ
ト線対はそれぞれに複数のメモリセルが接続されてお
り、メモリセルからのデータの読み出し後にプリチャー
ジが行われるダイナミック型半導体記憶装置において、 前記ディジット線対と切り替え可能に構成された一対の
サブディジット線と、前記ディジット線対に所定の電源電圧を供給する第１の
プリチャージ回路と、 前記サブディジット線対に所定の電源電圧を供給する第
２のプリチャージ回路と、 前記第１のプリチャージ回路と前記第２のプリチャージ
回路とのオン・オフを切り替える第１のセレクタ回路
と、 前記複数のメモリセル毎に設けられ、該メモリセルと前
記サブディジット線対およびディジット線対との接続を
切り替える第２のセレクタ回路と、 前記ディジット線対と前記サブディジット線との切り替
えを制御する制御手段とを有し、前記センスアンプ回路は、前記ディジット線間の電位変
動および前記サブディジット線間の電位変動をそれぞれ
検出可能に構成されており、 前記制御手段は、前記ディジット線対をプリチャージす
る場合は、前記第１のセレクタ回路にて前記第１のプリ
チャージ回路をオン、前記第２のプリチャージ回路をオ
フにすると同時に、前記複数のメモリセルのうちから指
定されたメモリセルに設けられた前記第２のセレクタ回
路にて該指定されたメモリセルと前記サブディジット線
対との接続を選択させて、前記センスアンプ回路に前記
サブディジット線間の電位変動の検出を行わせ、前記サ
ブディジット線対をプリチャージする場合は、前記第１
のセレクタ回路にて前記第２のプリチャージ回路をオ
ン、前記第１のプリチャージ回路をオフにすると同時
に、前記複数のメモリセルのうちから指定されたメモリ
セルに設けられた前記第２のセレクタ回路にて該指定さ
れたメモリセルと前記ディジット線対との接続を選択さ
せて、前記センスアンプ回路に前記ディジット線間の電
位変動の検出を行わせる ことを特徴とするダイナミック
型半導体記憶装置。 - 【請求項２】 請求項１に記載のダイナミック型半導体
記憶装置において、 センスアンプ回路は、ディジット線間の電位変動を検出
する第１のセンスアンプと、サブディジット線間の電位
変動を検出する第２のセンスアンプと、前記第１および
第２のセンスアンプの出力を選択する第３のセレクタ回
路とを有し、 制御手段は、前記ディジット線対をプリチャージする場
合は、前記第３のセレクタ回路にて前記第２のセンスア
ンプの出力を選択させ、前記サブディジット線対をプリ
チャージする場合は、前記第３のセレクタ回路にて前記
第１のセンスアンプの出力を選択させることを特徴とす
るダイナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15128097A JP3248566B2 (ja) | 1997-06-09 | 1997-06-09 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15128097A JP3248566B2 (ja) | 1997-06-09 | 1997-06-09 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10340582A JPH10340582A (ja) | 1998-12-22 |
| JP3248566B2 true JP3248566B2 (ja) | 2002-01-21 |
Family
ID=15515238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15128097A Expired - Fee Related JP3248566B2 (ja) | 1997-06-09 | 1997-06-09 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3248566B2 (ja) |
-
1997
- 1997-06-09 JP JP15128097A patent/JP3248566B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10340582A (ja) | 1998-12-22 |
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