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JP2001217383A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2001217383A
JP2001217383A JP2000022802A JP2000022802A JP2001217383A JP 2001217383 A JP2001217383 A JP 2001217383A JP 2000022802 A JP2000022802 A JP 2000022802A JP 2000022802 A JP2000022802 A JP 2000022802A JP 2001217383 A JP2001217383 A JP 2001217383A
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JP
Japan
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semiconductor chip
semiconductor
semiconductor device
chip
chips
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JP2000022802A
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English (en)
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Masachika Masuda
正親 増田
Toshihiko Usami
俊彦 宇佐見
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Akita Electronics Systems Co Ltd
Original Assignee
Hitachi Ltd
Akita Electronics Co Ltd
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Priority to US09/769,359 priority patent/US6538331B2/en
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Abstract

(57)【要約】 【課題】 複数枚の半導体チップを積層して樹脂封止し
た半導体装置の小型化、薄型化を推進する。 【解決手段】 ベース基板２上に実装された２枚のメモ
リチップ１Ａ、１Ａは、同一の外形寸法を有し、同一記
憶容量のフラッシュメモリが形成されている。これらの
メモリチップ１Ａ、１Ａは、一方の上部に他方を重ね合
わせた状態でベース基板２上に実装され、かつ互いに同
一方向を向いた状態で重ね合わされており、一方のメモ
リチップ１ＡのボンディングパッドＢＰと他方のメモリ
チップ１ＡのボンディングパッドＢＰとが近接して配置
されている。また、上層のメモリチップ１Ａは、その一
部が下層のメモリチップ１ＡのボンディングパッドＢＰ
と重なることがないよう、下層のメモリチップ１Ａの一
辺に平行な方向（Ｘ方向）およびこれと直交する方向
（Ｙ方向）にずれた状態で積層されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、複数枚の半導体チップを積
層して単一のパッケージに樹脂封止した半導体装置に適
用して有効な技術に関するものである。
【０００２】
【従来の技術】フラッシュメモリやＤＲＡＭ(Dynamic R
andom Access Memory)などのメモリＬＳＩを大容量化す
る対策の一つとして、これらのメモリＬＳＩが形成され
た半導体チップを積層して単一のパッケージに封止した
メモリ・モジュール構造が種々提案されている。
【０００３】例えば特開平４−３０２１６４号公報は、
一つのパッケージ内に同一機能、同一サイズの複数の半
導体チップを絶縁層を介して階段状に積層し、それぞれ
の半導体チップの階段状部分に露出したボンディングパ
ッドとパッケージのインナーリードとをワイヤを介して
電気的に接続したパッケージ構造を開示している。
【０００４】また、特開平１１−２０４７２０号公報
は、絶縁性基板上に熱圧着シートを介して第１の半導体
チップを搭載し、この第１の半導体チップ上に熱圧着シ
ートを介して、外形寸法が第１の半導体チップよりも小
さい第２の半導体チップを搭載し、第１および第２の半
導体チップのボンディングパッドと絶縁性基板上の配線
層とをワイヤを介して電気的に接続し、第１および第２
の半導体チップとワイヤとを樹脂により封止したパッケ
ージ構造を開示している。
【０００５】
【発明が解決しようとする課題】サイズおよびボンディ
ングパッド配置が同一の半導体チップを２枚以上積層し
て基板上に実装し、それぞれの半導体チップのボンディ
ングパッドと基板の電極とをワイヤで接続した場合、こ
れらの半導体チップの電気的に共通なボンディングパッ
ドと電極とを接続する複数本のワイヤ同士が上方から見
たときにほとんど重なり合って見えるため、ワイヤボン
ディング工程完了後に行われる外観検査工程において、
上下のワイヤ同士のショートの有無などを判定すること
が困難になる。
【０００６】また、電気的に共通なボンディングパッド
と電極とを接続する上記複数本のワイヤのうち、下層の
半導体チップのボンディングパッドに接続されるワイヤ
は、、上層の半導体チップのボンディングパッドに接続
されるワイヤのほぼ真下に位置するようになるため、上
層の半導体チップのボンディングパッドに接続されるワ
イヤのループ高さを低くすると、その真下のワイヤとの
距離が接近し、両者がショートし易くなる。これを防止
するために、上層の半導体チップのボンディングパッド
に接続されるワイヤのループ高さを高くすると、半導体
チップとワイヤとを封止する樹脂が厚くなるために、パ
ッケージを薄型化することが困難となる。
【０００７】本発明の目的は、複数枚の半導体チップを
積層して樹脂封止した半導体装置において、ワイヤボン
ディング工程の後に行う外観検査の信頼性を向上させる
技術を提供することにある。
【０００８】本発明の他の目的は、複数枚の半導体チッ
プを積層して樹脂封止した半導体装置の小型化、薄型化
を推進する技術を提供することにある。
【０００９】本発明の他の目的は、複数枚の半導体チッ
プを積層して樹脂封止した半導体装置の製造コストを低
減する技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】本発明の半導体装置は、主面の一辺に沿っ
て複数のボンディングパッドが形成された第１の半導体
チップが基板上に実装され、主面の一辺に沿って複数の
ボンディングパッドが形成された第２の半導体チップが
前記第１の半導体チップの主面上に積層され、前記第１
および第２の半導体チップの前記ボンディングパッドと
前記基板上の電極とがワイヤを介して電気的に接続さ
れ、前記第１および第２の半導体チップと前記ワイヤと
が樹脂により封止され、前記第２の半導体チップは、前
記第１の半導体チップの一辺に平行な方向およびこれと
直交する方向にずれた状態で前記第１の半導体チップの
主面上に積層されている。
【００１３】本発明の半導体装置は、主面の一辺に沿っ
て複数のボンディングパッドが形成された前記第１の半
導体チップが基板上に実装され、主面の一辺に沿って複
数のボンディングパッドが形成された第２の半導体チッ
プは、前記第１の半導体チップの主面上であって、前記
第２の半導体チップの一辺が前記第１の半導体チップの
一辺に対向し、かつ前記第１の半導体チップの前記ボン
ディングパッドが露出するように、前記第１の半導体チ
ップの一辺に平行な方向およびこれと直交する方向にず
れた状態で積層され、主面の一辺に沿って複数のボンデ
ィングパッドが形成された第３の半導体チップは、前記
第２の半導体チップの主面上であって、前記第３の半導
体チップの一辺が前記第１の半導体チップの一辺と同一
方向に沿い、かつ前記第１の半導体チップと互いに同一
方向を向いた状態で重ね合わされるように積層され、前
記第１、第２および第３の半導体チップの前記ボンディ
ングパッドと前記基板上の電極とはそれぞれ、ワイヤを
介して電気的に接続され、前記第１、第２および第３の
半導体チップと前記ワイヤとが樹脂により封止されてい
る。
【００１４】本発明の半導体装置の製造方法は、以下の
工程を有している。 （ａ）主面の一辺に沿って複数のボンディングパッドが
形成された第１の半導体チップを基板上に実装する工
程、（ｂ）主面の一辺に沿って複数のボンディングパッ
ドが形成された第２の半導体チップを、前記第１の半導
体チップの一辺に平行な方向およびこれと直交する方向
にずらした状態でその主面上に積層する工程、（ｃ）前
記第１および第２の半導体チップに形成された前記複数
のボンディングパッドと、前記基板上に形成された電極
とをワイヤを介して電気的に接続する工程、（ｄ）前記
第１および第２の半導体チップと前記ワイヤとを樹脂に
より封止する工程。
【００１５】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて詳細に説明する。なお、実施形態を説明するた
めの全図において、同一の部材には同一の符号を付し、
その繰り返しの説明は省略する。
【００１６】（実施の形態１）図１は、本実施形態の半
導体装置の外観を示す平面図、図２は、この半導体装置
の長手方向（Ａ−Ａ線）に沿った断面図、図３は、この
半導体装置のベース基板を示す平面図である。
【００１７】本実施形態の半導体装置は、主面に半導体
素子として例えばフラッシュメモリが形成された２枚の
半導体チップ（以下、チップまたはメモリチップとい
う）１Ａ、１Ａと、このフラッシュメモリを制御する回
路が形成された１枚の半導体チップ（以下、チップまた
はコントロールチップという）１Ｂとをベース基板２上
に実装し、これら３枚のチップ１Ａ、１Ａ、１Ｂを樹脂
３で封止すると共に、ベース基板２の上面を樹脂製のキ
ャップ４で被覆したメモリカードＭＣである。このメモ
リカードＭＣは、例えばディジタル・カメラなどの携帯
電子機器に内蔵され、画像などのデータを保存するメモ
リとして使用される。メモリカードＭＣの外形寸法は、
一例として長辺が３２ｍｍ、短辺が２４ｍｍ、厚さが
１．２ｍｍである。
【００１８】上記メモリカードＭＣのベース基板２上に
実装された２枚のメモリチップ１Ａ、１Ａは、同一の外
形寸法を有し、同一記憶容量のフラッシュメモリが形成
されている。これらのメモリチップ１Ａ、１Ａは、一方
の上部に他方を重ね合わせた状態でベース基板２上に実
装されている。下層のメモリチップ１Ａは、ベース基板
２の上面に接着剤などで接合されており、上層のメモリ
チップ１Ａは、下層のメモリチップ１Ａの上面に接着剤
などで接合されている。一方、コントロールチップ１Ｂ
は、メモリチップ１Ａ、１Ａの近傍のベース基板２上に
実装されており、同じく接着剤などによってベース基板
２の上面に接合されている。これら３枚のチップ１Ａ、
１Ａ、１Ｂは、いずれもその主面（素子形成面）を上に
向けた状態でベース基板２上に実装されている。
【００１９】フラッシュメモリが形成された２枚のメモ
リチップ１Ａ、１Ａのそれぞれの主面には、その一辺に
沿って複数のボンディングパッドＢＰが一列に形成され
ている。すなわち、メモリチップ１Ａは、素子形成面の
周辺部にボンディングパッドＢＰを形成し、かつこれら
のボンディングパッドＢＰをその一辺に沿って一列に配
置する片辺パッド方式を採用している。一方、コントロ
ールチップ１Ｂの主面には、例えば対向する２つの長辺
に沿って複数のボンディングパッドＢＰが一列ずつ形成
されている。
【００２０】２枚のメモリチップ１Ａ、１Ａは、互いに
同一方向を向いた状態で重ね合わされており、一方のメ
モリチップ１ＡのボンディングパッドＢＰと他方のメモ
リチップ１ＡのボンディングパッドＢＰとが近接して配
置されている。また、上層のメモリチップ１Ａは、その
一部が下層のメモリチップ１ＡのボンディングパッドＢ
Ｐと重なることがないよう、下層のメモリチップ１Ａの
一辺に平行な方向（Ｘ方向）およびこれと直交する方向
（Ｙ方向）にずれた状態で積層されている。
【００２１】上記チップ１Ａ、１Ａ、１Ｂの近傍のベー
ス基板２上には複数の電極５が形成されており、それぞ
れのチップ１Ａ、１Ａ、１ＢのボンディングパッドＢＰ
と対応する電極５とがＡｕ（金）のワイヤ６を介して電
気的に接続されている。チップ１Ａ、１Ａ、１Ｂのボン
ディングパッドＢＰは、上記電極５および電極５に電気
的に接続されたベース基板２の配線（図示せず）を介し
て、ベース基板２の一主面の一端に形成された接続端子
７Ｂおよび他端に形成されたテストパッド８に電気的に
接続されている。接続端子７Ｂは、このメモリカードＭ
Ｃを携帯電子機器に装着する際の接続端子として使用さ
れ、ベース基板２の下面の外部接続端子７Ａにスルーホ
ール１１を介して電気的に接続されている。また、テス
トパッド８は、このメモリカードＭＣの組立て工程など
において、電気特性を測定するために使用される。
【００２２】図４（ａ）は、上記２枚のメモリチップ１
Ａ、１ＡのボンディングパッドＢＰとベース基板２の対
応する電極５とをワイヤ６で接続した状態を簡略化して
示す平面図、同図（ｂ）は同じく断面図である。
【００２３】前述したように、２段に積層されたメモリ
チップ１Ａ、１Ａのうち、上層のメモリチップ１Ａは、
下層のメモリチップ１Ａの一辺に平行なＸ方向およびこ
れと直交するＹ方向にずれた状態で積層される。そのた
め、２枚のメモリチップ１Ａ、１Ａの電気的に共通なボ
ンディングパッドＢＰ（例えば上層のメモリチップ１Ａ
のボンディングパッドＢＰａおよび下層のメモリチップ
１ＡのボンディングパッドＢＰｂ）とそれらに対応する
電極５とを２本のワイヤ６（例えばワイヤ６ａおよびワ
イヤ６ｂ）で接続した場合、一方のボンディングパッド
ＢＰａに接続されるワイヤ６ａと他方のボンディングパ
ッドＢＰｂに接続されるワイヤ６ｂとは、上方から見た
ときに重なり合うことがない。従って、この場合は、ワ
イヤボンディング工程完了後に行われる外観検査工程に
おいて、ベース基板２の上方からカメラなどを使って上
下のワイヤ６同士のショートの有無など、ワイヤ６の接
続状態を容易に判定することが可能となる。
【００２４】これに対し、図５に示すように、上層のメ
モリチップ１Ａを一方向（例えばＸ方向）にのみずらし
て重ね合わせた場合は、一方のボンディングパッドＢＰ
ａに接続されるワイヤ６ａと他方のボンディングパッド
ＢＰｂに接続されるワイヤ６ｂとが上方から見たときに
ほとんど重なり合って見えるため、上下のワイヤ６同士
のショートの有無などを判定することが困難になる。
【００２５】また、上記図５に示すような積層方式にお
いては、下層のメモリチップ１Ａのボンディングパッド
ＢＰｂに接続されるワイヤ６ｂが、上層のメモリチップ
１ＡのボンディングパッドＢＰａに接続されるワイヤ６
ａのほぼ真下に位置するため、ワイヤ６ａのループ高さ
を低くするとその真下のワイヤ６ｂとの距離が接近し、
両者がショートし易くなる。
【００２６】これに対し、図４に示す本実施形態のチッ
プ積層方式においては、同一の電極５に接続されるワイ
ヤ６ａとワイヤ６ｂとが水平方向にずれているため、ワ
イヤ６ａのループ高さを低くしてもその下方のワイヤ６
ｂとショートする虞れは少ない。すなわち、本実施形態
のチップ積層方式を採用することにより、上層のメモリ
チップ１ＡのボンディングパッドＢＰに接続されるワイ
ヤ６のループ高さを低くすることができるので、その
分、チップ１Ａ、１Ａ、１Ｂおよびワイヤ６を封止する
樹脂３の厚さを薄くすることができ、メモリカードＭＣ
の薄型化、軽量化を図ることができる。
【００２７】上記のように構成された本実施形態のメモ
リカードＭＣを組み立てるには、まずベース基板２上に
接着剤などを使って第１のメモリチップ１Ａを実装し、
続いてその上面に接着剤などを使って第２のメモリチッ
プ１Ａを積層する。このとき、第２のメモリチップ１Ａ
は、第１のメモリチップ１Ａに対してＸ方向およびＹ方
向にずらして積層する。また、この作業と前後してベー
ス基板２上の他の領域に、接着剤などを使ってコントロ
ールチップ１Ｂを実装する。
【００２８】次に、チップ１Ａ、１Ａ、１Ｂが実装され
た上記ベース基板２をワイヤボンディング装置のヒート
ステージに搭載し、ベース基板２の裏面を真空吸着など
によってヒートステージに固定した後、チップ１Ａ、１
Ａ、１ＢのボンディングパッドＢＰと対応する電極５と
を順次ワイヤ６で電気的に接続する。ワイヤ６による接
続方法としては、例えば熱圧着と超音波振動とを併用し
たワイヤボンディング方法を使用する。また、上層のメ
モリチップ１ＡのボンディングパッドＢＰと電極５とを
ワイヤ６で接続する際には、まず電極５の表面にワイヤ
５の一端を接続（ファースト・ボンディング）し、次に
ボンディングパッドＢＰの表面にワイヤ５の他端を接続
（セカンド・ボンディング）するリバース・ボンディン
グ方式を採用することにより、上層のメモリチップ１Ａ
のボンディングパッドＢＰに接続されるワイヤ６のルー
プ高さをより低くすることができる。
【００２９】次に、外観検査によってワイヤ６の接続状
態の良否を判定した後、チップ１Ａ、１Ａ、１Ｂおよび
ワイヤ６を樹脂３により封止する。封止方法は、ポッテ
ィング樹脂による封止またはモールド樹脂による封止の
いずれでもよい。次に、ベース基板２の一端に形成され
たテストパッド８にプローブを当てて電気特性検査を行
った後、ベース基板２の上面を樹脂製のキャップ４で被
覆することにより、前記図１〜図３に示す本実施形態の
メモリカードＭＣが完成する。
【００３０】なお、メモリカードの部品点数を低減して
製造コストを下げる対策として、ベース基板２の上面を
キャップ４で被覆する手段に代え、例えば図６に示すよ
うに、ベース基板２の上面全体を樹脂３で封止してもよ
い。樹脂封止は個々での封止や多連基板の封止（モール
ド）一括による個片化ダイシングにての樹脂封止製作も
可能である。
【００３１】上記メモリカードＭＣは、ベース基板２上
にコントロールチップ１Ｂを実装しているが、メモリチ
ップ１Ａに比べて外形寸法が小さいコントロールチップ
１Ｂは、図７および図８に示すように、上層のメモリチ
ップ１Ａの上面に積層することもできる。
【００３２】このようなチップ積層方式を採用した場合
は、ベース基板２上におけるコントロールチップ１Ｂの
実装領域が不要となる分、ベース基板２の外形寸法を小
さくすることができるので、メモリカードＭＣの小型、
軽量化を図ることができる。
【００３３】また、このようなチップ積層方式を採用し
た場合は、チップ１Ａ、１Ａ、１Ｂが３段に積層される
ため、チップ１Ａ、１Ａ、１Ｂおよびワイヤ６を封止す
る樹脂３が厚くなり、メモリカードＭＣの薄型化が阻害
される。その対策として、チップ１Ａ、１Ａ、１Ｂの裏
面を研磨してそれらの厚さを薄くすることにより、樹脂
３の膜厚の増加を抑えることができる。
【００３４】本実施形態のチップ積層方式は、ＢＧＡ(B
all Grid Array)型のパッケージに適用することもでき
る。例えば図９および図１０に示すＢＧＡは、２段に積
層したメモリチップ１Ａ、１Ａとコントロールチップ１
Ｂとが実装されたベース基板２の上面全体を樹脂３によ
り封止し、ベース基板２の下面に半田などからなるバン
プ電極１０を接続したものである。また、図１１および
図１２に示すＢＧＡは、２段に積層したメモリチップ１
Ａ、１Ａの上にさらにコントロールチップ１Ｂを積層し
たものである。
【００３５】なお、本実施形態のチップ積層方式をＢＧ
Ａに適用する場合は、下層のメモリチップ１Ａとベース
基板２との間にベース基板２を構成する樹脂材料よりも
弾性が高いエラストマーまたは多孔質樹脂などからなる
シート材を介在させることにより、ＢＧＡを基板に実装
したときにバンプ電極１０に加わる熱ストレスを低減す
ることができる。
【００３６】（実施の形態２）図１３は、本実施形態の
半導体装置の断面図、図１４は、この半導体装置のベー
ス基板を示す平面図である。
【００３７】本実施形態の半導体装置は、フラッシュメ
モリが形成された４枚のメモリチップ１Ａ1〜１Ａ4と１
枚のコントロールチップ１Ｂとをベース基板２上に実装
し、これらのチップ１Ａ1〜１Ａ4、１Ｂを樹脂３で封止
すると共に、ベース基板２の上面を樹脂製のキャップ４
で被覆したメモリカードＭＣである。
【００３８】４枚のメモリチップ１Ａ1〜１Ａ4は、同一
の外形寸法を有し、同一記憶容量のフラッシュメモリが
形成されている。また、これらのメモリチップ１Ａ1〜
１Ａ4は、素子形成面の周辺部にボンディングパッドＢ
Ｐを形成し、かつこれらのボンディングパッドＢＰをそ
の一辺に沿って一列に配置する片辺パッド方式を採用し
ている。
【００３９】本実施形態では、上記４枚のメモリチップ
１Ａ1〜１Ａ4が４段に重ね合わされた状態でベース基板
２上に実装されている。この場合、最下層のメモリチッ
プ１Ａ1および下から３番目のメモリチップ１Ａ3に対し
て下から２番目および４番目のメモリチップ１Ａ2、１
Ａ4はボンディングパッドＢＰが配置された一辺に平行
なＸ方向およびこれと直交するＹ方向にずれた状態で積
層される。メモリチップ１Ａ1〜１Ａ4は、互いに同一方
向を向いた状態で重ね合わされ、メモリチップ１Ａ1と
１Ａ3、メモリチップ１Ａ2と１Ａ4はそれぞれ、上から
見て互いにずれることなく重ね合わされている。また、
下から２番目のメモリチップ１Ａ2および最上層のメモ
リチップ１Ａ4は、最下層のメモリチップ１Ａ1および下
から３番目のメモリチップ１Ａ3とは、ボンディングパ
ッドＢＰの位置が左右逆向きになるように重ね合わされ
る。
【００４０】上記した本実施形態のチップ積層方式にお
いては、最下層のメモリチップ１Ａ 1および下から３番
目のメモリチップ１Ａ3、下から２番目のメモリチップ
１Ａ2および最上層のメモリチップ１Ａ4は、それぞれの
電気的に共通なボンディングパッドＢＰに接続される２
本のワイヤ６、６が水平方向にずれないが、間にメモリ
チップが存在するため、ワイヤループを気にすることな
くワイヤボンディングできる。
【００４１】従って、同じ側にボンディングされる上下
のワイヤ６同士のショートの問題は少ないため、ワイヤ
ボンディング工程完了後に行われる外観検査工程におい
て、カメラなどを使ってワイヤ６の接続状態を容易に判
定することができる。
【００４２】図１５および図１６に示すように、本実施
形態のチップ積層方式は、前記実施の形態１のチップ積
層方式と同様、ＢＧＡなどの樹脂封止型パッケージに適
用することもできる。また、前記実施形態１と同様に最
上層のメモリチップ１Ａ4の上面に、それよりも外形寸
法の小さいコントロールチップ１Ｂなどを積層してよい
ことは勿論である。
【００４３】また、図１７に示すように、２枚のメモリ
チップ１Ａ、１Ａおよびコントロールチップ１Ｂのそれ
ぞれに共通するボンディングパッドＢＰ（信号ピン）を
ベース基板２上の同じ電極５に接続してもよい。同図は
メモリカードＭＣに適用した例であるが、ＢＧＡ型のパ
ッケージに適用できることは勿論である。
【００４４】以上、本発明者によってなされた発明を前
記実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００４５】前記実施の形態では、フラッシュメモリが
形成されたチップを積層する場合について説明したが、
これに限定されるものではなく、例えば外形寸法が異な
る複数枚のチップや異種のメモリが形成された複数枚の
チップを積層する場合などにも適用することができる。
【００４６】また、前記実施の形態では、２枚または４
枚のメモリチップを積層する場合について説明したが、
これに限定されるものではなく、３枚または５枚以上の
チップを積層する場合にも適用することができる。
【００４７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００４８】本発明によれば、複数枚の半導体チップを
積層して樹脂封止した半導体装置において、下層の半導
体チップのボンディングパッドに接続されたワイヤと上
層の半導体チップのボンディングパッドに接続されたワ
イヤとがショートする不良を低減することができる。
【００４９】本発明によれば、複数枚の半導体チップを
積層して樹脂封止した半導体装置において、ワイヤボン
ディング工程の後に行う外観検査の信頼性を向上させる
ことができる。
【００５０】本発明によれば、複数枚の半導体チップを
積層して樹脂封止した半導体装置の小型化、薄型化を推
進することができる。
【００５１】本発明によれば、複数枚の半導体チップの
積層化が容易になるので、小型、薄型で大容量のメモリ
パッケージを実現することができる。
【００５２】本発明によれば、複数枚の半導体チップを
積層して樹脂封止した半導体装置において、半導体チッ
プと基板との電気的な接続をワイヤボンディング方式に
よって行うので、半導体装置の製造コストを低減するこ
とができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である半導体装置の外観を
示す平面図である。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】図１に示す半導体装置のベース基板を示す平面
図である。
【図４】（ａ）は、本発明のチップ積層方式によって２
枚のメモリチップのボンディングパッドとベース基板の
対応する電極とをワイヤで接続した状態を簡略化して示
す平面図、（ｂ）は同じく断面図である。
【図５】（ａ）は、他の方式によって２枚のメモリチッ
プのボンディングパッドとベース基板の対応する電極と
をワイヤで接続した状態を簡略化して示す平面図、
（ｂ）は同じく断面図である。
【図６】本発明の他の実施の形態である半導体装置を示
す断面図である。
【図７】本発明の他の実施の形態である半導体装置を示
す断面図である。
【図８】図７に示す半導体装置のベース基板を示す平面
図である。
【図９】本発明の他の実施の形態である半導体装置を示
す断面図である。
【図１０】図９に示す半導体装置のベース基板を示す平
面図である。
【図１１】本発明の他の実施の形態である半導体装置を
示す断面図である。
【図１２】図１１に示す半導体装置のベース基板を示す
平面図である。
【図１３】本発明の他の実施の形態である半導体装置を
示す断面図である。
【図１４】図１４に示す半導体装置のベース基板を示す
平面図である。
【図１５】本発明の他の実施の形態である半導体装置を
示す断面図である。
【図１６】図１５に示す半導体装置のベース基板を示す
平面図である。
【図１７】本発明の他の実施の形態である半導体装置の
ベース基板を示す平面図である。
【符号の説明】
１Ａ 半導体チップ（メモリチップ） １Ｂ 半導体チップ（コントロールチップ） ２ ベース基板 ３ 樹脂 ４ キャップ ５ 電極 ６、６ａ、６ｂ ワイヤ ７ 外部接続端子 ８ テストパッド １０ バンプ電極 １１ スルーホール ＢＰ、ＢＰａ、ＢＰｂ ボンディングパッド ＭＣ メモリカード

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 主面の一辺に沿って複数のボンディング
    パッドが形成された第１の半導体チップが基板上に実装
    され、主面の一辺に沿って複数のボンディングパッドが
    形成された第２の半導体チップが前記第１の半導体チッ
    プの主面上に積層され、前記第１および第２の半導体チ
    ップの前記ボンディングパッドと前記基板上の電極とが
    ワイヤを介して電気的に接続され、前記第１および第２
    の半導体チップと前記ワイヤとが樹脂により封止された
    半導体装置であって、前記第２の半導体チップは、前記
    第１の半導体チップの一辺に平行な方向およびこれと直
    交する方向にずれた状態で前記第１の半導体チップの主
    面上に積層されていることを特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、前
    記第１および第２の半導体チップは、互いに同一機能の
    回路が形成された同一寸法の半導体チップであることを
    特徴とする半導体装置。
  3. 【請求項３】 請求項２記載の半導体装置において、前
    記第１および第２の半導体チップの主面には、フラッシ
    ュメモリが形成されていることを特徴とする半導体装
    置。
  4. 【請求項４】 請求項１記載の半導体装置において、前
    記第１および第２の半導体チップは、互いに同一方向を
    向いた状態で重ね合わされ、一方の半導体チップの主面
    に形成された前記複数のボンディングパッドと、もう一
    方の半導体チップの主面に形成された前記複数のボンデ
    ィングパッドとが互いに近接して配置されていることを
    特徴とする半導体装置。
  5. 【請求項５】 請求項１記載の半導体装置において、前
    記第２の半導体チップの主面上に、前記第２の半導体チ
    ップよりも外形寸法が小さい第３の半導体チップが積層
    されていることを特徴とする半導体装置。
  6. 【請求項６】 請求項１記載の半導体装置において、前
    記第３の半導体チップは、前記第１の半導体チップの前
    記ボンディングパッドが形成された一辺に対向する他辺
    と、前記第２の半導体チップの前記ボンディングパッド
    が形成された一辺とに囲まれた領域に配置されているこ
    とを特徴とする半導体装置。
  7. 【請求項７】 請求項１記載の半導体装置において、前
    記基板上に第３の半導体チップが実装されていることを
    特徴とする半導体装置。
  8. 【請求項８】 請求項１記載の半導体装置において、主
    面の一辺に沿って複数のボンディングパッドが形成され
    た前記第１の半導体チップが基板上に実装され、 主面の一辺に沿って複数のボンディングパッドが形成さ
    れた第２の半導体チップは、前記第１の半導体チップの
    主面上であって、前記第２の半導体チップの一辺が前記
    第１の半導体チップの一辺に対向し、かつ前記第１の半
    導体チップの前記ボンディングパッドが露出するよう
    に、前記第１の半導体チップの一辺に平行な方向および
    これと直交する方向にずれた状態で積層され、 主面の一辺に沿って複数のボンディングパッドが形成さ
    れた第３の半導体チップは、前記第２の半導体チップの
    主面上であって、前記第３の半導体チップの一辺が前記
    第１の半導体チップの一辺と同一方向に沿い、かつ前記
    第１の半導体チップと互いに同一方向を向いた状態で重
    ね合わされるように積層され、 前記第１、第２および第３の半導体チップの前記ボンデ
    ィングパッドと前記基板上の電極とはそれぞれ、ワイヤ
    を介して電気的に接続され、 前記第１、第２および第３の半導体チップと前記ワイヤ
    とが樹脂により封止されていることを特徴とする半導体
    装置。
  9. 【請求項９】 請求項８記載の半導体装置において、主
    面の一辺に沿って複数のボンディングパッドが形成され
    た第４の半導体チップは、前記第２の半導体チップの一
    辺と同一方向に沿い、かつ前記第２の半導体チップと同
    一方向を向いた状態で重ね合わされるように前記第３の
    半導体チップの主面上に積層されていることを特徴とす
    る半導体装置。
  10. 【請求項１０】 請求項９記載の半導体装置において、
    前記第４の半導体チップの主面上に、前記第４の半導体
    チップよりも外形寸法が小さい第５の半導体チップが積
    層されていることを特徴とする半導体装置。
  11. 【請求項１１】 請求項１０記載の半導体装置におい
    て、前記第５の半導体チップは、前記第１および第３の
    半導体チップのボンディングパッドが形成された一辺に
    対向する他辺と、前記第２および第４の半導体チップの
    ボンディングパッドが形成された一辺に対向する他辺と
    に囲まれた領域に配置されていることを特徴とする半導
    体装置。
  12. 【請求項１２】 請求項９記載の半導体装置において、
    前記第２および第４の半導体チップは、前記第１および
    第３の半導体チップの一辺に平行な方向にずれた状態で
    積層されていることを特徴とする半導体装置。
  13. 【請求項１３】 以下の工程を有する半導体装置の製造
    方法； （ａ）主面の一辺に沿って複数のボンディングパッドが
    形成された第１の半導体チップを基板上に実装する工
    程、（ｂ）主面の一辺に沿って複数のボンディングパッ
    ドが形成された第２の半導体チップを、前記第１の半導
    体チップの一辺に平行な方向およびこれと直交する方向
    にずらした状態でその主面上に積層する工程、（ｃ）前
    記第１および第２の半導体チップに形成された前記複数
    のボンディングパッドと、前記基板上に形成された電極
    とをワイヤを介して電気的に接続する工程、（ｄ）前記
    第１および第２の半導体チップと前記ワイヤとを樹脂に
    より封止する工程。
  14. 【請求項１４】 請求項１３記載の半導体装置の製造方
    法において、前記第２の半導体チップに形成された前記
    複数のボンディングパッドと電極とを前記ワイヤを介し
    て電気的に接続する際には、まず前記電極の表面に前記
    ワイヤの一端を接続し、次に前記ボンディングパッドの
    表面に前記ワイヤの他端を接続することを特徴とする半
    導体装置の製造方法。
  15. 【請求項１５】 請求項１３記載の半導体装置の製造方
    法において、前記基板の他面にバンプ電極を接続する工
    程をさらに含むことを特徴とする半導体装置の製造方
    法。
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