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KR100874923B1 - 멀티 스택 패키지, 이의 제조 방법 및 이를 제조하기 위한반도체 패키지 금형 - Google Patents

멀티 스택 패키지, 이의 제조 방법 및 이를 제조하기 위한반도체 패키지 금형 Download PDF

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KR100874923B1
KR100874923B1 KR1020070032516A KR20070032516A KR100874923B1 KR 100874923 B1 KR100874923 B1 KR 100874923B1 KR 1020070032516 A KR1020070032516 A KR 1020070032516A KR 20070032516 A KR20070032516 A KR 20070032516A KR 100874923 B1 KR100874923 B1 KR 100874923B1
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KR
South Korea
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substrate
semiconductor chip
package
conductive connection
semiconductor
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English (en)
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양승열
박상욱
이승재
손민영
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

본 발명은 복수의 반도체 칩을 적층하여 하나의 패키지로 형성할 수 있는 멀티 스택 패키지(multi stack package; MSP), 이의 제조 방법 및 이를 제조하기 위한 반도체 패키지 금형에 관한 것이다. 본 발명의 일실시예에 따른 멀티 스택 패키지는, 가. a) 제 1 반도체 칩이 탑재되는 중심부 및 도전성 접속 패드들로 이루어진 복수의 도전성 접속 패드 그룹이 형성된 하나 이상의 제 1 가장자리부를 포함하는 제 1 면 및 b) 복수의 실장용 도전체를 포함하는 제 2 면을 포함하는 제 1 기판; 및 c) 제 1 기판의 중심부 상에서 제 1 반도체 칩을 피복하는 바디부 및 d) 바디부로부터 제 1 기판의 상기 도전성 접속 패드 그룹을 회피하여 제 1 기판의 제 1 면의 코너부를 향하여 연장된 하나 이상의 확장부를 포함하는 몰딩 부재를 포함하는 제 1 반도체 칩 패키지; 그리고 나. 하나 이상의 제 2 반도체 칩이 탑재되는 제 1 면 및 제 1 기판의 도전성 접속 패드들과 접속되는 복수의 적층용 도전체들을 포함하는 제 2 면을 포함하는 제 2 기판을 포함하는 제 2 반도체 칩 패키지를 포함한다.
칩 스케일 패키지(CSP), 부서짐(crack), 휘어짐(warpage), 인쇄회로기판

Description

멀티 스택 패키지, 이의 제조 방법 및 이를 제조하기 위한 반도체 패키지 금형{Multi stack package, method of fabricating the same and semiconductor package mold}
도 1은 종래의 MSP의 구조를 나타내는 단면도이다.
도 2 및 도 3은 본 발명의 다양한 실시예에 따른 멀티 스택 패키지를 구성하는 반도체 칩 패키지를 도시하는 평면도이다.
도 4는 본 발명의 실시예에 따른 반도체 칩 패키지를 포함하는 멀티 스택 패키지를 도시하는 분해 사시도이다.
도 5는 본 발명의 실시예에 따른 부분 몰딩을 수행하기 위한 반도체 패키지 금형을 도시하는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
200A, 200B, 200: 반도체 칩 패키지 210: 기판 또는 제 1 기판
210a: 기판의 제 1 면 210b: 기판의 제 2 면
C: 중심부 E1, E2, E3, E4: 가장자리부 C1, C2, C3, C4: 코너부
220: 반도체 칩 230a, 230b, 230: 몰딩 부재
231a, 231b, 231: 바디부 232a, 232b, 232: 확장부
240a, 240b, 240: 도전성 접속 패드들
240Ga, 240Gb, 240G: 도전성 접속 패드 그룹
300: (상부) 반도체 칩 패키지 400: 제 1 금형
500: 제 2 금형 600: 반도체 패키지 금형
본 발명은 반도체 칩 패키지, 이의 제조 방법 및 이를 제조하기 위한 반도체 패키지 금형에 관한 것으로서, 더욱 상세하게는, 복수의 반도체 칩을 적층하여 하나의 패키지로 형성할 수 있는 멀티 스택 패키지(multi stack package; MSP), 이의 제조 방법 및 이를 제조하기 위한 반도체 패키지 금형에 관한 것이다.
반도체 산업이 발전됨에 따라 전자 기기의 소형화, 경량화 및 다기능화가 가속화되고 있다. 이에 따라, 동일 또는 이종의 반도체 칩들을 하나의 단위 패키지로 구현하는 MSP 기술이 개발되었다. MSP 기술에 의하면 각각의 반도체 칩을 개별적인 패키지로 구현하는 경우에 비해 패키지의 크기, 무게 및 실장 면적의 관점에 있어서 유리하다. 특히, 휴대용 컴퓨터의 크기가 점차 축소됨에 따라 고집적화 및 고성능화된 집적회로를 구현하기 위하여 보다 많은 수의 반도체 칩을 탑재하여 하나의 패키지를 제조하거나, SFF (Small Form Factor)를 구현하기 위해 이종(異種)의 반도체 칩들을 조합하여 단일 반도체 패키지를 제조하여야 할 필요성이 증가되었다.
도 1은 종래의 MSP(10)의 구조를 나타내는 단면도이다.
도 1을 참조하면, 종래 기술에 따른 MSP(10)는 제 1 기판(21)상에 탑재된 제 1 반도체 칩(22)이 에폭시 몰딩 컴파운드와 같은 제 1 몰딩 부재(23)에 의해 부분 몰딩되어 있는 하부 반도체 칩 패키지(20)와, 제 2 기판(31) 상에 탑재된 제 2 반도체 칩(32)이 제 2 몰딩 부재(33)에 의해 몰딩되어 있는 상부 반도체 칩 패키지(30)가 수직으로 정렬되어 있는 스택 구조를 가진다. 제 1 기판(21) 및 제 2 기판(31)에는 이들을 각각 외부 회로와 전기적으로 연결시키기 위한 제 1 랜드(24) 및 제 2 랜드(34)가 형성되어 있다.
하부 반도체 칩 패키지(20)와 상부 반도체 칩 패키지(30)는 제 1 랜드(24)와 제 2 랜드(34) 사이에서 조인트(joint) 역할을 하는 적층용 솔더볼(35)에 의해 상호 전기적으로 연결된다. MSP(10)는 제 1 기판(21)의 저면에 형성된 실장용 솔더볼(25)에 의해 외부 회로에 전기적으로 연결될 수 있다.
일반적으로, 하부 반도체 칩 패키지(20) 상에 상부 반도체 칩 패키지(30)를 적층하기 위하여, 예를 들면, 하부 반도체 칩 패키지(20)의 제 1 랜드(24) 상에 제 2 반도체 칩 패키지(30)에 부착된 적층용 솔더볼(35)을 정렬시키고, 이후, 제 1 랜드(24)에 적층용 솔더볼(35)을 열압착시킨다. 상기 열압착 방식 대신에, 리플로우(reflow) 방식을 이용하여, 적층용 솔더볼(35)을 용융시킨 후에 적층용 솔더불(35)과 제 1 랜드(24)를 접합시킬 수도 있다.
종래의 MSP 구조에서, 제 1 몰딩 부재(23)는, 도 1에 도시된 바와 같이, 제 1 기판(21) 상의 제 1 반도체 칩(22)이 형성된 중심부(C)에만 형성되며, 제 1 반도체 칩(22)의 외측에 배치된 제 1 랜드(24)의 주변 영역을 포함한 제 1 기판의 가장자리부(E)에는 형성되지 않는다.
제 1 기판(21) 및/또는 제 2 기판(22)은 인쇄된 배선 패턴, 랜드들 및 솔더볼과 같은 다양한 도전성 부재 및 절연 부재 등을 포함할 수 있는데, 이들 구성 부재는 휘어지거나, 부서지기 쉬운 성질을 가지고 있다. 기판(21, 22)은, 전자 제품의 소형화 추세에 따라, 예를 들면, 약 0.2 mm 내지 약 0.8 mm의 작은 두께를 가질 것이 요구된다. 따라서, 종래의 MSP 구조에서, 제 1 몰딩 부재(23)가 피복되지 않는 제 1 기판(21)의 가장자리부(E)는 제 1 몰딩 부재(23)에 의해 몰딩되는 기판(21)의 중심부(C)에 비하여, 기계적으로 매우 약하다. 이로 인하여, 열압착 방식에 의해 하부 반도체 칩 패키지(20)와 상부 반도체 칩 패키지(30)를 접합시키는 경우, 열적 스트레스와 기계적 압력 때문에 제 1 기판(21)의 가장자리부(E)에서 부서짐(crack) 또는 휘어짐(warpage) 현상이 빈번하게 발생한다.
이와 같이, 가장자리부(E)에 부서짐 또는 휘어짐 현상이 발생하면, 제 1 기판(21)과 제 2 기판(31) 사이의 간격에 산포가 생기게 되어, 적층용 솔더볼(35)과 제 1 랜드(24)의 접속 불량이 초래될 수 있다. 종래의 MSP(10)에서, 제 1 기판(21)과 제 2 기판(31)은 일반적으로 광학적 정보에 의해 서로 정렬된다. 이 경우, 제 1 기판(21)의 가장자리부(E)에 부서짐 또는 휘어짐 현상이 발생하면, 오정렬이 초래될 수 있으며, 이로 인하여 적층용 솔더볼(35)과 제 1 랜드(24) 사이에 접속 불량이 초래되거나, 인접한 다른 제 1 랜드(24)에 적층용 솔더볼(35)이 접합되는 불량이 발생할 수 있다. 또한, 기계적으로 약한 가장자리부(E)를 갖는 제 1 기판(21)을 포함하는 종래의 MSP(10)는 조립 공정, 테스트 공정 및 외부 기판에 탑재하는 공정과 같은 후속 공정에서 쉽게 손상될 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 기판 상의 몰딩 부재가 배치되지 않는 영역의 부서짐 또는 휘어짐을 감소시켜, 이로부터 초래되는 성능 결함 및 약한 내구성을 개선시킬 수 있는 멀티 스택 패키지를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 반도체 칩이 탑재되는 기판의 가장자리부의 기계적 강도를 증가시켜 용이하게 복수의 반도체 칩 패키지를 적층하여 수율을 개선할 수 있는 멀티 스택 패키지의 제조 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는, 상술한 멀티 스택 패키지를 제조하기 위하여 기판에 대하여 부분 몰딩 공정을 수행할 수 있는 금형을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 멀티 스택 패키지는, 가. a) 제 1 반도체 칩이 탑재되는 중심부 및 도전성 접속 패드들로 이루어진 복수의 도전성 접속 패드 그룹이 형성된 하나 이상의 제 1 가장자리부를 포함하는 제 1 면 및 b) 복수의 실장용 도전체를 포함하는 제 2 면을 포함하는 제 1 기판; 및 c) 상기 제 1 기판의 상기 중심부 상에서 상기 제 1 반도체 칩을 피복하는 바디부 및 d) 상기 바디부로부터 상기 제 1 기판의 상기 도전성 접속 패드 그룹을 회피하여 상기 제 1 기판의 상기 제 1 면의 코너부를 향하여 연장된 하나 이상의 확장부를 포함하는 몰딩 부재를 포함하는 제 1 반도체 칩 패키지; 그리고 나. 하나 이상의 제 2 반도체 칩이 탑재되는 제 1 면 및 상기 제 1 기판의 상기 도전성 접속 패드들과 접속되는 복수의 적층용 도전체들을 포함하는 제 2 면을 포함하는 제 2 기판을 포함하는 제 2 반도체 칩 패키지를 포함한다.
일부 실시예에서, 상기 몰딩 부재의 상기 확장부는 상기 제 1 기판의 상기 제 1 면의 하나 이상의 코너부를 전부 피복할 수 있다. 또한, 일부 실시예에서, 상기 제 1 기판의 상기 제 1 면은 도전성 접속 패드들로 이루어진 복수의 도전성 접속 패드 그룹이 형성되지 않은 제 2 가장자리부를 더 포함하며, 상기 몰딩 부재의 상기 확장부는 상기 제 2 가장자리부 및 상기 제 2 가장자리부에 인접하는 양 코너부들을 일부 또는 전부 피복하도록 제공될 수도 있다.
일부 실시예에서, 상기 기판은 세라믹 또는 가요성 수지로 이루어진 인쇄회로기판일 수 있다. 또한, 일부 실시예에서, 상기 제 1 반도체 칩은 상기 기판의 제 1 면에 와이어 본딩 또는 플립-칩 본딩에 의해 전기적으로 접속될 수 있다. 상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 동종 또는 이종 소자일 수 있으며, 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩 중 어느 하나 또는 이들 모두는 논리 칩, 메모리 칩 또는 RF 통신 칩일 수 있다.
일부 실시예에서, 상기 실장용 도전체는 리드 또는 도전성 범프일 수 있다. 이 경우, 상기 도전성 범프는 솔더볼 또는 스터드 범프일 수 있다. 일부 실시예에서, 적층용 도전체는 도전성 범프일 수 있다. 이 경우, 상기 도전성 범프는 솔더볼, 금범프, 또는 스터드 범프일 수 있다.
상기 제 1 반도체 칩 패키지와 상기 제 2 반도체 칩 패키지는 사이에 개재된 상기 적층용 도전체에 대한 열압착 또는 리플로우 공정에 의해 적층될 수 있다. 이 경우, 상기 제 1 기판의 코너부를 포함한 가장자리부에 열적 및/또는 기계적 스트레스가 인가되더라도, 상기 몰딩 부재의 확장부에 의해 제 1 기판의 가장자리부가 보강될 수 있다. 이로 인하여, 제 1 반도체 칩 패키지 상에 제 2 반도체 칩 패키지를 적층 시, 제 1 기판의 부서짐 및/또는 휘어짐 현상이 억제되거나 감소될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 멀티 스택 패키지의 제조 방법은, 제 1 반도체 칩이 탑재되는 중심부 및 도전성 접속 패드들로 이루어진 복수의 도전성 접속 패드 그룹이 형성된 하나 이상의 제 1 가장자리부를 포함하는 제 1 면 및 복수의 실장용 도전체를 포함하는 제 2 면을 포함하는 제 1 기판을 제공한 후에, 상기 제 1 기판의 제 1 면에 대한 부분 몰딩 공정을 수행하여, 상기 제 1 기판의 상기 중심부 상에서 상기 제 1 반도체 칩을 피복하는 바디부 및 d) 상기 바디부로부터 상기 제 1 기판의 상기 도전성 접속 패드 그룹을 회피하여 상기 제 1 기판의 상기 제 1 면의 코너부를 향하여 연장된 하나 이상의 확장부를 포함하는 몰딩 부재를 형성한다. 이후, 상기 제 1 기판 상에, 하나 이상의 제 2 반도체 칩이 탑재되는 제 3 면 및 상기 제 1 기판의 상기 도전성 접속 패드들과 접속되는 복수의 적층용 도전체들을 포함하는 제 4 면을 포함하는 제 2 기판을 포함하는 제 2 반도체 칩 패키지를 제공한다.
일부 실시예에서, 상기 제 2 반도체 칩 패키지를 제공하는 단계는, 상기 적층용 도전체들을 상기 제 1 기판의 상기 도전성 접속 패드들에 정렬시키는 단계; 및 상기 적층용 도전체들과 상기 제 1 기판의 상기 도전성 접속 패드들을 접합시키는 단계를 포함한다. 일부 실시예에서, 상기 적층용 도전체들과 상기 제 1 기판의 도전성 접속 패드들을 접합시키는 단계는, 상기 도전성 접속 패드들에 대한 열압착 또는 리플로우 공정에 의해 수행될 수 있다.
본 발명의 또 다른 과제를 해결하기 위한 반도체 패키지 금형은, 반도체 칩이 탑재되는 중심부 및 외부 회로에 연결되는 복수의 도전성 접속 패드 그룹이 형성된 가장자리부를 포함하는 제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 포함하는 기판을 포함하는 멀티 스택 패키지를 제조하기 위한 반도체 패키지 금형이다. 본 발명의 일실시예에 따른 반도체 패키지 금형은, 상기 기판의 상기 제 1 면에 대한 부분 몰딩 공정을 수행하기 위한 캐비티를 제공하는 제 1 금형 및 상기 기판의 상기 제 2 면에 접촉하여 상기 기판을 지지하는 제 2 금형을 포함하며, 상기 캐비티는 상기 기판의 상기 도전성 접속 패드 그룹이 형성된 가장자리부와 접촉하는 내부 표면 및 상기 가장자리부와 인접하는 양 코너부의 상부를 둘러싸는 내부 표면에 의해 한정된다. 일부 실시예에서, 상기 기판은 도전성 접속 패드 그룹이 형성되지 않은 제 2 가장자리부를 포함하며, 상기 캐비티의 상기 내부 표면은 상기 제 2 가장자리부의 상부를 둘러싸는 내부 표면을 더 포함할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
본 발명에서 개시되는 바와 같이, 기판은 임의의 다각형 기판일 수 있으며, 가장자리부는 기판 상에서 반도체 칩이 배치되는 영역의 외측 영역으로서 기판의 변을 포함하는 영역을 지칭하는 것이며, 코너부는 인접하는 가장자리부가 교차하는 영역으로서, 기판의 꼭지점을 포함하는 영역을 지칭한다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 2 및 도 3은 본 발명의 다양한 실시예에 따른 멀티 스택 패키지를 구성하는 반도체 칩 패키지(200A, 200B)를 도시하는 평면도이다.
도 2 및 도 3을 참조하면, 본 발명의 일실시예에 따른 멀티 스택 패키지를 구성하는 반도체 칩 패키지(200A, 200B)는 점선으로 도시된 반도체 칩(220)이 탑재되는 제 1 면(210a)을 포함하는 기판(210)을 포함한다. 기판(210)의 제 1 면(210a)은 일점 쇄선으로 도시된 바와 같이 중심부(C)와 중심부(C) 주변의 가장자리부(E1, E2, E3, E4)로 이루어진다. 기판(210)의 중심부(C)에는 반도체 칩(220)이 탑재되며, 가장자리부(E1, E2, E3, E4)에는 외부 회로에 연결되는 도전성 접속 패드들(240a, 240b)로 이루어진 복수의 도전성 접속 패드 그룹(240Ga, 240Gb)이 형성될 수 있다. 기판(210)은 통상의 인쇄회로기판일 수 있으며, 세라믹 또는 가요성 수지(flexible) 수지로 이루어질 수도 있다.
일부 실시예에서는, 도 2에 도시된 바와 같이, 도전성 접속 패드 그룹(240Ga)이 기판(210)의 제 1 면(210a) 상에서 모든 가장자리부(E1, E2, E3, E4)에 제공될 수 있다. 다른 실시예에서는, 도 3에 도시된 바와 같이, 도전성 접속 패드 그룹(240b)이 기판(210)의 제 1 면(210a) 상에서 서로 대향하도록 2 개의 가장자리부(E2, E4)에 제공될 수도 있다. 도전성 접속 패드 그룹(240Ga, 240Gb)의 배치 형태는 이에 한정되지 않으며, 기판(210) 상의 반도체 칩(220)의 주위의 가장자리부(E1, E2, E3, E4)에 어떠한 형태로도 변형되어 배치될 수 있다.
도전성 접속 패드들(240a, 240b)은 반도체 칩 패키지(200A, 200B) 상에 적층되는 다른 반도체 칩 패키지와 전기적으로 연결되는 도전성 부재로서, 당해 기술 분야에서 잘 알려진 바와 같이, 리드(lead), 랜드(land) 등으로 지칭될 수 있다. 도전성 접속 패드(240a, 240b)는, 예를 들면, 하나 이상의 금속층으로 이루어질 수 있다. 각 도전성 접속 패드(240a, 240b) 중 일부 또는 전부는 기판(210)에 형성된 도전성 패턴(미도시)에 의해 탑재된 반도체 칩(220)과 전기적으로 연결된다.
반도체 칩(220)은 단일 반도체 칩 또는 복수의 반도체 칩이 적층된 반도체 칩 모듈일 수 있다. 반도체 칩(220)은 당해 기술 분야에서 잘 알려진 바와 같이, 와이어 본딩(wire bonding) 또는 플립-칩 본딩(flip-chip bonding)에 의해 기판(210) 상의 상기 도전성 패턴과 연결될 수 있다. 기판(210)의 제 1 면(210a) 상에 반도체 칩(220)을 탑재한 상태에서, 기판(210)의 제 1 면(210a)에 대한 부분 몰딩 공정을 수행하여 몰딩 부재(230a, 230b)를 형성한다.
부분 몰딩 공정은 당해 기술 분야에서 잘 알려진 트랜스퍼 몰딩 공정에 의해 수행되며, 에폭시 몰드 컴파운드와 같은 경화성 수지를 몰딩 재료로 사용할 수 있다. 부분 몰딩 공정을 수행하는 금형에 대하여는 도 5를 참조하여 후술한다.
일부 실시예에서, 몰딩 부재(230a)는 도 2에 도시된 바와 같이, 반도체 칩(220)을 보호하기 위하여 반도체 칩(220)을 피복하는 바디부(231a)와 바디부(231a)로부터 가장자리부(E1, E2, E3, E4)에 배치된 도전성 접속 패드 그룹(210Ga)을 회피하여, 예를 들면, 기판(210)의 제 1 면(210a) 상의 도전성 접속 패드 그룹들(210a) 사이의 공간을 통하여, 기판(210)의 제 1 면(210a)의 코너부(C1, C2, C3, C4)를 향하여 연장된 확장부(232a)를 갖는다. 몰딩 부재(230a)의 확장부(232a)는 기판(210)의 제 1 면(210a)의 코너부(C1, C2, C3, C4)를 적어도 일부 또는 전부(도시된 바와 같이, 다각형 기판의 꼭지점 및 변의 일부를 포함) 피복할 수 있다.
다른 실시예에서, 몰딩 부재(230b)는 도 3에 도시된 바와 같이, 반도체 칩(220)을 피복하는 바디부(231b)와 도전성 접속 패드 그룹(240Gb)이 형성되지 않은 가장자리부(E1, E4) 및 가장자리부(E1, E4)에 인접하는 양 코너부들(C1:C2, C3:C4) 을 적어도 일부 또는 전부 피복하는 확장부(232b)를 가질 수 있다. 일부 실시예에서, 몰딩 부재(230a, 230b)의 확장부(232a, 232b)는, 도 2 및 도 3에 도시된 바와 같이 기판(210)의 가장자리를 따라 동일한 형상을 갖도록 한정될 수 있다.
상술한 바와 같이, 본 발명의 실시예에서 몰딩 부재(230a, 230b)의 확장부(232a, 232b)는 기판(210)의 도전성 접속 패드 그룹 사이에 배치되지 않는 코너부(C1, C2, C3, C4)를 활용하여, 기판(210)을 최대한 피복하는 구조를 가질 수 있다. 칩 스케일 패키지의 경우와 같이, 최근 반도체 칩 패키지의 크기가 축소됨에 따라 도전성 접속 패드 그룹(240a, 240b)과 기판(210)의 가장자리 사이의 간격(d)이 감소되고 있기 때문에, 본 발명의 실시예에서는 기판(210)의 코너부(C1, C2, C3, C4)에 확장부(232a, 232b)를 갖도록 몰딩 부재(230a, 230b)를 형성한다. 본 발명의 실시예에 따라 기판(210) 상에 몰딩 부재(230a, 230b)를 형성한 후, 후술하는 바와 같이 다른 반도체 칩 패키지를 적층한다.
도 4는 본 발명의 실시예에 따른 반도체 칩 패키지(200,300)를 포함하는 멀티 스택 패키지(1000)를 도시하는 분해 사시도이다. 도 4에 도시된 제 1 반도체 칩 패키지(200)는 도 2에 도시된 반도체 칩 패키지(200A)를 예시한다. 그러나, 제 1 반도체 칩 패키지(200)는 도 3에 도시된 반도체 칩 패키지(200B)를 예시할 수 있음은 자명하다.
도 4를 참조하면, 도 2 및 도 3을 참조하여 상술한 바와 같이, 제 1 기판(210)의 제 1 면(210a) 상에 탑재된 제 1 반도체 칩(220)에 대하여 바디부(231) 및 확장부(232)를 갖는 몰딩 부재(230)가 형성된 제 1 반도체 칩 패키지(200) 상에 제 2 반도체 칩 패키지(300)가 적층될 수 있다.
제 1 기판(210)의 제 1 면(210a)에 대향하는 제 2 면(210b)에는 외부 회로, 예를 들면, 멀티 스택 패키지(1000)가 장착되는 주보드(mother board)에 연결되는 복수의 실장용 도전체(250)를 포함할 수 있다. 실장용 도전체(250)는, 상기 주보드에 멀티 스택 패키지(1000)를 관통형 실장 또는 표면 실장하기 위한 당해 기술 분야에 잘 알려진 리드 또는 도전성 범프 등일 수 있으며, 상기 도전성 범프는 증착된 금속 범프, 솔더볼 또는 스터드 범프일 수 있다. 그러나, 실장용 도전체(250)는 열거된 이들 실시예에 의해 제한되지 않는다.
일부 실시예에서, 제 2 기판(310)의 제 1 면(310a)에는 하나 이상의 제 2 반도체 칩(321, 322)이 탑재될 수 있다. 제 2 반도체 칩(321, 322)은 제 1 반도체 칩(220)과 동종 또는 이종 소자일 수 있으며, 제 1 반도체 칩(220) 및 제 2 반도체 칩(321, 322)은 논리 칩, 메모리 칩 또는 RF 통신 칩일 수 있다.
제 2 반도체 칩 패키지(300)의 경우 제 1 반도체 칩 패키지(200)와 달리 몰딩 부재(330)에 의해 제 2 기판 (310) 전부가 봉지될 수 있다. 제 2 기판(310)의 제 2 면(310b)에는, 제 1 반도체 칩 패키지(200)의 제 1 기판(210)에 배치된 도전성 접속 패드들(240)과 전기적으로 연결되는 적층용 도전체(350)가 배치된다.
적층용 도전체(350)는 당해 기술 분야에서 잘 알려진 바와 같이, 솔더볼 또는 다양한 형성 기술, 예를 들면, 증착법 또는 도금법 등에 의해 제공되는 금범프 또는 스터드 범프일 수 있다. 일부 실시예에서, 적층용 도전체(350)은 제 2 반도 체 패키지(300)의 제 2 기판(310)의 제 2 면(310b) 상의 도전성 접속 패드(미도시) 상에 먼저 형성될 수 있다. 다른 실시예에서는, 적층용 도전체(350)가 제 1 반도체 칩 패키지(200)의 도전성 접속 패드(240) 상에 먼저 형성될 수도 있다.
제 1 반도체 칩 패키지(200)와 제 2 반도체 칩 패키지(300) 사이에 개재된 적층용 도전체(350)를 해당 도전성 접속 패드 상에 정확히 정렬시킨 후, 제 1 반도체 칩 패키지(200)와 제 2 반도체 칩 패키지(300)를 전기적 및 기계적으로 접합시키기 위해 적층용 도전체(350)에 대한 열압착 또는 리플로우 공정을 수행할 수 있다.
본 발명의 실시예에 따르면, 상기 열압착 또는 리플로우 공정에 의해 제 1 기판(210)의 코너부를 포함한 가장자리부에 열적 및/또는 기계적 스트레스가 인가되더라도, 몰딩 부재(230)의 확장부(232)에 의해 제 1 기판(210)의 가장자리부가 보강되어 제 1 기판(210)의 부서짐 및/또는 휘어짐 현상이 억제되거나 감소될 수 있다. 특히, 전자 제품의 소형화 추세에 따라, 제 1 기판(210)이 박형화되더라도, 제 1 기판(210)과 제 2 기판(310) 사이 간격에 있어서 산포가 초래되지 않으므로 정확하게 정렬되고, 기계적으로 견고한 멀티 스택 패키지(1000)가 제공될 수 있다.
도 5는 본 발명의 실시예에 따른 부분 몰딩을 수행하기 위한 반도체 패키지 금형(600)을 도시하는 단면도이다. 도 5에 도시된 기판(210)의 단면도는 도 2에 도시된 선 Ⅴ-Ⅴ를 따라 절취된 본 발명의 실시예에 따른 기판(210a)의 단면을 도시한다.
도 5를 참조하면, 금형(600)은 트랜스퍼 몰딩 공정에 의해 부분 몰딩을 수행 하기 위한 캐비티(cavity; V)를 제공하는 제 1 금형(400)과 기판(210)을 지지하는 제 2 금형(500)을 포함한다. 제 1 금형(400)과 제 2 금형(500) 사이에 반도체 칩(도 2의 220 참조)이 탑재된 기판(210)이 배치된다. 제 2 금형(500)은 기판의 제 2 면(210b)에 접촉하여 기판(210)을 지지한다. 제 1 금형(400)과 제 2 금형(500)은 화살표로 도시된 방향의 힘에 의해 기판(210)의 표면에 압착된다.
일부 실시예에서, 제 1 금형(400)의 캐비티(V)는 기판(210)의 제 1 면(210a)의 도전성 접속 패드 그룹(240Ga)이 형성된 가장자리부(도 2의 E3 참조)와 접촉하는 내부 표면(Sa) 및 상기 가장자리부와 인접하는 양 코너부(C3, C4)의 상부를 둘러싸는 내부 표면(Sb)에 의해 한정된다. 그에 따라, 내부 표면(Sa)이 접촉하는 영역을 제외한 나머지 공간, 예를 들면, 기판(210)의 반도체 칩(210)이 배치되는 중심부(C) 및 코너부(C3, C4)의 각 상부를 둘러싸는 캐비티(V)가 형성된다. 도 5는 도 2에 도시된 선 Ⅴ-Ⅴ를 따라 절취된 기판 상의 몰딩 부재를 도시한 것이지만, 상술한 제 1 금형(400)은, 마찬가지로 코너부(C1, C2)의 상부를 둘러싸는 캐비티(V)를 제공할 수 있다.
다른 실시예에서, 제 1 금형(400)은 도 3에서 도시된 바와 같이 기판(210) 상에 도전성 패드 그룹(240Gb)이 형성되지 않은 가장자리부(E1, E3)가 있는 경우, 상기 가장자리부(E1, E3)의 상부를 둘러싸는 내부 표면을 구비하여, 반도체 칩(210)이 배치되는 중심부(C), 코너부(C1, C2, C3, C4) 및 도전성 패드 그룹(240Gb)이 형성 되지 않은 가장자리부(E1, E3)의 각 상부를 둘러싸는 캐비티(V)를 제공할 수도 있다.
상술한 캐비티(V)를 갖는 제 1 금형(400) 내에 주입홀(h)을 통하여, 당해 기술 분야에서 잘 알려진 에폭시 몰딩 컴파운드와 같은 열 경화성 수지를 주입한 후, 적합한 경화 공정을 거치면, 확장부(232a, 232b)를 포함하는 몰딩 부재(220)가 제조될 수 있다.
이상에서 설명한 본 발명은, 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명의 멀티 스택 패키지는, 기판 상에 탑재된 반도체 칩과 함께 상기 기판의 코너부를 피복하는 몰딩 부재에 의해, 복수의 반도체 칩 패키지를 적층할 때 발생할 수 있는 상기 기판의 부서짐 및/또는 휘어짐을 방지할 수 있다. 그 결과, 이로부터 초래되는 성능 결함 및 약한 내구성을 개선시킬 수 있는 멀티 스택 패키지를 제공한다.
또한, 본 발명의 멀티 스택 패키지의 제조 방법은, 상기 기판의 코너부를 피복하는 부분 몰딩 공정을 수행하여, 반도체 칩이 탑재되는 기판의 가장자리부의 기계적 강도를 증가시켜 용이하게 복수의 반도체 칩 패키지를 적층하여 수율을 개선 할 수 있는 멀티 스택 패키지의 제조 방법을 제공하는 것이다.
또한, 본 발명의 멀티 스택 패키지를 제조하기 위한 반도체 패키지 금형은, 기판의 도전성 접속 패드 그룹이 형성된 가장자리부와 접촉하는 내부 표면에 의해 한정되는 캐비티를 포함함으로써, 반도체 칩과 상기 기판의 코너부를 피복하는 부분 몰딩 공정을 수행할 수 있는 반도체 패키지 금형을 제공한다.

Claims (18)

  1. 제 1 반도체 칩 패키지 및 상기 제 1 반도체 패키지 칩 상에 적층되는 하나 이상의 제 2 반도체 칩 패키지를 포함하는 멀티 스택 패키지로서,
    상기 제 1 반도체 칩 패키지는, i) 제 1 반도체 칩이 탑재되는 중심부 및 도전성 접속 패드 그룹이 형성된 하나 이상의 제 1 가장자리부를 구비하는 제 1 면을 구비하는 제 1 기판, 및 ii) 상기 중심부 상에서 상기 제 1 반도체 칩을 피복하는 바디부 및 상기 바디부로부터 상기 도전성 패드 그룹을 회피하여 상기 제 1 면 상의 코너부를 향하여 연장된 하나 이상의 확장부를 구비하는 몰딩 부재를 포함하며,
    상기 제 2 반도체 칩 패키지는 제 2 기판을 포함하되, 상기 제 2 기판은 하나 이상의 제 2 반도체 칩이 탑재되는 제 3 면 및 상기 제 1 기판의 상기 도전성 접속 패드들과 접속되는 복수의 적층용 도전체를 구비하는 제 4 면을 포함하는 멀티 스택 패키지.
  2. 제 1 항에 있어서,
    상기 몰딩 부재의 상기 확장부는 상기 제 1 면 상의 상기 코너부 중 적어도 하나를 전부 피복하는 멀티 스택 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 기판의 상기 제 1 면은 도전성 접속 패드 그룹이 형성되지 않은 제 2 가장자리부를 더 포함하며,
    상기 몰딩 부재의 상기 확장부는 상기 제 2 가장자리부 및 상기 제 2 가장자리부에 인접하는 양 코너부들을 일부 또는 전부 피복하는 멀티 스택 패키지.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 1 기판 및 상기 제 2 기판 중 어느 하나 또는 이들 모두는 세라믹 또는 가요성 수지로 이루어진 인쇄회로기판인 멀티 스택 패키지.
  5. 제 1 항에 있어서,
    상기 제 1 반도체 칩은 상기 제 1 기판의 제 1 면에 와이어 본딩 또는 플립-칩 본딩에 의해 전기적으로 접속되는 멀티 스택 패키지.
  6. 제 1 항에 있어서,
    상기 제 1 반도체 칩과 제 2 반도체 칩은 동종 또는 이종 소자인 멀티 스택 패키지.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 1 반도체 칩 및 상기 제 2 반도체 칩 중 어느 하나 또는 이들 모두는 논리 칩, 메모리 칩 또는 RF 통신 칩을 포함하는 멀티 스택 패키지.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 1 기판은 복수의 실장용 도전체를 구비하는 제 2 면을 더 포함하는 멀티 스택 패키지.
  9. 제 8 항에 있어서,
    상기 실장용 도전체는 리드 또는 도전성 범프인 멀티 스택 패키지.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서,
    상기 도전성 범프는 증착된 금속 범프, 솔더볼 또는 스터드 범프인 멀티 스택 패키지.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 적층용 도전체는 도전성 범프인 멀티 스택 패키지.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항에 있어서,
    상기 도전성 범프는 솔더볼, 금범프 또는 스터드 범프인 멀티 스택 패키지.
  13. 제 1 기판을 제공하는 단계로서, 상기 제 1 기판은 제 1 반도체 칩이 탑재되는 중심부, 및 도전성 접속 패드 그룹이 형성된 하나 이상의 제 1 가장자리부를 포함하는 제 1 면을 포함하는 단계;
    상기 제 1 기판 상에 몰딩 부재를 형성하는 단계로서, 상기 몰딩 부재는 상기 제 1 기판의 상기 중심부 상에서 상기 제 1 반도체 칩을 피복하는 바디부 및 상기 바디부로부터 상기 제 1 기판의 상기 도전성 접속 패드 그룹을 회피하여 상기 제 1 면 상의 코너부를 향하여 연장된 하나 이상의 확장부를 포함하는 단계; 및
    상기 제 1 기판 상에 제 2 기판을 제공하는 단계로서, 상기 제 2 기판은 하나 이상의 제 2 반도체 칩이 탑재되는 제 3 면 및 상기 제 1 기판의 상기 도전성 접속 패드들과 접속되는 복수의 적층용 도전체들이 형성된 제 4 면을 포함하는 멀티 스택 패키지의 제조 방법.
  14. 제 13 항에 있어서, 상기 제 2 기판을 제공하는 단계는,
    상기 적층용 도전체들을 상기 제 1 기판의 상기 도전성 접속 패드들에 정렬시키는 단계; 및
    상기 적층용 도전체들과 상기 제 1 기판의 상기 도전성 접속 패드들을 접합시키는 단계를 포함하는 멀티 스택 패키지의 제조 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 14 항에 있어서,
    상기 적층용 도전체들과 상기 제 1 기판의 도전성 접속 패드를 접합시키는 단계는, 상기 도전성 접속 패드들에 대한 열압착 또는 리플로우 공정에 의해 수행되는 멀티 스택 패키지의 제조 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
    상기 몰딩 부재를 형성하는 단계는 트랜스퍼 몰딩 공정에 의해 수행되는 멀티 스택 패키지의 제조 방법.
  17. 제 1 내지 제 12 항 중 어느 하나의 항에 기재된 상기 멀티 스택 패키지를 제조하기 위한 반도체 패키지 금형으로서,
    상기 제 1 기판의 상기 제 1 면에 대한 부분 몰딩 공정을 수행하기 위한 캐비티를 제공하는 제 1 금형 및 상기 제 1 기판의 상기 제 2 면에 접촉하여 상기 제 1 기판을 지지하는 제 2 금형을 포함하며,
    상기 캐비티는 상기 제 1 기판의 상기 도전성 접속 패드 그룹이 형성된 제 1 가장자리부와 접촉하는 제 1 내부 표면 및 상기 제 1 가장자리부와 인접하는 상기 코너부의 상부를 둘러싸는 제 2 내부 표면에 의해 한정되는 반도체 패키지 금형.
  18. 제 17 항에 있어서,
    상기 제 1 기판은 도전성 접속 패드 그룹이 형성되지 않은 제 2 가장자리부를 포함하며,
    상기 캐비티의 상기 내부 표면은 상기 제 2 가장자리부의 상부를 둘러싸는 제 3 내부 표면을 더 포함하는 반도체 패키지 금형.
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