JP2007095911A - 半導体装置 - Google Patents

Abstract

【課題】 １６ビット構成品の場合におけるＤＱ系上位ビット側パッド領域を、４ビット／８ビット構成品の場合におけるＤＱ系パッド領域として割り当てることを可能にする。
【解決手段】 ４ビット，８ビット及び１６ビット構成品のいずれとしても使用可能な半導体チップと、該半導体チップを封止するためのパッケージとを有する半導体装置において、半導体チップを１６ビット構成品として動作させる際にＤＱ系上位ビット側パッドとして用いられる複数のパッドが配列形成される当該半導体チップ上のＤＱ系上位ビット側パッド領域に、半導体チップを４ビットあるいは８ビット構成品として動作させる際にＤＱ系パッドとして用いられるパッドであって、ＤＱ系上位ビット側パッド以外に必要となる追加パッドを形成する。
【選択図】図１

Description

本発明は、半導体装置に係り、特に、パッケージ端子と接続されるパッドが半導体チップの中央に配列された半導体装置に関する。

近年、半導体装置は高速化、大容量化が進められると共に、装置の小型化のためにパッケージの小型化が進められている。ダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭと略記）では、ギガビットの記憶容量を備え、小型パッケージに搭載された大容量の記憶装置が開発されている。小型パッケージとして、パッケージ基板にソルダーボールが配列されている表面実装型のボール・グリッド・アレイ（以下、ＢＧＡと略記）があり、ＤＤＲ３ ＤＲＡＭなどの汎用ＤＲＡＭに、このパッケージが採用されている。

さて、汎用ＤＲＡＭにおいては、ピン配置（ソルダーボールへの信号割付）がＪＥＤＥＣ（Joint Electron Device Engineering Council）と呼ばれる国際的な組織で標準化され、ＤＲＡＭベンダー間で共通化されている。また、汎用ＤＲＡＭにおいては、４ビット構成品や８ビット構成品が１６ビット構成品（以下、ｘ４／ｘ８／ｘ１６品と略す）と同一チップで製造される場合がある。即ち、ボンディングオプションやヒューズオプションを設けることにより、一つの半導体チップをｘ４品、ｘ８品及びｘ１６品のいずれかとして動作させるようにしたものがある。

以下、図８及び図９を用いて従来の半導体装置について説明する。図８及び図９は、同一チップを用いて構成されたｘ１６品とｘ８品におけるパッド１、パッド領域２、ピン３及びパッケージ１０の位置関係を模式的に示したものである。なお簡略化のため、パッケージ１０に搭載されているチップは図示していない。

図８に示す様に、ｘ１６品では、ＤＱ系ピンの下位ビット側のピン（ＤＱ０−７、ｘ４／ｘ８品のＤＱに対応）が形成されるＤＱ系下位ビット側ピン領域６は、パッケージ１０上の（図の左右方向）中央寄りに配置される。それゆえ、それらＤＱ系下位ビット側ピンに対応するパッドが形成されるパッド領域４も必然的にチップ中央寄りに配置される。

一方、図９に示すように、ｘ４／ｘ８品のパッケージ１０においては、ｘ１６品のＤＱ系ピンの上位ビット（ＤＱ８−１５等）側のピンに相当するピンが存在しないため、ＤＱ系上位ビット側ピン領域９が存在せず、ＤＱ系ピン領域８はパッケージ端寄りに配置される。しかしながら、チップ上のＤＱパッドの割り当ては、通常、ビット構成が変わっても同じにするので、ｘ４／ｘ８品の場合においてもｘ１６品と同様に、チップ中央寄りのＤＱ系パッド領域４が使用される。

図１０及び図１１に、それぞれ、ｘ１６品とｘ８品におけるＤＱ系のパッド１、ＤＱ系のピン３及びそれらを電気的に接続するための配線５の位置関係を模式的に示す。

図１０と図１１を比較すれば明らかであるが、ｘ４／ｘ８品の場合には、ＤＱ系ピン領域８のピン３とＤＱ系パッド領域４にあるチップ上のパッド１との間の距離がｘ１６品の場合よりも遠くなると共に、ＤＱ系パッド領域４の近傍における配線密度が高くなる。

つまり、ｘ４／ｘ８／ｘ１６品共有ＤＲＡＭチップでは、ｘ４／ｘ８品において、パッケージのＤＱ系信号（ＤＱ、ＤＱＳ、ＤＭ等）及びＤＱ系電源／ＧＮＤ（ＶＤＤＱ／ＶＳＳＱ）の配線が長くなる、パッド近傍の配線密度の増大により十分な配線幅及び間隔が確保出来ない等の問題がある。

前者の問題はパッケージのＤＱ系信号及びＤＱ系電源／ＧＮＤの配線のインダクタンスを増加させ、データ出力時の同時スイッチングにおける電源及びグランド・ノイズの増大、データ出力信号の品質悪化、デバイスの電圧マージン及びタイミングマージンの悪化を引き起こし、デバイスの高周波特性を劣化させる要因となる。

また後者の問題は、パッケージ・レイアウトの設計自由度を低下させるだけで無く、設計基準の限界に近い所での布線となるため、製造信頼性も低下させる要因となる。

ここで、上記問題点を解決するために、ｘ４／ｘ８品におけるＤＱ系ピン領域８を、図８のＤＱ系下位ビット側ピン領域６の様にパッケージ中央寄りに配置することが考えられる。しかしながら、このようなピン配置は、技術的には可能であっても、パッケージ１０に対してピン３の配置が非対称（図の左右方向）になるので熱・応力的に望ましくないこと、及びパッケージサイズが図８の様に大きくなってしまうことにより、現実的に行われることは無い。

また、上記問題を解決する他の方法として、図１２に示す様に、ｘ１６品の場合にＤＱ系の上位ビット用に割り当てられているチップ端側のＤＱ系上位ビット側パッド領域７を、ｘ４／ｘ８品の場合にそれらのＤＱ系パッド領域として割り当てることが考えられる。しかしながら、この方法には、次のような問題がある。以下、ＤＤＲ３ ＤＲＡＭの場合について考察する。

ＤＤＲ３ ＤＲＡＭのｘ１６品では、図８に示す様にＤＱ系上位ビット側ピン領域９のピン配列とＤＱ系下位ビット側ピン領域６のピン配列とが、その境界点１１に関して１８０度の回転対称の関係にある。このため、下位ビット側領域６のピン３に接続されていたパッド１を、その接続関係を保ったまま（配線の並び順を変更することなく）上位ビット側領域９のピン３に接続することはできない。

ここで、あるビット構成品のＤＱ系信号用ＤＱパッド（例えばＤＱ８）を、他のビット構成品の別のＤＱ系信号用ＤＱパッド（例えばＤＱ０）として割り当てることは可能である（例えば特許文献１参照）。しかしながら、同じＤＱ系信号用のＤＱパッドであっても、機能の異なるパッド、例えば、ＤＱＳ（データ・ストローブ）やＤＭ（データ・マスク）として割り当てることは行われていない。これはパッドの機能が異なると、端子容量の調整等の問題があり、一般的にはパッドを共有することが困難だからである。

また、仮にＤＱ系信号用のＤＱパッドの割り当て問題が解決されたとしても、電源用パッドの問題がある。即ち、ＤＱ系信号用ＤＱパッドとピンとの間を図１３に示すように接続できたとしても、いくつかの電源／ＧＮＤパッド及びＤＱ系電源／ＧＮＤ（ＶＤＤＱ／ＶＳＳＱ）のパッド１−１とパッケージ上の配線５−１との間が結線不可となるという問題がある。ここで言う結線不可の意味は、物理的に接続が不可能という意味では無く、ｘ１６品のＤＱ系下位ビット側パッド領域４をそのままｘ４／ｘ８品のＤＱ系パッド領域として使用する場合のピン３とパッド１の接続関係を保ったままパッケージ上の配線５で接続することが出来無いという意味である。この時なぜ、ピン３とパッド１の接続関係を保つ必要があるかと言えば、その接続関係によりパッケージの基本的な電気的特性が決定されてしまうため、接続関係を崩すと電気的な特性が大きく悪化してしまうからである。

以上の理由により、従来は、ｘ１６品の場合にＤＱ系下位ビットとして割り当てられているＤＱ系下位ビット側パッド領域４を、ｘ４／ｘ８品の場合にそれらのＤＱ系パッド領域として割り当てている。

特開２００４−３４８９５０号公報

従来は、ｘ１６品の場合のＤＱ系下位ビットとして割り当てられているＤＱ系下位ビット側パッド領域を、ｘ４／ｘ８品の場合にそれらのＤＱ系パッド領域として割り当てているので、ｘ４／ｘ８品においてパッケージのＤＱ系信号及びＤＱ系電源／ＧＮＤの配線が長く、パッド近傍の配線密度が高く十分な配線幅及び間隔が確保出来ないという問題点がある。

本発明は、ｘ１６品の場合の上位ビットとして割り当てられているＤＱ系上位ビット側パッド領域を、ｘ４／ｘ８品の場合のＤＱ系パッド領域として割り当てることを可能にし、それによって、ｘ４／ｘ８品の場合のパッドとピンとの間の配線長を短縮し、また配線密度の低減することを目的とする。

本発明は、少なくとも８ビット構成品及び１６ビット構成品のいずれとしても使用可能な半導体チップと、該半導体チップを封止するためのパッケージとを有する半導体装置において、前記半導体チップを１６ビット構成品として動作させる際にＤＱ系上位ビット側パッドとして用いられる複数のパッドが配列形成される当該半導体チップ上のＤＱ系上位ビット側パッド領域に、前記半導体チップを８ビット構成品として動作させる際にＤＱ系パッドとして用いられるパッドであって、前記ＤＱ系上位ビット側パッド以外に必要となる追加パッドが形成されていることを特徴とする。

上記半導体装置において、前記ＤＱ系上位ビット側パッド領域に形成された全てのパッドの配列は、前記パッケージが前記１６ビット構成品用のときのピン配列と、前記パッケージが前記８ビット構成品用のときのピン配列との両方に基づいて決定される。

また、上記半導体装置において、前記ＤＱ系上位ビット側パッド領域に形成された全てのパッドの配列は、前記半導体チップを１６ビット構成品として動作させる際にＤＱ系下位ビット側パッドとして用いられる複数のパッドの配列が現れるように成される。

本発明によれば、ｘ４／ｘ８／ｘ１６品共用又はｘ８／ｘ１６品共用の半導体チップを用いた半導体装置において、ｘ４／ｘ８品の場合に、従来よりもパッケージのＤＱ系信号の配線を短く出来る。これにより、パッケージのＤＱ系信号及びＤＱ系電源／ＧＮＤの配線のインダクタンスを従来よりも低減でき、データ出力時の同時スイッチングにおける電源及びグランド・ノイズの抑制、データ出力信号の品質の改善、デバイスの電圧マージン及びタイミングマージンの改善が図れるので、デバイスの高周波特性を向上することが出来る。

また、本発明によれば、ｘ４／ｘ８品におけるＤＱパッド領域近傍の配線密度を低減出来るため、ＤＱ系信号及びＤＱ系電源／ＧＮＤの配線の十分な配線幅及び間隔の確保が可能となる。またこの効果により、パッケージ・レイアウトの設計自由度が大きくなると共に、製造信頼性を向上することが出来る。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

本発明の第１の実施の形態に係る半導体装置は、半導体チップと、その半導体チップを封止するパッケージとを備えている。半導体チップの一面には、その中央部にパッド領域が設けられ、複数のパッドが一列に配列形成されている（図８参照）。また、パッケージには、回路基板へ実装するためのピン（ソルダー・ボール）がＪＥＤＥＣ（Joint Electron Device Engineering Council）により標準化された配列で形成されており（図８参照）、さらに、これらのピンと搭載される半導体チップのパッドとの間を電気的に接続するためのパッケージ配線が設けられている。

半導体チップは、ボンディング・オプションやヒューズ・オプションにより、ｘ４／ｘ８／ｘ１６品の何れかとして又はｘ８／ｘ１６品の何れかとして動作するよう構成されている。即ち、半導体チップは、ｘ４／ｘ８／ｘ１６品のいずれとしても又はｘ８／ｘ１６品のいずれとしても使用可能であって、パッケージに封止される際あるいはその前に、ｘ４／ｘ８／ｘ１６品のいずれか一つ又はｘ８／ｘ１６品のいずれか一方として動作するように設定される。

半導体チップに形成された複数のパッドは、ＪＥＤＥＣにより標準化されたパッケージのピン配列に対応するように配列されている。具体的には、一端側からｘ１６品のＤＱ系上位ビット（ＤＱ８−ＤＱ１５）用のＤＱ系上位ビット側パッド領域、ＤＱ系下位ビット（ＤＱ０−ＤＱ７）用のＤＱ系系ビット側パッド領域、及びＣＡ系パッド領域が形成されている。

本実施の形態では、クロック周波数の２倍のデータレート（ＤＤＲ：Double Data Rate）で動作するＤＱ系の信号（ＤＱ、ＤＭ、ＤＱＳ、ＤＱＳＢ等）及びＤＱ系の電源／ＧＮＤ（ＶＤＤＱ、ＶＳＳＱ）用のパッド配置及び配線に工夫を加えてある。それ以外のコマンドやアドレス信号や通常の電源／ＧＮＤ（ＶＤＤ、ＶＳＳ）用のパッド配置や配線については従来と同様である。

また、ＤＱ系パッドの配列（順序）と、それらのパッドとＤＱ系ピンとの接続関係はｘ１６品及びｘ８品で共に電気特性的に最適化されているものとし、それらのパッド配列と接続関係は変更しないものとする。

詳述すると、本実施の形態においては、半導体チップのＤＱ系上位ビット側パッド領域に、ｘ８品の場合にＤＱ系パッドとして必要となる全てのパッドが含まれている。つまり、ＤＱ系上位ビット側パッド領域には、ＤＱ系下位ビット側パッド領域のパッド配列（順序）、即ちｘ４／ｘ８品のＤＱ系パッド配列、が現れるように追加パッドが形成されている。

図１に本実施の形態に係る半導体装置である８ビット構成品のＤＱ系パッド配置を、図２に同半導体装置の１６ビット構成品のＤＱ系パッド配置を、図３に同じく１６ビット構成品におけるＤＱ系上位ビット側パッド領域７−１のパッド配置の詳細を示す。

まず、図２及び図３を参照して、１６ビット構成品の場合について説明する。

１６ビット構成品の場合、パッド１とピン３とは、図２に示すように接続される。ＤＱ系下位ビット側パッド領域４に含まれるパッド１とそれに対応するピン３との間の接続配線は、従来と全く同じである（図１０参照）。

一方、ＤＱ系上位ビット側領域７−１に含まれるパッド１は、従来と同じ接続関係を保って入るものの、いずれのピン３とも接続されていないもの（矢印で示したパッド１−２）が存在する。

図３の上段は、ＤＱ系上位ビット側パッド領域７−１に含まれる各パッドの詳細を示している。図中、“Ｐ１”，“Ｐ２”，・・・，“Ｐ３４”はパッド番号を表す。また、“Ｎ”，“Ｄ”，“Ｇ”，“Ｖ”及び“Ｓ”は、それぞれＶＳＳ（ＧＮＤ）パッド、ＶＤＤパッド、ＶＳＳＱ（ＤＱ用ＧＮＤ）パッド、ＶＤＤＱ（ＤＱ用電源）パッド、ＤＱ系の信号（ＤＱ、ＤＱＳ、ＤＭ等）パッドを表す。さらに、“Ｑ”，““Ｂ”及び“Ｍ”は、特にＤＱ系の信号におけるＤＱＳ、ＤＱＳＢ、ＤＭパッドを表す。

図３の中段は、ＤＱ系上位ビット側パッド領域７−１に含まれるパッドの中から、１６ビット構成品の場合に使用されるパッドを抜き出したものである。本実施の形態に係るｘ１６品では、パッド領域７−１のパッドＰ４〜Ｐ１３、Ｐ１５〜Ｐ２２、Ｐ２５〜Ｐ３０、Ｐ３２〜Ｐ３４が、図２に示す様に配線５によってピン３と接続される。

また、図３の下段は、ＤＱ系上位ビット側パッド領域７−１に含まれるパッドの中から、８ビット構成品の場合に使用されるパッドを抜き出したものである。これらのパッドを利用すると、図１に示すように、８ビット構成品のＤＱ系ピンを、従来の接続関係を維持したまま、ＤＱ系上位ビット側パッド領域７−１のパッドに接続することができる。これは、ＤＱ系上位ビット側パッド領域７−１が、ＤＱ系下位ビット側パッド領域４のパッド配列の機能を包含しているからである。換言すると、本実施の形態では、ＤＱ系上位ビット側パッド領域７−１に、ＤＱ系下位ビット側パッド領域４のパッド配列（順序）が現れるように、追加パッドが形成されているからである。ただし、その配列（順序）は完全一致ではなくてもよく、機能的に同じ（実質的に同じ）であればよい。例えば、本実施の形態では、パッドＰ１９とＰ２０の並びが、下位ビットのＤＱ系パッド領域４のものと異なっているが、これによって配線５を交差させる必要は生じないので、実質的に同じとみなすことができる。

８ビット構成品の場合についてさらに説明する。本実施の形態に係る８ビット構成品においては、上述したように、ＤＱ系のピンを接続するために、１６ビット構成品におけるＤＱ系上位ビット側パッド領域７−１、すなわちチップ端側のＤＱ系パッド領域のパッドが使用される。

ＤＱ系上位ビット側パッド領域７−１には、上述したようにｘ１６品の場合には使用されないパッド１−２が存在する。これらのパッド１−２は、電源／ＧＮＤ系のパッドであって、ｘ４／ｘ８品の場合に接続するために用意されているので、ｘ８品のピンと問題無く接続することが出来る。

また、ＤＱ系の信号パッドについては、ＤＱＳパッドＰ１６は、ビット構成によらず共通であるため、こちらもｘ８品のピンと問題なく接続出来る。

ＤＱパッドのうち、パッドＰ９，Ｐ１１，Ｐ１３，Ｐ２６，Ｐ２８及びＰ３０は、ビット構成に応じてそれぞれ別のＤＱパッドとして切り替え使用される。なお、この切り替えを実現する手段としては、例えば特開２００４−３４８９５０号公報に示されている様な方法を用いることが出来る。

また、パッドＰ６及びＰ３３の各々はＤＱとＤＭの機能を、パッドＰ１８及びＰ２１の各々はＤＱとＤＱＳＢの機能を共に有し、ビット構成に応じて機能の切替が行われる。ここでは、これらの切り替えを実現するための手段（回路構成）は示さないが、例えば、各パッドにそれぞれの機能に対応する入出力回路を接続し（チップに搭載し）、ビット構成に応じたモード信号によって入出力信号を切り替えることによって実現することが出来る。この場合、入出力回路のチップ面積の大部分を占める出力回路は、若干の信号配線と論理の追加以外は、殆ど共有することが可能なため、チップ面積のオーバーヘッドは軽微である。また、回路的な工夫次第では、各パッドにそれぞれの機能の入出力回路を共に搭載しなくても、その一部を共用することにより、さらにオーバーヘッドを小さくすることも可能である。具体的には、ＤＱ、ＤＭ、ＤＱＳとＤＱＳＢの端子容量のスペック（仕様）は同じであるため、その端子容量の大部分を占める出力回路（出力トランジスタ）を共有化することが可能である。ただし、ＤＭとして使用する場合には入力だけで出力することはないので、出力回路は単なる端子容量の負荷の役割をする。また、ＤＱとＤＭは入力回路形式が同じため、その回路を共有化することが可能であるが、ＤＱとＤＱＳあるいはＤＱとＤＱＳＢの場合は入力回路形式が異なるため、その回路を共有化することが出来ない。つまり、ＤＱが参照電位（ＶＲＥＦ）を利用する擬似差動の入力回路を使用するのに対し、ＤＱＳとＤＱＳＢでは差動の入力回路を使用するので、それぞれの機能の入力回路を共に搭載する必要がある。

以上のようにして、本実施の形態では、ｘ１６品の場合にチップ端側のＤＱ系上位ビット側パッド領域７を、ｘ４／ｘ８品の場合のＤＱ系パッド領域として割り当てることが可能となる。

なお、上記説明では８ビット構成品の場合について説明したが、４ビット構成品の場合は、８ビット構成品のＤＱピン及びパッドのうち４ビット分のＤＱピン及びパッドが使用されなくなる（ＮＣとなる）だけで、それ他は８ビット構成品の場合と同じである。

次に本発明の第２の実施の形態に係る半導体装置について図４を参照して説明する。

図４は、図２と同様、１６ビット構成品のＤＱ系パッド配置図であるが、ピンの配置が図２とは異なっている。図２のものは、ＪＥＤＥＣにより標準化されたＤＤＲ３ ＤＲＡＭのｘ１６品に対応するものであり、ＤＱ系の上位ビットと下位ビットのピン配列がその境界点に対し１８０度の回転対称の位置関係にある。これに対し、本実施の形態では、境界点に対し並進対称の位置関係としている。即ち、本実施の形態では、ＤＱ系系ビット側領域のピン配列を図４の左方向に移動させると、ＤＱ系上位ビット側領域のピン配列となる。同様に、ＤＱ系上位ビット側のパッド配列は、ＤＱ系下位ビット側のパッド配列を図の左方向に移動させたものに等しい。

本実施の形態では、上記のようなピン配列及びパッド配列を採用することにより、第１の実施の形態の場合に比べ、追加パッドの数を減らすことができる。具体的には、従来と比べて僅かに２パッド分のみ追加でよい。もちろん、これらの追加パッドは、ｘ１６品の場合にチップ端側のＤＱ系上位ビット側パッド領域７−１を、ｘ４／ｘ８品の場合のＤＱ系パッド領域として割り当てる際に使用されるものである。

本実施の形態では、ｘ１６品とｘ４／ｘ８品におけるパッド割り当て変更は、同じ機能同士（ＤＱとＤＱ、ＤＱＳとＤＱＳ、ＤＭとＤＭ等）となるので、ビット構成品に応じた切り替えに必要な回路も極めて小規模ですむ。このため、第１の実施の形態の場合よりもチップ面積のオーバーヘッドを小さく出来る。

次に、本発明の第３の実施の形態に係る半導体装置について図５を参照して説明する。

図５もまた、図２と同様、１６ビット構成品のＤＱ系パッド配置図である。本実施の形態では、上位ビットと下位ビットのＤＱ領域のピン配置を“並進対象＋パッド列に対して鏡面対象”の関係とし、パッド配列は並進対称としている。

本実施の形態においても第２の実施の形態の場合と同様に、パッドの増分は従来と比べて僅かに２パッド分のみである。また、ｘ１６品とｘ４／ｘ８品におけるパッド割り当て変更は、同じ機能同士（ＤＱとＤＱ、ＤＱＳとＤＱＳ、ＤＭとＤＭ等）となるので、ビット構成品に応じた切り替えに必要な回路の極めて小規模ですむ。このため、第１の実施の形態の場合よりもチップ面積のオーバーヘッドを小さく出来る。

次に、本発明の第４の実施の形態に係る半導体装置について図６及び図７を参照して説明する。図６に１６ビット構成品のＤＱ系パッド配置を、図７に８ビット構成品のＤＱ系パッド配置をそれぞれ示す。

上述した第２及び第３の実施の形態では、ＤＤＲ３ ＤＲＡＭのピン配置をベースとしたが、本実施の形態では、全く異なるピン配置を採用する。そして、上位ビットと下位ビットのピン配置を並進対象の位置関係とし、パッド配列も同様としている。

本実施の形態では、従来に比べてパッドの増分は無い。また、ｘ１６品とｘ４／ｘ８品におけるパッド割り当て変更は、ＤＭとＲＤＱＳの切り替えを除いて同じ機能同士（ＤＱとＤＱ、ＤＱＳとＤＱＳ等）となるので、ビット構成品に応じた切り替えに必要な回路が極めて小規模ですむ。このため、第１の実施の形態の場合よりもチップ面積のオーバーヘッドを小さく出来る。

なお、図７では、ＲＤＱＳ、ＲＤＱＳＢという機能ピンが新たに登場しているが、これはｘ８品に特有のリード用のＤＱＳ及びＤＱＳＢピンである。これらのピンは、従来でもｘ１６品のＤＱ系下位ビット側パッド領域４にＲＤＱＳＢのパッドが設けられるため、図７のパッド１−２は新規に追加されたものでは無い。しかし、本実施の形態では、ｘ１６品の場合のＤＱ系上位ビット側パッド領域内に、ｘ４／ｘ８品の場合に必要とする全てのパッドを包含するので、パッド１−２がパッド領域７−１に配置されている。

以上、本発明についていくつかの実施の形態に基づいて説明したが、本発明は、上記実施の形態に限定されるものではない。例えば、上記実施の形態では、いずれの場合もチップ状に複数のパッドが一列に配列されている場合について説明したが、これらのパッドを２列に配列した場合にも、本発明は適用することができる。

本発明の第１の実施の形態に係る８ビット構成品のパッド配置図である。 本発明の第１の実施の形態に係る１６ビット構成品のパッド配置図である。 本発明の第１の実施の形態に係る１６ビット構成品のＤＱ系上位ビット側パッド配置の詳細図である。 本発明の第２の実施の形態に係る１６ビット構成品のパッド配置図である。 本発明の第３の実施の形態に係る１６ビット構成品のパッド配置図である。 本発明の第４の実施の形態に係る１６ビット構成品のパッド配置図である。 本発明の第４の実施の形態に係る８ビット構成品のパッド配置図である。 従来の１６ビット構成品のパッケージの模式図である。 従来の８ビット構成品のパッケージの模式図である。 従来の１６ビット構成品のパッド配置図である。 従来の８ビット構成品のパッド配置図である。 従来の８ビット構成品のパッケージの模式図であって、問題点を説明するための図である。 従来の８ビット構成品のパッド配置図であって、問題点を説明するための図である。

符号の説明

１ パッド
２ パッド領域
３ ピン
４ ｘ１６品におけるＤＱ系下位ビット側パッド領域
５ パッケージ配線
６ ｘ１６品におけるＤＱ系下位ビット側ピン領域
７ ｘ１６品におけるＤＱ系上位ビット側パッド領域
８ ｘ８品におけるＤＱ系ピン領域
９ ｘ１６品におけるＤＱ系上位ビット側ピン領域
１０ パッケージ
１１ 境界点
１−１ ｘ４／ｘ８品において接続不可のパッド
５−１ ｘ４／ｘ８品において接続不可のパッケージ配線
１−２ ｘ１６品の場合のＤＱ系上位ビット側パッド領域内に設けられ、ｘ４／ｘ８品の場合にピンと接続されるパッド
７−１ １６ビット構成品におけるＤＱ系上位ビット側パッド領域
Ｎ ＶＳＳ（ＧＮＤ）パッド
Ｄ ＶＤＤパッド
Ｇ ＶＳＳＱ（ＤＱ用ＧＮＤ）パッド
Ｖ ＶＳＳＱ（ＤＱ用電源）パッド
Ｓ ＤＱ系の信号（ＤＱ、ＤＱＳ、ＤＭ）パッド
Ｑ ＤＱＳパッド
Ｂ ＤＱＳＢパッド
Ｍ ＤＭパッド
ＮＣ Ｎｏｎ Ｃｏｎｎｅｃｔ（不使用ピンやパッド）

Claims (7)

1. 少なくとも８ビット構成品及び１６ビット構成品のいずれとしても使用可能な半導体チップと、該半導体チップを封止するためのパッケージとを有する半導体装置において、
   前記半導体チップを１６ビット構成品として動作させる際にＤＱ系上位ビット側パッドとして用いられる複数のパッドが配列形成される当該半導体チップ上のＤＱ系上位ビット側パッド領域に、前記半導体チップを８ビット構成品として動作させる際にＤＱ系パッドとして用いられるパッドであって、前記ＤＱ系上位ビット側パッド以外に必要となる追加パッドが形成されていることを特徴とする半導体装置。
2. 請求項１に記載された半導体装置において、
   前記ＤＱ系上位ビット側パッド領域に形成された全てのパッドの配列が、前記パッケージが前記１６ビット構成品用のときのピン配列と、前記パッケージが８ビット構成品用のときのピン配列との両方に基づいて決定されていることを特徴とする半導体装置。
3. 請求項１又は２に記載された半導体装置において、
   前記ＤＱ系上位ビット側パッド領域に形成された全てのパッドの配列に、前記半導体チップを１６ビット構成品として動作させる際にＤＱ系下位ビット側パッドとして用いられる複数のパッドの配列が現れるようにしたことを特徴とする半導体装置。
4. 請求項１，２又は３に記載された半導体装置において、
   前記パッケージのピン配列がＪＥＤＥＣ標準に基づくものであることを特徴とする半導体装置。
5. 請求項１乃至４に記載された半導体装置において、
   前記ＤＱ系上位ビット側パッド領域が前記半導体チップの一端側に配置され、前記ＤＱ系下位ビット側パッド領域が前記ＤＱ系上位ビット側パッド領域の隣であって前記半導体チップの中央側に配置されていることを特徴とする半導体装置。
6. 請求項５に記載された半導体装置において、
   前記ＤＱ系上位ビット側パッド領域に形成されたパッドと、前記ＤＱ系下位ビット側パッド領域に形成されたパッドとが、１列に配列されていることを特徴とする半導体装置。
7. 請求項５に記載された半導体装置において、
   前記ＤＱ系上位ビット側パッド領域に形成されたパッドと、前記ＤＱ系下位ビット側パッド領域に形成されたパッドとが、それぞれ２列に配列されるとともに、縦列に配列されていることを特徴とする半導体装置。
   

Images