JP3803050B2 - 半導体記憶装置、ダイナミックランダムアクセスメモリおよび半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、多様なパッケージに対応可能なパッド配置、回路配置および回路構成を備える半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、半導体記憶装置においては、大容量化が進むとともに、実装密度を向上させるため、ＢＧＡ（Ball Grid Array）パッケージやＭＣＰ（Multi Chip Package）など、パッケージの小型化が進んでいる。
【０００３】
半導体記憶装置上のパッド配置については、ＢＧＡパッケージでパッケージされる時は、ＢＧＡの構造上、周辺パッド配置の構成がとられる。また、ＭＣＰでパッケージされる時についても、半導体チップを積層する構造上、ＢＧＡパッケージと同様に周辺パッド配置の構成がとられる。
【０００４】
一方、ＴＳＯＰ（Thin Small Outline Package）でパッケージされる時には、リードフレームを使用するため、周辺パッド配置とするとリードフレームの設計が難しく、ＬＯＣ（Lead On Chip）構造を用いた中央パッド配置の構成がとられている。
【０００５】
図２８は、ｘ３２ビット構成のＤＲＡＭ（Dynamic Random Access Memory）におけるＴＳＯＰのピン配置を示した図である。このピン配置では、電源系のピン（ＶＤＤ，ＶＳＳ，ＶＤＤＱ，ＶＳＳＱで表わされたピン）、データピン（ＤＱｉで表わされたピン）、アドレスピン（Ａｉで表わされたピン）および制御信号ピン（ＣＬＫ，ＣＫＥ，ＷＥ，ＲＡＳ，ＣＡＳ，ＣＳなどで表わされたピン）などが２辺に沿って配置されている。なお、符号１３Ａについては、後述する。
【０００６】
また、図２９は、図２８に示されたＴＳＯＰに対応した従来のｘ３２ビット構成ＤＲＡＭのパッド配置を示した図である。このＤＲＡＭは、ＴＳＯＰに対応するため、パッケージのピン配列と同順に、かつ、中央部にパッドが配列されている。
【０００７】
【発明が解決しようとする課題】
一方で、従来のように、半導体装置のパッケージ方法により半導体記憶装置のパッド配置の構成が異なることは、製造コストの削減、多様な製品品種への対応などの面から望ましくない。
【０００８】
また、半導体記憶装置を語構成の観点からとらえると、多ピンとなるｘ３２ビット構成時は、たとえば、ｘ３２ビット構成のＴＳＯＰを周辺パッド配置で実現しようとすると、リードフレームのスペースを確保する関係上、装置が全体として大型化するという問題があった。
【０００９】
一方、ｘ１６ビット以下の場合には、ピン数が少なく、ｘ１６ビット構成のＢＧＡパッケージやＭＣＰを考慮すると周辺パッド配置が望ましく、さらにＭＣＰを考慮すれば２辺のみに配置することが望ましい。
【００１０】
この問題は、上述ではｘ１６ビットとｘ３２ビットとを境目に多ピンの定義をしたが、将来さらなる微細化技術が進んだときに、ｘ３２ビットとｘ６４ビットとにおいても、さらにはその上の多ビット構成化においても、同様の問題が発生し得ると考えられる。
【００１１】
そして、近年ますます進展する高密度実装化に伴い、半導体記憶装置は、多様なパッケージに対応可能であるとともに、パッケージの小型化に対応可能なものでなければならない。
【００１２】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、多様なパッケージに対応可能な半導体記憶装置を提供することである。
【００１３】
また、この発明の別の目的は、異なる語構成のいずれにも対応可能な半導体記憶装置を提供することである。
【００１４】
さらに、この発明の別の目的は、上記目的を達成する上でさらにパッケージの小型化を実現する半導体記憶装置を提供することである。
【００１５】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、矩形の半導体記憶装置であって、外部から入力されるデータを記憶する記憶素子と、記憶素子が外部と電源、データおよび信号をそれぞれやり取りするための複数のボンディングパッドとを備える。当該半導体記憶装置の対向する２辺の各々の中央部近傍に、第１の電源パッドおよび第１の接地パッドが配置され、２辺と異なる他の２辺の各々に沿った周辺部に、第２の電源パッドおよび第２の接地パッドを含む他のボンディングパッドが配列される。
【００１６】
好ましくは、半導体記憶装置は、データの入出力を行なう入出力バッファをさらに備える。当該半導体記憶装置は、データの入出力の語構成が第１の語構成の場合と第１の語構成よりも大きい第２の語構成の場合とで使用可能である。他の２辺の各々に沿って配列される、第２の電源パッドおよび第２の接地パッド以外の複数のボンディングパッドは、入出力バッファに接続され、かつ、語構成が第１および第２の語構成のいずれの場合にも用いられる第１の複数のデータパッドと、入出力バッファに接続され、かつ、語構成が第１の語構成の場合には用いられずに第２の語構成の場合に用いられる第２の複数のデータパッドとを含む。第１の電源パッドおよび第１の接地パッドにそれぞれ外部電源電位および接地電位が供給される場合、第１および第２の複数のデータパッドを介してデータの入出力が行なわれ、第２の電源パッドおよび第２の接地パッドにそれぞれ外部電源電位および接地電位が供給される場合、第１の複数のデータパッドを介してデータの入出力が行なわれる。
【００１７】
好ましくは、当該半導体記憶装置は、データの入出力の語構成が第１の語構成の場合と第１の語構成よりも大きい第２の語構成の場合とで使用可能である。語構成が第１の語構成のとき、第２の電源パッドに外部電源電位が供給され、第２の接地パッドに接地電位が供給される。語構成が第２の語構成のとき、第１の電源パッドに外部電源電位が供給され、第１の接地パッドに接地電位が供給される。
【００１８】
好ましくは、第２の電源パッドおよび第２の接地パッドは、他の２辺の各々に沿って配列されたボンディングパッドの列の最端部の各々に配置される。
【００１９】
好ましくは、記憶素子は、複数のメモリセルを含むメモリセルアレイと、ボンディングパッドに含まれるデータ入出力パッドに接続されて外部とデータの入出力を行なう入出力回路と、メモリセルアレイと入出力回路との間のデータの伝送を行なうデータバスとを含む。メモリセルアレイは、当該半導体記憶装置を中央で縦横に区分して形成される４つの領域のそれぞれに分割して配置された４つのバンクからなる。入出力回路は、ボンディングパッドの列とともに他の２辺に沿った周辺部に配置される。データバスは、各バンク間および他の２辺に沿って配置される。各バンクは、他の２辺に平行なバンク間に配置された中央のデータバスと接続される。
【００２０】
好ましくは、半導体記憶装置は、データバスを所定の期間、所定の電位に設定するイコライズ回路をさらに備える。イコライズ回路は、入出力回路と各バンクとを接続するデータバスのデータ経路上に、少なくとも１つ以上配置される。
【００２１】
好ましくは、記憶素子は、複数のメモリセルを含むメモリセルアレイと、ボンディングパッドに含まれるデータ入出力パッドに接続されて外部とデータの入出力を行なう入出力回路と、メモリセルアレイと入出力回路との間のデータの伝送を行なうデータバスとを含む。メモリセルアレイは、当該半導体記憶装置を中央で縦横に区分して形成される４つの領域のそれぞれに分割して配置された４つのバンクからなる。入出力回路は、ボンディングパッドの列とともに他の２辺に沿った周辺部に配置される。データバスは、他の２辺に平行する当該半導体記憶装置の中央部と、２辺および他の２辺とに沿って配置される。各バンクは、他の２辺に平行なバンク間に配置された中央のデータバスと接続される。
【００２２】
好ましくは、記憶素子は、複数のメモリセルを含むメモリセルアレイと、ボンディングパッドに含まれるデータ入出力パッドに接続されて外部とデータの入出力を行なう入出力回路と、メモリセルアレイと入出力回路との間のデータの伝送を行なうデータバスとを含む。メモリセルアレイは、階層Ｉ／Ｏ構成のメモリセルアレイであって、当該半導体記憶装置を中央で縦横に区分して形成される４つの領域のそれぞれに分割して配置された４つのバンクからなる。入出力回路は、ボンディングパッドの列とともに他の２辺に沿った周辺部に配置される。データバスは、２辺に平行する当該半導体記憶装置の中央部および他の２辺に沿って配置される。各バンクは、２辺に平行なバンク間に配置された中央のデータバスと接続される。
【００２３】
好ましくは、記憶素子は、複数のメモリセルを含むメモリセルアレイと、第１の電源パッドから供給される外部電源電位を内部電源電位に変換してメモリセルアレイに電源を供給する電圧降下回路とを含む。電圧降下回路は、メモリセルアレイ上の各々のセンスアンプ帯に小型化して配置され、第１の電源パッドと接続されて２辺の各々に沿って配線される第１の外部電源線と、第１の外部電源線と接続されてメモリセルアレイ上に複数配線される第２の外部電源線とを介して第１の電源パッドから外部電源電位が供給される。
【００２４】
また、この発明によれば、半導体装置は、請求項１に記載の半導体記憶装置と、半導体記憶装置が搭載されるＴＳＯＰパッケージと、半導体記憶装置がＴＳＯＰパッケージの外部と電源、データおよび信号をやり取りする複数のリードフレームとを備える。第１の電源パッドは、外部電源電位が供給されるリードフレームと電気的に接続される。第１の接地パッドは、接地電位が供給されるリードフレームと電気的に接続される。
【００２５】
また、この発明によれば、半導体装置は、請求項１に記載の半導体記憶装置と、半導体記憶装置が搭載されるＢＧＡパッケージとを備える。半導体記憶装置は、第２の電源パッドを介して外部電源電位を受け、第２の接地パッドを介して接地電位を受ける。
【００２６】
また、この発明によれば、半導体装置は、請求項１に記載の半導体記憶装置と、半導体記憶装置が搭載されるパッケージと、半導体記憶装置がパッケージの外部と電源、データおよび信号をやり取りする複数のリードフレームとを備える。半導体記憶装置の他の２辺の各々に沿って配列されるボンディングパッドの列の端部の各々に配置される複数のボンディングパッドは、パッケージのピン配列と逆順に配置される。逆順に配置された複数のボンディングパッドにそれぞれ対応する複数のリードフレームは、互いに隣接するリードフレームと交差することなく、逆順に配置された複数のボンディングパッドが近接する半導体記憶装置の２辺の一方の側から回り込むように配線される。逆順に配置された複数のボンディングパッドにそれぞれ対応する複数のリードフレームの先端部は、逆順に配置された複数のボンディングパッドと正順に配設される。
【００２７】
好ましくは、半導体記憶装置は、データの入出力の語構成が第１の語構成の場合と第１の語構成よりも大きい第２の語構成の場合とで使用可能である。そして、他の２辺の各々に沿って配列されるボンディングパッドの列は、語構成が第１の語構成の場合に使用される第３の電源パッドおよび第３の接地パッドの対と、語構成が第２の語構成の場合に使用される第４の電源パッドおよび第４の接地パッドの対とを各々少なくとも１対以上含む。第３の電源パッドおよび第３の接地パッドの対並びに第４の電源パッドおよび第４の接地パッドの対の各々は、他の２辺の各々に沿って配列されるボンディングパッドの列の端部の各々に配置される。第３の電源パッドおよび第３の接地パッドは、パッケージのピン配列と同順に配置される。第４の電源パッドおよび第４の接地パッドは、パッケージのピン配列と逆順に配置される。
【００２８】
また、この発明によれば、半導体記憶装置は、長方形の形状を有する。そして、半導体記憶装置は、長方形の第１および第２の短辺の各々の中央部近傍であって、かつ、当該半導体記憶装置の周辺領域に配置される第１の電源パッドおよび第１の接地パッドと、長方形の第１の長辺に沿って当該半導体記憶装置の周辺領域において第２の長辺よりも第１の長辺に近い位置に配列される第２の電源パッド、データの入出力が行なわれる第１の複数のデータ入出力パッド、アドレス信号が入力される第１の複数のアドレス信号パッド、および制御信号が入力される第１の制御信号パッドと、長方形の第２の長辺に沿って当該半導体記憶装置の周辺領域において第１の長辺よりも第２の長辺に近い位置に配列される第２の接地パッド、データの入出力が行なわれる第２の複数のデータ入出力パッド、アドレス信号が入力される第２の複数のアドレス信号パッド、および制御信号が入力される第２の制御信号パッドと、データ入出力パッド間に配置される第３の電源パッドまたは第３の接地パッドとを備える。
【００３０】
好ましくは、半導体記憶装置は、第１の電源パッドまたは第２の電源パッドから供給される外部電源電圧を降圧して内部電源電圧を出力する電圧降下回路をさらに備える。
【００３１】
好ましくは、第２の電源パッドは、当該半導体記憶装置の周辺領域において第１の長辺よりも第２の長辺に近い位置にさらに配置される。第２の接地パッドは、当該半導体記憶装置の周辺領域において第２の長辺よりも第１の長辺に近い位置にさらに配置される。
【００３２】
好ましくは、第１の電源パッドは、第２の長辺よりも第１の長辺に近い位置に配置される。第１の接地パッドは、第１の長辺よりも第２の長辺に近い位置に配置される。
【００３３】
好ましくは、当該半導体記憶装置は、入出力されるデータの語構成を第１の語構成と第１の語構成よりも大きい第２の語構成とで使用の切替が可能である。語構成が第１の語構成の場合、第２の電源パッドに外部電源電圧が供給され、第２の接地パッドに接地電圧が供給される。語構成が第２の語構成の場合、第１の電源パッドに外部電源電圧が供給され、第１の接地パッドに接地電圧が供給される。
【００３４】
好ましくは、当該半導体記憶装置の周辺領域において第２の長辺よりも第１の長辺に近い位置に第２の電源パッドが配置される場合には、第２の電源パッドは、第１の複数のデータ入出力パッド、第１の複数のアドレス信号パッドおよび第１の制御信号パッドを含む第１のパッド列と第１の短辺との間、ならびに第１のパッド列と第２の短辺との間に配置される。当該半導体記憶装置の周辺領域において第１の長辺よりも第２の長辺に近い位置に第２の電源パッドが配置される場合には、第２の電源パッドは、第２の複数のデータ入出力パッド、第２の複数のアドレス信号パッドおよび第２の制御信号パッドを含む第２のパッド列と第１の短辺との間、ならびに第２のパッド列と第２の短辺との間に配置される。当該半導体記憶装置の周辺領域において第２の長辺よりも第１の長辺に近い位置に第２の接地パッドが配置される場合には、第２の接地パッドは、第１のパッド列と第１の短辺との間、および第１のパッド列と第２の短辺との間に配置される。当該半導体記憶装置の周辺領域において第１の長辺よりも第２の長辺に近い位置に第２の接地パッドが配置される場合には、第２の接地パッドは、第２のパッド列と第１の短辺との間、および第２のパッド列と第２の短辺との間に配置される。
好ましくは、第１の語構成は、１６ビット以上であり、第２の語構成は、３２ビット以上である。
また、この発明によれば、半導体装置は、請求項１４から請求項１７のいずれか１項に記載の半導体記憶装置と、半導体記憶装置が搭載されるＴＳＯＰパッケージと、半導体記憶装置の複数のパッドに電気的に接続される複数のリードフレームとを備える。第１の電源パッドは、外部電源電圧が供給されるリードフレームと電気的に接続される。第１の接地パッドは、接地電圧が供給されるリードフレームと電気的に接続される。
また、この発明によれば、半導体装置は、請求項１８から請求項２０のいずれか１項に記載の半導体記憶装置と、半導体記憶装置が搭載されるＴＳＯＰパッケージと、半導体記憶装置の複数のパッドに電気的に接続される複数のリードフレームとを備える。半導体記憶装置に入出力されるデータの語構成は、第１の語構成から成る。第２の電源パッドは、外部電源電圧が供給されるリードフレームと電気的に接続される。第２の接地パッドは、接地電圧が供給されるリードフレームと電気的に接続される。
また、この発明によれば、半導体装置は、請求項１８から請求項２０のいずれか１項に記載の半導体記憶装置と、半導体記憶装置が搭載されるＴＳＯＰパッケージと、半導体記憶装置の複数のパッドに電気的に接続される複数のリードフレームとを備える。半導体記憶装置に入出力されるデータの語構成は、第２の語構成から成る。第１の電源パッドは、外部電源電圧が供給されるリードフレームと電気的に接続される。第１の接地パッドは、接地電圧が供給されるリードフレームと電気的に接続される。
また、この発明によれば、半導体装置は、請求項１４から請求項１７のいずれか１項に記載の半導体記憶装置と、半導体記憶装置が搭載されるＢＧＡパッケージとを備える。半導体記憶装置は、第２の電源パッドを介して外部電源電圧を受け、第２の接地パッドを介して接地電圧を受ける。
また、この発明によれば、半導体装置は、請求項１４から請求項１７のいずれか１項に記載の半導体記憶装置を含む複数の半導体チップと、複数の半導体チップが搭載されるマルチチップパッケージとを備える。半導体記憶装置は、第１の電源パッドまたは第２の電源パッドを介して外部電源電圧を受け、第１の接地パッドまたは第２の接地パッドを介して接地電圧を受ける。
また、この発明によれば、ダイナミックランダムアクセスメモリは、長方形の形状を有する。そして、ダイナミックランダムアクセスメモリは、行列状に配列された複数のメモリセルを含むメモリセルアレイと、メモリセルを選択するアドレス信号を当該ダイナミックランダムアクセスメモリの外部から受け、その受けたアドレス信号を当該ダイナミックランダムアクセスメモリの内部へ出力するアドレスバッファと、当該ダイナミックランダムアクセスメモリの外部から与えられる信号に基づいて、アドレス信号がメモリセルアレイの行を示す行アドレス信号か、それともメモリセルアレイの列を示す列アドレス信号かを判断するクロック制御回路と、当該ダイナミックランダムアクセスメモリの外部から与えられるデータを受け、また、メモリセルからのデータを当該ダイナミックランダムアクセスメモリの外部へ出力する入出力バッファと、長方形の第１および第２の短辺の各々の中央部近傍であって、かつ、当該ダイナミックランダムアクセスメモリの周辺領域に配置される第１の電源パッドおよび第１の接地パッドと、長方形の第１の長辺に沿って当該ダイナミックランダムアクセスメモリの周辺領域において第２の長辺よりも第１の長辺に近い位置に配列される第２の電源パッド、データの入出力が行なわれる第１の複数のデータ入出力パッド、アドレス信号が入力される第１の複数のアドレス信号パッド、および制御信号が入力される第１の制御信号パッドと、長方形の第２の長辺に沿って当該ダイナミックランダムアクセスメモリの周辺領域において第１の長辺よりも第２の長辺に近い位置に配列される第２の接地パッド、データの入出力が行なわれる第２の複数のデータ入出力パッド、アドレス信号が入力される第２の複数のアドレス信号パッド、および制御信号が入力される第２の制御信号パッドと、データ入出力用の電源電圧が供給される第３の電源電圧パッドと、データ入出力用の接地電圧が供給される第３の接地電圧パッドとを備える。第３の電源電圧パッドおよび第３の接地電圧パッドは、データ入出力パッドに隣接して配置される。
好ましくは、ダイナミックランダムアクセスメモリは、第１の電源パッドまたは第２の電源パッドから供給される外部電源電圧を降圧して内部電源電圧を出力する電圧降下回路をさらに備える。
好ましくは、第２の電源パッドは、当該ダイナミックランダムアクセスメモリの周辺領域において第１の長辺よりも第２の長辺に近い位置にさらに配置される。第２の接地パッドは、当該ダイナミックランダムアクセスメモリの周辺領域において第２の長辺よりも第１の長辺に近い位置にさらに配置される。
好ましくは、第１の電源パッドは、第２の長辺よりも第１の長辺に近い位置に配置される。第１の接地パッドは、第１の長辺よりも第２の長辺に近い位置に配置される。
好ましくは、当該ダイナミックランダムアクセスメモリは、データの入出力の語構成が第１の語構成と第１の語構成よりも大きい第２の語構成とのいずれの構成にも使用が可能である。語構成が第１の語構成の場合、第２の電源パッドに外部電源電圧が供給され、第２の接地パッドに接地電圧が供給される。語構成が第２の語構成の場合、第１の電源パッドに外部電源電圧が供給され、第１の接地パッドに接地電圧が供給される。
好ましくは、当該ダイナミックランダムアクセスメモリの周辺領域において第２の長辺よりも第１の長辺に近い位置に第２の電源パッドが配置される場合には、第２の電源パッドは、第１の複数のデータ入出力パッド、第１の複数のアドレス信号パッドおよび第１の制御信号パッドを含む第１のパッド列の最端部に配置される。当該ダイナミックランダムアクセスメモリの周辺領域において第１の長辺よりも第２の長辺に近い位置に第２の電源パッドが配置される場合には、第２の電源パッドは、第２の複数のデータ入出力パッド、第２の複数のアドレス信号パッドおよび第２の制御信号パッドを含む第２のパッド列の最端部に配置される。当該ダイナミックランダムアクセスメモリの周辺領域において第２の長辺よりも第１の長辺に近い位置に第２の接地パッドが配置される場合には、第２の接地パッドは、第１のパッド列の最端部に配置される。当該ダイナミックランダムアクセスメモリの周辺領域において第１の長辺よりも第２の長辺に近い位置に第２の接地パッドが配置される場合には、第２の接地パッドは、第２のパッド列の最端部に配置される。
好ましくは、第１の語構成は、１６ビット以上であり、第２の語構成は、３２ビット以上である。
また、この発明によれば、半導体装置は、請求項２６から請求項２９のいずれか１項に記載のダイナミックランダムアクセスメモリと、ダイナミックランダムアクセスメモリが搭載されるＴＳＯＰパッケージと、ダイナミックランダムアクセスメモリの複数のパッドに電気的に接続される複数のリードフレームとを備える。第１の電源パッドは、外部電源電圧が供給されるリードフレームと電気的に接続される。第１の接地パッドは、接地電圧が供給されるリードフレームと電気的に接続される。
また、この発明によれば、半導体装置は、請求項３０から請求項３２のいずれか１項に記載のダイナミックランダムアクセスメモリと、ダイナミックランダムアクセスメモリが搭載されるＴＳＯＰパッケージと、ダイナミックランダムアクセスメモリの複数のパッドに電気的に接続される複数のリードフレームとを備える。ダイナミックランダムアクセスメモリに入出力されるデータの語構成は、第１の語構成から成る。第２の電源パッドは、外部電源電圧が供給されるリードフレームと電気的に接続される。第２の接地パッドは、接地電圧が供給されるリードフレームと電気的に接続される。
また、この発明によれば、半導体装置は、請求項３０から請求項３２のいずれか１項に記載のダイナミックランダムアクセスメモリと、ダイナミックランダムアクセスメモリが搭載されるＴＳＯＰパッケージと、ダイナミックランダムアクセスメモリの複数のパッドに電気的に接続される複数のリードフレームとを備える。ダイナミックランダムアクセスメモリに入出力されるデータの語構成は、第２の語構成から成る。第１の電源パッドは、外部電源電圧が供給されるリードフレームと電気的に接続される。第１の接地パッドは、接地電圧が供給されるリードフレームと電気的に接続される。
また、この発明によれば、半導体装置は、請求項２６から請求項２９のいずれか１項に記載のダイナミックランダムアクセスメモリと、ダイナミックランダムアクセスメモリが搭載されるＢＧＡパッケージとを備える。ダイナミックランダムアクセスメモリは、第２の電源パッドを介して外部電源電圧を受け、第２の接地パッドを介して接地電圧を受ける。
また、この発明によれば、半導体装置は、請求項２６から請求項２９のいずれか１項に記載のダイナミックランダムアクセスメモリを含む複数の半導体チップと、複数の半導体チップが搭載されるマルチチップパッケージとを備える。ダイナミックランダムアクセスメモリは、第１の電源パッドまたは第２の電源パッドを介して外部電源電圧を受け、第１の接地パッドまたは第２の接地パッドを介して接地電圧を受ける。
【００３５】
上述したように、この発明による半導体記憶装置によれば、パッドの配置を周辺パッド配置とし、ＴＳＯＰにおいても対応可能な配置構成としたので、従来より周辺パッド配置構成をとるＢＧＡパッケージやＭＣＰとともに多様なパッケージに対応が可能となる。
【００３６】
また、第１の語構成時および第１の語構成より大きい第２の語構成時のいずれに対しても対応可能な周辺パッド配置の構成としたので、さらに多様な使用態様にも対応が可能となる。
【００３７】
また、この発明による半導体記憶装置によれば、周辺パッド配置に対応して電圧降下回路についても周辺配置とし、かつ、可能な限り電源パッドの近傍に配置するようにしたので、電源特性を劣化させることなく、周辺パッド配置による多様なパッケージに対する対応が可能となる。
【００３８】
さらに、第２の語構成時に比べて消費電力の少ない第１の語構成時において電圧降下回路の能力を適正化したので、第１の語構成時において小電力化を図ることができる。
【００４０】
また、さらに、この発明による半導体記憶装置によれば、周辺パッド配置における最適なデータバスの構成としたので、多様なパッケージに対応可能であり、かつ、データ伝送遅れによる特性劣化に配慮した半導体記憶装置が実現できる。
【００４１】
さらに、データバスの各所にイコライズ回路を配置したので、データ伝送時のデータの遅延を防止することができる。
【００４２】
また、さらに、この発明による半導体記憶装置によれば、周辺パッド配置に対応した電圧降下回路の配置としたので、これによっても装置の小型化を図ることができる。
【００４３】
さらに、電圧降下回路をセンスアンプ帯に分散配置することも可能としたので、さらなる装置の小型化が実現できるとともに、さらに、外部電源線の強化も図ることができる。
【００４６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００４７】
図１は、この発明における半導体記憶装置を機能的に説明するための概略ブロック図である。
【００４８】
図１を参照して、半導体記憶装置は、メモリセルアレイ１と、クロック制御回路２と、アドレスバッファ３と、入出力バッファ４と、行アドレスデコーダ５と、列アドレスデコーダ６と、センスアンプ／入出力制御回路７と、電圧降下回路８（Voltage Down Converter、以下、ＶＤＣ回路８と称する。）とを備える。
【００４９】
メモリセルアレイ１は、行列状に配置された複数のメモリセルと、各メモリセルと行アドレスデコーダ５とを接続する複数のワード線と、各メモリセルとセンスアンプ／入出力制御回路７とを接続する複数のビット線対とを含む。
【００５０】
アドレスバッファ３は、外部から受けるアドレス信号Ａ０〜Ａｎをラッチして、クロック制御回路２から受けるクロック信号ＣＬＫに同期してアドレス信号を出力する。
【００５１】
クロック制御回路２は、外部からクロック信号ＣＬＫ，クロックイネーブル信号ＣＫＥ，ロウアドレスストローブ信号／ＲＡＳ，コラムアドレスストローブ信号／ＣＡＳ，ライトイネーブル信号／ＷＥを含む信号を受ける。そして、クロック制御回路２は、ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳの各制御信号の論理レベルの変化に応じて、アドレスバッファ３が取込んだアドレス信号Ａ０〜Ａｎが行アドレス信号であるか列アドレス信号であるかを判断する。そして、クロック制御回路２は、アドレス信号Ａ０〜Ａｎが行アドレス信号であると判断すると、クロック信号ＣＬＫに同期して行アドレスデコーダ５を活性化する信号を行アドレスデコーダ５へ出力する。
【００５２】
行アドレスデコーダ５は、クロック制御回路２から受けた信号に応じて活性化されると、アドレスバッファ３から取込んだアドレス信号Ａ０〜Ａｎに基づいてメモリセルアレイ１上の所定のワード線をワード線ドライバ（図示せず）により活性化する。
【００５３】
一方、クロック制御回路２は、アドレス信号Ａ０〜Ａｎが列アドレス信号であると判断すると、クロック信号ＣＬＫに同期して列アドレスデコーダ６を活性化する信号を列アドレスデコーダ６へ出力する。
【００５４】
列アドレスデコーダ６は、クロック制御回路２から受けた信号に応じて活性化されると、アドレスバッファ３から取込んだアドレス信号Ａ０〜Ａｎに基づいてメモリセルアレイ１上の所定のビット線対を活性化する。
【００５５】
そして、センスアンプ／入出力制御回路７は、たとえばデータ読出し時であれば、活性化されたビット線対上の信号を増幅してＩ／Ｏ線を介して入出力バッファ４へ出力する。
【００５６】
このようにして、アドレス信号Ａ０〜Ａｎに対応するメモリセルアレイ１上のメモリセルが活性化され、データの入出力が行なわれる。
【００５７】
入出力バッファ４は、データ出力の際には、センスアンプ／入出力制御回路７によりメモリセルアレイ１上のビット線対から読出された内部データＩＤＱを受け、クロック制御信号２から受けるクロック信号に同期してデータＤＱ１〜ＤＱｉを外部へ出力する。
【００５８】
また、入出力バッファ４は、データ入力の際には、外部からデータＤＱ１〜ＤＱｉを入力し、クロック信号に同期して内部データＩＤＱをセンスアンプ／入出力制御回路７へ出力する。
【００５９】
そして、センスアンプ／入出力制御回路７は、センスアンプにより内部データＩＤＱをメモリセルアレイ１上のビット線対へ出力する。
【００６０】
上述したクロック制御回路２、アドレスバッファ３、入出力バッファ４、行アドレスデコーダ５、列アドレスデコーダ６およびセンスアンプ／入出力制御回路７の各回路は、ＶＤＣ回路８から内部電源ｉｎｔ．ＶＤＤの供給を受けて動作する。ＶＤＣ回路８は、外部電源ｅｘｔ．ＶＤＤを所定の内部電源ｉｎｔ．ＶＤＤに降圧し、半導体記憶装置内の各回路へ供給する回路である。
【００６１】
（パッド配置）
［実施の形態１］
図２は、この発明の実施の形態１による半導体記憶装置のパッド配置を示した図である。図２を参照して、パッドは、半導体記憶装置の対向する２辺に沿った周辺部に配列される（以下、パッドが配列される２辺に沿った周辺領域をＥＡＳＴ／ＷＥＳＴ帯と称し、さらに、Ｅ／Ｗ帯と略称する。）。また、従来、パッド列の最端部に配置していた電源パッドであるＶＤＤパッド１１とＶＳＳパッド１２は、パッドが配列されていない他の２辺の中央部近傍に配置される（以下、ＥＡＳＴ／ＷＥＳＴ帯でない２辺に沿った周辺領域をＮＯＲＴＨ／ＳＯＵＴＨ帯と称し、さらに、Ｎ／Ｓ帯と略称する。）。
【００６２】
実施の形態１によれば、半導体記憶装置の周辺のＥ／Ｗ帯にパッドが配置され、最端部の電源パッドをＮ／Ｓ帯の中央部近傍に配置するようにしたので、リードフレームが用いられるＴＳＯＰにおいて、Ｎ／Ｓ帯外側のスペースも有効に利用することによってリードフレームの設計が可能となり、従来困難であった周辺パッド配置が可能となる。
【００６３】
よって、実施の形態１による半導体記憶装置は、周辺パッド構成でありながらＴＳＯＰに対応することができ、従来より周辺パッド配置構成をとるＢＧＡパッケージやＭＣＰとともに多様なパッケージに対応が可能となる。
【００６４】
［実施の形態２］
実施の形態２においては、実施の形態１において、さらに、Ｅ／Ｗ帯に配列されたパッド列の端部のパッドが、パッケージのピン配列と逆順に配置される。
【００６５】
図３は、実施の形態２による半導体記憶装置のパッド配置を示した図である。符号１３〜１６で示されるパッド群の各々において、パッケージのピン配列と逆順にパッドが配置される。すなわち、符号１３で示されるパッドについてみると、この半導体記憶装置が封入されるパッケージの符号１３に対応するピン配置は、図２８において示された符号１３Ａで示される。符号１３Ａのピン配置は、端部の方から順に、ＤＱ０，ＶＤＤＱ，ＤＱ１，ＤＱ２，ＶＳＳＱ，ＤＱ３の順である。
【００６６】
一方、再び図３を参照して、符号１３のパッド配置は、端部のほうから順に、ＤＱ３，ＶＳＳＱ，ＤＱ２，ＤＱ１，ＶＤＤＱ，ＤＱ０の順であり、符号１３Ａのピン配置と逆順としている。
【００６７】
このパッドの逆順配置は、その他の符号１４〜１６についても同様である。
図４は、実施の形態２による半導体記憶装置がＴＳＯＰでパッケージされるときのリードフレームのレイアウトについて示した図である。図４は、パッケージと半導体記憶装置との１角を拡大して示した図であり、その他の角についても同様のレイアウトである。図４に示すように、端部のパッドについてはＮ／Ｓ帯側からリードフレームを引回す構成としたため、周辺パッド配置でＴＳＯＰに対応可能としている。
【００６８】
実施の形態２によれば、半導体記憶装置は、周辺パッド配置とし、最端部の電源パッドをＮ／Ｓ帯に配置するとともに、パッド列の端部の配列順をパッケージのピン配列と逆順にしたので、リードフレームのレイアウト設計が容易となる。
【００６９】
そして、実施の形態２による半導体記憶装置は、周辺パッド構成でありながらＴＳＯＰに対応することができ、従来より周辺パッド配置構成をとるＢＧＡパッケージやＭＣＰとともに多様なパッケージに対応が可能となる。
【００７０】
［実施の形態３］
図５を参照して、実施の形態３においては、実施の形態２において、さらに、Ｅ／Ｗ帯に配列されたパッド列の最端部に、当該半導体記憶装置がｘ１６ビットで使用されるときに使用されるＶＤＤパッド１７およびＶＳＳパッド１８が配置される。そして、実施の形態２において説明したＶＤＤパッド１１およびＶＳＳパッド１２は、半導体記憶装置がｘ３２ビットで使用されるときの電源パッドとして使用される。
【００７１】
半導体記憶装置がｘ１６ビットで使用されるときは、ピン数が少ないため、Ｅ／Ｗ帯のみの周辺パッド配置であってもＴＳＯＰに対応可能である。
【００７２】
また、ＢＧＡパッケージにおいても、ｘ１６ビットとして使用されるときは、ＶＤＤパッド１１およびＶＳＳパッド１２を使用せずにＥ／Ｗ帯に配置されたＶＤＤパッド１７およびＶＳＳパッド１８を用いた方が、パッケージを小型化できる。
【００７３】
さらに、同様にｘ１６ビットとして使用されることが多いＭＣＰについても、ＭＣＰは半導体記憶装置を積層してパッケージする構造上、パッドは２辺のみに配置されている方が設計が容易である。
【００７４】
以上より、実施の形態３によれば、Ｎ／Ｓ帯に配置されたＶＤＤパッド１１およびＶＳＳパッド１２は、ｘ３２ビット時に使用し、また、Ｅ／Ｗ帯に配列されたパッド列の最端部にＶＤＤパッド１７およびＶＳＳパッド１８をさらに配置してｘ１６ビット時に使用するようにしたので、半導体記憶装置は、ＴＳＯＰ、ＢＧＡパッケージおよびＭＣＰなど、多様なパッケージに対応することができる。
【００７５】
［実施の形態４］
図６を参照して、実施の形態４においては、Ｅ／Ｗ帯に配列されたパッド列の最端部に、ＶＤＤパッド１７およびＶＳＳパッド１８が対になって配置される。
【００７６】
ＢＧＡパッケージにおいては、各々のパッド列の最端部の各々にワイヤリングすることが可能であり、それに対応可能とするものである。
【００７７】
実施の形態４によれば、半導体記憶装置は、多様なパッケージに対応可能であることに加え、Ｅ／Ｗ帯に配列された各々のパッド列の最端部にＶＤＤパッド１７およびＶＳＳパッド１８を対にして配置したので、ＢＧＡパッケージにおいて電源系統を冗長化し、電源系統を強化することができる。
【００７８】
［実施の形態５］
実施の形態５においては、Ｅ／Ｗ帯に配列されたパッド列の端部の各々において、ＤＱパッド間に配置されているＶＤＤＱパッドおよびＶＳＳＱパッドについてｘ１６ビット用とｘ３２ビット用とを設ける。
【００７９】
ここで、ＶＤＤＱパッドおよびＶＳＳＱパッドは、ＶＤＤパッドおよびＶＳＳパッドと同様に、外部から電源が供給される電源パッドである。また、ＤＱパッドは、外部とデータを入出力するパッドである。
【００８０】
図７を参照して、半導体記憶装置は、Ｅ／Ｗ帯に配列されたパッド列の端部の各々に、ｘ１６ビット用のＶＤＤＱパッド１９およびＶＳＳＱパッド２０と、ｘ３２ビット用のＶＤＤＱパッド２１およびＶＳＳＱパッド２２とをそれぞれ備える。そして、ＶＤＤＱパッド２１およびＶＳＳＱパッド２２については、パッケージのピン配列と逆順に配置してある。
【００８１】
ｘ３２ビット時は多ピン構成となるため、上述したようにパッケージのピンからパッド列へそのままリードフレームを延線するのは困難であり、Ｅ／Ｗ帯に配列されたパッド列の端部のものについては、図４に示したように、Ｎ／Ｓ帯からリードフレームを回し込むことによりリードフレームの設計が可能となる。
【００８２】
ここで、ＤＱパッドにて入出力されるデータ信号であるＤＱｉについては、信号定義を変更しさえすれば信号順の入替えは可能であるため、パッドの配置順が入替わってもよいが、電源については、電源と接地とは入替えることはできない。
【００８３】
そこで、図７に示すように、Ｘ３２ビット用とｘ１６ビット用とでＶＤＤＱパッドおよびＶＳＳＱパッドを分け、ｘ３２ビット用のＶＤＤＱパッド２１とＶＳＳＱパッド２２とをピン配列の順と逆順に配置し、図４に示されたリードフレーム構成とすることで、パッケージの外部からはＶＤＤＱおよびＶＳＳＱの配列順は同じとなる。
【００８４】
一方、ｘ１６ビット時は、ピン数が少ないため、図４に示されたリードフレームのレイアウトにする必要は無く、逆にそのようにすると半導体記憶装置が大型化するためリードフレームの回し込みはしない。従って、ｘ１６ビット用としてのＶＤＤＱパッド１９およびＶＳＳＱパッド２０は、ピン配列の順と同順で配置される。
【００８５】
実施の形態５によれば、半導体記憶装置は、ｘ１６ビットで使用されてもｘ３２ビットで使用されても、ＶＤＤＱピンとＶＳＳＱピンの配列順を外部からは同じにすることができるので、多様なパッケージに対応可能であることに加えて、さらに、ｘ１６ビットとｘ３２ビットとのいずれにも対応することができる。
【００８６】
［実施の形態６］
実施の形態６は、実施の形態１〜５において説明したパッド構成をすべて実現したものである。
【００８７】
図８を参照して、半導体記憶装置においては、Ｅ／Ｗ帯の各々に沿った周辺部にパッドが配列される。そして、ｘ３２ビット用のＶＤＤパッド１１およびＶＳＳパッド１２は、Ｎ／Ｓ帯の中央部近傍に配置される。また、パッド列の端部のパッドは、ピン配列と逆順に配置される。また、さらに、逆順に配置されたパッドに含まれるＶＤＤＱパッド２１およびＶＳＳＱ２２パッドは、ｘ３２ビット用として用いられ、ｘ１６ビット用のＶＤＤＱパッド１９およびＶＳＳＱパッド２０は、ピン配列と同順にさらに配置される。また、さらに、各々のパッド列の各最端部に、ｘ１６ビット用のＶＤＤ１７パッドおよびＶＳＳパッド１８が対に配置される。
【００８８】
実施の形態６によれば、半導体記憶装置は、ＢＧＡパッケージ、ＭＣＰおよびＴＳＯＰのいずれにも対応可能であり、さらに、ｘ１６ビット用としてもｘ３２ビット用としても対応可能であり、いずれもアセンブリ工程においてボンディングオプションのみで多様な構成に対応することができる。
【００８９】
（ＶＤＣ回路）
［実施の形態７］
実施の形態７においても、実施の形態１〜６と同様に、パッドは、Ｅ／Ｗ帯の各々に配列され、従来、パッド列の最端部に配置していたＶＤＤパッドおよびＶＳＳパッドは、Ｎ／Ｓ帯の中央部近傍に配置される。そして、実施の形態７においては、それらのパッド配置に対応して、ＶＤＣ回路が電源パッドの近傍に配置される。ＶＤＣ回路には、メモリセルアレイ用のＶＤＣＳ回路と、周辺回路用のＶＤＣＰ回路とがある。
【００９０】
図９は、実施の形態７におけるＶＤＣＳ回路およびＶＤＣＰ回路の配置レイアウトを示した図である。Ｅ／Ｗ帯の各々に、主としてＢＧＡパッケージおよびＭＣＰ時に使用されるＶＤＣＳ回路８１およびＶＤＣＰ回路８２が各々２つずつ配置される。また、Ｎ／Ｓ帯の中央部に、主としてＴＳＯＰ時に使用されるＶＤＣＳ回路８３およびＶＤＣＰ回路８４が配置される。
【００９１】
なお、Ｅ／Ｗ帯に配置されたＶＤＣＳ回路８１およびＶＤＣＰ回路８２の各々は、ｘ１６ビット用として使用するようにしてもよく、Ｎ／Ｓ帯に配置されたＶＤＣＳ回路８３およびＶＤＣＰ回路８４の各々は、ｘ３２ビット用として使用するようにしてもよい。
【００９２】
また、電源が使用される内部回路の容量に応じて、ＶＤＣＳ回路８１，８３およびＶＤＣＰ回路８２，８４は、図９に示した数に限られず、必要数配置されるようにしてもよい。
【００９３】
実施の形態７によれば、周辺パッド配置に対応してＶＤＣＳ回路およびＶＤＣＰ回路についても周辺配置とし、かつ、可能な限り電源パッドの近傍に配置するようにしたので、半導体記憶装置は、電源特性を劣化させることなく、周辺パッド配置による多様なパッケージへの対応が可能となる。
【００９４】
［実施の形態８］
実施の形態８においては、実施の形態７において説明したＶＤＣＳ回路８１，８３またはＶＤＣＰ回路８２，８４について、半導体記憶装置がｘ１６ビットで使用されるときとｘ３２ビットで使用されるときとにおいて能力を切替えられるようにしている。すなわち、ｘ１６ビット時は、ｘ３２ビット時に比べて小電力で動作可能であるため、ＶＤＣ回路の能力を適正に低減して省電力化を図るものである。
【００９５】
ＶＤＣＳ回路８１，８３およびＶＤＣＰ回路８２，８４は、構成はすべて同じであるので、以下ＶＤＣＳ回路８１について説明する。
【００９６】
図１０を参照して、ＶＤＣＳ回路８１は、差動増幅回路８１１と、駆動回路８１２と、切替回路８１３と、内部ノード８１４，８１５と、外部電源ノード８１６と、内部電源ノード８１７とを含む。
【００９７】
差動増幅回路８１１は、ＰチャネルＭＯＳトランジスタ８１１１，８１１２と、ＮチャネルＭＯＳトランジスタ８１１３，８１１４とを含む。ＮチャネルＭＯＳトランジスタ８１１３は、ＶＤＣＳ回路８１の出力である内部電源電位ｉｎｔ．ＶＤＤを駆動電位として入力する。また、ＮチャネルＭＯＳトランジスタ８１１４は、内部電源電位ｉｎｔ．ＶＤＤの目標電位である基準電位ＶＲＥＦを駆動電位として入力する。
【００９８】
そして、差動増幅回路８１１は、内部電源電位ｉｎｔ．ＶＤＤと基準電位ＶＲＥＦとの電位差を増幅した出力電位を内部ノード８１４へ出力する。
【００９９】
駆動回路８１２は、ＰチャネルＭＯＳトランジスタ８１２１，８１２２を含む。ＰチャネルＭＯＳトランジスタ８１２１は、差動増幅回路８１１の出力電位を駆動電位として入力する。また、ＰチャネルＭＯＳトランジスタ８１２２は、後述する切替回路８１３の出力電位を駆動電位として入力する。
【０１００】
そして、駆動回路８１２は、差動増幅回路８１１および切替回路８１３の出力電位に応じて、外部電源ノード８１６から供給される外部電源電位ｅｘｔ．ＶＤＤを内部電源電位ｉｎｔ．ＶＤＤに降圧して内部電源ノード８１７へ出力する。
【０１０１】
切替回路８１３は、インバータ８１３１〜８１３３と、ＰチャネルＭＯＳトランジスタ８１３４，８１３５と、ＮチャネルＭＯＳトランジスタ８１３６とを含む。インバータ８１３１に入力される信号は、この半導体記憶装置がｘ１６ビットで使用されるときはＨ（論理ハイ）レベルであり、ｘ３２ビットで使用されるときはＬ（論理ロー）レベルの信号である。ＰチャネルＭＯＳトランジスタ８１３４は、インバータ８１３２の出力を駆動電位として入力する。また、ＮチャネルＭＯＳトランジスタ８１３６およびＰチャネルＭＯＳトランジスタ８１３５は、インバータ８１３３の出力を駆動電位として入力する。また、ＰチャネルＭＯＳトランジスタ８１３５のドレイン側は、外部電源ノード８１６と接続されている。
【０１０２】
そして、インバータ８１３１に入力される信号がＨレベルのとき、すなわちｘ１６ビット時は、切替回路８１３は、ＰチャネルＭＯＳトランジスタ８１３５を介して内部ノード８１５を外部電源電位ｅｘｔ．ＶＤＤに充電する。
【０１０３】
一方、インバータ８１３１に入力される信号がＬレベルのとき、すなわちｘ３２ビット時は、切替回路８１３は、内部ノード８１４の電位レベルをそのまま内部ノード８１５へ出力する。
【０１０４】
いま、ｘ３２ビット時の動作についてみると、内部電源電位ｉｎｔ．ＶＤＤが基準電圧ＶＲＥＦより高いとき、内部ノード８１４に出力される差動増幅回路８１１の出力電位はＨレベルとなり、駆動回路８１２におけるＰチャネルＭＯＳトランジスタ８１２１，８１２２はともにオフして内部電源ノード８１７への供給電流は抑止される。従って、内部電源電位ｉｎｔ．ＶＤＤは低下する。
【０１０５】
一方、内部電源電位ｉｎｔ．ＶＤＤが基準電圧ＶＲＥＦより低いとき、内部ノード８１４に出力される差動増幅回路８１１の出力電位はＬレベルとなり、駆動回路８１２におけるＰチャネルＭＯＳトランジスタ８１２１，８１２２はともにオンして外部電源ノード８１６からＰチャネルＭＯＳトランジスタ８１２１，８１２２を介して内部電源ノード８１７へ電流が供給される。従って、内部電源電位ｉｎｔ．ＶＤＤは上昇する。
【０１０６】
次に、ｘ１６ビット時の動作についてみると、このときは、上述したように内部ノード８１５の電位レベルはＨレベルにあり、駆動回路８１２のＰチャネルＭＯＳトランジスタ８１２２は常時オフされる。そして、内部電源電位ｉｎｔ．ＶＤＤが基準電圧ＶＲＥＦより高いとき、内部ノード８１４に出力される差動増幅回路８１１の出力電位はＨレベルとなり、駆動回路８１２におけるＰチャネルＭＯＳトランジスタ８１２１はオフして内部電源ノード８１７への供給電流は抑止される。従って、内部電源電位ｉｎｔ．ＶＤＤは低下する。
【０１０７】
一方、内部電源電位ｉｎｔ．ＶＤＤが基準電圧ＶＲＥＦより低いとき、内部ノード８１４に出力される差動増幅回路８１１の出力電位はＬレベルとなり、駆動回路８１２におけるＰチャネルＭＯＳトランジスタ８１２１はオンして外部電源ノードからＰチャネルＭＯＳトランジスタ８１２１を介して内部電源ノード８１７へ電流が供給される。従って、内部電源電位ｉｎｔ．ＶＤＤは上昇する。しかし、ＰチャネルＭＯＳトランジスタ８１２２はオフしているため、駆動回路８１２の内部電源ノード８１７への電流供給能力は、ｘ３２ビット時に比べて半分であり、能力が抑制される。
【０１０８】
このように、実施の形態８によれば、ｘ３２ビット時に比べて電力消費の少ないｘ１６ビット時においてＶＤＣ回路の能力を適正化したので、ｘ１６ビット時において省電力化を図ることができる。
【０１０９】
［実施の形態９］
実施の形態８においては、ｘ１６ビット時に駆動回路８１２の能力を抑えたが、実施の形態９においては、差動増幅回路８１１の能力を抑えることにより実施の形態８と同様の効果を得るものである。
【０１１０】
実施の形態９においては、ＶＤＣＳ回路８１，８３およびＶＤＣＰ回路８２，８４に代えて、それぞれＶＤＣＳ回路８１Ａ，８３ＡおよびＶＤＣＰ回路８２Ａ，８４Ａが用いられる。ＶＤＣＳ回路８１Ａ，８３ＡおよびＶＤＣＰ回路８２Ａ，８４Ａはいずれも同様な構成であるため、以下ＶＤＣＳ回路８１Ａについて説明する。
【０１１１】
図１１を参照して、ＶＤＣＳ回路８１Ａは、差動増幅回路８１１Ａと、駆動回路８１２Ａと、内部ノード８１４と、外部電源ノード８１６と、内部電源ノード８１７とを含む。
【０１１２】
差動増幅回路８１１Ａは、実施の形態８において説明した差動増幅回路８１１において、インバータ８１１５と、ＮチャネルＭＯＳトランジスタ８１１６，８１１７とをさらに含む。
【０１１３】
インバータ８１１５に入力される信号は、この半導体記憶装置がｘ１６ビットで使用されるときはＨレベルであり、ｘ３２ビットで使用されるときはＬレベルの信号である。ＮチャネルＭＯＳトランジスタ８１１６は、インバータ８１１５の出力を駆動電位として入力する。また、ＮチャネルＭＯＳトランジスタ８１１７は、常時Ｈレベルの駆動電位を受けて常時オンされる。
【０１１４】
そして、差動増幅回路８１１Ａは、内部電源電位ｉｎｔ．ＶＤＤと基準電位ＶＲＥＦとの電位差を増幅した出力電位を内部ノード８１４へ出力するが、インバータ８１１５に入力される信号に応じて異なる電位レベルを出力ノード８１４へ出力する。
【０１１５】
インバータ８１１５に入力される信号がＨレベルのとき、すなわちｘ１６ビット時は、ＮチャネルＭＯＳトランジスタ８１１６がオフするため、ＮチャネルＭＯＳトランジスタ８１１６がオン状態であるｘ３２ビット時に比べて内部ノード８１４の電位レベルが相対的に高くなる。
【０１１６】
一方、駆動回路８１２Ａは、ＰチャネルＭＯＳトランジスタ８１２１のみからなる。ＰチャネルＭＯＳトランジスタ８１２１は、内部ノード８１４にかかる電位を駆動電位として、外部電源ノード８１６から供給される外部電源電位ｅｘｔ．ＶＤＤを内部電源電位ｉｎｔ．ＶＤＤに降圧して内部電源ノード８１７へ出力する。
【０１１７】
以上により、ＶＤＣＳ回路８１Ａにおいては、ｘ１６ビット時は、ｘ３２ビット時に比べて内部ノード８１４の電位レベルが相対的に高いため、駆動回路８１２Ａにおいて外部電源ノード８１６から内部電源ノード８１７に供給される電流が抑制される。すなわち、ｘ１６ビット時は、ｘ３２ビット時に比べてＶＤＣＳ回路８１Ａの能力が抑制される。
【０１１８】
このように、実施の形態９によれば、実施の形態８と同様に、ｘ３２ビット時に比べて電力消費の少ないｘ１６ビット時においてＶＤＣ回路の能力を適正化したので、ｘ１６ビット時において省電力化が達成できる。
【０１１９】
（ＡＬＩＶＥ回路）
［実施の形態１０］
実施の形態１０においては、実施の形態７においてＥ／Ｗ帯に配置されるｘ１６ビット用のＶＤＣＳ回路８１のいずれか１つにパワーオン回路であるＡＬＩＶＥ回路が接続される。
【０１２０】
ＡＬＩＶＥ回路とは、図１２に示すようにＶＤＣ回路に接続されて、半導体記憶装置のパワーオン後、内部電源電位ｉｎｔ．ＶＤＤが十分に立ち上がっていないときにＶＤＣ回路の能力を上げるための信号／ＡＬＩＶＥを発生してＶＤＣ回路へ出力する回路である。
【０１２１】
そして、ＶＤＣ回路は、信号／ＡＬＩＶＥを受けると内部電源ノードへの電流供給を増やして内部電源電位ｉｎｔ．ＶＤＤの早期立上げを行う。
【０１２２】
図１３は、ＡＬＩＶＥ回路の回路構成を示す図である。ＡＬＩＶＥ回路１００は、ＮチャネルＭＯＳトランジスタ１０１〜１０６と、ＰチャネルＭＯＳトランジスタ１０７〜１１０と、抵抗１１１，１１２と、外部電源ノード１１３〜１１５と、内部電源ノード１１６，１１７と、内部ノード１１８〜１２２と、インバータ１２３と、出力ノード１２４とを含む。
【０１２３】
いま、初期状態として全パワーオフ状態とし、外部電源電位ｅｘｔ．ＶＤＤおよび内部電源電位ｉｎｔ．ＶＤＤはともにＬレベルにあるとする。パワーがオンすると、外部電源電位ｅｘｔ．ＶＤＤはＨレベルになるが、内部電源電位ｉｎｔ．ＶＤＤは多数の内部回路へ電源を供給しているため、パワーオン直後は直ちにＨレベルに立ち上がらない。
【０１２４】
このときのＡＬＩＶＥ回路１００の内部状態としては、外部電源ノード１１３〜１１５はＨレベル、内部電源ノード１１６，１１７はＬレベル、内部ノード１１８は内部電源ノード１１６と対応してＬレベル、内部ノード１１９は内部電源ノード１１７と対応してＬレベル、内部ノード１２０はＬレベル、内部ノード１２１は外部電源ノード１１４はＨレベルであり内部ノード１２０がＬレベルであるからＨレベルとなる。よって、内部ノード１２２はＬレベルとなり、インバータ１２３を介して出力ノード１２４へ出力される信号／ＡＬＩＶＥはＨレベルとなる。
【０１２５】
そして、内部電源電位ｉｎｔ．ＶＤＤが立ち上がると、ＡＬＩＶＥ回路１００の内部状態は、下記のように変化する。すなわち、内部電源ノード１１６，１１７にかかる内部電源電位ｉｎｔ．ＶＤＤがＨレベルとなるため、内部ノード１１８はＨレベルとなり内部ノード１２１はＬレベルとなる。よって、内部ノード１２２はＨレベルとなり、インバータ１２３を介して出力ノード１２４へ出力される信号／ＡＬＩＶＥはＬレベルとなる。また、内部ノード１１９は内部電源ノード１１６がＨレベルであるからＬレベル、内部ノード１２０は外部電源ノード１１３がＨレベルであり内部ノード１２１がＬレベルであるため、Ｈレベルとなる。よって、ノード１２１には外部電源ノード１１４から電流は供給されず、Ｌレベルのままであり、出力ノード１２４に出力される信号／ＡＬＩＶＥはＬレベルに保持される。
【０１２６】
次に、信号／ＡＬＩＶＥが入力されるＶＤＣＳ回路の回路構成について説明する。図１４を参照して、信号／ＡＬＩＶＥが入力されるＶＤＣＳ回路８１Ｂは、ＶＤＣＳ回路８１に加えて、ＮチャネルＭＯＳトランジスタ８１１８，８１１９を含む。
【０１２７】
ＮチャネルＭＯＳトランジスタ８１１８は、ＡＬＩＶＥ回路１００から出力される信号／ＡＬＩＶＥを駆動入力に受けて動作する。ＮチャネルＭＯＳトランジスタ８１１９は、ＶＤＣＳ回路８１Ｂを活性化する信号ＡＣＴを駆動入力に受けて動作する。以下の動作説明においては、信号ＡＣＴは常時オンとし、よって、ＮチャネルＭＯＳトランジスタ８１１９は常時オン状態とする。
【０１２８】
パワーオン直後は、信号／ＡＬＩＶＥはＨレベルであるため、ＮチャネルＭＯＳトランジスタ８１１８はオンし、内部ノード８１４の電位レベルは通常動作時と比べて相対的に下がる。よって、駆動回路８１２は、外部電源ノード８１６から内部電源ノード８１７へより多くの電流を供給し、内部電源ノード８１７への充電を促進する。すなわち、ＶＤＣＳ回路８１Ｂは、内部電源電位ｉｎｔ．ＶＤＤを早期に立ち上げようと動作する。
【０１２９】
そして、内部電源電位ｉｎｔ．ＶＤＤが立ち上がると、信号／ＡＬＩＶＥはＬレベルとなり、ＮチャネルＭＯＳトランジスタ８１１８はオフする。そして、差動増幅回路８１１から出力される内部ノード８１４の電位レベルは、通常レベルに戻る。
【０１３０】
なお、図１４においては、実施の形態８において説明したＶＤＣＳ回路８１に信号／ＡＬＩＶＥが入力される場合について説明したが、実施の形態９において説明したＶＤＣＳ回路８１Ａにおいて、同様な構成で信号／ＡＬＩＶＥが入力されるようにしてもよい。
【０１３１】
なお、上記ではＶＤＣＳ回路について説明したが、ＶＤＣＰ回路についても同様であって、実施の形態７においてＥ／Ｗ帯に配置されるｘ１６ビット用のＶＤＣＰ回路８２のいずれか１つにＡＬＩＶＥ回路１００が接続される。
【０１３２】
また、Ｅ／Ｗ帯にＶＤＣＰ回路８２Ａが配置されるときは、ＶＤＣＰ回路８２Ａのいずれか１つにＡＬＩＶＥ回路１００が接続されるようにしてもよい。
【０１３３】
ここで、一般に、ＶＤＣＳ回路およびＶＤＣＰ回路は、各々複数配置され、すべてのＶＤＣＳ回路の出力は１つに接続され、また、すべてのＶＤＣＰ回路の出力も１つに接続される。
【０１３４】
実施の形態１０においては、Ｅ／Ｗ帯に少なくとも１つ以上配置されるｘ１６ビット用のＶＤＣＳ回路８１（またはＶＤＣＳ回路８１Ａ）いずれか１つにのみＡＬＩＶＥ回路１００が接続され、Ｎ／Ｓ帯に配置されるｘ３２ビット用のＶＤＣＳ回路８３（またはＶＤＣＳ回路８３Ａ）はＡＬＩＶＥ回路を持たない。また、ＶＤＣＰ回路についても同様に、Ｅ／Ｗ帯に少なくとも１つ以上配置されるｘ１６ビット用のＶＤＣＰ回路８２（またはＶＤＣＰ回路８２Ａ）のいずれか１つにのみＡＬＩＶＥ回路１００が接続され、Ｎ／Ｓ帯に配置されるｘ３２ビット用のＶＤＣＰ回路８４（またはＶＤＣＰ回路８４Ａ）はＡＬＩＶＥ回路を持たない。
【０１３５】
以上のように、実施の形態１０によれば、必要最小限のＡＬＩＶＥ回路１００を備えるようにしたので、装置を早期に立ち上げるとともに省電力化にも配慮し、さらには、不必要なＡＬＩＶＥ回路を設けないことで装置の小型化にも貢献できる。
【０１３６】
（データバス構成）
［実施の形態１１］
実施の形態１１においては、周辺パッド配置に対応した最適なデータバスが構成される。まず、比較として、ＴＳＯＰパッケージ時の従来の中央パッド配置におけるデータバスのレイアウトを図１５に示す。
【０１３７】
図１５は、半導体記憶装置をデータ伝送の面から概念的に示した図で、バンク２０１〜２０４と、ＤＱパッド２０５と、ローカルＩ／Ｏ線２０６と、データバス２０７とを含む。
【０１３８】
バンク２０１〜２０４は、複数のメモリセルを含むメモリセルアレイである。ＤＱパッド２０５は、外部と信号のやり取りを行なう端子である。
【０１３９】
ローカルＩ／Ｏ線２０６（以下、ＬＩＯ線２０６と称する。）は、各バンク２０１〜２０４とデータバス２０７とのデータのやり取りを行なうＩ／Ｏ線で、図中、各バンクとデータバス２０７とを接続する矢線すべてが含まれる。
【０１４０】
データバス２０７は、半導体記憶装置上に配線されたデータバスである。
中央パッド配置時は、チップ中央にＤＱパッド２０５およびその近傍に入出力回路（図示せず）が配置されているため、各バンク２０１〜２０４からＬＩＯ線２０６を介して読出されたデータは、チップ中央部にレイアウトされて各バンク２０１〜２０４に接続されるデータバス２０７を介して入出力回路およびＤＱパッド２０５へ出力される。
【０１４１】
図１６を参照して、この実施の形態１１によるデータバスのレイアウトを示す。ＤＱパッド２０５は、周辺パッド配置に対応してＥ／Ｗ帯に配置される。データバス２０７は、各バンク間およびＥ／Ｗ帯のバンク端に配線される。また、データは、各バンクから符号２０７１で示される中央のデータバスに読出される。
【０１４２】
周辺パッド配置時は、Ｅ／Ｗ帯にＤＱパッド２０５およびその近傍に入出力回路（図示せず）が配置されるため、各バンク２０１〜２０４からＬＩＯ線２０６を介して読出されたデータをＥ／Ｗ帯のＤＱパッド２０５まで伝送する必要がある。そこで、実施の形態１１においては、各バンクからのデータの読出しは、中央のデータバス２０７１に行ない、バンク間を経由してＥ／Ｗ帯に配置された入出力回路およびＤＱパッドへデータを伝送するようにしている。なお、書込み時についても、信号ルートは同様である。
【０１４３】
ここで、各バンクを反転させてＬＩＯ線２０６をチップ外端へ向け、Ｅ／Ｗ帯に配線されたデータバス２０７にデータを読出す方法は、図１６に示したレイアウトの場合と比べてデータの最長経路が長くなるため望ましくない。
【０１４４】
実施の形態１１によれば、上述したように、周辺パッド配置における最適なデータバス構成としたので、多様なパッケージに対応可能であり、かつ、データ伝送遅れによる特性劣化に配慮した半導体記憶装置が実現できる。
【０１４５】
［実施の形態１２］
実施の形態１２においては、実施の形態１１においてデータバスの各所にイコライズ回路が配置される。データバスは、相補データ線（対線）で構成される。そして、実施の形態１１において示したデータバス構成は、周辺パッド配置の場合において最適なデータバス構成ではあるが、従来の中央パッド配置に比べるとデータの最長経路は長くなる。そこで、イコライズ回路をデータバス各所に配置してデータの遅延を防止する。
【０１４６】
図１７は、図１６において示したデータバス２０７において、イコライズ回路２０８を各所に配置した例を示す図である。イコライズ回路２０８自体は、データバス２０７を構成する対線間に接続されるＮチャネルＭＯＳトランジスタであり、所定のタイミングでＮチャネルＭＯＳトランジスタをオンし、対線間の電位レベルを同一にするものである。
【０１４７】
実施の形態１２によれば、データバス２０７の各所にイコライズ回路２０８を配置したので、データ伝送時のデータの劣化を防止することができる。
【０１４８】
［実施の形態１３］
図１８を参照して、この実施の形態１３によるデータバス２０７のレイアウトを示す。実施の形態１３においては、中央に配線されたデータバス２０７１からＥ／Ｗ帯に配置されたＤＱパッド２０５への経路として、Ｎ／Ｓ帯にデータバス２０７が配線される。この実施の形態１３によるデータの最長経路は、実施の形態１１において示した場合と同等である。
【０１４９】
実施の形態１３によれば、実施の形態１１と同様に、周辺パッド配置における最適なデータバス構成としたので、多様なパッケージに対応可能であり、かつ、データ伝送遅れによる特性劣化に配慮した半導体記憶装置が実現できる。
【０１５０】
［実施の形態１４］
実施の形態１４においては、階層Ｉ／Ｏ構成のメモリセルアレイであるときの最適なデータバスが構成される。図１９を参照して、この実施の形態１４によるデータバス２０７のレイアウトを示す。階層Ｉ／Ｏ構成においては、グローバルＩ／Ｏ線２０９（図中、各バンクとデータバス２０７とを接続する矢線すべてが含まれる。）を介してＥ／Ｗ帯に平行に各バンクからデータが入出力される。そこで、実施の形態１４においては、各バンクからのデータの読出しは、中央のデータバス２０７２に行ない、Ｅ／Ｗ帯に配置された入出力回路およびＤＱパッドへデータを伝送するようにしている。
【０１５１】
実施の形態１４によれば、階層Ｉ／Ｏ構成のメモリセルアレイであるときに周辺パッド配置における最適なデータバス構成としたので、階層Ｉ／Ｏであっても多様なパッケージに対応可能な半導体記憶装置が実現できる。
【０１５２】
［実施の形態１５］
実施の形態１５は、周辺パッド配置時のデータバス長の短縮化を目的として、各バンクを分割し、分割された各バンク間にデータバスを配線する。図２０を参照して、半導体記憶装置は、各バンク２０１〜２０４がそれぞれバンク２０１１，２０１２、バンク２０２１，２０２２、バンク２０３１，２０３２およびバンク２０４１，２０４２にＮ／Ｓ方向に２分割される。そして、バンク２０１２とバンク２０４２とが配置交換され、バンク２０２２とバンク２０３２とが配置交換される。そして、分割されることによりできたスペースにデータバス２０７３，２０７４が配線され、各バンクとＬＩＯ線２０６を介してデータのやり取りが行なわれる。
【０１５３】
図２０で示すようにバンクを分割することで、データバス長は大幅に短縮される。
【０１５４】
実施の形態１５によれば、各バンクを分割し、一部のバンクの配置を交換することによりＮＯＲＴＨ側からＳＯＵＴＨ側へのデータ伝送を行なわないようにしたので、周辺パッド配置であってもデータバス長を短縮することができ、データ伝送遅れによる特性劣化に配慮した半導体記憶装置が実現できる。
【０１５５】
（ＶＤＣ回路の配置）
［実施の形態１６］
実施の形態１６においては、Ｎ／Ｓ帯に配置されるＶＤＣ回路は、Ｎ／Ｓ帯に沿った周辺部に配線される内部電源線であるＶＤＤＳ線の下部に配置される。まず、比較として、図２１に中央パッド配置時のＶＤＣ回路の配置例を示す。図２１は、半導体記憶装置のＮＯＲＴＨ側（ＳＯＵＴＨ側でも同様）のみを図示したもので、ＮＯＲＴＨ端に内部電源線であるＶＤＤＳ線が配線され、バンク間にＶＤＤパッド１１およびＶＤＣ回路８が配置されている。
【０１５６】
図２２は、実施の形態１６による周辺パッド配置時のＶＤＣ回路８の配置を示す図である。図２２も図２１と同様に、半導体記憶装置のＮＯＲＴＨ側のみを図示している。ＶＤＤパッド１１およびＶＤＣ回路８は、バンク間ではなくＮＯＲＴＨ端に沿って配置され、ＶＤＣ回路８は、ＶＤＤＳ線の下部に配置される。
【０１５７】
実施の形態１６によれば、周辺パッド配置に対応して、ＶＤＣ回路８をバンク間からＮ／Ｓ帯に配置換えしたので、バンク間を狭めることができ、チップの小型化を図ることができる。
【０１５８】
［実施の形態１７］
実施の形態１７は、小型のＶＤＣ回路を分散配置することでさらに装置の小型化を図ったものである。図２３を参照して、ＶＤＣ回路８Ａは、小型のものが用いられ、Ｎ／Ｓ帯に延びる外部電源線であるＶＤＤ線の下部に分散配置される。
【０１５９】
なお、ＶＤＣ回路８Ａは、ＶＤＣ回路８Ａを構成する回路のうち、駆動回路が構造上大きく、差動増幅回路は小さいため、ＶＤＣ回路８Ａ中の駆動回路のみを分散配置させ、差動増幅回路については分散化しないようにしてもよい。ただし、この場合は、差動増幅回路から駆動回路までの経路が長くなり、ノイズに対する配慮が必要である。
【０１６０】
あるいは、分散配置された駆動回路の数個毎に１つ差動増幅回路を備えるようにしてもよい。駆動回路２つに差動増幅回路１つ程度であれば、差動増幅回路と駆動回路との距離は短くすることができ、ノイズ耐性も劣化しない。
【０１６１】
このように、実施の形態１７によれば、小型のＶＤＣ回路８ＡをＮ／Ｓ帯に沿って分散配置するようにしたので、さらに装置の小型化を図ることができる。
【０１６２】
［実施の形態１８］
実施の形態１８においては、さらなる装置の小型化を目的に、小型のＶＤＣ回路８Ｂをメモリセルアレイ上のセンスアンプ帯に分散配置する。
【０１６３】
図２４を参照して、ＶＤＣ回路８Ｂは、小型のものが用いられ、メモリセルアレイ上のセンスアンプ帯に分散配置される。外部電源線であるＶＤＤ線はＮ／Ｓ帯に配線され、さらにそれから分線してメモリセルアレイ上に配線される。一般に、ＶＤＤ線は、内部電源線であるＶＤＤＳ線と比べて線数が少ないため、一ヶ所の断線が回路に及ぼす影響が大きく、その意味でこの実施の形態１８は、従来に比べて全体としてＶＤＤ線の強化につながっている。
【０１６４】
以上のように、実施の形態１８によれば、ＶＤＣ回路８Ｂをセンスアンプ帯に分散配置するようにしたので、Ｎ／Ｓ端にＶＤＣ回路用のスペースを設ける必要がなく、装置のさらなる小型化が実現でき、さらに、外部電源線の強化も図ることができる。
【０１６５】
（電圧モード切替回路）
［実施の形態１９］
実施の形態１９においては、多様なパッケージに対応可能であるとともに、動作電圧についても切替可能として、さらに１チップで多様な使用態様に対応可能な構成とする。
【０１６６】
この実施の形態１９においては、動作電源電圧において通常電圧の３．３Ｖ動作と低電圧の２．５Ｖ動作との切替が可能であり、また、インターフェース仕様において通常のＴＴＬインターフェース仕様と１．８Ｖインターフェース仕様との切替が可能である。切替は、ボンディングオプションで行なう。
【０１６７】
図２５は、この実施の形態１９による動作電圧モード切替回路の回路構成を示す図である。図２５を参照して、動作電圧モード切替回路３０１は、切替信号発生回路３１１と、差動増幅回路３１２と、駆動回路３１３と、インバータ３１４と、ＮチャネルＭＯＳトランジスタ３１５と、内部ノード３１６と、外部電源ノード３１７と、内部電源ノード３１８とからなる。
【０１６８】
切替信号発生回路３１１は、電圧選択パッド３１１１と、インバータ３１１２と、抵抗３１１３と、出力ノード３１１４とからなる。出力信号／φＬＶは、アセンブリ工程において、電圧選択パッド３１１１をＶＤＤパッドにワイヤリングするか否かで切替えられる。すなわち、動作電源の電圧仕様が３．３Ｖであるときは、電圧選択パッド３１１１に何もワイヤリングしないことにより、切替信号発生回路３１１は、／φＬＶをＨレベルで出力ノード３１１４に出力する。また、動作電源の電圧仕様が２．５Ｖであるときは、電圧選択パッド３１１１はＶＤＤパッドとワイヤで接続され、切替信号発生回路３１１は、／φＬＶをＬレベルで出力ノード３１１４に出力する。
【０１６９】
差動増幅回路３１２は、ＰチャネルＭＯＳトランジスタ３１２１，３１２２と、ＮチャネルＭＯＳトランジスタ３１２３〜３１２５とからなる。ＮチャネルＭＯＳトランジスタ３１２３は、内部電源電位ｉｎｔ．ＶＤＤを駆動電位に入力して動作する。ＮチャネルＭＯＳトランジスタ３１２４は、基準電位ＶＲＥＦを駆動電位に入力して動作する。基準電位ＶＲＥＦは、通常電圧時の内部電源電圧ｉｎｔ．ＶＤＤの目標電圧であり任意に設定できる。ＮチャネルＭＯＳトランジスタ３１２５は、切替信号発生回路３１１からの出力／φＬＶを駆動電位として入力する。
【０１７０】
差動増幅回路３１２は、／φＬＶがＨレベルにあるときは、内部電源電位ｉｎｔ．ＶＤＤと基準電位ＶＲＥＦとの電位差を増幅して内部ノード３１６に出力する。また、差動増幅回路３１２は、／φＬＶがＬレベルにあるときは動作しない。／φＬＶがＬレベルにあるときは、ＮチャネルＭＯＳトランジスタ３１５がオンするため、内部ノード３１６の電位レベルは常時Ｌレベルとなる。
【０１７１】
駆動回路３１３は、ＰチャネルＭＯＳトランジスタ３１３１からなる。ＰチャネルＭＯＳトランジスタ３１３１は、内部ノード３１６の電位を駆動電位として入力して動作する。ＰチャネルＭＯＳトランジスタ３１３１は、内部ノード３１６がＬレベルにあるときはオンして外部電源ノード３１７から内部電源ノード３１８への充電を行ない、内部ノード３１６がＨレベルにあるときはオフして内部電源ノード３１８への充電を行なわない。
【０１７２】
いま、半導体記憶装置が３．３Ｖ仕様であるときは、アセンブリ工程において電圧選択パッド３１１１には何もワイヤリングをしない。これにより切替信号発生回路３１１は、／φＬＶをＨレベルで出力する。差動増幅回路３１２は、／φＬＶがＨレベルのときは、内部電源電位ｉｎｔ．ＶＤＤと基準電位ＶＲＥＦとの電位差を増幅して内部ノード３１６に出力する。一方、ＮチャネルＭＯＳトランジスタ３１５はオフするため、ＮチャネルＭＯＳトランジスタ３１５は内部ノード３１６の電位レベルに影響を与えない。そして、駆動回路３１３は、内部ノード３１６の電位レベルに応じてＰチャネルＭＯＳトランジスタ３１３１をオンオフして外部電源ノード３１７から内部電源ノード３１８への電流供給を調整する。これにより、外部電源ノード３１７にかかる電位３．３Ｖは、内部電源ノード３１８において基準電位ＶＲＥＦレベルに降圧される。
【０１７３】
一方、半導体記憶装置が２．５Ｖ仕様であるときは、アセンブリ工程において電圧選択パッド３１１１をＶＤＤパッドとワイヤリングする。これにより切替信号発生回路３１１は、／φＬＶをＬレベルで出力する。差動増幅回路３１２は、／φＬＶがＬレベルのときは、ＮチャネルＭＯＳトランジスタ３１２５がオフするため動作しない。一方、ＮチャネルＭＯＳトランジスタ３１５はオン状態となるため、内部ノード３１６は、常時Ｌレベルとなる。よって、駆動回路３１３は、ＰチャネルＭＯＳトランジスタ３１３１が常時オン状態となるため、内部電源ノード３１８の内部電源電位ｉｎｔ．ＶＤＤは、外部電源電位の２．５Ｖとなる。
【０１７４】
図２６は、この実施の形態１９によるインターフェース電圧モード切替回路の回路構成を示す図である。図２６を参照して、インターフェース電圧モード切替回路３０２は、切替信号発生回路３２１と、ＴＴＬインターフェース用入力回路３２２と、１．８Ｖインターフェース用入力回路３２３と、ＮＡＮＤ回路３２４と、インバータ３２５〜３２８とを含む。
【０１７５】
切替信号発生回路３２１は、電圧選択パッド３２１１と、インバータ３２１２と、抵抗３２１３と、出力ノード３２１４とからなる。出力信号／φＩＯは、アセンブリ工程において、電圧選択パッド３２１１をＶＤＤパッドにワイヤリングするか否かで切替えられる。すなわち、インターフェース仕様がＴＴＬインターフェースであるときは、電圧選択パッド３２１１に何もワイヤリングしないことにより、切替信号発生回路３２１は、出力信号／φＩＯをＨレベルで出力ノード３２１４に出力する。また、インターフェース仕様が１．８Ｖインターフェースであるときは、電圧選択パッド３２１１はＶＤＤパッドとワイヤで接続され、切替信号発生回路３２１は、出力信号／φＩＯをＬレベルで出力ノード３２１４に出力する。
【０１７６】
ＴＴＬインターフェース用入力回路３２２および１．８Ｖインターフェース用入力回路３２３は、各々入力信号に対するしきい値が異なるＮＯＲゲートである。
【０１７７】
いま、出力信号／φＩＯがＨレベルであると、ノード３３０はＨレベル固定となる。一方、ＴＴＬインターフェース用入力回路３２２に入力される出力信号φＩＯはＬレベルであるので、ＴＴＬインターフェース用入力回路３２２は、外部入力端子３３１から入力される外部入力信号（たとえばアドレス信号ｅｘｔ．Ａｄｄなど）に応じて動作する。従って、外部入力信号は、ＴＴＬインターフェース用入力回路３２２のしきい値に応じて論理レベルが決定され、インバータ３２５、ＮＡＮＤ回路３２４およびインバータ３２７を介して回路内部へ出力される。
【０１７８】
また、出力信号／φＩＯがＬレベルであるときは、１．８Ｖインターフェース用入力回路３２３は、外部入力端子３３１から入力される外部入力信号に応じて動作する。一方、ＴＴＬインターフェース用入力回路３２２に入力される出力信号φＩＯはＨレベルであるので、ノード３２９はＨレベル固定となる。従って、外部入力信号は、１．８Ｖインターフェース用入力回路３２３のしきい値に応じて論理レベルが決定され、インバータ３２６、ＮＡＮＤ回路３２４およびインバータ３２７を介して回路内部へ出力される。
【０１７９】
以上のように、実施の形態１９によれば、ボンディングオプションにより動作電圧およびインターフェース電圧の各仕様を切替えられるようにしたので、アセンブリ工程において製品の作り分けが可能であり、生産コントロールが容易となる。
【０１８０】
［実施の形態２０］
実施の形態２０は、実施の形態１９において説明した切替信号発生回路３１１，３２１に代えて、それぞれ切替信号発生回路３１１Ａ，３２１Ａが用いられる。
【０１８１】
切替信号発生回路３１１Ａと切替信号発生回路３２１Ａとは、構造が同じであるので、以下、切替信号発生回路３１１Ａについて説明する。
【０１８２】
切替信号発生回路３１１Ａは、切替信号を発生するためにパッドとヒューズとを併せ持つ。図２７を参照して、切替信号発生回路３１１Ａは、切替信号発生回路３１１に加えて、ヒューズ３１１５をさらに備える。出力信号／φＬＶは、電圧選択パッド３１１１をＶＤＤパッドにワイヤリングするか否かに加えて、ヒューズ３１１５をレーザブローするか否かによっても切替えられる。
【０１８３】
ＢＧＡパッケージなどの小型パッケージや、ｘ３２ビットなどの多ピン構成の場合は、スペース的な問題からパッドへのワイヤリングが困難な場合もある。このような場合、ヒューズ３１１５へのレーザブローの有無で切替信号発生回路３１１Ａの出力信号／φＬＶの切替が可能となる。
【０１８４】
また、ワイヤリング、レーザブローいずれの手段もとることができる場合であって、誤ってレーザブローしてしまった場合にも、この実施の形態２０においては、ワイヤリングで戻すことができる。
【０１８５】
実施の形態２０によれば、製品仕様を切替えるための手段としてボンディングオプションとレーザブローの２つの手段を備えたので、いずれかの手段が困難な場合においても、確実に製品の作り分けを行なうことができる。
【０１８６】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】 この発明による半導体記憶装置を機能的に説明するための概略ブロック図である。
【図２】 この発明の実施の形態１による半導体記憶装置のパッド配置を示す図である。
【図３】 この発明の実施の形態２による半導体記憶装置のパッド配置を示す図である。
【図４】 この発明の実施の形態２による半導体記憶装置がＴＳＯＰで実装されるときのリードフレームのレイアウトを示す図である。
【図５】 この発明の実施の形態３による半導体記憶装置のパッド配置を示す図である。
【図６】 この発明の実施の形態４による半導体記憶装置のパッド配置を示す図である。
【図７】 この発明の実施の形態５による半導体記憶装置のパッド配置を示す図である。
【図８】 この発明の実施の形態６による半導体記憶装置のパッド配置を示す図である。
【図９】 この発明による半導体記憶装置のＶＤＣＳ回路およびＶＤＣＰ回路の配置レイアウトを示す図である。
【図１０】 この発明の実施の形態８によるＶＤＣＳ回路の回路図である。
【図１１】 この発明の実施の形態９によるＶＤＣＳ回路の回路図である。
【図１２】 この発明によるＡＬＩＶＥ回路の機能を概略的に説明するためのブロック図である。
【図１３】 図１２に示すＡＬＩＶＥ回路の回路図である。
【図１４】 図１２に示すＡＬＩＶＥ回路から出力される信号を入力して動作するＶＤＣＳ回路の回路図である。
【図１５】 中央パッド配置時のデータバスのレイアウトを示す図である。
【図１６】 この発明の実施の形態１１による半導体記憶装置のデータバスのレイアウトを示す図である。
【図１７】 この発明の実施の形態１２による半導体記憶装置のデータバスのレイアウトを示す図である。
【図１８】 この発明の実施の形態１３による半導体記憶装置のデータバスのレイアウトを示す図である。
【図１９】 この発明の実施の形態１４による半導体記憶装置のデータバスのレイアウトを示す図である。
【図２０】 この発明の実施の形態１５による半導体記憶装置のデータバスのレイアウトを示す図である。
【図２１】 中央パッド配置時のＶＤＣ回路の配置を示す図である。
【図２２】 この発明の実施の形態１６による半導体記憶装置のＶＤＣ回路の配置を示す図である。
【図２３】 この発明の実施の形態１７による半導体記憶装置のＶＤＣ回路の配置を示す図である。
【図２４】 この発明の実施の形態１８による半導体記憶装置のＶＤＣ回路の配置を示す図である。
【図２５】 この発明による動作電圧モード切替回路の回路図である。
【図２６】 この発明によるインターフェース電圧モード切替回路の回路図である。
【図２７】 この発明の実施の形態２０による切替信号発生回路の回路図である。
【図２８】 ｘ３２ビット構成のＤＲＡＭにおけるＴＳＯＰのピン配置を示す図である。
【図２９】 ｘ３２ビット構成のＤＲＡＭにおけるＴＳＯＰ時の従来のパッド配置を示す図である。
【符号の説明】
１ メモリセルアレイ、２ クロック制御回路、３ アドレスバッファ、４ 入出力バッファ、５ 行アドレスデコーダ、６ 列アドレスデコーダ、７ センスアンプ／入出力制御回路、８，８Ａ，８Ｂ ＶＤＣ回路、１１，１７ ＶＤＤパッド、１２，１８ ＶＳＳパッド、８１，８１Ａ，８３ ＶＤＣＳ回路、８２，８４ ＶＤＣＰ回路、１００ ＡＬＩＶＥ回路、１１３〜１１５，３１７，８１６ 外部電源ノード、１１６，１１７，３１８，８１７ 内部電源ノード、２０１〜２０４，２０１１，２０１２，２０２１，２０２２，２０３１，２０３２，２０４１，２０４２ バンク、２０５ ＤＱパッド、２０６ ローカルＩ／Ｏ線、２０７，２０７１〜２０７４ データバス、２０８ イコライズ回路、２０９ グローバルＩ／Ｏ線、３０１ 動作電圧モード切替回路、３０２ インターフェース電圧モード切替回路、３１１，３１１Ａ，３２１ 切替信号発生回路、３１２，８１１，８１１Ａ 差動増幅回路、３１３，８１２，８１２Ａ 駆動回路、３２２ ＴＴＬインターフェース用入力回路、３２３ １．８Ｖインターフェース用入力回路、３２４ ＮＡＮＤ回路、８１３ 切替回路、３１１１，３２１１ 電圧選択パッド、３１１５ ヒューズ。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、多様なパッケージに対応可能なパッド配置、回路配置および回路構成を備える半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、半導体記憶装置においては、大容量化が進むとともに、実装密度を向上させるため、ＢＧＡ（Ball Grid Array）パッケージやＭＣＰ（Multi Chip Package）など、パッケージの小型化が進んでいる。
【０００３】
半導体記憶装置上のパッド配置については、ＢＧＡパッケージでパッケージされる時は、ＢＧＡの構造上、周辺パッド配置の構成がとられる。また、ＭＣＰでパッケージされる時についても、半導体チップを積層する構造上、ＢＧＡパッケージと同様に周辺パッド配置の構成がとられる。
【０００４】
一方、ＴＳＯＰ（Thin Small Outline Package）でパッケージされる時には、リードフレームを使用するため、周辺パッド配置とするとリードフレームの設計が難しく、ＬＯＣ（Lead On Chip）構造を用いた中央パッド配置の構成がとられている。
【０００５】
図２８は、ｘ３２ビット構成のＤＲＡＭ（Dynamic Random Access Memory）におけるＴＳＯＰのピン配置を示した図である。このピン配置では、電源系のピン（ＶＤＤ，ＶＳＳ，ＶＤＤＱ，ＶＳＳＱで表わされたピン）、データピン（ＤＱｉで表わされたピン）、アドレスピン（Ａｉで表わされたピン）および制御信号ピン（ＣＬＫ，ＣＫＥ，ＷＥ，ＲＡＳ，ＣＡＳ，ＣＳなどで表わされたピン）などが２辺に沿って配置されている。なお、符号１３Ａについては、後述する。
【０００６】
また、図２９は、図２８に示されたＴＳＯＰに対応した従来のｘ３２ビット構成ＤＲＡＭのパッド配置を示した図である。このＤＲＡＭは、ＴＳＯＰに対応するため、パッケージのピン配列と同順に、かつ、中央部にパッドが配列されている。
【０００７】
【発明が解決しようとする課題】
一方で、従来のように、半導体装置のパッケージ方法により半導体記憶装置のパッド配置の構成が異なることは、製造コストの削減、多様な製品品種への対応などの面から望ましくない。
【０００８】
また、半導体記憶装置を語構成の観点からとらえると、多ピンとなるｘ３２ビット構成時は、たとえば、ｘ３２ビット構成のＴＳＯＰを周辺パッド配置で実現しようとすると、リードフレームのスペースを確保する関係上、装置が全体として大型化するという問題があった。
【０００９】
一方、ｘ１６ビット以下の場合には、ピン数が少なく、ｘ１６ビット構成のＢＧＡパッケージやＭＣＰを考慮すると周辺パッド配置が望ましく、さらにＭＣＰを考慮すれば２辺のみに配置することが望ましい。
【００１０】
この問題は、上述ではｘ１６ビットとｘ３２ビットとを境目に多ピンの定義をしたが、将来さらなる微細化技術が進んだときに、ｘ３２ビットとｘ６４ビットとにおいても、さらにはその上の多ビット構成化においても、同様の問題が発生し得ると考えられる。
【００１１】
そして、近年ますます進展する高密度実装化に伴い、半導体記憶装置は、多様なパッケージに対応可能であるとともに、パッケージの小型化に対応可能なものでなければならない。
【００１２】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、多様なパッケージに対応可能な半導体記憶装置を提供することである。
【００１３】
また、この発明の別の目的は、異なる語構成のいずれにも対応可能な半導体記憶装置を提供することである。
【００１４】
さらに、この発明の別の目的は、上記目的を達成する上でさらにパッケージの小型化を実現する半導体記憶装置を提供することである。
【００１５】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、矩形の半導体記憶装置であって、外部から入力されるデータを記憶する記憶素子と、記憶素子が外部と電源、データおよび信号をそれぞれやり取りするための複数のボンディングパッドとを備える。当該半導体記憶装置の対向する２辺の各々の中央部近傍に、第１の電源パッドおよび第１の接地パッドが配置され、２辺と異なる他の２辺の各々に沿った周辺部に、第２の電源パッドおよび第２の接地パッドを含む他のボンディングパッドが配列される。
【００１６】
好ましくは、半導体記憶装置は、データの入出力を行なう入出力バッファをさらに備える。当該半導体記憶装置は、データの入出力の語構成が第１の語構成の場合と第１の語構成よりも大きい第２の語構成の場合とで使用可能である。他の２辺の各々に沿って配列される、第２の電源パッドおよび第２の接地パッド以外の複数のボンディングパッドは、入出力バッファに接続され、かつ、語構成が第１および第２の語構成のいずれの場合にも用いられる第１の複数のデータパッドと、入出力バッファに接続され、かつ、語構成が第１の語構成の場合には用いられずに第２の語構成の場合に用いられる第２の複数のデータパッドとを含む。第１の電源パッドおよび第１の接地パッドにそれぞれ外部電源電位および接地電位が供給される場合、第１および第２の複数のデータパッドを介してデータの入出力が行なわれ、第２の電源パッドおよび第２の接地パッドにそれぞれ外部電源電位および接地電位が供給される場合、第１の複数のデータパッドを介してデータの入出力が行なわれる。
【００１７】
好ましくは、当該半導体記憶装置は、データの入出力の語構成が第１の語構成の場合と第１の語構成よりも大きい第２の語構成の場合とで使用可能である。語構成が第１の語構成のとき、第２の電源パッドに外部電源電位が供給され、第２の接地パッドに接地電位が供給される。語構成が第２の語構成のとき、第１の電源パッドに外部電源電位が供給され、第１の接地パッドに接地電位が供給される。
【００１８】
好ましくは、第２の電源パッドおよび第２の接地パッドは、他の２辺の各々に沿って配列されたボンディングパッドの列の最端部の各々に配置される。
【００１９】
好ましくは、記憶素子は、複数のメモリセルを含むメモリセルアレイと、ボンディングパッドに含まれるデータ入出力パッドに接続されて外部とデータの入出力を行なう入出力回路と、メモリセルアレイと入出力回路との間のデータの伝送を行なうデータバスとを含む。メモリセルアレイは、当該半導体記憶装置を中央で縦横に区分して形成される４つの領域のそれぞれに分割して配置された４つのバンクからなる。入出力回路は、ボンディングパッドの列とともに他の２辺に沿った周辺部に配置される。データバスは、各バンク間および他の２辺に沿って配置される。各バンクは、他の２辺に平行なバンク間に配置された中央のデータバスと接続される。
【００２０】
好ましくは、半導体記憶装置は、データバスを所定の期間、所定の電位に設定するイコライズ回路をさらに備える。イコライズ回路は、入出力回路と各バンクとを接続するデータバスのデータ経路上に、少なくとも１つ以上配置される。
【００２１】
好ましくは、記憶素子は、複数のメモリセルを含むメモリセルアレイと、ボンディングパッドに含まれるデータ入出力パッドに接続されて外部とデータの入出力を行なう入出力回路と、メモリセルアレイと入出力回路との間のデータの伝送を行なうデータバスとを含む。メモリセルアレイは、当該半導体記憶装置を中央で縦横に区分して形成される４つの領域のそれぞれに分割して配置された４つのバンクからなる。入出力回路は、ボンディングパッドの列とともに他の２辺に沿った周辺部に配置される。データバスは、他の２辺に平行する当該半導体記憶装置の中央部と、２辺および他の２辺とに沿って配置される。各バンクは、他の２辺に平行なバンク間に配置された中央のデータバスと接続される。
【００２２】
好ましくは、記憶素子は、複数のメモリセルを含むメモリセルアレイと、ボンディングパッドに含まれるデータ入出力パッドに接続されて外部とデータの入出力を行なう入出力回路と、メモリセルアレイと入出力回路との間のデータの伝送を行なうデータバスとを含む。メモリセルアレイは、階層Ｉ／Ｏ構成のメモリセルアレイであって、当該半導体記憶装置を中央で縦横に区分して形成される４つの領域のそれぞれに分割して配置された４つのバンクからなる。入出力回路は、ボンディングパッドの列とともに他の２辺に沿った周辺部に配置される。データバスは、２辺に平行する当該半導体記憶装置の中央部および他の２辺に沿って配置される。各バンクは、２辺に平行なバンク間に配置された中央のデータバスと接続される。
【００２３】
好ましくは、記憶素子は、複数のメモリセルを含むメモリセルアレイと、第１の電源パッドから供給される外部電源電位を内部電源電位に変換してメモリセルアレイに電源を供給する電圧降下回路とを含む。電圧降下回路は、メモリセルアレイ上の各々のセンスアンプ帯に小型化して配置され、第１の電源パッドと接続されて２辺の各々に沿って配線される第１の外部電源線と、第１の外部電源線と接続されてメモリセルアレイ上に複数配線される第２の外部電源線とを介して第１の電源パッドから外部電源電位が供給される。
【００２４】
また、この発明によれば、半導体装置は、請求項１に記載の半導体記憶装置と、半導体記憶装置が搭載されるＴＳＯＰパッケージと、半導体記憶装置がＴＳＯＰパッケージの外部と電源、データおよび信号をやり取りする複数のリードフレームとを備える。第１の電源パッドは、外部電源電位が供給されるリードフレームと電気的に接続される。第１の接地パッドは、接地電位が供給されるリードフレームと電気的に接続される。
【００２５】
また、この発明によれば、半導体装置は、請求項１に記載の半導体記憶装置と、半導体記憶装置が搭載されるＢＧＡパッケージとを備える。半導体記憶装置は、第２の電源パッドを介して外部電源電位を受け、第２の接地パッドを介して接地電位を受ける。
【００２６】
また、この発明によれば、半導体装置は、請求項１に記載の半導体記憶装置と、半導体記憶装置が搭載されるパッケージと、半導体記憶装置がパッケージの外部と電源、データおよび信号をやり取りする複数のリードフレームとを備える。半導体記憶装置の他の２辺の各々に沿って配列されるボンディングパッドの列の端部の各々に配置される複数のボンディングパッドは、パッケージのピン配列と逆順に配置される。逆順に配置された複数のボンディングパッドにそれぞれ対応する複数のリードフレームは、互いに隣接するリードフレームと交差することなく、逆順に配置された複数のボンディングパッドが近接する半導体記憶装置の２辺の一方の側から回り込むように配線される。逆順に配置された複数のボンディングパッドにそれぞれ対応する複数のリードフレームの先端部は、逆順に配置された複数のボンディングパッドと正順に配設される。
【００２７】
好ましくは、半導体記憶装置は、データの入出力の語構成が第１の語構成の場合と第１の語構成よりも大きい第２の語構成の場合とで使用可能である。そして、他の２辺の各々に沿って配列されるボンディングパッドの列は、語構成が第１の語構成の場合に使用される第３の電源パッドおよび第３の接地パッドの対と、語構成が第２の語構成の場合に使用される第４の電源パッドおよび第４の接地パッドの対とを各々少なくとも１対以上含む。第３の電源パッドおよび第３の接地パッドの対並びに第４の電源パッドおよび第４の接地パッドの対の各々は、他の２辺の各々に沿って配列されるボンディングパッドの列の端部の各々に配置される。第３の電源パッドおよび第３の接地パッドは、パッケージのピン配列と同順に配置される。第４の電源パッドおよび第４の接地パッドは、パッケージのピン配列と逆順に配置される。
【００２８】
また、この発明によれば、半導体記憶装置は、長方形の形状を有する。そして、半導体記憶装置は、長方形の第１および第２の短辺の各々の中央部近傍であって、かつ、当該半導体記憶装置の周辺領域に配置される第１の電源パッドおよび第１の接地パッドと、長方形の第１の長辺に沿って当該半導体記憶装置の周辺領域において第２の長辺よりも第１の長辺に近い位置に配列される第２の電源パッド、データの入出力が行なわれる第１の複数のデータ入出力パッド、アドレス信号が入力される第１の複数のアドレス信号パッド、および制御信号が入力される第１の制御信号パッドと、長方形の第２の長辺に沿って当該半導体記憶装置の周辺領域において第１の長辺よりも第２の長辺に近い位置に配列される第２の接地パッド、データの入出力が行なわれる第２の複数のデータ入出力パッド、アドレス信号が入力される第２の複数のアドレス信号パッド、および制御信号が入力される第２の制御信号パッドと、データ入出力パッド間に配置される第３の電源パッドまたは第３の接地パッドとを備える。
【００３０】
好ましくは、半導体記憶装置は、第１の電源パッドまたは第２の電源パッドから供給される外部電源電圧を降圧して内部電源電圧を出力する電圧降下回路をさらに備える。
【００３１】
好ましくは、第２の電源パッドは、当該半導体記憶装置の周辺領域において第１の長辺よりも第２の長辺に近い位置にさらに配置される。第２の接地パッドは、当該半導体記憶装置の周辺領域において第２の長辺よりも第１の長辺に近い位置にさらに配置される。
【００３２】
好ましくは、第１の電源パッドは、第２の長辺よりも第１の長辺に近い位置に配置される。第１の接地パッドは、第１の長辺よりも第２の長辺に近い位置に配置される。
【００３３】
好ましくは、当該半導体記憶装置は、入出力されるデータの語構成を第１の語構成と第１の語構成よりも大きい第２の語構成とで使用の切替が可能である。語構成が第１の語構成の場合、第２の電源パッドに外部電源電圧が供給され、第２の接地パッドに接地電圧が供給される。語構成が第２の語構成の場合、第１の電源パッドに外部電源電圧が供給され、第１の接地パッドに接地電圧が供給される。
【００３４】
好ましくは、当該半導体記憶装置の周辺領域において第２の長辺よりも第１の長辺に近い位置に第２の電源パッドが配置される場合には、第２の電源パッドは、第１の複数のデータ入出力パッド、第１の複数のアドレス信号パッドおよび第１の制御信号パッドを含む第１のパッド列と第１の短辺との間、ならびに第１のパッド列と第２の短辺との間に配置される。当該半導体記憶装置の周辺領域において第１の長辺よりも第２の長辺に近い位置に第２の電源パッドが配置される場合には、第２の電源パッドは、第２の複数のデータ入出力パッド、第２の複数のアドレス信号パッドおよび第２の制御信号パッドを含む第２のパッド列と第１の短辺との間、ならびに第２のパッド列と第２の短辺との間に配置される。当該半導体記憶装置の周辺領域において第２の長辺よりも第１の長辺に近い位置に第２の接地パッドが配置される場合には、第２の接地パッドは、第１のパッド列と第１の短辺との間、および第１のパッド列と第２の短辺との間に配置される。当該半導体記憶装置の周辺領域において第１の長辺よりも第２の長辺に近い位置に第２の接地パッドが配置される場合には、第２の接地パッドは、第２のパッド列と第１の短辺との間、および第２のパッド列と第２の短辺との間に配置される。
好ましくは、第１の語構成は、１６ビット以上であり、第２の語構成は、３２ビット以上である。
また、この発明によれば、半導体装置は、請求項１４から請求項１７のいずれか１項に記載の半導体記憶装置と、半導体記憶装置が搭載されるＴＳＯＰパッケージと、半導体記憶装置の複数のパッドに電気的に接続される複数のリードフレームとを備える。第１の電源パッドは、外部電源電圧が供給されるリードフレームと電気的に接続される。第１の接地パッドは、接地電圧が供給されるリードフレームと電気的に接続される。
また、この発明によれば、半導体装置は、請求項１８から請求項２０のいずれか１項に記載の半導体記憶装置と、半導体記憶装置が搭載されるＴＳＯＰパッケージと、半導体記憶装置の複数のパッドに電気的に接続される複数のリードフレームとを備える。半導体記憶装置に入出力されるデータの語構成は、第１の語構成から成る。第２の電源パッドは、外部電源電圧が供給されるリードフレームと電気的に接続される。第２の接地パッドは、接地電圧が供給されるリードフレームと電気的に接続される。
また、この発明によれば、半導体装置は、請求項１８から請求項２０のいずれか１項に記載の半導体記憶装置と、半導体記憶装置が搭載されるＴＳＯＰパッケージと、半導体記憶装置の複数のパッドに電気的に接続される複数のリードフレームとを備える。半導体記憶装置に入出力されるデータの語構成は、第２の語構成から成る。第１の電源パッドは、外部電源電圧が供給されるリードフレームと電気的に接続される。第１の接地パッドは、接地電圧が供給されるリードフレームと電気的に接続される。
また、この発明によれば、半導体装置は、請求項１４から請求項１７のいずれか１項に記載の半導体記憶装置と、半導体記憶装置が搭載されるＢＧＡパッケージとを備える。半導体記憶装置は、第２の電源パッドを介して外部電源電圧を受け、第２の接地パッドを介して接地電圧を受ける。
また、この発明によれば、半導体装置は、請求項１４から請求項１７のいずれか１項に記載の半導体記憶装置を含む複数の半導体チップと、複数の半導体チップが搭載されるマルチチップパッケージとを備える。半導体記憶装置は、第１の電源パッドまたは第２の電源パッドを介して外部電源電圧を受け、第１の接地パッドまたは第２の接地パッドを介して接地電圧を受ける。
また、この発明によれば、ダイナミックランダムアクセスメモリは、長方形の形状を有する。そして、ダイナミックランダムアクセスメモリは、行列状に配列された複数のメモリセルを含むメモリセルアレイと、メモリセルを選択するアドレス信号を当該ダイナミックランダムアクセスメモリの外部から受け、その受けたアドレス信号を当該ダイナミックランダムアクセスメモリの内部へ出力するアドレスバッファと、当該ダイナミックランダムアクセスメモリの外部から与えられる信号に基づいて、アドレス信号がメモリセルアレイの行を示す行アドレス信号か、それともメモリセルアレイの列を示す列アドレス信号かを判断するクロック制御回路と、当該ダイナミックランダムアクセスメモリの外部から与えられるデータを受け、また、メモリセルからのデータを当該ダイナミックランダムアクセスメモリの外部へ出力する入出力バッファと、長方形の第１および第２の短辺の各々の中央部近傍であって、かつ、当該ダイナミックランダムアクセスメモリの周辺領域に配置される第１の電源パッドおよび第１の接地パッドと、長方形の第１の長辺に沿って当該ダイナミックランダムアクセスメモリの周辺領域において第２の長辺よりも第１の長辺に近い位置に配列される第２の電源パッド、データの入出力が行なわれる第１の複数のデータ入出力パッド、アドレス信号が入力される第１の複数のアドレス信号パッド、および制御信号が入力される第１の制御信号パッドと、長方形の第２の長辺に沿って当該ダイナミックランダムアクセスメモリの周辺領域において第１の長辺よりも第２の長辺に近い位置に配列される第２の接地パッド、データの入出力が行なわれる第２の複数のデータ入出力パッド、アドレス信号が入力される第２の複数のアドレス信号パッド、および制御信号が入力される第２の制御信号パッドと、データ入出力用の電源電圧が供給される第３の電源電圧パッドと、データ入出力用の接地電圧が供給される第３の接地電圧パッドとを備える。第３の電源電圧パッドおよび第３の接地電圧パッドは、データ入出力パッドに隣接して配置される。
好ましくは、ダイナミックランダムアクセスメモリは、第１の電源パッドまたは第２の電源パッドから供給される外部電源電圧を降圧して内部電源電圧を出力する電圧降下回路をさらに備える。
好ましくは、第２の電源パッドは、当該ダイナミックランダムアクセスメモリの周辺領域において第１の長辺よりも第２の長辺に近い位置にさらに配置される。第２の接地パッドは、当該ダイナミックランダムアクセスメモリの周辺領域において第２の長辺よりも第１の長辺に近い位置にさらに配置される。
好ましくは、第１の電源パッドは、第２の長辺よりも第１の長辺に近い位置に配置される。第１の接地パッドは、第１の長辺よりも第２の長辺に近い位置に配置される。
好ましくは、当該ダイナミックランダムアクセスメモリは、データの入出力の語構成が第１の語構成と第１の語構成よりも大きい第２の語構成とのいずれの構成にも使用が可能である。語構成が第１の語構成の場合、第２の電源パッドに外部電源電圧が供給され、第２の接地パッドに接地電圧が供給される。語構成が第２の語構成の場合、第１の電源パッドに外部電源電圧が供給され、第１の接地パッドに接地電圧が供給される。
好ましくは、当該ダイナミックランダムアクセスメモリの周辺領域において第２の長辺よりも第１の長辺に近い位置に第２の電源パッドが配置される場合には、第２の電源パッドは、第１の複数のデータ入出力パッド、第１の複数のアドレス信号パッドおよび第１の制御信号パッドを含む第１のパッド列の最端部に配置される。当該ダイナミックランダムアクセスメモリの周辺領域において第１の長辺よりも第２の長辺に近い位置に第２の電源パッドが配置される場合には、第２の電源パッドは、第２の複数のデータ入出力パッド、第２の複数のアドレス信号パッドおよび第２の制御信号パッドを含む第２のパッド列の最端部に配置される。当該ダイナミックランダムアクセスメモリの周辺領域において第２の長辺よりも第１の長辺に近い位置に第２の接地パッドが配置される場合には、第２の接地パッドは、第１のパッド列の最端部に配置される。当該ダイナミックランダムアクセスメモリの周辺領域において第１の長辺よりも第２の長辺に近い位置に第２の接地パッドが配置される場合には、第２の接地パッドは、第２のパッド列の最端部に配置される。
好ましくは、第１の語構成は、１６ビット以上であり、第２の語構成は、３２ビット以上である。
また、この発明によれば、半導体装置は、請求項２６から請求項２９のいずれか１項に記載のダイナミックランダムアクセスメモリと、ダイナミックランダムアクセスメモリが搭載されるＴＳＯＰパッケージと、ダイナミックランダムアクセスメモリの複数のパッドに電気的に接続される複数のリードフレームとを備える。第１の電源パッドは、外部電源電圧が供給されるリードフレームと電気的に接続される。第１の接地パッドは、接地電圧が供給されるリードフレームと電気的に接続される。
また、この発明によれば、半導体装置は、請求項３０から請求項３２のいずれか１項に記載のダイナミックランダムアクセスメモリと、ダイナミックランダムアクセスメモリが搭載されるＴＳＯＰパッケージと、ダイナミックランダムアクセスメモリの複数のパッドに電気的に接続される複数のリードフレームとを備える。ダイナミックランダムアクセスメモリに入出力されるデータの語構成は、第１の語構成から成る。第２の電源パッドは、外部電源電圧が供給されるリードフレームと電気的に接続される。第２の接地パッドは、接地電圧が供給されるリードフレームと電気的に接続される。
また、この発明によれば、半導体装置は、請求項３０から請求項３２のいずれか１項に記載のダイナミックランダムアクセスメモリと、ダイナミックランダムアクセスメモリが搭載されるＴＳＯＰパッケージと、ダイナミックランダムアクセスメモリの複数のパッドに電気的に接続される複数のリードフレームとを備える。ダイナミックランダムアクセスメモリに入出力されるデータの語構成は、第２の語構成から成る。第１の電源パッドは、外部電源電圧が供給されるリードフレームと電気的に接続される。第１の接地パッドは、接地電圧が供給されるリードフレームと電気的に接続される。
また、この発明によれば、半導体装置は、請求項２６から請求項２９のいずれか１項に記載のダイナミックランダムアクセスメモリと、ダイナミックランダムアクセスメモリが搭載されるＢＧＡパッケージとを備える。ダイナミックランダムアクセスメモリは、第２の電源パッドを介して外部電源電圧を受け、第２の接地パッドを介して接地電圧を受ける。
また、この発明によれば、半導体装置は、請求項２６から請求項２９のいずれか１項に記載のダイナミックランダムアクセスメモリを含む複数の半導体チップと、複数の半導体チップが搭載されるマルチチップパッケージとを備える。ダイナミックランダムアクセスメモリは、第１の電源パッドまたは第２の電源パッドを介して外部電源電圧を受け、第１の接地パッドまたは第２の接地パッドを介して接地電圧を受ける。
【００３５】
上述したように、この発明による半導体記憶装置によれば、パッドの配置を周辺パッド配置とし、ＴＳＯＰにおいても対応可能な配置構成としたので、従来より周辺パッド配置構成をとるＢＧＡパッケージやＭＣＰとともに多様なパッケージに対応が可能となる。
【００３６】
また、第１の語構成時および第１の語構成より大きい第２の語構成時のいずれに対しても対応可能な周辺パッド配置の構成としたので、さらに多様な使用態様にも対応が可能となる。
【００３７】
また、この発明による半導体記憶装置によれば、周辺パッド配置に対応して電圧降下回路についても周辺配置とし、かつ、可能な限り電源パッドの近傍に配置するようにしたので、電源特性を劣化させることなく、周辺パッド配置による多様なパッケージに対する対応が可能となる。
【００３８】
さらに、第２の語構成時に比べて消費電力の少ない第１の語構成時において電圧降下回路の能力を適正化したので、第１の語構成時において小電力化を図ることができる。
【００４０】
また、さらに、この発明による半導体記憶装置によれば、周辺パッド配置における最適なデータバスの構成としたので、多様なパッケージに対応可能であり、かつ、データ伝送遅れによる特性劣化に配慮した半導体記憶装置が実現できる。
【００４１】
さらに、データバスの各所にイコライズ回路を配置したので、データ伝送時のデータの遅延を防止することができる。
【００４２】
また、さらに、この発明による半導体記憶装置によれば、周辺パッド配置に対応した電圧降下回路の配置としたので、これによっても装置の小型化を図ることができる。
【００４３】
さらに、電圧降下回路をセンスアンプ帯に分散配置することも可能としたので、さらなる装置の小型化が実現できるとともに、さらに、外部電源線の強化も図ることができる。
【００４６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００４７】
図１は、この発明における半導体記憶装置を機能的に説明するための概略ブロック図である。
【００４８】
図１を参照して、半導体記憶装置は、メモリセルアレイ１と、クロック制御回路２と、アドレスバッファ３と、入出力バッファ４と、行アドレスデコーダ５と、列アドレスデコーダ６と、センスアンプ／入出力制御回路７と、電圧降下回路８（Voltage Down Converter、以下、ＶＤＣ回路８と称する。）とを備える。
【００４９】
メモリセルアレイ１は、行列状に配置された複数のメモリセルと、各メモリセルと行アドレスデコーダ５とを接続する複数のワード線と、各メモリセルとセンスアンプ／入出力制御回路７とを接続する複数のビット線対とを含む。
【００５０】
アドレスバッファ３は、外部から受けるアドレス信号Ａ０〜Ａｎをラッチして、クロック制御回路２から受けるクロック信号ＣＬＫに同期してアドレス信号を出力する。
【００５１】
クロック制御回路２は、外部からクロック信号ＣＬＫ，クロックイネーブル信号ＣＫＥ，ロウアドレスストローブ信号／ＲＡＳ，コラムアドレスストローブ信号／ＣＡＳ，ライトイネーブル信号／ＷＥを含む信号を受ける。そして、クロック制御回路２は、ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳの各制御信号の論理レベルの変化に応じて、アドレスバッファ３が取込んだアドレス信号Ａ０〜Ａｎが行アドレス信号であるか列アドレス信号であるかを判断する。そして、クロック制御回路２は、アドレス信号Ａ０〜Ａｎが行アドレス信号であると判断すると、クロック信号ＣＬＫに同期して行アドレスデコーダ５を活性化する信号を行アドレスデコーダ５へ出力する。
【００５２】
行アドレスデコーダ５は、クロック制御回路２から受けた信号に応じて活性化されると、アドレスバッファ３から取込んだアドレス信号Ａ０〜Ａｎに基づいてメモリセルアレイ１上の所定のワード線をワード線ドライバ（図示せず）により活性化する。
【００５３】
一方、クロック制御回路２は、アドレス信号Ａ０〜Ａｎが列アドレス信号であると判断すると、クロック信号ＣＬＫに同期して列アドレスデコーダ６を活性化する信号を列アドレスデコーダ６へ出力する。
【００５４】
列アドレスデコーダ６は、クロック制御回路２から受けた信号に応じて活性化されると、アドレスバッファ３から取込んだアドレス信号Ａ０〜Ａｎに基づいてメモリセルアレイ１上の所定のビット線対を活性化する。
【００５５】
そして、センスアンプ／入出力制御回路７は、たとえばデータ読出し時であれば、活性化されたビット線対上の信号を増幅してＩ／Ｏ線を介して入出力バッファ４へ出力する。
【００５６】
このようにして、アドレス信号Ａ０〜Ａｎに対応するメモリセルアレイ１上のメモリセルが活性化され、データの入出力が行なわれる。
【００５７】
入出力バッファ４は、データ出力の際には、センスアンプ／入出力制御回路７によりメモリセルアレイ１上のビット線対から読出された内部データＩＤＱを受け、クロック制御信号２から受けるクロック信号に同期してデータＤＱ１〜ＤＱｉを外部へ出力する。
【００５８】
また、入出力バッファ４は、データ入力の際には、外部からデータＤＱ１〜ＤＱｉを入力し、クロック信号に同期して内部データＩＤＱをセンスアンプ／入出力制御回路７へ出力する。
【００５９】
そして、センスアンプ／入出力制御回路７は、センスアンプにより内部データＩＤＱをメモリセルアレイ１上のビット線対へ出力する。
【００６０】
上述したクロック制御回路２、アドレスバッファ３、入出力バッファ４、行アドレスデコーダ５、列アドレスデコーダ６およびセンスアンプ／入出力制御回路７の各回路は、ＶＤＣ回路８から内部電源ｉｎｔ．ＶＤＤの供給を受けて動作する。ＶＤＣ回路８は、外部電源ｅｘｔ．ＶＤＤを所定の内部電源ｉｎｔ．ＶＤＤに降圧し、半導体記憶装置内の各回路へ供給する回路である。
【００６１】
（パッド配置）
［実施の形態１］
図２は、この発明の実施の形態１による半導体記憶装置のパッド配置を示した図である。図２を参照して、パッドは、半導体記憶装置の対向する２辺に沿った周辺部に配列される（以下、パッドが配列される２辺に沿った周辺領域をＥＡＳＴ／ＷＥＳＴ帯と称し、さらに、Ｅ／Ｗ帯と略称する。）。また、従来、パッド列の最端部に配置していた電源パッドであるＶＤＤパッド１１とＶＳＳパッド１２は、パッドが配列されていない他の２辺の中央部近傍に配置される（以下、ＥＡＳＴ／ＷＥＳＴ帯でない２辺に沿った周辺領域をＮＯＲＴＨ／ＳＯＵＴＨ帯と称し、さらに、Ｎ／Ｓ帯と略称する。）。
【００６２】
実施の形態１によれば、半導体記憶装置の周辺のＥ／Ｗ帯にパッドが配置され、最端部の電源パッドをＮ／Ｓ帯の中央部近傍に配置するようにしたので、リードフレームが用いられるＴＳＯＰにおいて、Ｎ／Ｓ帯外側のスペースも有効に利用することによってリードフレームの設計が可能となり、従来困難であった周辺パッド配置が可能となる。
【００６３】
よって、実施の形態１による半導体記憶装置は、周辺パッド構成でありながらＴＳＯＰに対応することができ、従来より周辺パッド配置構成をとるＢＧＡパッケージやＭＣＰとともに多様なパッケージに対応が可能となる。
【００６４】
［実施の形態２］
実施の形態２においては、実施の形態１において、さらに、Ｅ／Ｗ帯に配列されたパッド列の端部のパッドが、パッケージのピン配列と逆順に配置される。
【００６５】
図３は、実施の形態２による半導体記憶装置のパッド配置を示した図である。符号１３〜１６で示されるパッド群の各々において、パッケージのピン配列と逆順にパッドが配置される。すなわち、符号１３で示されるパッドについてみると、この半導体記憶装置が封入されるパッケージの符号１３に対応するピン配置は、図２８において示された符号１３Ａで示される。符号１３Ａのピン配置は、端部の方から順に、ＤＱ０，ＶＤＤＱ，ＤＱ１，ＤＱ２，ＶＳＳＱ，ＤＱ３の順である。
【００６６】
一方、再び図３を参照して、符号１３のパッド配置は、端部のほうから順に、ＤＱ３，ＶＳＳＱ，ＤＱ２，ＤＱ１，ＶＤＤＱ，ＤＱ０の順であり、符号１３Ａのピン配置と逆順としている。
【００６７】
このパッドの逆順配置は、その他の符号１４〜１６についても同様である。
図４は、実施の形態２による半導体記憶装置がＴＳＯＰでパッケージされるときのリードフレームのレイアウトについて示した図である。図４は、パッケージと半導体記憶装置との１角を拡大して示した図であり、その他の角についても同様のレイアウトである。図４に示すように、端部のパッドについてはＮ／Ｓ帯側からリードフレームを引回す構成としたため、周辺パッド配置でＴＳＯＰに対応可能としている。
【００６８】
実施の形態２によれば、半導体記憶装置は、周辺パッド配置とし、最端部の電源パッドをＮ／Ｓ帯に配置するとともに、パッド列の端部の配列順をパッケージのピン配列と逆順にしたので、リードフレームのレイアウト設計が容易となる。
【００６９】
そして、実施の形態２による半導体記憶装置は、周辺パッド構成でありながらＴＳＯＰに対応することができ、従来より周辺パッド配置構成をとるＢＧＡパッケージやＭＣＰとともに多様なパッケージに対応が可能となる。
【００７０】
［実施の形態３］
図５を参照して、実施の形態３においては、実施の形態２において、さらに、Ｅ／Ｗ帯に配列されたパッド列の最端部に、当該半導体記憶装置がｘ１６ビットで使用されるときに使用されるＶＤＤパッド１７およびＶＳＳパッド１８が配置される。そして、実施の形態２において説明したＶＤＤパッド１１およびＶＳＳパッド１２は、半導体記憶装置がｘ３２ビットで使用されるときの電源パッドとして使用される。
【００７１】
半導体記憶装置がｘ１６ビットで使用されるときは、ピン数が少ないため、Ｅ／Ｗ帯のみの周辺パッド配置であってもＴＳＯＰに対応可能である。
【００７２】
また、ＢＧＡパッケージにおいても、ｘ１６ビットとして使用されるときは、ＶＤＤパッド１１およびＶＳＳパッド１２を使用せずにＥ／Ｗ帯に配置されたＶＤＤパッド１７およびＶＳＳパッド１８を用いた方が、パッケージを小型化できる。
【００７３】
さらに、同様にｘ１６ビットとして使用されることが多いＭＣＰについても、ＭＣＰは半導体記憶装置を積層してパッケージする構造上、パッドは２辺のみに配置されている方が設計が容易である。
【００７４】
以上より、実施の形態３によれば、Ｎ／Ｓ帯に配置されたＶＤＤパッド１１およびＶＳＳパッド１２は、ｘ３２ビット時に使用し、また、Ｅ／Ｗ帯に配列されたパッド列の最端部にＶＤＤパッド１７およびＶＳＳパッド１８をさらに配置してｘ１６ビット時に使用するようにしたので、半導体記憶装置は、ＴＳＯＰ、ＢＧＡパッケージおよびＭＣＰなど、多様なパッケージに対応することができる。
【００７５】
［実施の形態４］
図６を参照して、実施の形態４においては、Ｅ／Ｗ帯に配列されたパッド列の最端部に、ＶＤＤパッド１７およびＶＳＳパッド１８が対になって配置される。
【００７６】
ＢＧＡパッケージにおいては、各々のパッド列の最端部の各々にワイヤリングすることが可能であり、それに対応可能とするものである。
【００７７】
実施の形態４によれば、半導体記憶装置は、多様なパッケージに対応可能であることに加え、Ｅ／Ｗ帯に配列された各々のパッド列の最端部にＶＤＤパッド１７およびＶＳＳパッド１８を対にして配置したので、ＢＧＡパッケージにおいて電源系統を冗長化し、電源系統を強化することができる。
【００７８】
［実施の形態５］
実施の形態５においては、Ｅ／Ｗ帯に配列されたパッド列の端部の各々において、ＤＱパッド間に配置されているＶＤＤＱパッドおよびＶＳＳＱパッドについてｘ１６ビット用とｘ３２ビット用とを設ける。
【００７９】
ここで、ＶＤＤＱパッドおよびＶＳＳＱパッドは、ＶＤＤパッドおよびＶＳＳパッドと同様に、外部から電源が供給される電源パッドである。また、ＤＱパッドは、外部とデータを入出力するパッドである。
【００８０】
図７を参照して、半導体記憶装置は、Ｅ／Ｗ帯に配列されたパッド列の端部の各々に、ｘ１６ビット用のＶＤＤＱパッド１９およびＶＳＳＱパッド２０と、ｘ３２ビット用のＶＤＤＱパッド２１およびＶＳＳＱパッド２２とをそれぞれ備える。そして、ＶＤＤＱパッド２１およびＶＳＳＱパッド２２については、パッケージのピン配列と逆順に配置してある。
【００８１】
ｘ３２ビット時は多ピン構成となるため、上述したようにパッケージのピンからパッド列へそのままリードフレームを延線するのは困難であり、Ｅ／Ｗ帯に配列されたパッド列の端部のものについては、図４に示したように、Ｎ／Ｓ帯からリードフレームを回し込むことによりリードフレームの設計が可能となる。
【００８２】
ここで、ＤＱパッドにて入出力されるデータ信号であるＤＱｉについては、信号定義を変更しさえすれば信号順の入替えは可能であるため、パッドの配置順が入替わってもよいが、電源については、電源と接地とは入替えることはできない。
【００８３】
そこで、図７に示すように、Ｘ３２ビット用とｘ１６ビット用とでＶＤＤＱパッドおよびＶＳＳＱパッドを分け、ｘ３２ビット用のＶＤＤＱパッド２１とＶＳＳＱパッド２２とをピン配列の順と逆順に配置し、図４に示されたリードフレーム構成とすることで、パッケージの外部からはＶＤＤＱおよびＶＳＳＱの配列順は同じとなる。
【００８４】
一方、ｘ１６ビット時は、ピン数が少ないため、図４に示されたリードフレームのレイアウトにする必要は無く、逆にそのようにすると半導体記憶装置が大型化するためリードフレームの回し込みはしない。従って、ｘ１６ビット用としてのＶＤＤＱパッド１９およびＶＳＳＱパッド２０は、ピン配列の順と同順で配置される。
【００８５】
実施の形態５によれば、半導体記憶装置は、ｘ１６ビットで使用されてもｘ３２ビットで使用されても、ＶＤＤＱピンとＶＳＳＱピンの配列順を外部からは同じにすることができるので、多様なパッケージに対応可能であることに加えて、さらに、ｘ１６ビットとｘ３２ビットとのいずれにも対応することができる。
【００８６】
［実施の形態６］
実施の形態６は、実施の形態１〜５において説明したパッド構成をすべて実現したものである。
【００８７】
図８を参照して、半導体記憶装置においては、Ｅ／Ｗ帯の各々に沿った周辺部にパッドが配列される。そして、ｘ３２ビット用のＶＤＤパッド１１およびＶＳＳパッド１２は、Ｎ／Ｓ帯の中央部近傍に配置される。また、パッド列の端部のパッドは、ピン配列と逆順に配置される。また、さらに、逆順に配置されたパッドに含まれるＶＤＤＱパッド２１およびＶＳＳＱ２２パッドは、ｘ３２ビット用として用いられ、ｘ１６ビット用のＶＤＤＱパッド１９およびＶＳＳＱパッド２０は、ピン配列と同順にさらに配置される。また、さらに、各々のパッド列の各最端部に、ｘ１６ビット用のＶＤＤ１７パッドおよびＶＳＳパッド１８が対に配置される。
【００８８】
実施の形態６によれば、半導体記憶装置は、ＢＧＡパッケージ、ＭＣＰおよびＴＳＯＰのいずれにも対応可能であり、さらに、ｘ１６ビット用としてもｘ３２ビット用としても対応可能であり、いずれもアセンブリ工程においてボンディングオプションのみで多様な構成に対応することができる。
【００８９】
（ＶＤＣ回路）
［実施の形態７］
実施の形態７においても、実施の形態１〜６と同様に、パッドは、Ｅ／Ｗ帯の各々に配列され、従来、パッド列の最端部に配置していたＶＤＤパッドおよびＶＳＳパッドは、Ｎ／Ｓ帯の中央部近傍に配置される。そして、実施の形態７においては、それらのパッド配置に対応して、ＶＤＣ回路が電源パッドの近傍に配置される。ＶＤＣ回路には、メモリセルアレイ用のＶＤＣＳ回路と、周辺回路用のＶＤＣＰ回路とがある。
【００９０】
図９は、実施の形態７におけるＶＤＣＳ回路およびＶＤＣＰ回路の配置レイアウトを示した図である。Ｅ／Ｗ帯の各々に、主としてＢＧＡパッケージおよびＭＣＰ時に使用されるＶＤＣＳ回路８１およびＶＤＣＰ回路８２が各々２つずつ配置される。また、Ｎ／Ｓ帯の中央部に、主としてＴＳＯＰ時に使用されるＶＤＣＳ回路８３およびＶＤＣＰ回路８４が配置される。
【００９１】
なお、Ｅ／Ｗ帯に配置されたＶＤＣＳ回路８１およびＶＤＣＰ回路８２の各々は、ｘ１６ビット用として使用するようにしてもよく、Ｎ／Ｓ帯に配置されたＶＤＣＳ回路８３およびＶＤＣＰ回路８４の各々は、ｘ３２ビット用として使用するようにしてもよい。
【００９２】
また、電源が使用される内部回路の容量に応じて、ＶＤＣＳ回路８１，８３およびＶＤＣＰ回路８２，８４は、図９に示した数に限られず、必要数配置されるようにしてもよい。
【００９３】
実施の形態７によれば、周辺パッド配置に対応してＶＤＣＳ回路およびＶＤＣＰ回路についても周辺配置とし、かつ、可能な限り電源パッドの近傍に配置するようにしたので、半導体記憶装置は、電源特性を劣化させることなく、周辺パッド配置による多様なパッケージへの対応が可能となる。
【００９４】
［実施の形態８］
実施の形態８においては、実施の形態７において説明したＶＤＣＳ回路８１，８３またはＶＤＣＰ回路８２，８４について、半導体記憶装置がｘ１６ビットで使用されるときとｘ３２ビットで使用されるときとにおいて能力を切替えられるようにしている。すなわち、ｘ１６ビット時は、ｘ３２ビット時に比べて小電力で動作可能であるため、ＶＤＣ回路の能力を適正に低減して省電力化を図るものである。
【００９５】
ＶＤＣＳ回路８１，８３およびＶＤＣＰ回路８２，８４は、構成はすべて同じであるので、以下ＶＤＣＳ回路８１について説明する。
【００９６】
図１０を参照して、ＶＤＣＳ回路８１は、差動増幅回路８１１と、駆動回路８１２と、切替回路８１３と、内部ノード８１４，８１５と、外部電源ノード８１６と、内部電源ノード８１７とを含む。
【００９７】
差動増幅回路８１１は、ＰチャネルＭＯＳトランジスタ８１１１，８１１２と、ＮチャネルＭＯＳトランジスタ８１１３，８１１４とを含む。ＮチャネルＭＯＳトランジスタ８１１３は、ＶＤＣＳ回路８１の出力である内部電源電位ｉｎｔ．ＶＤＤを駆動電位として入力する。また、ＮチャネルＭＯＳトランジスタ８１１４は、内部電源電位ｉｎｔ．ＶＤＤの目標電位である基準電位ＶＲＥＦを駆動電位として入力する。
【００９８】
そして、差動増幅回路８１１は、内部電源電位ｉｎｔ．ＶＤＤと基準電位ＶＲＥＦとの電位差を増幅した出力電位を内部ノード８１４へ出力する。
【００９９】
駆動回路８１２は、ＰチャネルＭＯＳトランジスタ８１２１，８１２２を含む。ＰチャネルＭＯＳトランジスタ８１２１は、差動増幅回路８１１の出力電位を駆動電位として入力する。また、ＰチャネルＭＯＳトランジスタ８１２２は、後述する切替回路８１３の出力電位を駆動電位として入力する。
【０１００】
そして、駆動回路８１２は、差動増幅回路８１１および切替回路８１３の出力電位に応じて、外部電源ノード８１６から供給される外部電源電位ｅｘｔ．ＶＤＤを内部電源電位ｉｎｔ．ＶＤＤに降圧して内部電源ノード８１７へ出力する。
【０１０１】
切替回路８１３は、インバータ８１３１〜８１３３と、ＰチャネルＭＯＳトランジスタ８１３４，８１３５と、ＮチャネルＭＯＳトランジスタ８１３６とを含む。インバータ８１３１に入力される信号は、この半導体記憶装置がｘ１６ビットで使用されるときはＨ（論理ハイ）レベルであり、ｘ３２ビットで使用されるときはＬ（論理ロー）レベルの信号である。ＰチャネルＭＯＳトランジスタ８１３４は、インバータ８１３２の出力を駆動電位として入力する。また、ＮチャネルＭＯＳトランジスタ８１３６およびＰチャネルＭＯＳトランジスタ８１３５は、インバータ８１３３の出力を駆動電位として入力する。また、ＰチャネルＭＯＳトランジスタ８１３５のドレイン側は、外部電源ノード８１６と接続されている。
【０１０２】
そして、インバータ８１３１に入力される信号がＨレベルのとき、すなわちｘ１６ビット時は、切替回路８１３は、ＰチャネルＭＯＳトランジスタ８１３５を介して内部ノード８１５を外部電源電位ｅｘｔ．ＶＤＤに充電する。
【０１０３】
一方、インバータ８１３１に入力される信号がＬレベルのとき、すなわちｘ３２ビット時は、切替回路８１３は、内部ノード８１４の電位レベルをそのまま内部ノード８１５へ出力する。
【０１０４】
いま、ｘ３２ビット時の動作についてみると、内部電源電位ｉｎｔ．ＶＤＤが基準電圧ＶＲＥＦより高いとき、内部ノード８１４に出力される差動増幅回路８１１の出力電位はＨレベルとなり、駆動回路８１２におけるＰチャネルＭＯＳトランジスタ８１２１，８１２２はともにオフして内部電源ノード８１７への供給電流は抑止される。従って、内部電源電位ｉｎｔ．ＶＤＤは低下する。
【０１０５】
一方、内部電源電位ｉｎｔ．ＶＤＤが基準電圧ＶＲＥＦより低いとき、内部ノード８１４に出力される差動増幅回路８１１の出力電位はＬレベルとなり、駆動回路８１２におけるＰチャネルＭＯＳトランジスタ８１２１，８１２２はともにオンして外部電源ノード８１６からＰチャネルＭＯＳトランジスタ８１２１，８１２２を介して内部電源ノード８１７へ電流が供給される。従って、内部電源電位ｉｎｔ．ＶＤＤは上昇する。
【０１０６】
次に、ｘ１６ビット時の動作についてみると、このときは、上述したように内部ノード８１５の電位レベルはＨレベルにあり、駆動回路８１２のＰチャネルＭＯＳトランジスタ８１２２は常時オフされる。そして、内部電源電位ｉｎｔ．ＶＤＤが基準電圧ＶＲＥＦより高いとき、内部ノード８１４に出力される差動増幅回路８１１の出力電位はＨレベルとなり、駆動回路８１２におけるＰチャネルＭＯＳトランジスタ８１２１はオフして内部電源ノード８１７への供給電流は抑止される。従って、内部電源電位ｉｎｔ．ＶＤＤは低下する。
【０１０７】
一方、内部電源電位ｉｎｔ．ＶＤＤが基準電圧ＶＲＥＦより低いとき、内部ノード８１４に出力される差動増幅回路８１１の出力電位はＬレベルとなり、駆動回路８１２におけるＰチャネルＭＯＳトランジスタ８１２１はオンして外部電源ノードからＰチャネルＭＯＳトランジスタ８１２１を介して内部電源ノード８１７へ電流が供給される。従って、内部電源電位ｉｎｔ．ＶＤＤは上昇する。しかし、ＰチャネルＭＯＳトランジスタ８１２２はオフしているため、駆動回路８１２の内部電源ノード８１７への電流供給能力は、ｘ３２ビット時に比べて半分であり、能力が抑制される。
【０１０８】
このように、実施の形態８によれば、ｘ３２ビット時に比べて電力消費の少ないｘ１６ビット時においてＶＤＣ回路の能力を適正化したので、ｘ１６ビット時において省電力化を図ることができる。
【０１０９】
［実施の形態９］
実施の形態８においては、ｘ１６ビット時に駆動回路８１２の能力を抑えたが、実施の形態９においては、差動増幅回路８１１の能力を抑えることにより実施の形態８と同様の効果を得るものである。
【０１１０】
実施の形態９においては、ＶＤＣＳ回路８１，８３およびＶＤＣＰ回路８２，８４に代えて、それぞれＶＤＣＳ回路８１Ａ，８３ＡおよびＶＤＣＰ回路８２Ａ，８４Ａが用いられる。ＶＤＣＳ回路８１Ａ，８３ＡおよびＶＤＣＰ回路８２Ａ，８４Ａはいずれも同様な構成であるため、以下ＶＤＣＳ回路８１Ａについて説明する。
【０１１１】
図１１を参照して、ＶＤＣＳ回路８１Ａは、差動増幅回路８１１Ａと、駆動回路８１２Ａと、内部ノード８１４と、外部電源ノード８１６と、内部電源ノード８１７とを含む。
【０１１２】
差動増幅回路８１１Ａは、実施の形態８において説明した差動増幅回路８１１において、インバータ８１１５と、ＮチャネルＭＯＳトランジスタ８１１６，８１１７とをさらに含む。
【０１１３】
インバータ８１１５に入力される信号は、この半導体記憶装置がｘ１６ビットで使用されるときはＨレベルであり、ｘ３２ビットで使用されるときはＬレベルの信号である。ＮチャネルＭＯＳトランジスタ８１１６は、インバータ８１１５の出力を駆動電位として入力する。また、ＮチャネルＭＯＳトランジスタ８１１７は、常時Ｈレベルの駆動電位を受けて常時オンされる。
【０１１４】
そして、差動増幅回路８１１Ａは、内部電源電位ｉｎｔ．ＶＤＤと基準電位ＶＲＥＦとの電位差を増幅した出力電位を内部ノード８１４へ出力するが、インバータ８１１５に入力される信号に応じて異なる電位レベルを出力ノード８１４へ出力する。
【０１１５】
インバータ８１１５に入力される信号がＨレベルのとき、すなわちｘ１６ビット時は、ＮチャネルＭＯＳトランジスタ８１１６がオフするため、ＮチャネルＭＯＳトランジスタ８１１６がオン状態であるｘ３２ビット時に比べて内部ノード８１４の電位レベルが相対的に高くなる。
【０１１６】
一方、駆動回路８１２Ａは、ＰチャネルＭＯＳトランジスタ８１２１のみからなる。ＰチャネルＭＯＳトランジスタ８１２１は、内部ノード８１４にかかる電位を駆動電位として、外部電源ノード８１６から供給される外部電源電位ｅｘｔ．ＶＤＤを内部電源電位ｉｎｔ．ＶＤＤに降圧して内部電源ノード８１７へ出力する。
【０１１７】
以上により、ＶＤＣＳ回路８１Ａにおいては、ｘ１６ビット時は、ｘ３２ビット時に比べて内部ノード８１４の電位レベルが相対的に高いため、駆動回路８１２Ａにおいて外部電源ノード８１６から内部電源ノード８１７に供給される電流が抑制される。すなわち、ｘ１６ビット時は、ｘ３２ビット時に比べてＶＤＣＳ回路８１Ａの能力が抑制される。
【０１１８】
このように、実施の形態９によれば、実施の形態８と同様に、ｘ３２ビット時に比べて電力消費の少ないｘ１６ビット時においてＶＤＣ回路の能力を適正化したので、ｘ１６ビット時において省電力化が達成できる。
【０１１９】
（ＡＬＩＶＥ回路）
［実施の形態１０］
実施の形態１０においては、実施の形態７においてＥ／Ｗ帯に配置されるｘ１６ビット用のＶＤＣＳ回路８１のいずれか１つにパワーオン回路であるＡＬＩＶＥ回路が接続される。
【０１２０】
ＡＬＩＶＥ回路とは、図１２に示すようにＶＤＣ回路に接続されて、半導体記憶装置のパワーオン後、内部電源電位ｉｎｔ．ＶＤＤが十分に立ち上がっていないときにＶＤＣ回路の能力を上げるための信号／ＡＬＩＶＥを発生してＶＤＣ回路へ出力する回路である。
【０１２１】
そして、ＶＤＣ回路は、信号／ＡＬＩＶＥを受けると内部電源ノードへの電流供給を増やして内部電源電位ｉｎｔ．ＶＤＤの早期立上げを行う。
【０１２２】
図１３は、ＡＬＩＶＥ回路の回路構成を示す図である。ＡＬＩＶＥ回路１００は、ＮチャネルＭＯＳトランジスタ１０１〜１０６と、ＰチャネルＭＯＳトランジスタ１０７〜１１０と、抵抗１１１，１１２と、外部電源ノード１１３〜１１５と、内部電源ノード１１６，１１７と、内部ノード１１８〜１２２と、インバータ１２３と、出力ノード１２４とを含む。
【０１２３】
いま、初期状態として全パワーオフ状態とし、外部電源電位ｅｘｔ．ＶＤＤおよび内部電源電位ｉｎｔ．ＶＤＤはともにＬレベルにあるとする。パワーがオンすると、外部電源電位ｅｘｔ．ＶＤＤはＨレベルになるが、内部電源電位ｉｎｔ．ＶＤＤは多数の内部回路へ電源を供給しているため、パワーオン直後は直ちにＨレベルに立ち上がらない。
【０１２４】
このときのＡＬＩＶＥ回路１００の内部状態としては、外部電源ノード１１３〜１１５はＨレベル、内部電源ノード１１６，１１７はＬレベル、内部ノード１１８は内部電源ノード１１６と対応してＬレベル、内部ノード１１９は内部電源ノード１１７と対応してＬレベル、内部ノード１２０はＬレベル、内部ノード１２１は外部電源ノード１１４はＨレベルであり内部ノード１２０がＬレベルであるからＨレベルとなる。よって、内部ノード１２２はＬレベルとなり、インバータ１２３を介して出力ノード１２４へ出力される信号／ＡＬＩＶＥはＨレベルとなる。
【０１２５】
そして、内部電源電位ｉｎｔ．ＶＤＤが立ち上がると、ＡＬＩＶＥ回路１００の内部状態は、下記のように変化する。すなわち、内部電源ノード１１６，１１７にかかる内部電源電位ｉｎｔ．ＶＤＤがＨレベルとなるため、内部ノード１１８はＨレベルとなり内部ノード１２１はＬレベルとなる。よって、内部ノード１２２はＨレベルとなり、インバータ１２３を介して出力ノード１２４へ出力される信号／ＡＬＩＶＥはＬレベルとなる。また、内部ノード１１９は内部電源ノード１１６がＨレベルであるからＬレベル、内部ノード１２０は外部電源ノード１１３がＨレベルであり内部ノード１２１がＬレベルであるため、Ｈレベルとなる。よって、ノード１２１には外部電源ノード１１４から電流は供給されず、Ｌレベルのままであり、出力ノード１２４に出力される信号／ＡＬＩＶＥはＬレベルに保持される。
【０１２６】
次に、信号／ＡＬＩＶＥが入力されるＶＤＣＳ回路の回路構成について説明する。図１４を参照して、信号／ＡＬＩＶＥが入力されるＶＤＣＳ回路８１Ｂは、ＶＤＣＳ回路８１に加えて、ＮチャネルＭＯＳトランジスタ８１１８，８１１９を含む。
【０１２７】
ＮチャネルＭＯＳトランジスタ８１１８は、ＡＬＩＶＥ回路１００から出力される信号／ＡＬＩＶＥを駆動入力に受けて動作する。ＮチャネルＭＯＳトランジスタ８１１９は、ＶＤＣＳ回路８１Ｂを活性化する信号ＡＣＴを駆動入力に受けて動作する。以下の動作説明においては、信号ＡＣＴは常時オンとし、よって、ＮチャネルＭＯＳトランジスタ８１１９は常時オン状態とする。
【０１２８】
パワーオン直後は、信号／ＡＬＩＶＥはＨレベルであるため、ＮチャネルＭＯＳトランジスタ８１１８はオンし、内部ノード８１４の電位レベルは通常動作時と比べて相対的に下がる。よって、駆動回路８１２は、外部電源ノード８１６から内部電源ノード８１７へより多くの電流を供給し、内部電源ノード８１７への充電を促進する。すなわち、ＶＤＣＳ回路８１Ｂは、内部電源電位ｉｎｔ．ＶＤＤを早期に立ち上げようと動作する。
【０１２９】
そして、内部電源電位ｉｎｔ．ＶＤＤが立ち上がると、信号／ＡＬＩＶＥはＬレベルとなり、ＮチャネルＭＯＳトランジスタ８１１８はオフする。そして、差動増幅回路８１１から出力される内部ノード８１４の電位レベルは、通常レベルに戻る。
【０１３０】
なお、図１４においては、実施の形態８において説明したＶＤＣＳ回路８１に信号／ＡＬＩＶＥが入力される場合について説明したが、実施の形態９において説明したＶＤＣＳ回路８１Ａにおいて、同様な構成で信号／ＡＬＩＶＥが入力されるようにしてもよい。
【０１３１】
なお、上記ではＶＤＣＳ回路について説明したが、ＶＤＣＰ回路についても同様であって、実施の形態７においてＥ／Ｗ帯に配置されるｘ１６ビット用のＶＤＣＰ回路８２のいずれか１つにＡＬＩＶＥ回路１００が接続される。
【０１３２】
また、Ｅ／Ｗ帯にＶＤＣＰ回路８２Ａが配置されるときは、ＶＤＣＰ回路８２Ａのいずれか１つにＡＬＩＶＥ回路１００が接続されるようにしてもよい。
【０１３３】
ここで、一般に、ＶＤＣＳ回路およびＶＤＣＰ回路は、各々複数配置され、すべてのＶＤＣＳ回路の出力は１つに接続され、また、すべてのＶＤＣＰ回路の出力も１つに接続される。
【０１３４】
実施の形態１０においては、Ｅ／Ｗ帯に少なくとも１つ以上配置されるｘ１６ビット用のＶＤＣＳ回路８１（またはＶＤＣＳ回路８１Ａ）いずれか１つにのみＡＬＩＶＥ回路１００が接続され、Ｎ／Ｓ帯に配置されるｘ３２ビット用のＶＤＣＳ回路８３（またはＶＤＣＳ回路８３Ａ）はＡＬＩＶＥ回路を持たない。また、ＶＤＣＰ回路についても同様に、Ｅ／Ｗ帯に少なくとも１つ以上配置されるｘ１６ビット用のＶＤＣＰ回路８２（またはＶＤＣＰ回路８２Ａ）のいずれか１つにのみＡＬＩＶＥ回路１００が接続され、Ｎ／Ｓ帯に配置されるｘ３２ビット用のＶＤＣＰ回路８４（またはＶＤＣＰ回路８４Ａ）はＡＬＩＶＥ回路を持たない。
【０１３５】
以上のように、実施の形態１０によれば、必要最小限のＡＬＩＶＥ回路１００を備えるようにしたので、装置を早期に立ち上げるとともに省電力化にも配慮し、さらには、不必要なＡＬＩＶＥ回路を設けないことで装置の小型化にも貢献できる。
【０１３６】
（データバス構成）
［実施の形態１１］
実施の形態１１においては、周辺パッド配置に対応した最適なデータバスが構成される。まず、比較として、ＴＳＯＰパッケージ時の従来の中央パッド配置におけるデータバスのレイアウトを図１５に示す。
【０１３７】
図１５は、半導体記憶装置をデータ伝送の面から概念的に示した図で、バンク２０１〜２０４と、ＤＱパッド２０５と、ローカルＩ／Ｏ線２０６と、データバス２０７とを含む。
【０１３８】
バンク２０１〜２０４は、複数のメモリセルを含むメモリセルアレイである。ＤＱパッド２０５は、外部と信号のやり取りを行なう端子である。
【０１３９】
ローカルＩ／Ｏ線２０６（以下、ＬＩＯ線２０６と称する。）は、各バンク２０１〜２０４とデータバス２０７とのデータのやり取りを行なうＩ／Ｏ線で、図中、各バンクとデータバス２０７とを接続する矢線すべてが含まれる。
【０１４０】
データバス２０７は、半導体記憶装置上に配線されたデータバスである。
中央パッド配置時は、チップ中央にＤＱパッド２０５およびその近傍に入出力回路（図示せず）が配置されているため、各バンク２０１〜２０４からＬＩＯ線２０６を介して読出されたデータは、チップ中央部にレイアウトされて各バンク２０１〜２０４に接続されるデータバス２０７を介して入出力回路およびＤＱパッド２０５へ出力される。
【０１４１】
図１６を参照して、この実施の形態１１によるデータバスのレイアウトを示す。ＤＱパッド２０５は、周辺パッド配置に対応してＥ／Ｗ帯に配置される。データバス２０７は、各バンク間およびＥ／Ｗ帯のバンク端に配線される。また、データは、各バンクから符号２０７１で示される中央のデータバスに読出される。
【０１４２】
周辺パッド配置時は、Ｅ／Ｗ帯にＤＱパッド２０５およびその近傍に入出力回路（図示せず）が配置されるため、各バンク２０１〜２０４からＬＩＯ線２０６を介して読出されたデータをＥ／Ｗ帯のＤＱパッド２０５まで伝送する必要がある。そこで、実施の形態１１においては、各バンクからのデータの読出しは、中央のデータバス２０７１に行ない、バンク間を経由してＥ／Ｗ帯に配置された入出力回路およびＤＱパッドへデータを伝送するようにしている。なお、書込み時についても、信号ルートは同様である。
【０１４３】
ここで、各バンクを反転させてＬＩＯ線２０６をチップ外端へ向け、Ｅ／Ｗ帯に配線されたデータバス２０７にデータを読出す方法は、図１６に示したレイアウトの場合と比べてデータの最長経路が長くなるため望ましくない。
【０１４４】
実施の形態１１によれば、上述したように、周辺パッド配置における最適なデータバス構成としたので、多様なパッケージに対応可能であり、かつ、データ伝送遅れによる特性劣化に配慮した半導体記憶装置が実現できる。
【０１４５】
［実施の形態１２］
実施の形態１２においては、実施の形態１１においてデータバスの各所にイコライズ回路が配置される。データバスは、相補データ線（対線）で構成される。そして、実施の形態１１において示したデータバス構成は、周辺パッド配置の場合において最適なデータバス構成ではあるが、従来の中央パッド配置に比べるとデータの最長経路は長くなる。そこで、イコライズ回路をデータバス各所に配置してデータの遅延を防止する。
【０１４６】
図１７は、図１６において示したデータバス２０７において、イコライズ回路２０８を各所に配置した例を示す図である。イコライズ回路２０８自体は、データバス２０７を構成する対線間に接続されるＮチャネルＭＯＳトランジスタであり、所定のタイミングでＮチャネルＭＯＳトランジスタをオンし、対線間の電位レベルを同一にするものである。
【０１４７】
実施の形態１２によれば、データバス２０７の各所にイコライズ回路２０８を配置したので、データ伝送時のデータの劣化を防止することができる。
【０１４８】
［実施の形態１３］
図１８を参照して、この実施の形態１３によるデータバス２０７のレイアウトを示す。実施の形態１３においては、中央に配線されたデータバス２０７１からＥ／Ｗ帯に配置されたＤＱパッド２０５への経路として、Ｎ／Ｓ帯にデータバス２０７が配線される。この実施の形態１３によるデータの最長経路は、実施の形態１１において示した場合と同等である。
【０１４９】
実施の形態１３によれば、実施の形態１１と同様に、周辺パッド配置における最適なデータバス構成としたので、多様なパッケージに対応可能であり、かつ、データ伝送遅れによる特性劣化に配慮した半導体記憶装置が実現できる。
【０１５０】
［実施の形態１４］
実施の形態１４においては、階層Ｉ／Ｏ構成のメモリセルアレイであるときの最適なデータバスが構成される。図１９を参照して、この実施の形態１４によるデータバス２０７のレイアウトを示す。階層Ｉ／Ｏ構成においては、グローバルＩ／Ｏ線２０９（図中、各バンクとデータバス２０７とを接続する矢線すべてが含まれる。）を介してＥ／Ｗ帯に平行に各バンクからデータが入出力される。そこで、実施の形態１４においては、各バンクからのデータの読出しは、中央のデータバス２０７２に行ない、Ｅ／Ｗ帯に配置された入出力回路およびＤＱパッドへデータを伝送するようにしている。
【０１５１】
実施の形態１４によれば、階層Ｉ／Ｏ構成のメモリセルアレイであるときに周辺パッド配置における最適なデータバス構成としたので、階層Ｉ／Ｏであっても多様なパッケージに対応可能な半導体記憶装置が実現できる。
【０１５２】
［実施の形態１５］
実施の形態１５は、周辺パッド配置時のデータバス長の短縮化を目的として、各バンクを分割し、分割された各バンク間にデータバスを配線する。図２０を参照して、半導体記憶装置は、各バンク２０１〜２０４がそれぞれバンク２０１１，２０１２、バンク２０２１，２０２２、バンク２０３１，２０３２およびバンク２０４１，２０４２にＮ／Ｓ方向に２分割される。そして、バンク２０１２とバンク２０４２とが配置交換され、バンク２０２２とバンク２０３２とが配置交換される。そして、分割されることによりできたスペースにデータバス２０７３，２０７４が配線され、各バンクとＬＩＯ線２０６を介してデータのやり取りが行なわれる。
【０１５３】
図２０で示すようにバンクを分割することで、データバス長は大幅に短縮される。
【０１５４】
実施の形態１５によれば、各バンクを分割し、一部のバンクの配置を交換することによりＮＯＲＴＨ側からＳＯＵＴＨ側へのデータ伝送を行なわないようにしたので、周辺パッド配置であってもデータバス長を短縮することができ、データ伝送遅れによる特性劣化に配慮した半導体記憶装置が実現できる。
【０１５５】
（ＶＤＣ回路の配置）
［実施の形態１６］
実施の形態１６においては、Ｎ／Ｓ帯に配置されるＶＤＣ回路は、Ｎ／Ｓ帯に沿った周辺部に配線される内部電源線であるＶＤＤＳ線の下部に配置される。まず、比較として、図２１に中央パッド配置時のＶＤＣ回路の配置例を示す。図２１は、半導体記憶装置のＮＯＲＴＨ側（ＳＯＵＴＨ側でも同様）のみを図示したもので、ＮＯＲＴＨ端に内部電源線であるＶＤＤＳ線が配線され、バンク間にＶＤＤパッド１１およびＶＤＣ回路８が配置されている。
【０１５６】
図２２は、実施の形態１６による周辺パッド配置時のＶＤＣ回路８の配置を示す図である。図２２も図２１と同様に、半導体記憶装置のＮＯＲＴＨ側のみを図示している。ＶＤＤパッド１１およびＶＤＣ回路８は、バンク間ではなくＮＯＲＴＨ端に沿って配置され、ＶＤＣ回路８は、ＶＤＤＳ線の下部に配置される。
【０１５７】
実施の形態１６によれば、周辺パッド配置に対応して、ＶＤＣ回路８をバンク間からＮ／Ｓ帯に配置換えしたので、バンク間を狭めることができ、チップの小型化を図ることができる。
【０１５８】
［実施の形態１７］
実施の形態１７は、小型のＶＤＣ回路を分散配置することでさらに装置の小型化を図ったものである。図２３を参照して、ＶＤＣ回路８Ａは、小型のものが用いられ、Ｎ／Ｓ帯に延びる外部電源線であるＶＤＤ線の下部に分散配置される。
【０１５９】
なお、ＶＤＣ回路８Ａは、ＶＤＣ回路８Ａを構成する回路のうち、駆動回路が構造上大きく、差動増幅回路は小さいため、ＶＤＣ回路８Ａ中の駆動回路のみを分散配置させ、差動増幅回路については分散化しないようにしてもよい。ただし、この場合は、差動増幅回路から駆動回路までの経路が長くなり、ノイズに対する配慮が必要である。
【０１６０】
あるいは、分散配置された駆動回路の数個毎に１つ差動増幅回路を備えるようにしてもよい。駆動回路２つに差動増幅回路１つ程度であれば、差動増幅回路と駆動回路との距離は短くすることができ、ノイズ耐性も劣化しない。
【０１６１】
このように、実施の形態１７によれば、小型のＶＤＣ回路８ＡをＮ／Ｓ帯に沿って分散配置するようにしたので、さらに装置の小型化を図ることができる。
【０１６２】
［実施の形態１８］
実施の形態１８においては、さらなる装置の小型化を目的に、小型のＶＤＣ回路８Ｂをメモリセルアレイ上のセンスアンプ帯に分散配置する。
【０１６３】
図２４を参照して、ＶＤＣ回路８Ｂは、小型のものが用いられ、メモリセルアレイ上のセンスアンプ帯に分散配置される。外部電源線であるＶＤＤ線はＮ／Ｓ帯に配線され、さらにそれから分線してメモリセルアレイ上に配線される。一般に、ＶＤＤ線は、内部電源線であるＶＤＤＳ線と比べて線数が少ないため、一ヶ所の断線が回路に及ぼす影響が大きく、その意味でこの実施の形態１８は、従来に比べて全体としてＶＤＤ線の強化につながっている。
【０１６４】
以上のように、実施の形態１８によれば、ＶＤＣ回路８Ｂをセンスアンプ帯に分散配置するようにしたので、Ｎ／Ｓ端にＶＤＣ回路用のスペースを設ける必要がなく、装置のさらなる小型化が実現でき、さらに、外部電源線の強化も図ることができる。
【０１６５】
（電圧モード切替回路）
［実施の形態１９］
実施の形態１９においては、多様なパッケージに対応可能であるとともに、動作電圧についても切替可能として、さらに１チップで多様な使用態様に対応可能な構成とする。
【０１６６】
この実施の形態１９においては、動作電源電圧において通常電圧の３．３Ｖ動作と低電圧の２．５Ｖ動作との切替が可能であり、また、インターフェース仕様において通常のＴＴＬインターフェース仕様と１．８Ｖインターフェース仕様との切替が可能である。切替は、ボンディングオプションで行なう。
【０１６７】
図２５は、この実施の形態１９による動作電圧モード切替回路の回路構成を示す図である。図２５を参照して、動作電圧モード切替回路３０１は、切替信号発生回路３１１と、差動増幅回路３１２と、駆動回路３１３と、インバータ３１４と、ＮチャネルＭＯＳトランジスタ３１５と、内部ノード３１６と、外部電源ノード３１７と、内部電源ノード３１８とからなる。
【０１６８】
切替信号発生回路３１１は、電圧選択パッド３１１１と、インバータ３１１２と、抵抗３１１３と、出力ノード３１１４とからなる。出力信号／φＬＶは、アセンブリ工程において、電圧選択パッド３１１１をＶＤＤパッドにワイヤリングするか否かで切替えられる。すなわち、動作電源の電圧仕様が３．３Ｖであるときは、電圧選択パッド３１１１に何もワイヤリングしないことにより、切替信号発生回路３１１は、／φＬＶをＨレベルで出力ノード３１１４に出力する。また、動作電源の電圧仕様が２．５Ｖであるときは、電圧選択パッド３１１１はＶＤＤパッドとワイヤで接続され、切替信号発生回路３１１は、／φＬＶをＬレベルで出力ノード３１１４に出力する。
【０１６９】
差動増幅回路３１２は、ＰチャネルＭＯＳトランジスタ３１２１，３１２２と、ＮチャネルＭＯＳトランジスタ３１２３〜３１２５とからなる。ＮチャネルＭＯＳトランジスタ３１２３は、内部電源電位ｉｎｔ．ＶＤＤを駆動電位に入力して動作する。ＮチャネルＭＯＳトランジスタ３１２４は、基準電位ＶＲＥＦを駆動電位に入力して動作する。基準電位ＶＲＥＦは、通常電圧時の内部電源電圧ｉｎｔ．ＶＤＤの目標電圧であり任意に設定できる。ＮチャネルＭＯＳトランジスタ３１２５は、切替信号発生回路３１１からの出力／φＬＶを駆動電位として入力する。
【０１７０】
差動増幅回路３１２は、／φＬＶがＨレベルにあるときは、内部電源電位ｉｎｔ．ＶＤＤと基準電位ＶＲＥＦとの電位差を増幅して内部ノード３１６に出力する。また、差動増幅回路３１２は、／φＬＶがＬレベルにあるときは動作しない。／φＬＶがＬレベルにあるときは、ＮチャネルＭＯＳトランジスタ３１５がオンするため、内部ノード３１６の電位レベルは常時Ｌレベルとなる。
【０１７１】
駆動回路３１３は、ＰチャネルＭＯＳトランジスタ３１３１からなる。ＰチャネルＭＯＳトランジスタ３１３１は、内部ノード３１６の電位を駆動電位として入力して動作する。ＰチャネルＭＯＳトランジスタ３１３１は、内部ノード３１６がＬレベルにあるときはオンして外部電源ノード３１７から内部電源ノード３１８への充電を行ない、内部ノード３１６がＨレベルにあるときはオフして内部電源ノード３１８への充電を行なわない。
【０１７２】
いま、半導体記憶装置が３．３Ｖ仕様であるときは、アセンブリ工程において電圧選択パッド３１１１には何もワイヤリングをしない。これにより切替信号発生回路３１１は、／φＬＶをＨレベルで出力する。差動増幅回路３１２は、／φＬＶがＨレベルのときは、内部電源電位ｉｎｔ．ＶＤＤと基準電位ＶＲＥＦとの電位差を増幅して内部ノード３１６に出力する。一方、ＮチャネルＭＯＳトランジスタ３１５はオフするため、ＮチャネルＭＯＳトランジスタ３１５は内部ノード３１６の電位レベルに影響を与えない。そして、駆動回路３１３は、内部ノード３１６の電位レベルに応じてＰチャネルＭＯＳトランジスタ３１３１をオンオフして外部電源ノード３１７から内部電源ノード３１８への電流供給を調整する。これにより、外部電源ノード３１７にかかる電位３．３Ｖは、内部電源ノード３１８において基準電位ＶＲＥＦレベルに降圧される。
【０１７３】
一方、半導体記憶装置が２．５Ｖ仕様であるときは、アセンブリ工程において電圧選択パッド３１１１をＶＤＤパッドとワイヤリングする。これにより切替信号発生回路３１１は、／φＬＶをＬレベルで出力する。差動増幅回路３１２は、／φＬＶがＬレベルのときは、ＮチャネルＭＯＳトランジスタ３１２５がオフするため動作しない。一方、ＮチャネルＭＯＳトランジスタ３１５はオン状態となるため、内部ノード３１６は、常時Ｌレベルとなる。よって、駆動回路３１３は、ＰチャネルＭＯＳトランジスタ３１３１が常時オン状態となるため、内部電源ノード３１８の内部電源電位ｉｎｔ．ＶＤＤは、外部電源電位の２．５Ｖとなる。
【０１７４】
図２６は、この実施の形態１９によるインターフェース電圧モード切替回路の回路構成を示す図である。図２６を参照して、インターフェース電圧モード切替回路３０２は、切替信号発生回路３２１と、ＴＴＬインターフェース用入力回路３２２と、１．８Ｖインターフェース用入力回路３２３と、ＮＡＮＤ回路３２４と、インバータ３２５〜３２８とを含む。
【０１７５】
切替信号発生回路３２１は、電圧選択パッド３２１１と、インバータ３２１２と、抵抗３２１３と、出力ノード３２１４とからなる。出力信号／φＩＯは、アセンブリ工程において、電圧選択パッド３２１１をＶＤＤパッドにワイヤリングするか否かで切替えられる。すなわち、インターフェース仕様がＴＴＬインターフェースであるときは、電圧選択パッド３２１１に何もワイヤリングしないことにより、切替信号発生回路３２１は、出力信号／φＩＯをＨレベルで出力ノード３２１４に出力する。また、インターフェース仕様が１．８Ｖインターフェースであるときは、電圧選択パッド３２１１はＶＤＤパッドとワイヤで接続され、切替信号発生回路３２１は、出力信号／φＩＯをＬレベルで出力ノード３２１４に出力する。
【０１７６】
ＴＴＬインターフェース用入力回路３２２および１．８Ｖインターフェース用入力回路３２３は、各々入力信号に対するしきい値が異なるＮＯＲゲートである。
【０１７７】
いま、出力信号／φＩＯがＨレベルであると、ノード３３０はＨレベル固定となる。一方、ＴＴＬインターフェース用入力回路３２２に入力される出力信号φＩＯはＬレベルであるので、ＴＴＬインターフェース用入力回路３２２は、外部入力端子３３１から入力される外部入力信号（たとえばアドレス信号ｅｘｔ．Ａｄｄなど）に応じて動作する。従って、外部入力信号は、ＴＴＬインターフェース用入力回路３２２のしきい値に応じて論理レベルが決定され、インバータ３２５、ＮＡＮＤ回路３２４およびインバータ３２７を介して回路内部へ出力される。
【０１７８】
また、出力信号／φＩＯがＬレベルであるときは、１．８Ｖインターフェース用入力回路３２３は、外部入力端子３３１から入力される外部入力信号に応じて動作する。一方、ＴＴＬインターフェース用入力回路３２２に入力される出力信号φＩＯはＨレベルであるので、ノード３２９はＨレベル固定となる。従って、外部入力信号は、１．８Ｖインターフェース用入力回路３２３のしきい値に応じて論理レベルが決定され、インバータ３２６、ＮＡＮＤ回路３２４およびインバータ３２７を介して回路内部へ出力される。
【０１７９】
以上のように、実施の形態１９によれば、ボンディングオプションにより動作電圧およびインターフェース電圧の各仕様を切替えられるようにしたので、アセンブリ工程において製品の作り分けが可能であり、生産コントロールが容易となる。
【０１８０】
［実施の形態２０］
実施の形態２０は、実施の形態１９において説明した切替信号発生回路３１１，３２１に代えて、それぞれ切替信号発生回路３１１Ａ，３２１Ａが用いられる。
【０１８１】
切替信号発生回路３１１Ａと切替信号発生回路３２１Ａとは、構造が同じであるので、以下、切替信号発生回路３１１Ａについて説明する。
【０１８２】
切替信号発生回路３１１Ａは、切替信号を発生するためにパッドとヒューズとを併せ持つ。図２７を参照して、切替信号発生回路３１１Ａは、切替信号発生回路３１１に加えて、ヒューズ３１１５をさらに備える。出力信号／φＬＶは、電圧選択パッド３１１１をＶＤＤパッドにワイヤリングするか否かに加えて、ヒューズ３１１５をレーザブローするか否かによっても切替えられる。
【０１８３】
ＢＧＡパッケージなどの小型パッケージや、ｘ３２ビットなどの多ピン構成の場合は、スペース的な問題からパッドへのワイヤリングが困難な場合もある。このような場合、ヒューズ３１１５へのレーザブローの有無で切替信号発生回路３１１Ａの出力信号／φＬＶの切替が可能となる。
【０１８４】
また、ワイヤリング、レーザブローいずれの手段もとることができる場合であって、誤ってレーザブローしてしまった場合にも、この実施の形態２０においては、ワイヤリングで戻すことができる。
【０１８５】
実施の形態２０によれば、製品仕様を切替えるための手段としてボンディングオプションとレーザブローの２つの手段を備えたので、いずれかの手段が困難な場合においても、確実に製品の作り分けを行なうことができる。
【０１８６】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】 この発明による半導体記憶装置を機能的に説明するための概略ブロック図である。
【図２】 この発明の実施の形態１による半導体記憶装置のパッド配置を示す図である。
【図３】 この発明の実施の形態２による半導体記憶装置のパッド配置を示す図である。
【図４】 この発明の実施の形態２による半導体記憶装置がＴＳＯＰで実装されるときのリードフレームのレイアウトを示す図である。
【図５】 この発明の実施の形態３による半導体記憶装置のパッド配置を示す図である。
【図６】 この発明の実施の形態４による半導体記憶装置のパッド配置を示す図である。
【図７】 この発明の実施の形態５による半導体記憶装置のパッド配置を示す図である。
【図８】 この発明の実施の形態６による半導体記憶装置のパッド配置を示す図である。
【図９】 この発明による半導体記憶装置のＶＤＣＳ回路およびＶＤＣＰ回路の配置レイアウトを示す図である。
【図１０】 この発明の実施の形態８によるＶＤＣＳ回路の回路図である。
【図１１】 この発明の実施の形態９によるＶＤＣＳ回路の回路図である。
【図１２】 この発明によるＡＬＩＶＥ回路の機能を概略的に説明するためのブロック図である。
【図１３】 図１２に示すＡＬＩＶＥ回路の回路図である。
【図１４】 図１２に示すＡＬＩＶＥ回路から出力される信号を入力して動作するＶＤＣＳ回路の回路図である。
【図１５】 中央パッド配置時のデータバスのレイアウトを示す図である。
【図１６】 この発明の実施の形態１１による半導体記憶装置のデータバスのレイアウトを示す図である。
【図１７】 この発明の実施の形態１２による半導体記憶装置のデータバスのレイアウトを示す図である。
【図１８】 この発明の実施の形態１３による半導体記憶装置のデータバスのレイアウトを示す図である。
【図１９】 この発明の実施の形態１４による半導体記憶装置のデータバスのレイアウトを示す図である。
【図２０】 この発明の実施の形態１５による半導体記憶装置のデータバスのレイアウトを示す図である。
【図２１】 中央パッド配置時のＶＤＣ回路の配置を示す図である。
【図２２】 この発明の実施の形態１６による半導体記憶装置のＶＤＣ回路の配置を示す図である。
【図２３】 この発明の実施の形態１７による半導体記憶装置のＶＤＣ回路の配置を示す図である。
【図２４】 この発明の実施の形態１８による半導体記憶装置のＶＤＣ回路の配置を示す図である。
【図２５】 この発明による動作電圧モード切替回路の回路図である。
【図２６】 この発明によるインターフェース電圧モード切替回路の回路図である。
【図２７】 この発明の実施の形態２０による切替信号発生回路の回路図である。
【図２８】 ｘ３２ビット構成のＤＲＡＭにおけるＴＳＯＰのピン配置を示す図である。
【図２９】 ｘ３２ビット構成のＤＲＡＭにおけるＴＳＯＰ時の従来のパッド配置を示す図である。
【符号の説明】
１ メモリセルアレイ、２ クロック制御回路、３ アドレスバッファ、４ 入出力バッファ、５ 行アドレスデコーダ、６ 列アドレスデコーダ、７ センスアンプ／入出力制御回路、８，８Ａ，８Ｂ ＶＤＣ回路、１１，１７ ＶＤＤパッド、１２，１８ ＶＳＳパッド、８１，８１Ａ，８３ ＶＤＣＳ回路、８２，８４ ＶＤＣＰ回路、１００ ＡＬＩＶＥ回路、１１３〜１１５，３１７，８１６ 外部電源ノード、１１６，１１７，３１８，８１７ 内部電源ノード、２０１〜２０４，２０１１，２０１２，２０２１，２０２２，２０３１，２０３２，２０４１，２０４２ バンク、２０５ ＤＱパッド、２０６ ローカルＩ／Ｏ線、２０７，２０７１〜２０７４ データバス、２０８ イコライズ回路、２０９ グローバルＩ／Ｏ線、３０１ 動作電圧モード切替回路、３０２ インターフェース電圧モード切替回路、３１１，３１１Ａ，３２１ 切替信号発生回路、３１２，８１１，８１１Ａ 差動増幅回路、３１３，８１２，８１２Ａ 駆動回路、３２２ ＴＴＬインターフェース用入力回路、３２３ １．８Ｖインターフェース用入力回路、３２４ ＮＡＮＤ回路、８１３ 切替回路、３１１１，３２１１ 電圧選択パッド、３１１５ ヒューズ。
Claims (37)
- 矩形の半導体記憶装置であって、
外部から入力されるデータを記憶する記憶素子と、
前記記憶素子が外部と電源、データおよび信号をそれぞれやり取りするための複数のボンディングパッドとを備え、
当該半導体記憶装置の対向する２辺の各々の中央部近傍に、第１の電源パッドおよび第１の接地パッドが配置され、
前記２辺と異なる他の２辺の各々に沿った周辺部に、第２の電源パッドおよび第２の接地パッドを含む他のボンディングパッドが配列される、半導体記憶装置。 - 前記データの入出力を行なう入出力バッファをさらに備え、
当該半導体記憶装置は、前記データの入出力の語構成が第１の語構成の場合と前記第１の語構成よりも大きい第２の語構成の場合とで使用可能であり、
前記他の２辺の各々に沿って配列される、前記第２の電源パッドおよび前記第２の接地パッド以外の複数のボンディングパッドは、
前記入出力バッファに接続され、前記語構成が前記第１および第２の語構成のいずれの場合にも用いられる第１の複数のデータパッドと、
前記入出力バッファに接続され、前記語構成が前記第１の語構成の場合には用いられずに前記第２の語構成の場合に用いられる第２の複数のデータパッドとを含み、
前記第１の電源パッドおよび前記第１の接地パッドにそれぞれ外部電源電位および接地電位が供給される場合、前記第１および第２の複数のデータパッドを介して前記データの入出力が行なわれ、
前記第２の電源パッドおよび前記第２の接地パッドにそれぞれ外部電源電位および接地電位が供給される場合、前記第１の複数のデータパッドを介して前記データの入出力が行なわれる、請求項１に記載の半導体記憶装置。 - 当該半導体記憶装置は、前記データの入出力の語構成が第１の語構成の場合と前記第１の語構成よりも大きい第２の語構成の場合とで使用可能であり、
前記語構成が前記第１の語構成のとき、前記第２の電源パッドに外部電源電位が供給され、前記第２の接地パッドに接地電位が供給され、
前記語構成が前記第２の語構成のとき、前記第１の電源パッドに前記外部電源電位が供給され、前記第１の接地パッドに前記接地電位が供給される、請求項１に記載の半導体記憶装置。 - 前記第２の電源パッドおよび第２の接地パッドは、前記他の２辺の各々に沿って配列されたボンディングパッドの列の最端部の各々に配置される、請求項２または請求項３に記載の半導体記憶装置。
- 前記記憶素子は、
複数のメモリセルを含むメモリセルアレイと、
前記ボンディングパッドに含まれるデータ入出力パッドに接続されて外部とデータの入出力を行なう入出力回路と、
前記メモリセルアレイと前記入出力回路との間のデータの伝送を行なうデータバスとを含み、
前記メモリセルアレイは、当該半導体記憶装置を中央で縦横に区分して形成される４つの領域のそれぞれに分割して配置された４つのバンクからなり、
前記入出力回路は、前記ボンディングパッドの列とともに前記他の２辺に沿った周辺部に配置され、
前記データバスは、前記各バンク間および前記他の２辺に沿って配置され、
前記各バンクは、前記他の２辺に平行な前記バンク間に配置された中央のデータバスと接続される、請求項１に記載の半導体記憶装置。 - 前記データバスを所定の期間、所定の電位に設定するイコライズ回路をさらに備え、
前記イコライズ回路は、前記入出力回路と前記各バンクとを接続する前記データバスのデータ経路上に、少なくとも１つ以上配置される、請求項５に記載の半導体記憶装置。 - 前記記憶素子は、
複数のメモリセルを含むメモリセルアレイと、
前記ボンディングパッドに含まれるデータ入出力パッドに接続されて外部とデータの入出力を行なう入出力回路と、
前記メモリセルアレイと前記入出力回路との間のデータの伝送を行なうデータバスとを含み、
前記メモリセルアレイは、当該半導体記憶装置を中央で縦横に区分して形成される４つの領域のそれぞれに分割して配置された４つのバンクからなり、
前記入出力回路は、前記ボンディングパッドの列とともに前記他の２辺に沿った周辺部に配置され、
前記データバスは、前記他の２辺に平行する当該半導体記憶装置の中央部と、前記２辺および前記他の２辺とに沿って配置され、
前記各バンクは、前記他の２辺に平行な前記バンク間に配置された中央のデータバスと接続される、請求項１に記載の半導体記憶装置。 - 前記記憶素子は、
複数のメモリセルを含むメモリセルアレイと、
前記ボンディングパッドに含まれるデータ入出力パッドに接続されて外部とデータの入出力を行なう入出力回路と、
前記メモリセルアレイと前記入出力回路との間のデータの伝送を行なうデータバスとを含み、
前記メモリセルアレイは、階層Ｉ／Ｏ構成のメモリセルアレイであって、当該半導体記憶装置を中央で縦横に区分して形成される４つの領域のそれぞれに分割して配置された４つのバンクからなり、
前記入出力回路は、前記ボンディングパッドの列とともに前記他の２辺に沿った周辺部に配置され、
前記データバスは、前記２辺に平行する当該半導体記憶装置の中央部および前記他の２辺に沿って配置され、
前記各バンクは、前記２辺に平行な前記バンク間に配置された中央のデータバスと接続される、請求項１に記載の半導体記憶装置。 - 前記記憶素子は、
複数のメモリセルを含むメモリセルアレイと、
前記第１の電源パッドから供給される外部電源電位を内部電源電位に変換して前記メモリセルアレイに電源を供給する電圧降下回路とを含み、
前記電圧降下回路は、前記メモリセルアレイ上の各々のセンスアンプ帯に小型化して配置され、前記第１の電源パッドと接続されて前記２辺の各々に沿って配線される第１の外部電源線と、前記第１の外部電源線と接続されて前記メモリセルアレイ上に複数配線される第２の外部電源線とを介して前記第１の電源パッドから前記外部電源電位が供給される、請求項１に記載の半導体記憶装置。 - 請求項１に記載の半導体記憶装置と、
前記半導体記憶装置が搭載されるＴＳＯＰパッケージと、
前記半導体記憶装置が前記ＴＳＯＰパッケージの外部と電源、データおよび信号をやり取りする複数のリードフレームとを備え、
前記第１の電源パッドは、外部電源電位が供給されるリードフレームと電気的に接続され、
前記第１の接地パッドは、接地電位が供給されるリードフレームと電気的に接続される、半導体装置。 - 請求項１に記載の半導体記憶装置と、
前記半導体記憶装置が搭載されるＢＧＡパッケージとを備え、
前記半導体記憶装置は、前記第２の電源パッドを介して外部電源電位を受け、前記第２の接地パッドを介して接地電位を受ける、半導体装置。 - 請求項１に記載の半導体記憶装置と、
前記半導体記憶装置が搭載されるパッケージと、
前記半導体記憶装置が前記パッケージの外部と電源、データおよび信号をやり取りする複数のリードフレームとを備え、
前記半導体記憶装置の前記他の２辺の各々に沿って配列されるボンディングパッドの列の端部の各々に配置される複数のボンディングパッドは、前記パッケージのピン配列と逆順に配置され、
前記逆順に配置された複数のボンディングパッドにそれぞれ対応する複数のリードフレームは、互いに隣接するリードフレームと交差することなく、前記逆順に配置された複数のボンディングパッドが近接する前記半導体記憶装置の前記２辺の一方の側から回り込むように配線され、
前記逆順に配置された複数のボンディングパッドにそれぞれ対応する複数のリードフレームの先端部は、前記逆順に配置された複数のボンディングパッドと正順に配設される、半導体装置。 - 前記半導体記憶装置は、前記データの入出力の語構成が第１の語構成の場合と前記第１の語構成よりも大きい第２の語構成の場合とで使用可能であり、
前記他の２辺の各々に沿って配列されるボンディングパッドの列は、前記語構成が前記第１の語構成の場合に使用される第３の電源パッドおよび第３の接地パッドの対と、前記語構成が前記第２の語構成の場合に使用される第４の電源パッドおよび第４の接地パッドの対とを各々少なくとも１対以上含み、
前記第３の電源パッドおよび第３の接地パッドの対並びに前記第４の電源パッドおよび第４の接地パッドの対の各々は、前記他の２辺の各々に沿って配列されるボンディングパッドの列の前記端部の各々に配置され、
前記第３の電源パッドおよび第３の接地パッドは、前記パッケージのピン配列と同順に配置され、
前記第４の電源パッドおよび第４の接地パッドは、前記パッケージのピン配列と逆順に配置される、請求項１２に記載の半導体装置。 - 長方形の形状を有する半導体記憶装置であって、
前記長方形の第１および第２の短辺の各々の中央部近傍であって、当該半導体記憶装置の周辺領域に配置される第１の電源パッドおよび第１の接地パッドと、
前記長方形の第１の長辺に沿って当該半導体記憶装置の周辺領域において前記第１の長辺と対をなす前記長方形の第２の長辺よりも前記第１の長辺に近い位置に配列される第２の電源パッド、データの入出力が行なわれる第１の複数のデータ入出力パッド、アドレス信号が入力される第１の複数のアドレス信号パッド、および制御信号が入力される第１の制御信号パッドと、
前記第２の長辺に沿って当該半導体記憶装置の周辺領域において前記第１の長辺よりも前記第２の長辺に近い位置に配列される第２の接地パッド、データの入出力が行なわれる第２の複数のデータ入出力パッド、アドレス信号が入力される第２の複数のアドレス信号パッド、および制御信号が入力される第２の制御信号パッドと、
前記データ入出力パッド間に配置される第３の電源パッドまたは第３の接地パッドとを備える、半導体記憶装置。 - 前記第１の電源パッドまたは前記第２の電源パッドから供給される外部電源電圧を降圧して内部電源電圧を出力する電圧降下回路をさらに備える、請求項１４に記載の半導体記憶装置。
- 前記第２の電源パッドは、当該半導体記憶装置の周辺領域において前記第１の長辺よりも前記第２の長辺に近い位置にさらに配置され、
前記第２の接地パッドは、当該半導体記憶装置の周辺領域において前記第２の長辺よりも前記第１の長辺に近い位置にさらに配置される、請求項１４に記載の半導体記憶装置。 - 前記第１の電源パッドは、前記第２の長辺よりも前記第１の長辺に近い位置に配置され、
前記第１の接地パッドは、前記第１の長辺よりも前記第２の長辺に近い位置に配置される、請求項１４から請求項１６のいずれか１項に記載の半導体記憶装置。 - 当該半導体記憶装置は、入出力されるデータの語構成を第１の語構成と前記第１の語構成よりも大きい第２の語構成とで使用の切替が可能であり、
前記語構成が前記第１の語構成の場合、前記第２の電源パッドに外部電源電圧が供給され、前記第２の接地パッドに接地電圧が供給され、
前記語構成が前記第２の語構成の場合、前記第１の電源パッドに前記外部電源電圧が供給され、前記第１の接地パッドに前記接地電圧が供給される、請求項１４から請求項１７のいずれか１項に記載の半導体記憶装置。 - 当該半導体記憶装置の周辺領域において前記第２の長辺よりも前記第１の長辺に近い位置に前記第２の電源パッドが配置される場合には、前記第２の電源パッドは、前記第１の複数のデータ入出力パッド、前記第１の複数のアドレス信号パッドおよび前記第１の制御信号パッドを含む第１のパッド列と前記第１の短辺との間、ならびに前記第１のパッド列と前記第２の短辺との間に配置され、
当該半導体記憶装置の周辺領域において前記第１の長辺よりも前記第２の長辺に近い位置に前記第２の電源パッドが配置される場合には、前記第２の電源パッドは、前記第２の複数のデータ入出力パッド、前記第２の複数のアドレス信号パッドおよび前記第２の制御信号パッドを含む第２のパッド列と前記第１の短辺との間、ならびに前記第２のパッド列と前記第２の短辺との間に配置され、
当該半導体記憶装置の周辺領域において前記第２の長辺よりも前記第１の長辺に近い位置に前記第２の接地パッドが配置される場合には、前記第２の接地パッドは、前記第１のパッド列と前記第１の短辺との間、および前記第１のパッド列と前記第２の短辺との間に配置され、
当該半導体記憶装置の周辺領域において前記第１の長辺よりも前記第２の長辺に近い位置に前記第２の接地パッドが配置される場合には、前記第２の接地パッドは、前記第２のパッド列と前記第１の短辺との間、および前記第２のパッド列と前記第２の短辺との間に配置される、請求項１８に記載の半導体記憶装置。 - 前記第１の語構成は、１６ビット以上であり、
前記第２の語構成は、３２ビット以上である、請求項１８または請求項１９に記載の半導体記憶装置。 - 請求項１４から請求項１７のいずれか１項に記載の半導体記憶装置と、
前記半導体記憶装置が搭載されるＴＳＯＰパッケージと、
前記半導体記憶装置の複数のパッドに電気的に接続される複数のリードフレームとを備え、
前記第１の電源パッドは、外部電源電圧が供給されるリードフレームと電気的に接続され、
前記第１の接地パッドは、接地電圧が供給されるリードフレームと電気的に接続される、半導体装置。 - 請求項１８から請求項２０のいずれか１項に記載の半導体記憶装置と、
前記半導体記憶装置が搭載されるＴＳＯＰパッケージと、
前記半導体記憶装置の複数のパッドに電気的に接続される複数のリードフレームとを備え、
前記半導体記憶装置に入出力されるデータの語構成は、前記第１の語構成から成り、
前記第２の電源パッドは、外部電源電圧が供給されるリードフレームと電気的に接続され、
前記第２の接地パッドは、接地電圧が供給されるリードフレームと電気的に接続される、半導体装置。 - 請求項１８から請求項２０のいずれか１項に記載の半導体記憶装置と、
前記半導体記憶装置が搭載されるＴＳＯＰパッケージと、
前記半導体記憶装置の複数のパッドに電気的に接続される複数のリードフレームとを備え、
前記半導体記憶装置に入出力されるデータの語構成は、前記第２の語構成から成り、
前記第１の電源パッドは、外部電源電圧が供給されるリードフレームと電気的に接続され、
前記第１の接地パッドは、接地電圧が供給されるリードフレームと電気的に接続される、半導体装置。 - 請求項１４から請求項１７のいずれか１項に記載の半導体記憶装置と、
前記半導体記憶装置が搭載されるＢＧＡパッケージとを備え、
前記半導体記憶装置は、前記第２の電源パッドを介して外部電源電圧を受け、前記第２の接地パッドを介して接地電圧を受ける、半導体装置。 - 請求項１４から請求項１７のいずれか１項に記載の半導体記憶装置を含む複数の半導体チップと、
前記複数の半導体チップが搭載されるマルチチップパッケージとを備え、
前記半導体記憶装置は、前記第１の電源パッドまたは前記第２の電源パッドを介して外部電源電圧を受け、前記第１の接地パッドまたは前記第２の接地パッドを介して接地電圧を受ける、半導体装置。 - 長方形の形状を有するダイナミックランダムアクセスメモリであって、
行列状に配列された複数のメモリセルを含むメモリセルアレイと、
前記メモリセルを選択するアドレス信号を当該ダイナミックランダムアクセスメモリの外部から受け、その受けたアドレス信号を当該ダイナミックランダムアクセスメモリの内部へ出力するアドレスバッファと、
当該ダイナミックランダムアクセスメモリの外部から与えられる信号に基づいて、前記アドレス信号が前記メモリセルアレイの行を示す行アドレス信号か、それとも前記メモリセルアレイの列を示す列アドレス信号かを判断するクロック制御回路と、
当該ダイナミックランダムアクセスメモリの外部から与えられるデータを受け、また、前記メモリセルからのデータを当該ダイナミックランダムアクセスメモリの外部へ出力する入出力バッファと、
前記長方形の第１および第２の短辺の各々の中央部近傍であって、かつ、当該ダイナミックランダムアクセスメモリの周辺領域に配置される第１の電源パッドおよび前記第１の接地パッドと、
前記長方形の第１の長辺に沿って当該ダイナミックランダムアクセスメモリの周辺領域において前記第１の長辺と対をなす前記長方形の第２の長辺よりも前記第１の長辺に近い位置に配列される第２の電源パッド、データの入出力が行なわれる第１の複数のデータ入出力パッド、アドレス信号が入力される第１の複数のアドレス信号パッド、および制御信号が入力される第１の制御信号パッドと、
前記第２の長辺に沿って当該ダイナミックランダムアクセスメモリの周辺領域において前記第１の長辺よりも前記第２の長辺に近い位置に配列される第２の接地パッド、データの入出力が行なわれる第２の複数のデータ入出力パッド、アドレス信号が入力される第２の複数のアドレス信号パッド、および制御信号が入力される第２の制御信号パッドと、
データ入出力用の電源電圧が供給される第３の電源電圧パッドと、
データ入出力用の接地電圧が供給される第３の接地電圧パッドとを備え、
前記第３の電源電圧パッドおよび前記第３の接地電圧パッドは、前記データ入出力パッドに隣接して配置される、ダイナミックランダムアクセスメモリ。 - 前記第１の電源パッドまたは前記第２の電源パッドから供給される外部電源電圧を降圧して内部電源電圧を出力する電圧降下回路をさらに備える、請求項２６に記載のダイナミックランダムアクセスメモリ。
- 前記第２の電源パッドは、当該ダイナミックランダムアクセスメモリの周辺領域において前記第１の長辺よりも前記第２の長辺に近い位置にさらに配置され、
前記第２の接地パッドは、当該ダイナミックランダムアクセスメモリの周辺領域において前記第２の長辺よりも前記第１の長辺に近い位置にさらに配置される、請求項２６に記載のダイナミックランダムアクセスメモリ。 - 前記第１の電源パッドは、前記第２の長辺よりも前記第１の長辺に近い位置に配置され、
前記第１の接地パッドは、前記第１の長辺よりも前記第２の長辺に近い位置に配置される、請求項２６から請求項２８のいずれか１項に記載のダイナミックランダムアクセスメモリ。 - 当該ダイナミックランダムアクセスメモリは、データの入出力の語構成が第１の語構成と前記第１の語構成よりも大きい第２の語構成とのいずれの構成にも使用が可能であり、
前記語構成が前記第１の語構成の場合、前記第２の電源パッドに外部電源電圧が供給され、前記第２の接地パッドに接地電圧が供給され、
前記語構成が前記第２の語構成の場合、前記第１の電源パッドに前記外部電源電圧が供給され、前記第１の接地パッドに前記接地電圧が供給される、請求項２６から請求項２９のいずれか１項に記載のダイナミックランダムアクセスメモリ。 - 当該ダイナミックランダムアクセスメモリの周辺領域において前記第２の長辺よりも前記第１の長辺に近い位置に前記第２の電源パッドが配置される場合には、前記第２の電源パッドは、前記第１の複数のデータ入出力パッド、前記第１の複数のアドレス信号パッドおよび前記第１の制御信号パッドを含む第１のパッド列の最端部に配置され、
当該ダイナミックランダムアクセスメモリの周辺領域において前記第１の長辺よりも前記第２の長辺に近い位置に前記第２の電源パッドが配置される場合には、前記第２の電源パッドは、前記第２の複数のデータ入出力パッド、前記第２の複数のアドレス信号パッドおよび前記第２の制御信号パッドを含む第２のパッド列の最端部に配置され、
当該ダイナミックランダムアクセスメモリの周辺領域において前記第２の長辺よりも前記第１の長辺に近い位置に前記第２の接地パッドが配置される場合には、前記第２の接地パッドは、前記第１のパッド列の最端部に配置され、
当該ダイナミックランダムアクセスメモリの周辺領域において前記第１の長辺よりも前記第２の長辺に近い位置に前記第２の接地パッドが配置される場合には、前記第２の接地パッドは、前記第２のパッド列の最端部に配置される、請求項３０に記載のダイナミックランダムアクセスメモリ。 - 前記第１の語構成は、１６ビット以上であり、
前記第２の語構成は、３２ビット以上である、請求項３０または請求項３１に記載のダイナミックランダムアクセスメモリ。 - 請求項２６から請求項２９のいずれか１項に記載のダイナミックランダムアクセスメモリと、
前記ダイナミックランダムアクセスメモリが搭載されるＴＳＯＰパッケージと、
前記ダイナミックランダムアクセスメモリの複数のパッドに電気的に接続される複数のリードフレームとを備え、
前記第１の電源パッドは、外部電源電圧が供給されるリードフレームと電気的に接続され、
前記第１の接地パッドは、接地電圧が供給されるリードフレームと電気的に接続される、半導体装置。 - 請求項３０から請求項３２のいずれか１項に記載のダイナミックランダムアクセスメモリと、
前記ダイナミックランダムアクセスメモリが搭載されるＴＳＯＰパッケージと、
前記ダイナミックランダムアクセスメモリの複数のパッドに電気的に接続される複数のリードフレームとを備え、
前記ダイナミックランダムアクセスメモリに入出力されるデータの語構成は、前記第１の語構成から成り、
前記第２の電源パッドは、外部電源電圧が供給されるリードフレームと電気的に接続され、
前記第２の接地パッドは、接地電圧が供給されるリードフレームと電気的に接続される、半導体装置。 - 請求項３０から請求項３２のいずれか１項に記載のダイナミックランダムアクセスメモリと、
前記ダイナミックランダムアクセスメモリが搭載されるＴＳＯＰパッケージと、
前記ダイナミックランダムアクセスメモリの複数のパッドに電気的に接続される複数のリードフレームとを備え、
前記ダイナミックランダムアクセスメモリに入出力されるデータの語構成は、前記第２の語構成から成り、
前記第１の電源パッドは、外部電源電圧が供給されるリードフレームと電気的に接続され、
前記第１の接地パッドは、接地電圧が供給されるリードフレームと電気的に接続される、半導体装置。 - 請求項２６から請求項２９のいずれか１項に記載のダイナミックランダムアクセスメモリと、
前記ダイナミックランダムアクセスメモリが搭載されるＢＧＡパッケージとを備え、
前記ダイナミックランダムアクセスメモリは、前記第２の電源パッドを介して外部電源電圧を受け、前記第２の接地パッドを介して接地電圧を受ける、半導体装置。 - 請求項２６から請求項２９のいずれか１項に記載のダイナミックランダムアクセスメモリを含む複数の半導体チップと、
前記複数の半導体チップが搭載されるマルチチップパッケージとを備え、
前記ダイナミックランダムアクセスメモリは、前記第１の電源パッドまたは前記第２の電源パッドを介して外部電源電圧を受け、前記第１の接地パッドまたは前記第２の接地パッドを介して接地電圧を受ける、半導体装置。
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