[go: up one dir, main page]

JP4309368B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP4309368B2
JP4309368B2 JP2005098027A JP2005098027A JP4309368B2 JP 4309368 B2 JP4309368 B2 JP 4309368B2 JP 2005098027 A JP2005098027 A JP 2005098027A JP 2005098027 A JP2005098027 A JP 2005098027A JP 4309368 B2 JP4309368 B2 JP 4309368B2
Authority
JP
Japan
Prior art keywords
command
chip
address
memory chips
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005098027A
Other languages
English (en)
Other versions
JP2006277870A (ja
Inventor
知紀 関口
英樹 大坂
立身 井戸
靖 永島
光昭 片桐
一郎 安生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Micron Memory Japan Ltd
Original Assignee
Hitachi Ltd
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Elpida Memory Inc filed Critical Hitachi Ltd
Priority to JP2005098027A priority Critical patent/JP4309368B2/ja
Priority to CN200610071011.4A priority patent/CN100570738C/zh
Priority to US11/392,805 priority patent/US7466577B2/en
Publication of JP2006277870A publication Critical patent/JP2006277870A/ja
Application granted granted Critical
Publication of JP4309368B2 publication Critical patent/JP4309368B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Description

本発明は半導体記憶装置に関し、特に、積層された複数のメモリチップを有する半導体記憶装置に関する。
サーバなどのコンピュータのメインメモリとしては、ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置が広く用いられているが、ハードウェアの高速化やソフトウェアの複雑化に伴い、メインメモリに要求される記憶容量は増加の一途を辿っている。このため、メインメモリに要求される記憶容量を１個のメモリチップのみによって満たすことは困難であり、通常は、モジュール基板に複数のメモリチップを実装したＤＩＭＭ（Dual Inline Memory Module）と呼ばれるモジュールが使用される。
しかしながら、メモリチップをモジュール基板に平面的に配置するのみでは、搭載可能なメモリチップ数が少なく、得られる記憶容量が限られてしまう。この問題を解決する方法として、複数のメモリチップを立体的に積層してパッケージングし、これをモジュール基板に搭載する方法が提案されている（特許文献１〜３参照）。
図２２は、このようにパッケージングした半導体記憶装置の模式図である。図２２に示す半導体記憶装置は、２つのメモリチップ１０，１１がベース基板２０上に積層された構造を有しており、このベース基板２０が図示しないモジュール基板に搭載される。メモリチップ１０，１１はいずれも、メモリアレイＭＡの他、コマンドやアドレスが供給されるコマンド・アドレスパッドＣＡＰ、チップ選択信号が供給されるチップ選択信号パッドＣＳＰ、データの入出力を行うためのデータ入出力パッドＤＱＰ、及び、電源が供給される電源パッドＶＳＰを備えている。
このうち、コマンド・アドレスパッドＣＡＰ、データ入出力パッドＤＱＰ及び電源パッドＶＳＰについては、メモリチップ１０とメモリチップ１１とで共通接続され、それぞれベース基板２０に設けられたアドレス・コマンド外部端子群ＣＡ、データ入出力外部端子群ＤＱ及び電源外部端子群ＶＳに纏められている。一方、チップ選択信号パッドＣＳＰについては共通接続されず、メモリチップ１０のチップ選択信号パッドＣＳＰはチップ選択信号外部端子ＣＳ０に接続され、メモリチップ１１のチップ選択信号パッドＣＳＰはチップ選択信号外部端子ＣＳ１に接続されている。これは、メモリチップ１０，１１を選択的に活性化させるためである。
他方、最近では、メモリセルが形成されたコア部と、メモリセルに対する周辺回路が形成されたインターフェース部をそれぞれ別チップとし、これらチップを積層することによって大容量化と高速化を実現する方法も提案されている（特許文献４参照）。この方法は、従来１チップであった半導体記憶装置が複数のチップに分割されることを意味することから、コア部が形成されたチップ（コアチップ）の容量を増大することができ、しかもこれを積層することによって非常に大きな記憶容量を得ることが可能となる。
特開平２−２９００４８号公報 特開２００１−１１０９７８号公報 特開２００１−２７３７５５号公報 特開２００４−３２７４７４号公報
しかしながら、図２２に示す半導体記憶装置は、コマンド・アドレス外部端子群ＣＡや、データ入出力端子群ＤＱに２つのメモリチップ１０，１１が接続されていることから、１チップのみをパッケージングした通常の半導体記憶装置と比べて、コマンド・アドレス外部端子群ＣＡや、データ入出力端子群ＤＱの寄生容量が大きいという問題がある。このような寄生容量は信号波形の乱れの原因となることから、インターフェース速度が非常に速い場合、例えばクロックが１ＧＨｚを超えるような場合には、十分な動作マージンを確保できなくなるおそれが生じる。この問題は、積層するメモリチップ数を増やすほど顕著となるため、図２２に示す手法では十分な大容量化が困難であった。
しかも、図２２に示す半導体記憶装置は、１チップのみをパッケージングした通常の半導体記憶装置とは異なり、チップ選択信号外部端子が２つ設けられていることから（ＣＳ０，ＣＳ１）、通常の半導体記憶装置との互換性が失われる。このため、図２２に示す半導体記憶装置を使用するためには、専用のメモリーコントローラを設計する必要があり、システム全体のコストが増大するおそれがあった。
一方、特許文献４に記載された手法を用いれば、上記問題は解決されるものと考えられるが、この手法は、図２２に示す半導体記憶装置のように、それぞれ単独で読み出し動作及び書き込み動作が可能なメモリチップを積層するタイプの半導体記憶装置とは根本的に異なり、それ単独では読み出し動作及び書き込み動作を行うことができないコアチップを積層するものであるため、当然ながら、通常のメモリチップを使用することはできず、専用のコアチップなどを新たに設計する必要がある。しかも、特許文献４に記載された手法では、各チップに貫通電極を形成する必要があるなど、十分に確立されていない高度な製造技術が用いられることから、現状では低コストで製造することは困難であると考えられる。
本発明はこのような問題点を解決すべくなされたものであって、積層された複数のメモリチップを有する半導体記憶装置において、コマンド・アドレス外部端子群及びデータ入出力端子群の寄生容量を１チップ品程度まで低減することを目的とする。
また、本発明は、積層された複数のメモリチップを有する半導体記憶装置において、１チップのみをパッケージングした通常の半導体記憶装置との互換性を確保することを他の目的とする。
また、本発明は、それぞれ単独で読み出し動作及び書き込み動作が可能なメモリチップを用いることによって、上記の各目的を低コストで実現することをさらに他の目的とする。
本発明による半導体記憶装置は、コマンド信号及びアドレス信号が供給されるコマンド・アドレス外部端子群、データ信号の授受を行うデータ入出力外部端子群、並びに、単一のチップ選択外部端子を有するベース基板と、前記ベース基板上に積層され、それぞれ単独で読み出し動作及び書き込み動作が可能な複数のメモリチップとを備え、前記コマンド・アドレス外部端子群を構成する複数の端子、前記データ外部端子群を構成する複数の端子、並びに、前記単一のチップ選択外部端子は、いずれも、インターフェース機能を有する単一のチップに接続されており、前記インターフェース機能を有する単一のチップは、少なくとも、前記コマンド・アドレス外部端子群を介して供給される前記アドレス信号及び前記チップ選択外部端子を介して供給される前記チップ選択信号に基づいて、前記複数のメモリチップを個別に活性化可能なチップ選択信号発生回路を有していることを特徴とする。
本発明によれば、コマンド・アドレス外部端子群などの外部端子がいずれも単一のチップに接続されていることから、これら端子の寄生容量を１チップ品程度まで低減することが可能となる。また、本発明による半導体記憶装置は、積層された複数のメモリチップを備えているにもかかわらず、単一のチップ選択外部端子しか備えていないことから、１チップのみをパッケージングした通常の半導体記憶装置との互換性を確保することも可能となる。さらに、積層された複数のメモリチップは、いずれも単独で読み出し動作及び書き込み動作が可能なメモリチップであることから、いわゆる汎用メモリを使用することができ、このため比較的低コストで作製することが可能となる。
本発明において、インターフェース機能を有する単一のチップは、複数のメモリチップとは異なるインターフェースチップであっても構わないし、複数のメモリチップのいずれか一つのチップであっても構わない。前者によれば、使用するメモリチップとして互いに全く同一のチップを用いることが可能となるし、後者によれば、積層すべきチップ数を１つ削減することが可能となる。
さらに、インターフェース機能を有する単一のチップと複数のメモリチップとの間におけるコマンド信号、アドレス信号及びデータ信号の送信は、複数のメモリチップに対して共通接続された配線を介して行っても構わないし、複数のメモリチップに対してそれぞれ個別に接続された配線を介して行っても構わない。前者によれば、配線数を削減することが可能となるし、後者によれば、配線容量を削減することが可能となる。
このように、本発明によれば、積層された複数のメモリチップを有する半導体記憶装置のインターフェース部の寄生容量を１チップ品程度まで低減することが可能となる。これにより、コマンド信号、アドレス信号及びデータ信号の入出力の周波数を１チップ品と同等まで高めることができる。しかも、本発明では、これら複数のメモリチップを立体的に積層していることから、実装面積についても、１チップ品と同等とすることが可能となる。
さらに、単一のチップ選択外部端子しか備えていないことから、１チップのみをパッケージングした通常の半導体記憶装置との互換性を確保することも可能となる。このため、専用のメモリーコントローラなどを設計する必要がなく、システム全体のコストアップを抑制することが可能となる。
さらに、積層されたメモリチップは、いずれも単独で読み出し動作及び書き込み動作が可能な通常のメモリチップ（例えば汎用ＤＲＡＭ）であることから、貫通電極の形成など特殊な工程が不要となり、製造コストの増大を抑制することも可能となる。
さらに、チップ選択信号発生回路によって複数のメモリチップを個別に活性化することが可能であることから、パッケージ全体の消費電力を低減することも可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい第１の実施形態による半導体記憶装置１００の構造を概略的に示す略斜視図である。
図１に示すように、本実施形態による半導体記憶装置１００は、ベース基板１０１と、ベース基板１０１上に積層された４つのメモリチップ１１０〜１１３と、ベース基板１０１とメモリチップ１１０〜１１３との間に配置されたインターフェースチップ１２０とを備えて構成されている。特に限定されるものではないが、本実施形態においては、使用するメモリチップ１１０〜１１３としてＤＲＡＭを選択している。メモリチップ１１０〜１１３は、互いに同一の構成を持ったチップであり、それぞれ単独で読み出し動作及び書き込み動作が可能なＤＲＡＭチップ、すなわち、通常の汎用ＤＲＡＭチップである。
図２は、各メモリチップ１１０〜１１３の略平面図である。
図２に示すように、各メモリチップ１１０〜１１３の表面は、大きく分けて、メモリアレイ領域ＭＡ、周辺回路領域ＰＥＲＩ、ボンディングパッド領域Ｂに分類することができる。ボンディングパッド領域Ｂは、２つの周辺回路領域ＰＥＲＩに挟まれるように、メモリチップの中央部において一方向に設けられており、電源パッドＶＳＰ、データ入出力パッドＤＱＰ、コマンド・アドレスパッドＣＡＰ、チップ選択信号パッドＣＳＰが含まれる。電源パッドＶＳＰには、周辺回路動作電源ＶＤＤ、周辺回路接地電源ＶＳＳ、出力回路動作電源ＶＤＤＱ、出力回路接地電源ＶＳＳＱ、インターフェース基準電源ＶＲＥＦなどが含まれる。また、データ入出力パッドＤＱＰにはデータ入出力線ＤＱ０〜ＤＱ７（×８品の場合、以下同様）、データストローブ信号ＤＱＳ、データマスク信号ＤＭなどが含まれる。コマンド・アドレスパッドＣＡＰには、クロックＣＬＫ、クロックイネーブルＣＫＥ、行アドレスストローブＲＡＳ、列アドレスストローブＣＡＳ、ライトイネーブルＷＥ、バンクアドレスＢＡ０〜ＢＡ２、アドレスＡ０〜Ａ１３などが含まれる。
メモリチップ１１０〜１１３に設けられたこれらのパッドは、図１に示すように、配線ＩＮＷが形成されたテープ１３０〜１３３によって、ベース基板１０１に設けられたパッド１０１ａと接続される。具体的には、メモリチップ１１０に設けられたパッド１１０ａと、ベース基板１０１に設けられたパッド１０１ａは、メモリチップ１１０を覆うように設けられたテープ１３０によって接続され、以下同様に、メモリチップ１１１〜１１３に設けられたパッドと、ベース基板１０１に設けられたパッド１０１ａは、それぞれメモリチップ１１１〜１１３を覆うように設けられたテープ１３１〜１３３によって接続される。ベース基板１０１には図示しない配線が形成されており、この配線によってパッド１０１ａとインターフェースチップ１２０のメモリチップ側パッド（図示せず）とが接続されている。また、インターフェースチップ１２０の外部回路側パッド（図示せず）は、ベース基板１０１に設けられた図示しない他の配線を介して、ベース基板１０１の裏面（実装面）に設けられたボール電極ＥＸＢに接続されている。ボール電極ＥＸＢは、本実施形態にかかる半導体記憶装置１００の外部端子群である。
図３は、ベース基板１０１の裏面に設けられたボール電極ＥＸＢの配置図である。
図３に示すように、半導体記憶装置１００の外部端子群であるボール電極ＥＸＢの種類は、アドレス外部端子Ａ１４，Ａ１５が追加されている点を除き、各メモリチップ１１０〜１１３に設けられたパッドの種類と一致している。したがって、チップ選択信号外部端子ＣＳはあくまで一つである。各ボール電極ＥＸＢは、電源外部端子群（ＶＳ）、データ入出力外部端子群（ＤＱ）、コマンド・アドレス外部端子群（ＣＡ）、チップ選択信号外部端子（ＣＳ）に分類することができ、メモリチップ１１０〜１１３に設けられたパッドの分類と同様、周辺回路動作電源ＶＤＤ、周辺回路接地電源ＶＳＳ、出力回路動作電源ＶＤＤＱ、出力回路接地電源ＶＳＳＱ、インターフェース基準電源ＶＲＥＦなどは電源外部端子群（ＶＳ）に分類され、データ入出力線ＤＱ０〜ＤＱ７、データストローブ信号ＤＱＳ、データマスク信号ＤＭなどはデータ入出力外部端子群（ＤＱ）に分類され、クロックＣＬＫ、クロックイネーブルＣＫＥ、行アドレスストローブＲＡＳ、列アドレスストローブＣＡＳ、ライトイネーブルＷＥ、バンクアドレスＢＡ０〜ＢＡ２、アドレスＡ０〜Ａ１３などは、コマンド・アドレス外部端子群（ＣＡ）に分類される。
図４は、本実施形態におけるメモリチップ１１０〜１１３とインターフェースチップ１２０との接続形態を説明するための模式図である。
図４に示すように、本実施形態では、メモリチップ１１０〜１１３とインターフェースチップ１２０との間において、チップ選択信号のみが一対一接続され、その他の信号、すなわち、コマンド・アドレス信号及びデータ信号については、コマンド・アドレスバスＣＡＢ及びデータバスＤＱＢによってバス接続されている。また、電源についてもバス接続されている。ここで「一対一接続」とは、メモリチップ１１０〜１１３のパッドとインターフェースチップ１２０のパッドとが、メモリチップごとに個別に接続されていることをいい、「バス接続」とは、メモリチップ１１０〜１１３のパッドとインターフェースチップ１２０のパッドとが共通に接続されていることを言う。したがって、本実施形態においては、メモリチップ１１０〜１１３とインターフェースチップ１２０との間で授受される信号のうち、チップ選択信号のみがメモリチップ１１０〜１１３に個別の信号となる。
より具体的に説明すると、コマンド・アドレス外部端子群ＣＡ、チップ選択信号外部端子ＣＳは、ベース基板１０１上のボール電極ＥＸＢから一旦インターフェースチップ１２０上のコマンド・アドレスパッドＥＣＡＰ、チップ選択信号パッドＥＣＳＰにそれぞれ接続される。これらの信号はコマンドデコーダＣＤＣに入力され、その出力は、コマンド・アドレスパッドＩＣＡＰ、チップ選択信号パッドＩＣＳＰにそれぞれ出力される。コマンド・アドレスパッドＩＣＡＰに出力された信号（コマンド及びアドレス）は、コマンド・アドレスバスＣＡＢを介し、４つのメモリチップ１１０〜１１３のコマンド・アドレスパッドＣＡＰに対して共通に供給される。一方、チップ選択信号パッドＩＣＳＰに出力された４つのチップ選択信号は、インターフェースチップ１２０とそれぞれのメモリチップ１１０〜１１３との間で一対一に接続される。
また、データ入出力外部端子群ＤＱは、ベース基板１０１上のボール電極ＥＸＢから一旦インターフェースチップ１２０上のデータ入出力パッドＥＤＱＰに接続される。データ入出力信号は、双方向リピータＲＥＰに入力され、データ入出力パッドＩＤＱＰを介してメモリチップ１１０〜１１３のデータ入出力パッドＤＱＰに接続される。データ入出力パッドＩＤＱＰと、４つのメモリチップ１１０〜１１３のデータ入出力パッドＤＱＰとは、データバスＤＱＢによって１対４のバス状に接続される。
そして、電源外部端子群ＶＳは、ベース基板１０１上のボール電極ＥＸＢから直接、インターフェースチップ１２０及びメモリチップ１１０〜１１３の電源パッドＶＳＰに接続される。
このように、本実施形態による半導体記憶装置１００では、電源を除き、ベース基板１０１上のボール電極ＥＸＢとメモリチップ１１０〜１１３との接続は、全てインターフェースチップ１２０を介して行われるため、コマンド・アドレス外部端子群ＣＡや、データ入出力外部端子群ＤＱに接続されるチップはインターフェースチップ１２０のみとなる。このため、これら外部端子の寄生容量を１チップ品と同等まで低減することが可能となり、コマンド・アドレス及びデータの入出力の周波数を１チップ品と同等まで高めることができる。
また、本実施形態では、コマンド・アドレス信号及びデータ入出力信号をパッケージ内でバス状に接続していることから、パッケージ内の配線本数が少なくて済み、これにより製造コストを抑制することも可能となる。
図５は、本実施形態にて用いるインターフェースチップ１２０の回路構成を示す略回路図である。
図５に示すように、インターフェースチップ１２０上のコマンド・アドレスパッドＥＣＡＰには、クロック系の信号ＣＬＫ、／ＣＬＫ、ＣＫＥと、アドレス系の信号Ａ０〜Ａ１５、ＢＡ０〜ＢＡ２と、コマンド系の信号ＲＡＳ、ＣＡＳ、ＷＥの３系統のパッドがある。クロック系の信号ＣＬＫ、／ＣＬＫ、ＣＫＥは、半導体記憶装置１００の外部から入力され、入力バッファＩＮＢを介してクロック再生回路ＤＬＬに供給される。クロック再生回路ＤＬＬの出力は、出力バッファＯＢを介して、コマンド・アドレスパッドＩＣＡＰのうち、クロック信号ＣＬＫ、／ＣＬＫ、ＣＫＥを出力する端子にそれぞれ供給される。また、クロック再生回路ＤＬＬの出力は、他の入力信号をラッチ回路Ｌにてラッチするために、インターフェースチップ１２０内に分配される。
また、アドレス系の信号Ａ０〜Ａ１５、ＢＡ０〜ＢＡ２は、入力バッファＩＮＢを介してラッチ回路Ｌにてラッチされる。ラッチ回路Ｌのタイミング信号は、上述したクロック再生回路ＤＬＬより供給される。ラッチ回路Ｌの出力は、出力バッファＯＢを介して、コマンド・アドレスパッドＩＣＡＰのうち、アドレス信号Ａ０〜Ａ１３、ＢＡ０〜ＢＡ２を出力する端子に供給される。ここで、外部より供給されるアドレス信号Ａ０〜Ａ１５、ＢＡ０〜ＢＡ２のうち、アドレス信号Ａ０〜Ａ１３、ＢＡ０〜ＢＡ２については、そのままコマンド・アドレスパッドＩＣＡＰに供給されるが、アドレス信号Ａ１４，Ａ１５についてはコマンド・アドレスパッドＩＣＡＰに供給されず、バンクアドレスＢＡ０〜ＢＡ２、並びに、モードレジスタＭＲの出力とともに、チップ選択信号発生回路ＣＳＧに供給される。チップ選択信号発生回路ＣＳＧは、各メモリチップ１１０〜１１３に供給される４つのチップ選択信号ＣＳのいずれか一つ又は全部を活性化させる回路である。
また、コマンド系の信号ＲＡＳ、ＣＡＳ、ＷＥは、入力バッファＩＮＢ及びラッチ回路Ｌを介して、コマンドデコーダＣＤＣに入力される。コマンドデコーダＣＤＣの出力は、チップ選択信号発生回路ＣＳＧに供給される。尚、コマンド系の信号ＲＡＳ、ＣＡＳ、ＷＥとしては、汎用ＤＲＡＭに供給する信号と全く同じ信号を用いることができる。
一方、インターフェースチップ１２０上のチップ選択信号パッドＥＣＳＰは、上述のとおり、単一のパッドである。したがって、半導体記憶装置１００の外部からは、メモリチップ１１０〜１１３の積層数（４つ）を意識することなく、汎用ＤＲＡＭと同様のチップ選択信号ＣＳを供給すればよい。チップ選択信号パッドＥＣＳＰに供給されたチップ選択信号ＣＳは、入力バッファＩＮＢ及びラッチ回路Ｌを介して、コマンドデコーダＣＤＣに入力される。そして、上述のとおり、チップ選択信号発生回路ＣＳＧは、コマンドデコーダＣＤＣの出力、並びに、アドレス信号Ａ１４，Ａ１５，バンクアドレスＢＡ０〜ＢＡ２等に基づいて、４つのチップ選択信号ＣＳのいずれか一つ又は全部を活性化させる。
さらに、インターフェースチップ１２０上のデータ入出力パッドＥＤＱＰは、データ信号ＤＱ０〜ＤＱ７、データストローブ信号ＤＱＳ、データマスク信号ＤＭ等を入出力する端子であり、上述のとおり、双方向リピータＲＥＰを介してデータ入出力パッドＩＤＱＰに接続されている。
ここで、積層するメモリチップ１１０〜１１３がダブルデータレート（ＤＤＲ８００）タイプである場合、コマンド・アドレス外部端子群ＣＡおよびパッケージ内のコマンド・アドレスバスＣＡＢ上では４００Ｍｂｐｓの信号が伝送されることになる。一方、データ入出力端子群ＤＱ及びパッケージ内のデータバスＤＱＢでは、８００Ｍｂｐｓの信号が伝送されることになる。
次に、本実施形態にて用いるインターフェースチップ１２０の回路構成について、より詳細に説明する。
図６は、インターフェースチップ１２０に含まれるクロック系回路の回路構成をより詳細に示す図である。
図６に示すように、コマンド・アドレスパッドＥＣＡＰより供給された相補のクロック信号ＣＬＫ、／ＣＬＫは、差動アンプ型の入力バッファＩＮＢに入力される。この入力バッファＩＮＢは、クロックイネーブル信号ＣＫＥ及び基準電圧ＶＲＥＦを受ける差動アンプ型の入力バッファＩＮＢの出力によって活性化される。相補のクロック信号ＣＬＫ、／ＣＬＫを受ける入力バッファＩＮＢの出力は、クロック再生回路ＤＬＬに供給され、その出力は、出力バッファＯＢを介して、コマンド・アドレスパッドＩＣＡＰの相補のクロック端子ＣＬＫ、／ＣＬＫに供給される。さらに、クロック再生回路ＤＬＬは内部クロック信号ＣＬＫＩを生成し、この内部クロック信号ＣＬＫＩは、インターフェースチップ１２０の内部回路へ供給される。
一方、クロックイネーブル信号ＣＫＥを受ける入力バッファＩＮＢの出力は、内部クロック信号ＣＬＫＩをタイミング信号とするラッチ回路Ｌにラッチされ、出力バッファＯＢを介して、コマンド・アドレスパッドＩＣＡＰのクロックイネーブル端子ＣＫＥに供給される。入力バッファＩＮＢによりバッファリングされたクロックイネーブル信号ＣＫＥは、インターフェースチップ１２０の内部回路にも供給される。クロックイネーブル信号ＣＫＥは、クロック再生回路ＤＬＬにも供給されており、クロックイネーブル信号ＣＫＥが非活性化すると、メモリチップ１１０〜１１３へのクロックの供給を停止させる。
このように、本実施形態では、インターフェースチップ１２０内にクロック再生回路ＤＬＬを備えていることから、入力クロックと出力クロックの位相差が低減され、ラッチ回路Ｌのタイミングマージンが拡大される。したがって、動作周波数が高くなった場合であっても、動作マージンを十分に確保することが可能となる。また、クロックイネーブル信号ＣＫＥが非活性化すると、クロック再生回路ＤＬＬの動作を停止させ、インターフェースチップ１２０の内部回路やメモリチップ１１０〜１１３へのクロック供給を停止していることから、待機時の消費電力を低減することも可能となる。
図７は、インターフェースチップ１２０に含まれるコマンド・アドレス系回路の回路構成をより詳細に示す図である。
図７に示すように、コマンド・アドレス系の信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２，ＲＡＳ，ＣＡＳ，ＷＥは、半導体記憶装置１００の外部からコマンド・アドレスパッドＥＣＡＰを介して入力バッファＩＮＢに入力される。一方、チップ選択信号ＣＳは、半導体記憶装置１００の外部からチップ選択信号パッドＥＣＳＰを介して入力バッファＩＮＢに入力される。これら入力バッファＩＮＢは、基準電圧ＶＲＥＦを用いた差動アンプ型の入力バッファであり、その出力は、対応するラッチ回路Ｌに供給される。ラッチ回路Ｌは、クロック再生回路ＤＬＬ（図６参照）によって生成される内部クロック信号ＣＬＫＩに同期して、対応する入力バッファＩＮＢの出力を取り込む。
アドレス信号Ａ０〜Ａ１５のうち、Ａ１４，Ａ１５はデコーダＤＥＣにてデコードされ、そのデコード出力は、チップ選択信号発生回路ＣＳＧに供給される。一方、バンクアドレスＢＡ０〜ＢＡ２は、コマンド・アドレスパッドＩＣＡＰに供給されるとともに、チップ選択信号発生回路ＣＳＧ及びモードレジスタＭＲにも供給される。さらに、アドレス信号Ａ０〜Ａ１３は、コマンド・アドレスパッドＩＣＡＰに供給されるとともに、モードレジスタＭＲにも供給される。また、アドレス信号Ａ０〜Ａ１３のうち、Ａ１０については、コマンド系の信号ＲＡＳ，ＣＡＳ，ＷＥ、チップ選択信号ＣＳ、並びに、クロックイネーブル信号ＣＫＥとともに、コマンドデコーダＣＤＣにも供給される。コマンドデコーダＣＤＣは、汎用ＤＲＡＭと同様にこれらをデコードし、その結果に基づいてコマンド信号ＣＭＤを生成する。
コマンド系の信号ＲＡＳ，ＣＡＳ，ＷＥは、コマンド・アドレスパッドＩＣＡＰにそのまま供給され、活性化（Bank activate）、読み出し（Read）、書込み（Write）、プリチャージ（Precharge）、リフレッシュ（Refresh）といったコマンドが各メモリチップ１１０〜１１３に対して発行される。
チップ選択信号発生回路ＣＳＧは、コマンドデコーダＣＤＣより供給されるコマンド信号ＣＭＤを受けて動作モードを判別し、これに基づいて、４つのチップ選択信号ＣＳ０〜ＣＳ３のいずれか一つ又は全部を活性化させる。チップ選択信号ＣＳ０〜ＣＳ３は、出力バッファＯＢを介して、それぞれ対応するチップ選択信号パッドＩＣＳＰに供給される。
このように、本実施形態では、アドレス信号の上位ビットＡ１４，Ａ１５をデコードし、これに基づいてチップ選択信号ＣＳ０〜ＣＳ３を活性化させていることから、半導体記憶装置１００の外部からは１つの大きなメモリチップとして見える一方、半導体記憶装置１００の内部においては、４つのメモリチップ１１０〜１１３のうち、通常動作においてはいずれか一つのみが活性化することになる。このため、汎用ＤＲＡＭとの互換性を確保しつつ、消費電力の増大を抑制することが可能となる。
図８は、コマンドデコーダＣＤＣが出力するコマンドの種類及び記号と、各コマンドを実行する際のチップ選択信号ＣＳの発行方法を示す一覧表である。
コマンドデコーダＣＤＣへのコマンド入力は、半導体記憶装置１００の外部より供給されるコマンド系の信号ＲＡＳ，ＣＡＳ，ＷＥ、クロック系の信号ＣＫＥ、チップ選択信号ＣＳ、アドレス信号Ａ１０によって行われ、コマンドデコーダＣＤＣはこれらの組み合わせによって、コマンド信号ＣＭＤを生成する。コマンド信号ＣＭＤを受けるチップ選択信号発生回路ＣＳＧは、コマンドの種類に応じて、以下のようにチップ選択信号ＣＳ０〜ＣＳ３を活性化させる。
まず、「初期化」に分類されるモード設定コマンド「Mode register set（ＭＲＳ）」又は「Extended mode register set（ＥＭＲＳ）」が入力された場合には、全てのチップ選択信号ＣＳ０〜ＣＳ３を同時に活性化させる。
また、「行系」に分類されるリフレッシュコマンド「Auto refresh（ＲＥＦ）」又は「Self refresh entry（ＳＥＬＦ）」が入力された場合には、位相差をつけてチップ選択信号ＣＳ０〜ＣＳ３を順次活性差させる。つまり、図９に示すように、半導体記憶装置１００の外部からクロック信号ＣＬＫに同期してリフレッシュコマンド（ＲＥＦ又はＳＥＬＦ）が入力されると、インターフェースチップ１２０は、各メモリチップ１１０〜１１３に対し、コマンド・アドレスパッドＩＣＡＰを介してリフレッシュコマンド（ＲＥＦ又はＳＥＬＦ）を連続的に発行するとともに、チップ選択信号ＣＳ０〜ＣＳ３を順次活性化する。これにより、同一のリフレッシュコマンド（ＲＥＦ又はＳＥＬＦ）が４つのメモリチップ１１０〜１１３に対し、所定の位相差をもって順次入力されることになる。位相差については、図９に示す例では１クロックとしているが、これに限定されるものではなく、複数クロックとしても構わない。
このように、位相差を付けてメモリチップ１１０〜１１３に対して順次リフレッシュコマンド（ＲＥＦ又はＳＥＬＦ）を発行しているのは、リフレッシュ時においては、通常の読み出し・書き込みよりも多くの電流が一時に流れるためである。すなわち、全てのメモリチップ１１０〜１１３に対して同時にリフレッシュコマンド（ＲＥＦ又はＳＥＬＦ）を発行すると、４つのメモリチップ１１０〜１１３が同時にリフレッシュを行う結果、大電流が流れ、電源電位やグランド電位に変動をもたらすおそれがあるからである。
また、セルフリフレッシュからの復帰が指示された場合、つまり「Self refresh exit（ＳＥＬＦＸ）」が発行された場合には、全てのチップ選択信号ＣＳ０〜ＣＳ３を同時に活性化させる。一方、プリチャージコマンド「Single bank precharge（ＰＲＥ）」又は「Precharge all banks（ＰＡＬＬ）」が入力された場合は、活性バンクレジスタＡＢＲに記憶されているチップ番号（＃０〜＃３）に対応するチップ選択信号ＣＳ０〜ＣＳ３を活性化させる。
一方、活性化コマンド「Bank activate（ＡＣＴ）」が入力された場合には、アドレス信号Ａ１４，Ａ１５に基づいてチップ選択信号ＣＳ０〜ＣＳ３のいずれか一つを活性化させるとともに、活性化させたチップ選択信号（ＣＳ０〜ＣＳ３）と選択されたバンク番号（＃０〜＃７）との関係を、図１０（ａ）に示す活性バンクレジスタＡＢＲに記憶させる。活性バンクレジスタＡＢＲは、チップ選択信号発生回路ＣＳＧの内部に設けられた回路であり、行アドレスの上位２ビットＡ１４，Ａ１５によって特定されるチップ番号（＃０〜＃３）と、バンクアドレスＢＡ０〜ＢＡ２によって特定されるバンク番号（＃０〜＃７）との関係を保持するレジスタ群によって構成されている。
このような活性バンクレジスタＡＢＲを設けているのは、チップの選択を行アドレスＡ０〜Ａ１５の上位ビットＡ１４，Ａ１５にて行っているのに対し、列系のコマンドが入力される際には、バンクアドレスＢＡ０〜ＢＡ２と列アドレスＡ０〜Ａ９のみが供給されるため、活性バンクレジスタＡＢＲを用いて上記の関係を記憶しておかなければ、列系のコマンドが入力された際、どのチップ選択信号ＣＳ０〜ＣＳ３を活性化すべきか判断できなくなるからである。尚、このような問題は、行アドレスＡ１４，Ａ１５の代わりにバンクアドレスを５ビット（ＢＡ０〜ＢＡ４）に拡張し、その上位２ビット（ＢＡ０，ＢＡ１）でチップを選択し、下位３ビット（ＢＡ２〜ＢＡ４）で選択されたチップ内のバンクを選択すれば、バンクアドレスと選択すべきチップとの関係が固定されるため、解決する。しかしながら、８バンク構成を有する一般的な汎用ＤＲＡＭとの互換性を保つためには、本実施形態のように、バンクアドレスを３ビット構成（ＢＡ０〜ＢＡ２）とし、バンクアドレスではなく行アドレスの一部（Ａ１４，Ａ１５）を用いてチップを選択することが望ましい。このような理由から、本実施形態では、活性バンクレジスタＡＢＲを設けているのである。
また、「列系」に分類されるライトコマンド「Write（ＷＲＩＴ）」又は「Write with auto precharge（ＷＲＩＴＡ）」や、リードコマンド「Read（ＲＥＡＤ）」又は「Read with auto precharge（ＲＥＡＤＡ）」が入力された場合には、図１０（ｂ）に示すようにバンクアドレスＢＡ０〜ＢＡ２をデコーダＤＥＣでデコードし、活性バンクレジスタＡＢＲに記憶されているチップ番号（＃０〜＃３）に対応するチップ選択信号ＣＳ０〜ＣＳ３を活性化する。
また、「その他」に分類される「No operation（ＮＯＰ）」コマンド、「Device deselect（ＤＥＳＬ）」コマンド、「Power down mode entry（ＰＤＥＮ）」コマンド、「Power down mode exit（ＰＤＥＸ）」コマンドが入力された場合には、全てのチップ選択信号ＣＳ０〜ＣＳ３を同時に活性化させる。
このように、本実施形態では、活性化コマンド「Bank activate（ＡＣＴ）」が入力されたことに応答して、活性化されるチップ番号を活性バンクレジスタＡＢＲに記憶させていることから、リードコマンドやライトコマンドを入力する際、半導体記憶装置１００の外部からは、インターフェースチップ１２０にバンクアドレスＢＡ０〜ＢＡ２と列アドレスＡ０〜Ａ９のみを入力すれば、データのアクセスが可能になる。したがって、汎用ＤＲＡＭと同等のアドレス入力法を用いることができ、互換性を確保することが可能となる。また、リフレッシュ時においては、位相差をつけて各メモリチップ１１０〜１１３にコマンドを発行していることから、各メモリチップ１１０〜１１３がリフレッシュ動作を行った瞬間に流れるピーク電流をずらすことができ、電源ノイズを低減することができる。
図１１は、インターフェースチップ１２０に含まれるデータ系回路の主要部分の回路構成をより詳細に示す図である。図１１においては、データ系の信号に含まれるＲＤＱＳ、／ＲＤＱＳについては省略されている。
図１１に示すように、データ系の信号ＯＤＴ，ＤＱＳ，／ＤＱＳ，ＤＱ０〜ＤＱ７，ＤＭは、データ入出力パッドＥＤＱＰを介して半導体記憶装置１００の外部より供給される。また、オンチップ抵抗活性化信号ＯＤＴは、各端子に接続された終端抵抗ＲＴに入力され、終端抵抗ＲＴにはモードレジスタから発行される抵抗値のデータＲＴＶが共通に入力される。データ系の信号は、アドレス・コマンド系の信号よりも周波数が高いため信号波形が乱れやすいが、基板上の終端抵抗ではなく、チップ内で終端を行うことによって、信号の反射を低減することができる。これにより信号波形の乱れが抑制され、その結果、動作マージンを高めることが可能となる。通常のＤＲＡＭでは、メモリチップ内の終端抵抗が用いられるが、本実施形態による半導体記憶装置１００では、インターフェースチップ１２０内の終端抵抗が用いられる。
データ系の信号ＤＱＳ，／ＤＱＳ，ＤＱ０〜ＤＱ７，ＤＭは、双方向リピータＲＥＰを介して、データ入出力パッドＩＤＱＰに接続されている。つまり、ライト動作時において半導体記憶装置１００の外部より入力されたデータ信号ＤＱ０〜ＤＱ７，ＤＭは、基準電圧ＶＲＥＦとの比較を行う差動型の入力バッファＩＮＢによって増幅され、ラッチ回路Ｌ内にラッチされる。また、ライト動作時において半導体記憶装置１００の外部より入力されたデータストローブ信号ＤＱＳ，／ＤＱＳは、差動アンプ型の入力バッファＩＮＢにて増幅される。これをメモリチップ１１０〜１１３に出力する際には、データ信号ＤＱ０〜ＤＱ７に対して位相が９０度ずれた内部ストローブ信号ＤＱＳＩを用いる。内部ストローブ信号ＤＱＳＩは、ストローブ信号発生回路ＤＳＧによって生成される。
したがって、ライト動作時においては、図１２に示すように、データ入出力パッドＥＤＱＰ上のデータストローブ信号ＤＱＳは、連続的に入力されるデータｉｎ０，ｉｎ１，ｉｎ２，ｉｎ３に対して位相が９０度ずれていることから、ラッチ回路Ｌは、データストローブ信号ＤＱＳの立ち上がり及び立ち下がりに同期して、データｉｎ０，ｉｎ１，ｉｎ２，ｉｎ３を次々と取り込むことができる。また、このようにして取り込まれたデータｉｎ０，ｉｎ１，ｉｎ２，ｉｎ３は、データ入出力パッドＩＤＱＰ上のデータストローブ信号ＤＱＳに同期して、チップ選択信号ＣＳ０〜ＣＳ３により選択されたメモリチップ１１０〜１１３へと出力される。
より具体的には、図１２に示すように、ライト時においてはクロック信号ＣＬＫの立ち上がりエッジに同期して、ライトコマンド（ＷＲＩＴ）がコマンド・アドレスパッドＥＣＡＰに入力され、所定のライトレイテンシＷＬが経過した後、データ信号ＤＱ０〜ＤＱ７がデータ入出力パッドＥＤＱＰに入力される。図１２には、データ信号ＤＱ０〜ＤＱ７のうち、一つのデータＤＱ０のみが示されている。また、書き込むべきデータ信号ＤＱ０〜ＤＱ７と同時に、位相が９０度ずれたデータストローブ信号ＤＱＳもデータ入出力パッドＥＤＱＰに入力される。
ライトコマンド（ＷＲＩＴ）がインターフェースチップ１２０に入力された後、クロック信号ＣＬＫの次の立ち下りエッジに同期して、同じコマンド（ＷＲＩＴ）がコマンド・アドレスパッドＩＣＡＰを介してメモリチップ１１０〜１１３に対して出力される。さらに、データ信号ＤＱ０〜ＤＱ７及びデータストローブ信号ＤＱＳも、所定のライトレイテンシＷＬが経過した後、データ入出力パッドＩＤＱＰから出力される。ライトレイテンシＷＬはインターフェースチップ１２０上、並びに、各メモリチップ１１０〜１１３上のモードレジスタにあらかじめ設定される値である。ライト動作の場合は、インターフェースチップ１２０と各メモリチップ１１０〜１１３とでライトレイテンシＷＬを同じ値に設定すればよい。
一方、リード動作時にメモリチップ１１０〜１１３より出力されたデータＤＱ０〜ＤＱ７は、インターフェースチップ１２０内のストローブ信号発生回路ＤＳＧによって生成された内部ストローブ信号ＤＱＳＩに同期してラッチ回路Ｌに取り込まれ、半導体記憶装置１００の外部へと出力される。リード時にメモリチップ１１０〜１１３より供給されるデータストローブ信号ＤＱＳは、図１３に示すように、データＤＱ０〜ＤＱ７と位相が合っているため、そのままではデータストローブ信号ＤＱＳに同期した取り込みを行うことができない。そこで、ストローブ信号発生回路ＤＳＧによって、データストローブ信号ＤＱＳの位相を９０度ずらした内部ストローブ信号ＤＱＳＩを生成し、この信号に同期してリードデータを取り込む。取り込まれたデータ信号ＤＱ０〜ＤＱ７は、図示されない内部クロック信号ＣＬＫＩに同期して、インピーダンス可変出力バッファＯＢＶへ出力される。インピーダンス可変出力バッファＯＢＶのインピーダンスは、モードレジスタＭＲから発行されるインピーダンス設定値ＲＯＶによって制御される。
より具体的には、図１３に示すように、リード時においてはクロック信号ＣＬＫの立ち上がりエッジでリードコマンド（ＲＥＡＤ）がインターフェースチップ１２０のコマンド・アドレスパッドＥＣＡＰに入力される。リードコマンド（ＲＥＡＤ）は、その後、クロック信号ＣＬＫの次の立ち下りエッジにてコマンド・アドレスパッドＩＣＡＰを介してメモリチップ１１０〜１１３に対して出力される。所定のリードレイテンシＲＬが経過した後、メモリチップ１１０〜１１３からデータ信号ＤＱ０〜ＤＱ７，ＤＱＳが出力される。インターフェースチップ１２０は、データ入出力パッドＩＤＱＰを介してこれを取り込み、次のクロック信号ＣＬＫに同期して、データ入出力パッドＥＤＱＰを介して半導体記憶装置１００の外部へと出力する。リード時においては、データストローブ信号ＤＱＳは、データ信号ＤＱ０〜ＤＱ７と位相が合っているため、これをそのままクロックに合わせて、データ入出力パッドＥＤＱＰから出力される。
図１３に示すように、半導体記憶装置１００の外部からみると、全体的なリードレイテンシは、メモリチップ１１０〜１１３のリードレイテンシＲＬにインターフェースチップ１２０自身のレイテンシである１クロックを加えた値、すなわちＲＬ＋１となる。したがって、インターフェースチップ１２０上のモードレジスタＭＲには、リードレイテンシＲＬの値として、各メモリチップ１１０〜１１３のモードレジスタの値にインターフェースチップ１２０自身のレイテンシ加えた値を設定すればよい。
このように、本実施形態では、ストローブ信号発生回路ＤＳＧによって生成された内部ストローブ信号ＤＱＳＩを用いたデータの取り込みを行っていることから、動作周波数が高い場合であっても、十分な動作マージンを確保することが可能となる。また、終端抵抗の値や、出力バッファのインピーダンスを制御することも可能であることから、データ伝送波形の乱れが抑制され、その結果、動作マージンを拡大することが可能となる。
次に、メモリチップ１１０〜１１３とインターフェースチップ１２０との間の信号振幅について説明する。
図１４は、メモリチップ１１０〜１１３とインターフェースチップ１２０との間におけるチップ間インターフェースの小振幅化手法を説明するための模式図である。一例として、チップ選択信号ＣＳ０〜ＣＳ３を小振幅化した場合を示しているが、その他の信号についても同様の手法を採用することが可能である。
本例では、図１４に示すように、インターフェースチップ１２０に含まれる出力バッファＯＢのうち、メモリチップ１１０〜１１３に対して出力するための出力バッファとしてＣＭＯＳ構造のインバータを用い、このインバータの高レベル側の内部電源電圧ＶＤＤＩについては外部から供給される電源ＶＤＤＱよりも低い値とし、低レベル側の内部電源電圧ＶＳＳＩについては外部から供給される電源ＶＳＳＱよりも高い値としている。一例として、ＶＤＤＱが１．８Ｖであれば、ＶＤＤＩを１．１Ｖ程度に設定すればよい。また、ＶＳＳＱが０Ｖであれば、ＶＳＳＩを０．７Ｖ程度に設定すればよい。
このような内部電源電圧ＶＤＤＩ，ＶＳＳＩを用いたインバータの入力端子に、出力したい信号（図１４ではチップ選択信号ＣＳ）を入力すると、振幅が低減されて出力される。ここで、高速化のために、このインバータを構成するＮＭＯＳ，ＰＭＯＳのしきい値は、通常のデバイスよりも低く設定することが好ましい。このように設定すると、配線上に終端抵抗を設けることなく、データの小振幅化が可能となる。
内部電源電圧ＶＤＤＩ，ＶＳＳＩは、降圧回路ＶＲＧによって生成することができる。降圧回路ＶＲＧは、基準電圧Ｖ１，Ｖ２を生成する抵抗Ｒ１〜Ｒ３と、反転入力端子（−）に基準電圧Ｖ１，Ｖ２がそれぞれ入力される差動アンプＡＰ１，ＡＰ２と、ゲートに差動アンプＡＰ１，ＡＰ２の出力がそれぞれ供給されるＰＭＯＳ，ＮＭＯＳによって構成されている。ＰＭＯＳ，ＮＭＯＳのドレインは、差動アンプＡＰ１の反転入力端子（−）及び差動アンプＡＰ２の非反転入力端子（＋）にそれぞれ接続されており、その電位がそれぞれ内部電源電圧ＶＤＤＩ，ＶＳＳＩとなる。
このような低振幅出力バッファを用いれば、コマンド・アドレスやデータを伝送する際に、配線ＩＮＷやボンディングパッドの寄生容量を充放電することによって消費される充放電電力を大幅に低減することが可能となる。しかも、本実施形態では、４つのメモリチップ１１０〜１１３を一つのパッケージに実装していることから、メモリチップ１１０〜１１３の消費電力によるパッケージ内部の温度上昇が問題となるおそれがあるが、低振幅出力バッファを用いることによってチップ間の信号伝送に起因する消費電力を低減すれば、パッケージ内部の温度上昇が抑えられ、その結果、メモリチップ１１０〜１１３のデータ保持時間を長くすることが可能となる。
尚、低振幅出力バッファは、インターフェースチップ１２０側のみならず、メモリチップ１１０〜１１３側においても使用することが可能である。
以上説明したように、本実施形態による半導体記憶装置１００は、単独で読み出し動作及び書き込み動作が可能な複数のメモリチップ１１０〜１１３を積層するとともに、インターフェースチップ１２０を介してこれら複数のメモリチップ１１０〜１１３を外部に接続している。このため、コマンド・アドレス外部端子群ＣＡや、データ入出力外部端子群ＤＱに接続されるチップは１チップ（インターフェースチップ１２０）のみとなり、これら外部端子の寄生容量を１チップ品と同等まで低減することが可能となる。これにより、コマンド・アドレス及びデータの入出力の周波数を１チップ品と同等まで高めることができる。しかも、これら複数のメモリチップ１１０〜１１３を立体的に積層していることから、実装面積についても、１チップ品と同等とすることが可能となる。
さらに、外部回路からみると、インターフェースチップ１２０は通常の汎用ＤＲＡＭとして取り扱うことが可能であることから、１チップのみをパッケージングした通常の半導体記憶装置との互換性を確保することも可能となる。このため、専用のメモリーコントローラなどを設計する必要がなく、システム全体のコストアップを抑制することが可能となる。
さらに、積層されたメモリチップ１１０〜１１３は、いずれも単独で読み出し動作及び書き込み動作が可能な通常のメモリチップ（汎用ＤＲＡＭ）であることから、貫通電極の形成など特殊な工程が不要である。このため、製造コストの増大を抑制することも可能となる。
また、本実施形態では、コマンド・アドレス信号とデータ入出力信号をパッケージ内でバス状に接続していることから、パッケージ内の配線本数が少なく、これにより製造コストを抑制することも可能となる。また、リード時やライト時においては、行アドレスの上位ビットＡ１４，Ａ１５をデコードすることによって、チップ選択信号ＣＳ０〜ＣＳ３のいずれか一つを活性化させていることから、インターフェースチップ１２０は各メモリチップ１１０〜１１３を選択的に活性化することができ、積層パッケージ全体の消費電力を低減することも可能となる。
尚、上記実施形態においては、メモリチップ１１０〜１１３に一般的な汎用ＤＲＡＭを使用しているが、メモリチップ１１０〜１１３のパッドとして、通常時に使用するパッドとテスト時に使用するパッドとを分離することにより、メモリチップ１１０〜１１３とインターフェースチップ１２０との間のデータ伝送速度をよりいっそう高速化することができる。この方式について、図１５を用いて説明する。
図１５は、メモリチップ１１０〜１１３内におけるメモリアレイＭＡとパッドとの改善された接続方法を説明するための図である。簡素化のため、コマンド・アドレスパッドＣＡＰ及びデータ入出力パッドＤＱＰに関してのみ図示しているが、チップ選択信号パッドＣＳＰについても、コマンド・アドレスパッドＣＡＰと同様に取り扱うことができる。
図１５に示すように、本例では、メモリチップ１１０〜１１３には、通常時に使用するコマンド・アドレスパッドＣＡＰ及びデータ入出力パッドＤＱＰの他、テスト用コマンド・アドレスパッドＴＣＡＰ及びテスト用データ入出力パッドＴＤＱＰが設けられている。図示しないか、チップ選択信号パッドＣＳＰについても、対応するテスト用パッドが設けられている。図１５に示すように、テスト用コマンド・アドレスパッドＴＣＡＰには、静電保護素子ＥＳＤ、入力バッファＩＮＢ、ラッチ回路Ｌが含まれており、テスト用データ入出力パッドＴＤＱＰには、出力バッファＯＢ、入力バッファＩＮＢ、ラッチ回路Ｌが含まれている。これに対し、通常時に使用するコマンド・アドレスパッドＣＡＰや、データ入出力パッドＤＱＰには、このような回路は接続されておらず、実質的にメモリアレイＭＡに直接接続されている。
テスト用コマンド・アドレスパッドＴＣＡＰや、テスト用データ入出力パッドＴＤＱＰは、メモリチップ１１０〜１１３のテスト時において使用するバッドである。つまり、メモリチップ１１０〜１１３のテストに使用するテスターは、配線の寄生容量が大きいため、ある程度駆動力の高い出力バッファや、感度の高い入力バッファ、さらには、静電保護素子が必要になる。これに対し、実使用状態においては極めて短距離の配線でチップ間が接続され、テスターに比べると寄生容量が著しく小さいため、出力バッファＯＢの駆動力は十分に小さくてもよく、入力バッファＩＮＢも感度がそれほど高いものを使う必要がない。また、静電保護素子ＥＳＤを設ける必要性も小さい。この点を考慮して、本例では、実使用時には、静電保護素子ＥＳＤや入力バッファＩＮＢなどをバイパスして、パッドとメモリアレイＭＡとを実質的に直接接続している。これにより、テスト時には正しくテストを行うことができ、且つ、実際の使用時においては、メモリチップ１１０〜１１３とインターフェースチップ１２０との間のデータ伝送速度を高速化することができるとともに、消費電力を低減することが可能となる。
次に、本発明の好ましい第２の実施形態について説明する。
本発明の第２の実施形態による半導体記憶装置２００は、外観や使用するメモリチップ１１０〜１１３については上記第１の実施形態による半導体記憶装置１００と全く同じであるが、使用するインターフェースチップ、並びに、メモリチップ１１０〜１１３とインターフェースチップとの接続形態が異なっている。このため、第１の実施形態と同一の部分については重複する説明を省略する。
図１６は、本実施形態におけるメモリチップ１１０〜１１３とインターフェースチップ２２０との接続形態を説明するための模式図である。
図１６に示すように、本実施形態では、メモリチップ１１０〜１１３とインターフェースチップ２２０との間において全ての信号が一対一に接続されている。つまり、チップ選択信号のみならず、コマンド・アドレス信号及びデータ信号についても一対一に接続されている。電源についてはバス接続されている。したがって、本実施形態においては、メモリチップ１１０〜１１３とインターフェースチップ２２０との間で授受される全ての信号が、メモリチップ１１０〜１１３ごとに個別の信号となる。
より具体的に説明すると、コマンド・アドレス外部端子群ＣＡ、チップ選択信号外部端子ＣＳは、ベース基板１０１上のボール電極ＥＸＢから一旦インターフェースチップ２２０上のコマンド・アドレスパッドＥＣＡＰ、チップ選択信号パッドＥＣＳＰにそれぞれ接続される。これらの信号はコマンドデコーダＣＤＣに入力され、その４つの出力は、メモリチップ１１０〜１１３に対して個別に割り当てられたコマンド・アドレスパッドＩＣＡＰ０〜ＩＣＡＰ３、チップ選択信号パッドＩＣＳＰ０〜ＩＣＳＰ３にそれぞれ出力される。コマンド・アドレスパッドＩＣＡＰ０〜ＩＣＡＰ３に出力された信号（コマンド及びアドレス）は、４つのメモリチップ１１０〜１１３のコマンド・アドレスパッドＣＡＰに対して個別に供給される。チップ選択信号パッドＩＣＳＰ０〜ＩＣＳＰ３に出力された４つのチップ選択信号についても、インターフェースチップ２２０とそれぞれのメモリチップ１１０〜１１３との間で一対一に接続される。
また、データ入出力外部端子群ＤＱは、ベース基板１０１上のボール電極ＥＸＢから一旦インターフェースチップ２２０上のデータ入出力パッドＥＤＱＰに接続される。データ入出力信号は、双方向マルチプレクサＭＵＸに入力され、メモリチップ１１０〜１１３に対して個別に割り当てられたデータ入出力パッドＩＤＱＰ０〜ＩＤＱＰ３を介して、メモリチップ１１０〜１１３のデータ入出力パッドＤＱＰにそれぞれ接続される。メモリチップ１１０〜１１３にデータを書き込む際には、半導体記憶装置１００の外部からデータ入出力外部端子群ＤＱを介して、インターフェースチップ２２０にデータが入力され、双方向マルチプレクサＭＵＸを介して選択された一つのメモリチップ１１０〜１１３にのみ書き込みデータが送出される。一方、メモリチップ１１０〜１１３からデータを読み出す際には、選択された一つのメモリチップ１１０〜１１３から読み出しデータがインターフェースチップ２２０に入力され、双方向マルチプレクサを介してデータ入出力外部端子群ＤＱに出力される。
電源外部端子群ＶＳは、ベース基板１０１上のボール電極ＥＸＢから直接、インターフェースチップ２２０及びメモリチップ１１０〜１１３の電源パッドＶＳＰに接続される。
このように、本実施形態では、コマンド・アドレス信号及びデータ入出力信号をパッケージ内で一対一に接続していることから、パッケージ内の配線ＩＮＷには、送受信を行う２チップのみの入出力回路しか接続されない。このため配線ＩＮＷの寄生容量を低減することができ、高速信号を伝送する際に問題となる、寄生容量の充放電電流を低減することが可能となる。
図１７は、本実施形態にて用いるインターフェースチップ２２０の回路構成を示す略回路図である。
図１７に示すように、本実施形態にて用いるインターフェースチップ２２０は、コマンド・アドレスパッドＩＣＡＰが各メモリチップ１１０〜１１３に対して個別に設けられ（ＩＣＡＰ０〜ＩＣＡＰ３）、これに対応して出力バッファＯＢが個別に設けられている点、並びに、データ入出力パッドＩＤＱＰが各メモリチップ１１０〜１１３に対して個別に設けられ（ＩＤＱＰ０〜ＩＤＱＰ３）、これに対応して双方向リピータが双方向マルチプレクサＭＵＸに置き換えられている点において、図５に示したインターフェースチップ１２０と異なる。その他の点は、図５に示したインターフェースチップ１２０と同様である。
図１８は、インターフェースチップ２２０に含まれるクロック系回路の回路構成をより詳細に示す図である。
図１８に示すように、インターフェースチップ２２０に含まれるクロック系回路は、相補のクロック信号ＣＬＫ、／ＣＬＫ及びクロックイネーブル信号ＣＫＥを供給するパッドが各メモリチップ１１０〜１１３に対して個別に設けられ（ＩＣＡＰ０〜ＩＣＡＰ３）、これに対応して出力バッファＯＢが個別に設けられている点において、図６に示したインターフェースチップ１２０のクロック系回路と異なる。その他の点は、図６に示したクロック系回路と同様である。
図１９は、インターフェースチップ２２０に含まれるコマンド・アドレス系回路の回路構成をより詳細に示す図である。
図１９に示すように、インターフェースチップ２２０に含まれるコマンド・アドレス系回路は、コマンド・アドレスパッドＩＣＡＰが各メモリチップ１１０〜１１３に対して個別に設けられ（ＩＣＡＰ０〜ＩＣＡＰ３）、これに対応して出力バッファＯＢが個別に設けられているとともに、これら出力バッファを選択的に活性化させるセレクタＳＥＬが設けられている点において、図７に示したインターフェースチップ１２０のコマンド・アドレス系回路と異なる。セレクタＳＥＬにはチップ選択信号ＣＳ０〜ＣＳ３が供給されており、セレクタＳＥＬは、活性化しているチップ選択信号ＣＳ０〜ＣＳ３に対応する出力バッファＯＢにのみ、信号を供給する。したがって、選択されていないメモリチップ１１０〜１１３に対しては、コマンドやアドレスは供給されない。
図２０は、インターフェースチップ２２０に含まれるデータ系回路の回路構成をより詳細に示す図である。
図２０に示すように、インターフェースチップ２２０に含まれるデータ系回路は、データ入出力パッドＩＤＱＰが各メモリチップ１１０〜１１３に対して個別に設けられ（ＩＤＱＰ０〜ＩＤＱＰ３）、これに対応して入力バッファＩＮＢ及び出力バッファＯＢが個別に設けられているとともに、これら出力バッファを選択的に活性化させるセレクタＳＥＬが設けられている点において、図１１に示したインターフェースチップ１２０のデータ系回路と異なる。コマンド・アドレス系回路と同様、セレクタＳＥＬにはチップ選択信号ＣＳ０〜ＣＳ３が供給されており、セレクタＳＥＬは、活性化しているチップ選択信号ＣＳ０〜ＣＳ３に対応する出力バッファＯＢにのみ信号を供給するとともに、活性化しているチップ選択信号ＣＳ０〜ＣＳ３に対応する入力バッファＩＮＢの出力のみを通過させる。したがって、選択されていないメモリチップ１１０〜１１３に対してデータは供給されない。
本実施形態による半導体記憶装置２００は、上述した第１の実施形態による半導体記憶装置１００とほぼ同様の効果を得ることができるとともに、コマンド・アドレス信号及びデータ入出力信号をパッケージ内で一対一に接続していることから、パッケージ内の配線ＩＮＷの寄生容量を低減することができる。これにより、高速信号を伝送する際に問題となる、寄生容量の充放電電流を低減することが可能となる。
尚、本実施形態では、コマンド・アドレス信号及びデータ入出力信号の両方を一対一に接続したが、ＤＤＲ型のＤＲＡＭではコマンド・アドレス信号の速度はデータ入出力信号の速度の半分であることから、コマンド・アドレス信号については消費電力が大きな問題とならない場合がある。この点を考慮すれば、コマンド・アドレス信号については第１の実施形態のようにバス接続とし、データ入出力信号については一対一接続することも可能である。これによれば、チップ内部の配線数を抑えながら消費電力を低減することが可能となる。
次に、本発明の好ましい第３の実施形態について説明する。
図２１は、本発明の第３の実施形態による半導体記憶装置３００における、メモリチップ１１０〜１１２とメモリチップ３２０との接続形態を説明するための模式図である。
図２１に示すように、本実施形態においては専用のインターフェースチップが排除され、その代わりに、最もベース基板１０１に近いメモリチップ３２０にインターフェースチップの機能を持たせている。その他の点は、上記第１の実施形態による半導体記憶装置１００と同様であり、チップ選択信号ＣＳ０〜ＣＳ２以外の信号は、メモリチップ１１０〜１１２とメモリチップ３２０との間において、コマンド・アドレスバスＣＡＢ及びデータバスＤＱＢを用いてバス接続されている。本実施形態によれば、チップ数を１つ減らすことができることから、パッケージ全体の厚さを減らすことが可能となる。また、内部配線ＩＮＷの本数や負荷が減ることから、よりいっそうの低消費電力化が可能となる。
尚、本実施形態では、第１の実施形態による半導体記憶装置１００と同様、コマンド・アドレス信号及びデータ入出力信号の両方をバス接続しているが、第２の実施形態による半導体記憶装置２００のように、コマンド・アドレス信号及びデータ入出力信号の両方を一対一に接続しても構わない。さらに、コマンド・アドレス信号については第１の実施形態のようにバス接続とし、データ入出力信号については一対一接続しても構わない。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記各実施形態においては、使用するメモリチップの数を４つとしているが、使用するメモリチップの数がこれに限定されるものではなく、２つ以上であれば任意の数のメモリチップを使用することが可能である。
また、上記各実施形態においては、使用するメモリチップとしてＤＲＡＭを選択しているが、本発明がこれに限定されるものではなく、それぞれ単独で読み出し動作及び書き込み動作が可能なメモリチップであれば、他の種類のメモリチップを用いても構わない。
本発明の好ましい第１の実施形態による半導体記憶装置１００の構造を概略的に示す略斜視図である。 メモリチップ１１０〜１１３の略平面図である。 ベース基板１０１の裏面に設けられたボール電極ＥＸＢの配置図である。 第１の実施形態におけるメモリチップ１１０〜１１３とインターフェースチップ１２０との接続形態を説明するための模式図である。 第１の実施形態にて用いるインターフェースチップ１２０の回路構成を示す略回路図である。 インターフェースチップ１２０に含まれるクロック系回路の回路構成をより詳細に示す図である。 インターフェースチップ１２０に含まれるコマンド・アドレス系回路の回路構成をより詳細に示す図である。 コマンドデコーダＣＤＣが出力するコマンドの種類及び記号と、各コマンドを実行する際のチップ選択信号ＣＳの発行方法を示す一覧表である。 各メモリチップ１１０〜１１３に対するリフレッシュコマンドの発行タイミングを示すタイミング図である。 活性バンクレジスタＡＢＲの機能を説明するための図であり、（ａ）は活性化コマンドが入力された場合の動作、（ｂ）は列系のコマンドが入力された場合の動作を示す図である。 インターフェースチップ１２０に含まれるデータ系回路の主要部分の回路構成をより詳細に示す図である。 ライト時における半導体記憶装置１００を動作を示すタイミング図である。 リード時における半導体記憶装置１００を動作を示すタイミング図である。 メモリチップ１１０〜１１３とインターフェースチップ１２０との間におけるチップ間インターフェースの小振幅化手法を説明するための模式図である。 メモリチップ１１０〜１１３内におけるメモリアレイＭＡとパッドとの接続方法を説明するための図である。 第２の実施形態におけるメモリチップ１１０〜１１３とインターフェースチップ１２０との接続形態を説明するための模式図である。 第２の実施形態にて用いるインターフェースチップ２２０の回路構成を示す略回路図である。 インターフェースチップ２２０に含まれるクロック系回路の回路構成をより詳細に示す図である。 インターフェースチップ２２０に含まれるコマンド・アドレス系回路の回路構成をより詳細に示す図である。 インターフェースチップ２２０に含まれるデータ系回路の回路構成をより詳細に示す図である。 第３の実施形態におけるメモリチップ１１０〜１１２とメモリチップ３２０との接続形態を説明するための模式図である。 従来の半導体記憶装置の接続形態を示す模式図である。
符号の説明
１００，２００，３００ 半導体記憶装置
１０１ ベース基板
１０１ａ ベース基板上のパッド
１１０〜１１３ メモリチップ
１１０ａ メモリチップ上のパッド
１２０，２２０ インターフェースチップ
１３０〜１３３ テープ
３２０ インターフェース機能を持ったメモリチップ
ＡＢＲ 活性バンクレジスタ
ＣＡ コマンド・アドレス外部端子群
ＣＡＢ コマンド・アドレスバス
ＣＡＰ，ＥＣＡＰ，ＩＣＡＰ コマンド・アドレスパッド
ＣＤＣ コマンドデコーダ
ＣＳ チップ選択信号外部端子
ＣＳＧ チップ選択信号発生回路
ＣＳＰ，ＥＣＳＰ，ＩＣＳＰ チップ選択信号パッド
ＤＥＣ デコーダ
ＤＬＬ クロック再生回路
ＤＱ データ入出力外部端子群
ＤＱＢ データバス
ＤＱＰ，ＥＤＱＰ，ＩＤＱＰ データ入出力パッド
ＤＳＧ ストローブ信号発生回路
ＥＳＤ 静電保護素子
ＥＸＢ ボール電極
ＩＮＢ 入力バッファ
ＩＮＷ 内部配線
Ｌ ラッチ回路
ＭＡ メモリアレイ
ＭＲ モードレジスタ
ＭＵＸ 双方向マルチプレクサ
ＯＢ 出力バッファ
ＯＢＶ インピーダンス可変出力バッファ
ＰＥＲＩ 周辺回路領域
ＲＥＰ 双方向リピータ
ＲＴ 終端抵抗
ＳＥＬ セレクタ
ＴＣＡＰ テスト用コマンド・アドレスパッド
ＴＤＱＰ テスト用データ入出力パッド
ＶＲＧ 降圧回路
ＶＳ 電源外部端子群
ＶＳＰ 電源パッド

Claims (13)

  1. コマンド信号及びアドレス信号が供給されるコマンド・アドレス外部端子群、データ信号の授受を行うデータ入出力外部端子群、並びに、単一のチップ選択外部端子を有するベース基板と、
    前記ベース基板上に積層され、それぞれ単独で読み出し動作及び書き込み動作が可能な複数のメモリチップとを備え、
    前記コマンド・アドレス外部端子群を構成する複数の端子、前記データ外部端子群を構成する複数の端子、並びに、前記単一のチップ選択外部端子は、いずれも、インターフェース機能を有する単一のチップに接続されており、
    前記インターフェース機能を有する単一のチップは、少なくとも、前記コマンド・アドレス外部端子群を介して供給される前記アドレス信号及び前記チップ選択外部端子を介して供給される前記チップ選択信号に基づいて、前記複数のメモリチップを個別に活性化可能なチップ選択信号発生回路を有し、
    前記チップ選択信号発生回路は、活性化コマンドが入力された場合、前記コマンド・アドレス外部端子群を介して供給される前記アドレス信号のうち、バンクアドレスとは異なる部分に基づいて、前記複数のメモリチップのいずれか一つを活性化するとともに、前記バンクアドレスにより選択されたバンクと活性化させるべきメモリチップとの関係を記憶する活性バンクレジスタを含んでいることを特徴とする半導体記憶装置。
  2. 前記インターフェース機能を有する単一のチップは、前記複数のメモリチップとは異なるインターフェースチップであることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記インターフェース機能を有する単一のチップは、前記複数のメモリチップのいずれか一つのチップであることを特徴とする請求項１に記載の半導体記憶装置。
  4. 前記インターフェース機能を有する単一のチップと前記複数のメモリチップとの間における前記コマンド信号、前記アドレス信号及び前記データ信号の少なくとも一部の信号の送信を、前記複数のメモリチップに対して共通接続された配線を介して行うことを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
  5. 前記インターフェース機能を有する単一のチップと前記複数のメモリチップとの間における前記コマンド信号、前記アドレス信号及び前記データ信号の少なくとも一部の信号の送信を、前記複数のメモリチップに対してそれぞれ個別に接続された配線を介して行うことを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
  6. 前記チップ選択信号発生回路は、前記コマンド・アドレス外部端子群を介して、前記バンクアドレスとともにリードコマンド又はライトコマンドが入力された場合、前記活性バンクレジスタを参照することによって、前記複数のメモリチップのいずれか一つを活性化させることを特徴とする請求項１乃至５のいずれか１項に記載の半導体記憶装置。
  7. 前記チップ選択信号発生回路は、リフレッシュコマンドが入力された場合、前記複数のメモリチップを順次活性化することを特徴とする請求項１乃至６のいずれか１項に記載の半導体記憶装置。
  8. 前記インターフェース機能を有する単一のチップにはクロック再生回路が含まれており、前記複数のメモリチップには、前記クロック再生回路により再生されたクロックが供給されることを特徴とする請求項１乃至７のいずれか１項に記載の半導体記憶装置。
  9. 前記インターフェース機能を有する単一のチップにはストローブ信号発生回路が含まれており、前記インターフェース機能を有する単一のチップは、前記ストローブ信号発生回路の出力に同期して、前記メモリチップから読み出したデータ信号を前記データ入出力外部端子群を介して出力することを特徴とする請求項１乃至８のいずれか１項に記載の半導体記憶装置。
  10. 前記インターフェース機能を有する単一のチップには、前記データ入出力外部端子群に接続された終端抵抗が含まれていることを特徴とする請求項１乃至９のいずれか１項に記載の半導体記憶装置。
  11. 前記複数のメモリチップはいずれもボンディングパッド領域を有しており、前記複数のメモリチップは、配線が形成されたテープを介して前記ベース基板に接続されていることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体記憶装置。
  12. 前記インターフェース機能を有する単一のチップに含まれる出力バッファのうち、前記複数のメモリチップに対して出力するための出力バッファには、高レベル側電源電圧として、外部から供給される高レベル側電源電圧よりも低い内部電源電圧が与えられ、低レベル側電源電圧として、外部から供給される低レベル側電源電圧よりも高い内部電源電圧が与えられることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体記憶装置。
  13. 前記複数のメモリチップはいずれも、実使用時に使用する通常パッドの他にテスト用パッドを有しており、前記テスト用パッドは、少なくともバッファ回路を介してメモリアレイに接続されており、前記通常パッドは、前記バッファ回路をバイパスして前記メモリアレイに接続されていることを特徴とする請求項１乃至１２のいずれか１項に記載の半導体記憶装置。
JP2005098027A 2005-03-30 2005-03-30 半導体記憶装置 Expired - Fee Related JP4309368B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2005098027A JP4309368B2 (ja) 2005-03-30 2005-03-30 半導体記憶装置
CN200610071011.4A CN100570738C (zh) 2005-03-30 2006-03-30 具有多个层叠的存储芯片的半导体存储器件
US11/392,805 US7466577B2 (en) 2005-03-30 2006-03-30 Semiconductor storage device having a plurality of stacked memory chips

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005098027A JP4309368B2 (ja) 2005-03-30 2005-03-30 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2006277870A JP2006277870A (ja) 2006-10-12
JP4309368B2 true JP4309368B2 (ja) 2009-08-05

Family

ID=37030522

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005098027A Expired - Fee Related JP4309368B2 (ja) 2005-03-30 2005-03-30 半導体記憶装置

Country Status (3)

Country Link
US (1) US7466577B2 (ja)
JP (1) JP4309368B2 (ja)
CN (1) CN100570738C (ja)

Families Citing this family (198)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7289386B2 (en) 2004-03-05 2007-10-30 Netlist, Inc. Memory module decoder
US7916574B1 (en) 2004-03-05 2011-03-29 Netlist, Inc. Circuit providing load isolation and memory domain translation for memory module
US7341887B2 (en) * 2004-10-29 2008-03-11 Intel Corporation Integrated circuit die configuration for packaging
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
KR101318116B1 (ko) 2005-06-24 2013-11-14 구글 인코포레이티드 집적 메모리 코어 및 메모리 인터페이스 회로
US7386656B2 (en) 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US8169233B2 (en) 2009-06-09 2012-05-01 Google Inc. Programming of DIMM termination resistance values
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US7580312B2 (en) 2006-07-31 2009-08-25 Metaram, Inc. Power saving system and method for use with a plurality of memory circuits
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US7472220B2 (en) 2006-07-31 2008-12-30 Metaram, Inc. Interface circuit system and method for performing power management operations utilizing power management signals
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US7609567B2 (en) 2005-06-24 2009-10-27 Metaram, Inc. System and method for simulating an aspect of a memory circuit
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US7392338B2 (en) 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US7590796B2 (en) 2006-07-31 2009-09-15 Metaram, Inc. System and method for power management in memory systems
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US7327592B2 (en) * 2005-08-30 2008-02-05 Micron Technology, Inc. Self-identifying stacked die semiconductor components
DE112006004263B4 (de) 2005-09-02 2015-05-13 Google, Inc. Speicherbaustein
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
JP4885623B2 (ja) * 2006-06-13 2012-02-29 エルピーダメモリ株式会社 積層半導体装置
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
JP4353330B2 (ja) * 2006-11-22 2009-10-28 エルピーダメモリ株式会社 半導体装置および半導体チップ
EP4254413A3 (en) 2006-12-14 2023-12-27 Rambus Inc. Multi-die memory device
US8504788B2 (en) 2006-12-20 2013-08-06 Rambus Inc. Memory controller, system and method for read signal timing calibration
US8228704B2 (en) * 2007-02-28 2012-07-24 Samsung Electronics Co., Ltd. Stacked semiconductor chip package with shared DLL signal and method for fabricating stacked semiconductor chip package with shared DLL signal
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US7623365B2 (en) * 2007-08-29 2009-11-24 Micron Technology, Inc. Memory device interface methods, apparatus, and systems
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
KR101448150B1 (ko) 2007-10-04 2014-10-08 삼성전자주식회사 메모리 칩이 적층된 멀티 칩 패키지 메모리, 메모리 칩의적층 방법 및 멀티 칩 패키지 메모리의 동작 제어 방법
JP2009094152A (ja) * 2007-10-04 2009-04-30 Hitachi Ltd 半導体装置、その製造方法及び半導体搭載用フレキシブル基板
JP5557419B2 (ja) 2007-10-17 2014-07-23 スパンション エルエルシー 半導体装置
KR101416315B1 (ko) 2007-11-09 2014-07-08 삼성전자주식회사 내부 전압 제어 방법 및 그 방법을 이용하는 멀티 칩패키지 메모리
KR101393311B1 (ko) * 2008-03-19 2014-05-12 삼성전자주식회사 프로세스 변화량을 보상하는 멀티 칩 패키지 메모리
US8154901B1 (en) 2008-04-14 2012-04-10 Netlist, Inc. Circuit providing load isolation and noise reduction
US8516185B2 (en) * 2009-07-16 2013-08-20 Netlist, Inc. System and method utilizing distributed byte-wise buffers on a memory module
US8521979B2 (en) 2008-05-29 2013-08-27 Micron Technology, Inc. Memory systems and methods for controlling the timing of receiving read data
US7979757B2 (en) 2008-06-03 2011-07-12 Micron Technology, Inc. Method and apparatus for testing high capacity/high bandwidth memory devices
JP5292935B2 (ja) * 2008-06-16 2013-09-18 日本電気株式会社 メモリモジュール制御方法及びメモリモジュール並びにデータ転送装置
US8289806B2 (en) 2008-06-27 2012-10-16 Micron Technology, Inc. Multiple device apparatus, systems, and methods
US7855931B2 (en) 2008-07-21 2010-12-21 Micron Technology, Inc. Memory system and method using stacked memory device dice, and system using the memory system
US8289760B2 (en) * 2008-07-02 2012-10-16 Micron Technology, Inc. Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes
US8756486B2 (en) 2008-07-02 2014-06-17 Micron Technology, Inc. Method and apparatus for repairing high capacity/high bandwidth memory devices
JP2010021449A (ja) * 2008-07-11 2010-01-28 Toshiba Corp 半導体装置
KR100940849B1 (ko) * 2008-08-08 2010-02-09 주식회사 하이닉스반도체 반도체 집적 회로 및 그 제어 방법
US8127204B2 (en) 2008-08-15 2012-02-28 Micron Technology, Inc. Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system
US8106520B2 (en) 2008-09-11 2012-01-31 Micron Technology, Inc. Signal delivery in stacked device
US7925949B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Embedded processor
JP5632584B2 (ja) * 2009-02-05 2014-11-26 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US7894230B2 (en) 2009-02-24 2011-02-22 Mosaid Technologies Incorporated Stacked semiconductor devices including a master device
US8264903B1 (en) 2009-05-05 2012-09-11 Netlist, Inc. Systems and methods for refreshing a memory module
JP5627197B2 (ja) * 2009-05-26 2014-11-19 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置及びこれを備える情報処理システム並びにコントローラ
KR101605747B1 (ko) * 2009-06-11 2016-03-23 삼성전자주식회사 물리적으로 공유된 데이터 패스를 구비하는 반도체 메모리 장치 및 이에 대한 테스트 장치
TWI474331B (zh) * 2009-06-30 2015-02-21 Hitachi Ltd Semiconductor device
US9128632B2 (en) 2009-07-16 2015-09-08 Netlist, Inc. Memory module with distributed data buffers and method of operation
JP5448697B2 (ja) * 2009-10-09 2014-03-19 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置及びデータ処理システム
JP2011081885A (ja) 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びその制御方法並びにデータ処理システム
KR20110078189A (ko) * 2009-12-30 2011-07-07 삼성전자주식회사 적층 구조의 반도체 칩들을 구비하는 메모리 카드 및 메모리 시스템
US8612809B2 (en) * 2009-12-31 2013-12-17 Intel Corporation Systems, methods, and apparatuses for stacked memory
KR101046272B1 (ko) * 2010-01-29 2011-07-04 주식회사 하이닉스반도체 반도체 장치
KR101046273B1 (ko) * 2010-01-29 2011-07-04 주식회사 하이닉스반도체 반도체 장치
US8796863B2 (en) * 2010-02-09 2014-08-05 Samsung Electronics Co., Ltd. Semiconductor memory devices and semiconductor packages
JP2011180848A (ja) 2010-03-01 2011-09-15 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム、並びに、半導体装置を制御するコントローラ
KR101728067B1 (ko) * 2010-09-03 2017-04-18 삼성전자 주식회사 반도체 메모리 장치
MY166609A (en) * 2010-09-15 2018-07-17 Semiconductor Components Ind Llc Connector assembly and method of manufacture
MY163661A (en) * 2010-09-15 2017-10-13 Semiconductor Components Ind Llc Semiconductor component and method of manufacture
WO2012061633A2 (en) * 2010-11-03 2012-05-10 Netlist, Inc. Method and apparatus for optimizing driver load in a memory package
JP2012099189A (ja) 2010-11-04 2012-05-24 Elpida Memory Inc 半導体装置
KR101212854B1 (ko) * 2010-12-03 2012-12-14 에스케이하이닉스 주식회사 멀티 칩 패키지 장치 및 그의 동작 방법
US8400808B2 (en) 2010-12-16 2013-03-19 Micron Technology, Inc. Phase interpolators and push-pull buffers
KR101198141B1 (ko) * 2010-12-21 2012-11-12 에스케이하이닉스 주식회사 반도체 메모리 장치
US8400870B2 (en) * 2011-01-04 2013-03-19 Winbond Electronics Corp. Memory devices and accessing methods thereof
JP2012146377A (ja) * 2011-01-14 2012-08-02 Elpida Memory Inc 半導体装置
JP5647014B2 (ja) 2011-01-17 2014-12-24 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP2012155814A (ja) * 2011-01-28 2012-08-16 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム
JP5710992B2 (ja) 2011-01-28 2015-04-30 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
KR101263663B1 (ko) * 2011-02-09 2013-05-22 에스케이하이닉스 주식회사 반도체 장치
TWI489477B (zh) * 2011-03-07 2015-06-21 Winbond Electronics Corp 記憶體裝置以及其存取方法
CN102681943B (zh) * 2011-03-16 2015-07-08 华邦电子股份有限公司 内存装置以及其存取方法
JP2012209497A (ja) * 2011-03-30 2012-10-25 Elpida Memory Inc 半導体装置
JP2012216652A (ja) 2011-03-31 2012-11-08 Elpida Memory Inc 半導体装置
US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
JP5932236B2 (ja) 2011-04-13 2016-06-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びシステム
US8913447B2 (en) * 2011-06-24 2014-12-16 Micron Technology, Inc. Method and apparatus for memory command input and control
KR20130011138A (ko) 2011-07-20 2013-01-30 삼성전자주식회사 모노 랭크와 멀티 랭크로 호환 가능한 메모리 장치
JP2013077358A (ja) * 2011-09-30 2013-04-25 Elpida Memory Inc 半導体装置
JP2013097843A (ja) * 2011-11-02 2013-05-20 Toshiba Corp 半導体記憶装置
WO2013101006A1 (en) 2011-12-28 2013-07-04 Intel Corporation Generic address scrambler for memory circuit test engine
KR101675209B1 (ko) * 2012-03-20 2016-11-10 인텔 코포레이션 동작 제어를 위한 장치 명령에 응답하는 메모리 장치
CN104205234B (zh) 2012-03-30 2017-07-11 英特尔公司 用于存储器电路测试引擎的通用数据加扰器
US8811110B2 (en) * 2012-06-28 2014-08-19 Intel Corporation Configuration for power reduction in DRAM
KR101980162B1 (ko) * 2012-06-28 2019-08-28 에스케이하이닉스 주식회사 메모리
KR102058509B1 (ko) * 2012-06-29 2019-12-24 에스케이하이닉스 주식회사 반도체 집적회로
KR101919415B1 (ko) * 2012-08-08 2018-11-16 에스케이하이닉스 주식회사 반도체 장치
US20150243347A1 (en) * 2012-08-22 2015-08-27 Ps5 Luxco S.A.R.L. Semiconductor device preventing multiword state
CN102982647B (zh) * 2012-12-06 2016-03-30 无锡华润矽科微电子有限公司 一种感烟报警装置的控制芯片设计的布线方法
US8817547B2 (en) * 2012-12-10 2014-08-26 Micron Technology, Inc. Apparatuses and methods for unit identification in a master/slave memory stack
US9190133B2 (en) 2013-03-11 2015-11-17 Micron Technology, Inc. Apparatuses and methods for a memory die architecture including an interface memory
US9658642B2 (en) * 2013-07-01 2017-05-23 Intel Corporation Timing control for unmatched signal receiver
PL3629123T3 (pl) 2013-07-27 2021-08-16 Netlist, Inc. Moduł pamięci z lokalną synchronizacją
US9047953B2 (en) * 2013-08-22 2015-06-02 Macronix International Co., Ltd. Memory device structure with page buffers in a page-buffer level separate from the array level
US9171597B2 (en) 2013-08-30 2015-10-27 Micron Technology, Inc. Apparatuses and methods for providing strobe signals to memories
JP2015076110A (ja) * 2013-10-08 2015-04-20 マイクロン テクノロジー， インク． 半導体装置及びこれを備えるデータ処理システム
EP3654337B1 (en) 2013-10-15 2025-03-12 Rambus Inc. Load reduced memory module
JP6067541B2 (ja) * 2013-11-08 2017-01-25 株式会社東芝 メモリシステムおよびメモリシステムのアセンブリ方法
KR102216559B1 (ko) 2013-12-09 2021-02-17 삼성전자주식회사 멀티 칩 패키지에 적합한 반도체 메모리 장치
TWI539565B (zh) * 2014-01-29 2016-06-21 森富科技股份有限公司 記憶體與記憶體球位焊墊之佈局方法
KR20150101762A (ko) * 2014-02-27 2015-09-04 에스케이하이닉스 주식회사 반도체 장치
US8908450B1 (en) 2014-07-21 2014-12-09 I'M Intelligent Memory Limited Double capacity computer memory device
KR20160029386A (ko) * 2014-09-05 2016-03-15 에스케이하이닉스 주식회사 적층형 반도체 장치
US10359961B2 (en) * 2014-09-12 2019-07-23 Toshiba Memory Corporation Storage device
KR20160068546A (ko) * 2014-12-05 2016-06-15 에스케이하이닉스 주식회사 반도체 장치의 입력 회로 및 이를 이용한 반도체 시스템
US9570142B2 (en) 2015-05-18 2017-02-14 Micron Technology, Inc. Apparatus having dice to perorm refresh operations
KR102401109B1 (ko) * 2015-06-03 2022-05-23 삼성전자주식회사 반도체 패키지
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
JP6509711B2 (ja) * 2015-10-29 2019-05-08 東芝メモリ株式会社 不揮発性半導体記憶装置及びメモリシステム
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
KR20170082798A (ko) * 2016-01-07 2017-07-17 에스케이하이닉스 주식회사 메모리 모듈
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
KR102509048B1 (ko) * 2016-04-26 2023-03-10 에스케이하이닉스 주식회사 반도체 패키지
US10083722B2 (en) * 2016-06-08 2018-09-25 Samsung Electronics Co., Ltd. Memory device for performing internal process and operating method thereof
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US11068161B1 (en) * 2016-07-18 2021-07-20 Rambus Inc. Memory module with emulated memory device population
US20180040589A1 (en) * 2016-08-03 2018-02-08 Invensas Corporation Microelectronic packages and assemblies with repeaters
JP6736441B2 (ja) * 2016-09-28 2020-08-05 ルネサスエレクトロニクス株式会社 半導体装置
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
US10020046B1 (en) * 2017-03-03 2018-07-10 Micron Technology, Inc. Stack refresh control for memory device
JP2018152147A (ja) * 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体記憶装置及び方法
JP6679528B2 (ja) * 2017-03-22 2020-04-15 キオクシア株式会社 半導体装置
KR102395463B1 (ko) * 2017-09-27 2022-05-09 삼성전자주식회사 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법
TWI658363B (zh) * 2017-10-20 2019-05-01 慧榮科技股份有限公司 儲存裝置以及其介面晶片
KR102454368B1 (ko) * 2018-01-22 2022-10-14 삼성전자주식회사 메모리 패키지 및 반도체 패키지
JP7437582B2 (ja) * 2018-04-11 2024-02-26 ヒタチ・エナジー・リミテッド パワー半導体チップ上の材料減少金属板
CN112106138B (zh) 2018-05-24 2024-02-27 美光科技公司 用于行锤击刷新采样的纯时间自适应采样的设备和方法
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
US11742277B2 (en) 2018-08-14 2023-08-29 Rambus Inc. Packaged integrated device having memory buffer integrated circuit asymmetrically positioned on substrate
WO2020063720A1 (en) * 2018-09-27 2020-04-02 Changxin Memory Technologies, Inc. Power supply system and semiconductor package assembly
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
CN113168861B (zh) 2018-12-03 2024-05-14 美光科技公司 执行行锤刷新操作的半导体装置
CN117198356A (zh) * 2018-12-21 2023-12-08 美光科技公司 用于目标刷新操作的时序交错的设备和方法
KR102579174B1 (ko) * 2018-12-24 2023-09-18 에스케이하이닉스 주식회사 적층형 메모리 장치 및 이를 포함하는 메모리 시스템
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
EP3928318A4 (en) 2019-02-22 2022-10-26 Micron Technology, Inc. STORAGE DEVICE INTERFACE AND METHOD
US11615831B2 (en) 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
CN113906505B (zh) * 2019-05-31 2023-04-18 美光科技公司 用于片上系统装置的存储器组件
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US10978132B2 (en) 2019-06-05 2021-04-13 Micron Technology, Inc. Apparatuses and methods for staggered timing of skipped refresh operations
US10797037B1 (en) 2019-07-15 2020-10-06 Xilinx, Inc. Integrated circuit device having a plurality of stacked dies
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
JP7282329B2 (ja) 2019-10-04 2023-05-29 本田技研工業株式会社 半導体装置
JP7272587B2 (ja) 2019-10-04 2023-05-12 本田技研工業株式会社 半導体装置
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
CN115398448A (zh) 2019-12-27 2022-11-25 美光科技公司 神经形态存储器装置和方法
US11635910B2 (en) 2019-12-30 2023-04-25 Micron Technology, Inc. Memory device interface and method
CN114902332A (zh) 2019-12-31 2022-08-12 美光科技公司 存储器模块多端口缓冲技术
EP3905247A4 (en) * 2020-01-14 2022-04-06 Changxin Memory Technologies, Inc. INTEGRATED CIRCUIT STRUCTURE AND MEMORY
CN113129942A (zh) * 2020-01-14 2021-07-16 长鑫存储技术有限公司 集成电路结构和存储器
JP2021140837A (ja) * 2020-03-02 2021-09-16 キオクシア株式会社 半導体記憶装置
JP2021140555A (ja) 2020-03-06 2021-09-16 本田技研工業株式会社 半導体装置とその制御方法
KR102703515B1 (ko) * 2020-04-28 2024-09-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 메모리 디바이스와 그 소거 및 검증 방법
CN112102874B (zh) * 2020-08-13 2024-02-06 深圳市宏旺微电子有限公司 Dram测试系统、测试方法和装置
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
CN114115441B (zh) * 2020-08-26 2024-05-17 长鑫存储技术有限公司 存储器
CN114115437B (zh) 2020-08-26 2023-09-26 长鑫存储技术有限公司 存储器
CN114115439A (zh) 2020-08-26 2022-03-01 长鑫存储技术有限公司 存储器
CN114115440B (zh) * 2020-08-26 2023-09-12 长鑫存储技术有限公司 存储器
KR102789857B1 (ko) * 2020-08-31 2025-04-03 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US11532353B2 (en) * 2021-01-29 2022-12-20 Arm Limited Circuitry apportioning of an integrated circuit
JP7621914B2 (ja) * 2021-09-01 2025-01-27 キオクシア株式会社 メモリシステム
US11710514B2 (en) * 2021-10-04 2023-07-25 Micron Technology, Inc. Delay of self-refreshing at memory die
CN114664336B (zh) * 2022-03-21 2023-01-10 珠海博雅科技股份有限公司 堆叠存储器件、存储芯片及其控制方法
US12112787B2 (en) 2022-04-28 2024-10-08 Micron Technology, Inc. Apparatuses and methods for access based targeted refresh operations
US12125514B2 (en) 2022-04-28 2024-10-22 Micron Technology, Inc. Apparatuses and methods for access based refresh operations
CN115360159B (zh) * 2022-10-19 2023-01-31 北京登临科技有限公司 集成电路封装体、协处理器芯片、印制电路板、板卡和电子设备

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5138438A (en) * 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
US5198888A (en) * 1987-12-28 1993-03-30 Hitachi, Ltd. Semiconductor stacked device
JPH02290048A (ja) 1989-02-15 1990-11-29 Matsushita Electric Ind Co Ltd 積層型半導体の実装方法
JPH09504654A (ja) * 1993-08-13 1997-05-06 イルビン センサーズ コーポレーション 単一ｉｃチップに代わるｉｃチップ積層体
US5561622A (en) * 1993-09-13 1996-10-01 International Business Machines Corporation Integrated memory cube structure
JP2001110978A (ja) 1999-10-04 2001-04-20 Seiko Epson Corp 半導体装置の実装構造
US6683372B1 (en) * 1999-11-18 2004-01-27 Sun Microsystems, Inc. Memory expansion module with stacked memory packages and a serial storage unit
JP3822768B2 (ja) * 1999-12-03 2006-09-20 株式会社ルネサステクノロジ Ｉｃカードの製造方法
JP3768761B2 (ja) * 2000-01-31 2006-04-19 株式会社日立製作所 半導体装置およびその製造方法
JP3980807B2 (ja) 2000-03-27 2007-09-26 株式会社東芝 半導体装置及び半導体モジュール
KR100468761B1 (ko) * 2002-08-23 2005-01-29 삼성전자주식회사 분할된 시스템 데이터 버스에 연결되는 메모리 모듈을구비하는 반도체 메모리 시스템
JP4419049B2 (ja) * 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
JP4205553B2 (ja) * 2003-11-06 2009-01-07 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US7200021B2 (en) * 2004-12-10 2007-04-03 Infineon Technologies Ag Stacked DRAM memory chip for a dual inline memory module (DIMM)

Also Published As

Publication number Publication date
US20060233012A1 (en) 2006-10-19
CN100570738C (zh) 2009-12-16
US7466577B2 (en) 2008-12-16
CN1841551A (zh) 2006-10-04
JP2006277870A (ja) 2006-10-12

Similar Documents

Publication Publication Date Title
JP4309368B2 (ja) 半導体記憶装置
US10014037B2 (en) Semiconductor memory package including memory device with inverting circuit
US8542516B2 (en) Semiconductor system
US8873307B2 (en) Semiconductor device
US8467217B2 (en) Semiconductor device
KR100452322B1 (ko) 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로
EP3799048B1 (en) Low voltage, low power sensing based on level shifting sensing circuit
JP2012003795A (ja) 半導体記憶装置及びメモリコントローラ、並びにこれらを含むデータ処理システム
JPH05250866A (ja) メモリモジュール
KR100533976B1 (ko) 멀티-포트 메모리 소자
US11289135B1 (en) Precharge timing control
US20230146377A1 (en) Memory device and memory system including the same
US7894231B2 (en) Memory module and data input/output system
US20240371410A1 (en) Apparatus including multiple high bandwidth memory cubes
US12190937B2 (en) Anti-row-hammer memory device
KR102702110B1 (ko) 메모리 디바이스에서의 커맨드 및 어드레스의 집중식 배치
US20210103533A1 (en) Memory system and memory chip
US20120146409A1 (en) Semiconductor device having data output buffers
US20250201298A1 (en) Semiconductor memory device and method of controlling the same
US20240211140A1 (en) Memory system and memory chip
US8238133B2 (en) Semiconductor device with a selection circuit selecting a specific pad
KR20250095470A (ko) 메모리 시스템 및 메모리 칩
JP2014232555A (ja) 半導体装置
JP2015170376A (ja) 半導体装置及びこれを備える情報処理システム
JP2012257024A (ja) 半導体装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081209

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090204

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090414

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090507

R150 Certificate of patent or registration of utility model

Ref document number: 4309368

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120515

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130515

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130515

Year of fee payment: 4

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140515

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees