[go: up one dir, main page]

JP5269747B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP5269747B2
JP5269747B2 JP2009251283A JP2009251283A JP5269747B2 JP 5269747 B2 JP5269747 B2 JP 5269747B2 JP 2009251283 A JP2009251283 A JP 2009251283A JP 2009251283 A JP2009251283 A JP 2009251283A JP 5269747 B2 JP5269747 B2 JP 5269747B2
Authority
JP
Japan
Prior art keywords
external connection
row
memory
circuit board
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009251283A
Other languages
English (en)
Other versions
JP2011096131A (ja
Inventor
拓 西山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009251283A priority Critical patent/JP5269747B2/ja
Priority to TW099130416A priority patent/TWI442396B/zh
Priority to US12/887,000 priority patent/US8376238B2/en
Publication of JP2011096131A publication Critical patent/JP2011096131A/ja
Application granted granted Critical
Publication of JP5269747B2 publication Critical patent/JP5269747B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/0772—Physical layout of the record carrier
    • G06K19/07732—Physical layout of the record carrier the record carrier having a housing or construction similar to well-known portable memory devices, such as SD cards, USB or memory sticks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Credit Cards Or The Like (AREA)

Description

本発明は、半導体記憶装置に関し、例えば、半導体メモリチップとこれを制御するコントローラチップとを含んだメモリカードの構造に関する。
映像、画像、音楽データ等を記憶するためのメモリカードが広く使用されている。メモリカードは、携帯電話、携帯情報端末、携帯音楽プレーヤー、デジタルカメラ等のホスト装置のためのデータの記憶に多く用いられる。携帯可能な小型のホスト装置での使用をより有用にするために、メモリカードは、大容量を記憶できることに加えて、小型であることも求められる。さらに、メモリカードとホスト装置との間のデータ転送速度の向上も求められる。また、当然ながら、メモリカードに対する一定の信頼性も求められる。
メモリカードは、半導体メモリチップと、半導体メモリを制御するためのコントローラチップとを含んでいる。半導体メモリとして、例えばＮＡＮＤ型フラッシュメモリが用いられる。
メモリカードとして、ＳＤＴＭカード（以下、ＳＤカードと称する）が知られている。さらに、ｍｉｃｒｏＳＤＴＭカード（以下、ｍｉｃｒｏＳＤカードと称する）が存在する。ｍｉｃｒｏＳＤカードは、ＳＤカードと動作や性能に関しては同一であり、他方、ＳＤカードよりも小さなサイズを有する。ＳＤカードと同様、ｍｉｃｒｏＳＤカードには、製品が遵守すべき様々な制約が仕様によって定められている。また、あらゆる製品にも当てはまるように、ｍｉｃｒｏＳＤカードについても、製品の信頼性が確保されるとともに、設計や製造が効率的に行なえることが好ましい。
特開２００９−１５８７３９号公報
高性能で、効率的に製造されることが可能な半導体記憶装置を提供する。
本発明の一態様による半導体記憶装置は、メモリ回路を含んだメモリチップと、前記メモリを制御するための制御回路を含んだコントローラチップと、対向する第１面および第２面を有し、前記第１面上において複数の外部接続端子の列を有し、前記第２面上に前記メモリチップおよび前記コントローラチップが搭載される回路基板と、前記第２面上において前記メモリチップの前記外部接続端子側の縁の外側に設けられ、前記コントローラチップと接続された接続パッドの列と、前記接続パッドの列の、前記メモリチップと反対側に設けられ、一端を前記接続パッドと接続された抵抗素子の列と、前記外部接続端子の前記メモリチップ側の縁の外側において該縁の近傍に設けられ、前記第１面および前記第２面を貫く導電性の複数のプラグと、前記第２面上に設けられ、一端を前記抵抗素子の他端と接続され、前記抵抗素子の列の外側および前記接続パッドの列の外側を通って他端を前記プラグの前記第１面側の部分と接続された第１配線と、前記第２面上に設けられ、前記プラグと前記外部接続端子とを接続する第２配線と、を具備することを特徴とする。
本発明の一態様による半導体記憶装置は、メモリ回路を含んだメモリチップと、前記メモリを制御するための制御回路を含んだコントローラチップと、対向する第１面および第２面を有し、前記第１面上において複数の外部接続端子の列を有し、前記第２面上に前記メモリチップおよび前記コントローラチップが搭載される回路基板と、前記回路基板の第２面上において前記メモリチップの前記外部接続端子側の縁の外側に設けられ、前記コントローラチップと接続された接続パッドの列と、前記接続パッドの列の、前記メモリチップと反対側に設けられ、一端を前記接続パッドと接続された抵抗素子の列と、前記抵抗素子の他端と前記外部接続端子とを接続するための、前記第１面上と前記第２面上と前記回路基板内部とに設けられた配線と、前記第１面上の配線と前記第２面上の配線と前記回路基板内部の配線とを相互に接続する導電性のプラグと、を具備することを特徴とする。
本発明によれば、高性能で、効率的に製造されることが可能な半導体記憶装置を提供できる。
第１実施形態のメモリカードの外形の例を示している。 第１実施形態のメモリカードの内部構造を示している。 第１実施形態のメモリカードの内部構造を示している。 第１実施形態に用いられることが可能なコントローラチップを示している。 第１実施形態の回路基板の部品面の一部を示している。 第１実施形態の回路基板の端子面の一部を示している。 第１実施形態の回路基板の断面図。 第１実施形態の信号経路の長さを示す図。 第２実施形態の回路基板の１層を示している。 第２実施形態の回路基板の１層を示している。 第２実施形態の回路基板の１層を示している。 第２実施形態の回路基板の１層を示している。 第２実施形態の回路基板の断面図。 第２実施形態の信号経路の長さを示す図。
以下に、構成された本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。参照符号を構成する数字の後ろのアルファベットは、同じ数字を含んだ参照符号によって参照され且つ同様の構成を有する要素同士を区別するために用いられている。同じ数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は、数字のみを含んだ参照符号により参照される。例えば、参照符号１ａ、１ｂを付された要素を相互に区別する必要がない場合、これらの要素を包括的に参照符号１として参照する。
図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
以下の実施形態では、ｍｉｃｒｏＳＤカードを例としてメモリカードについて説明する。しかしながら、以下の記述におけるメモリカードは、ｍｉｃｒｏＳＤカードに限定されない。そうではなく、ｍｉｃｒｏＳＤカードに課せられる制約や課題および後述の課題が課せられるメモリカード全てに、本明細書の記述が適用される。
ｍｉｃｒｏＳＤカードは、主にサイズが異なることを除いて、ＳＤカードと同じ特徴を有する。例えば、この２種類のカードは、いずれもメモリチップとこのメモリチップを制御するコントローラチップとを含んでいる。他方、ＳＤカードはｍｉｃｒｏＳＤカードよりも大きなサイズを有するので、ＳＤカードに課せられている設計上の制約は、ｍｉｃｒｏＳＤカードに課せられている制約よりも緩い。すなわち、ｍｉｃｒｏＳＤカードの方が、ＳＤカードよりも設計が困難である。
このように、ｍｉｃｒｏＳＤカードは、ＳＤカードよりも設計が困難であると同時に、ＳＤカードとサイズを除いて同様の構成を有する。このため、メモリカードのメーカーにとっては、まずＳＤカードの開発し、次に、ｍｉｃｒｏＳＤカードを開発するという流れが一般的である。そして、ｍｉｃｒｏＳＤカードの開発に際して、ＳＤカードで用いられるメモリチップやコントローラチップを流用しようと試みることも容易に想定される。しかしながら、上記のように、ｍｉｃｒｏＳＤカードは、サイズの制約に起因して、ＳＤカードと全く同一の構成で相似形状を有するように作製することはできない。このため、ｍｉｃｒｏＳＤカードでは、ＳＤカードと異なる構成を有する箇所が生じることが想定される。
このような背景の下でなされた本発明の実施形態について説明する。
（第１実施形態）
図１は、メモリカード１の外形の具体例を概略的に示している。この構造は、第１実施形態においても使用される。図１は、端子面を示している。端子面の反対側の面には、メモリカードの容量等を示す文字が印刷されている。図１に示すように、メモリカード１は、モールド樹脂２を有する。モールド樹脂２は、後述のチップおよび回路基板の部品面（端子面と反対側の面）を封止している。端子面には、複数（８個を例示）の外部接続端子３ａ乃至３ｈが、メモリカード１の上辺に沿って配列されている。外部接続端子３は、導電性材料からなり、回路基板上に形成され、回路基板上にプリントされた導電性の配線と接続されており、メモリカード１がホスト装置に挿入された際にホスト装置とメモリカード１とを電気的に接続する。外部接続端子３は、予め設定された固有の信号の経路の一部を形成する。外部接続端子３への信号の割り当てのｍｉｃｒｏＳＤカードの規格に則った例では、外部接続端子３ａ乃至３ｈに、それぞれ、データ２（ＤＡＴ２）、データ３（ＤＡＴ３）、コマンド（ＣＭＤ）、ＶＤＤ、クロック（ＣＬＫ）、ＶＳＳ、（データ０（ＤＡＴ０）、データ１（ＤＡＴ１）が割り当てられている。外部接続端子３ａ乃至３ｈは、ｙ軸に沿って実質的に同じ長さを有している。外部接続端子３ａ乃至３ｃ、３ｅ、３ｇ、３ｈは、ｘ軸に沿って実質的に同じ長さを有している。外部接続端子３ｄ、３ｆは、ｘ軸に沿って実質的に同じ長さを有し、また外部接続端子３ａ乃至３ｃ、３ｅ、３ｇ、３ｈのｘ軸に沿った長さよりも長い。外部接続端子３ａ乃至３ｈのｙ軸に沿った下端は、実質的に揃っている。
図２は、メモリカード１の部品面側の内部構造を概略的に示している。部品面は、端子面に反対側の面である。図２に示すように、メモリカード１は、回路基板１１を有する。回路基板１１は、部品面と端子面とを有する。端子面上には、外部接続端子３および導電性の配線等が設けられている。部品面上には、抵抗、コンデンサ、ヒューズ等の素子や、チップが設けられている。部品面は、モールド樹脂により封止されている。端子面上にはモールド樹脂は設けられておらず、端子面において外部接続端子３は露出している。
ＳＤカードとｍｉｃｒｏＳＤカードとの間で大きく異なる構成の１つに、回路基板の部品面と端子面のいずれにコントローラチップが搭載されるかがある。ＳＤカードでは、回路基板の端子面上にコントローラチップが配置されることがある。一方、ｍｉｃｒｏＳＤカードでは、回路基板の部品面上にコントローラチップが配置される。このことに起因して、ｍｉｃｒｏＳＤカードでは、ＳＤカードとは異なる構成を要求される。上記のように、ＳＤカードでは、回路基板の端子面上にコントローラチップが配置される。このため、コントローラチップのパッドからメモリカードの端子までの電気的接続は、コントローラチップのパッドと回路基板上の接続パッドとの間のボンディングワイヤと、接続パッドと端子との間の配線により可能である。一方、ｍｉｃｒｏＳＤカードでは、端子とコントローラチップとが、回路基板の別々の面上に配置される。このため、端子とコントローラとの電気的接続のために、回路基板を貫く導電性のプラグが必要である。
また、メモリカードには、配線の特性に制約が設けられている。コントローラチップのパッドからメモリカードの外部接続端子までの各配線経路の長さは短い方が好ましい。ｍｉｃｒｏＳＤカードにおいて、この配線の長さに対する制約は、データ信号（データ０乃至３）およびコマンド信号のための経路に課される。また、コントローラチップのパッドから外部接続端子までの信号経路中にダンピング抵抗を挿入することがある。この、コントローラチップのパッドと外部接続端子との間の信号経路の長さに対する制約と、信号経路中にダンピング抵抗を挿入するのは、この信号経路を通る信号の不要な立ち上がりを抑制（ノイズ緩和）するためである。さらに、コントローラチップのパッドとダンピング抵抗との間の配線の長さは４ｍｍ以下であるという制約も課せられている。
図２に戻って、メモリカード１の構成の説明を続ける。図２に示すように、回路基板１１の部品面上のｙ軸方向下側に、１つまたは複数のメモリチップ１２が設けられている。複数個のメモリチップ１２が設けられる場合、メモリチップ１２は、ｚ軸方向に沿って例えば接着剤（図示せず）を用いて積み重ねられる。メモリチップ１２として、任意のメモリチップを用いることができ、より具体的には、例えば、あらゆるタイプのＮＡＮＤ型フラッシュメモリチップが用いられることが可能である。メモリチップの具体例によって本実施形態は限定されない。また、図２では、４つのメモリチップ１２が例示されているが、メモリチップ１２の個数は４に限定されない。例えば、図３に示すように、８つのメモリチップ１２が積み重ねられていてもよい。各メモリチップのパッド（図示せず）は、導電性のボンディングワイヤ１４を介して、回路基板１１上の接続パッド１５に接続されている。接続パッド１５は、回路基板１１上の導電性の配線（図示せず）と接続されている。
最も上に積み重ねられているメモリチップ１２上にコントローラチップ２１が配置されている。コントローラチップ２１は、メモリチップ１２の動作を制御するためのものであり、メモリカード１の外部からのコマンドに従って、メモリチップ１２へのデータの書き込みや、メモリチップ１２からのデータの読み出しや、メモリチップ１２のデータの消去等を行ない、メモリ１２によるデータの記憶状態を管理する。記憶状態の管理とは、どの物理アドレスのページ（または物理ブロック）が、ホストにより割り当てられたどの論理アドレスのデータを保持しているかの関係、およびどの物理アドレスのページ（または物理ブロック）が消去状態（何も書き込まれていない、または無効なデータを保持している状態）であるかを管理することをいう。
コントローラチップ１２は、ホストインタフェース、ＭＰＵ（micro processing unit）、ＲＯＭ（read only memory）、ＲＡＭ（read only memory）、メモリインタフェース等を含んでいる。
ホストインタフェースは、ホストとコントローラチップ内の回路との間のインタフェース処理を行うのに必要なハードウェア、ソフトウェアからなる。メモリカード１は、ホストインタフェースを介してとホストと通信を行い、メモリカード１とホストとの通信を可能にする取り決めを規定し、各種のコマンドの組を備える。ＭＰＵは、メモリカード１全体の動作を司り、例えば、メモリカード１が電源供給を受けた際に、ＲＯＭ内に格納されているファームウェア（制御プログラム）をＲＡＭ上に読み出して所定の処理を実行する。ＭＰＵは、制御プログラムに従って、各種のテーブルをＲＡＭ上で作成したり、ホストから書き込みコマンド、読み出しコマンド、消去コマンド等を受け取ってメモリチップ１２に対する所定の処理を実行したりする。ＲＯＭは、ＭＰＵにより制御される制御プログラムなどを格納する。ＲＡＭは、制御プログラムや各種のテーブル等を一時的に記憶する。このようなテーブルとして、ファイルシステムによってデータに割り当てられた論理アドレスを有するデータを実際に記憶しているページの物理アドレスの変換テーブル（論物テーブル）が含まれる。メモリインタフェースは、コントローラチップ内の回路とメモリチップ１２とのインタフェース処理を行う。
以上記述したような特徴を有していれば、コントローラチップ２１としては、メモリカードでの使用が可能なあらゆるタイプのものが用いられることが可能である。コントローラチップ２１の例として、例えば、図４に示すものが用いられることが可能である。図４に示すように、コントローラチップ２１は、上面上に複数の外部接続パッド１３を有している。外部接続パッド１３は、コントローラチップ２１内の回路と電気的に接続されている。外部接続パッド１３は、例えば、コントローラチップ２１の上辺と左辺のみに沿って、これらの辺の近傍に配列されている。上辺に沿って配列された複数の外部接続パッド１３の列のうち、幾つかが、データ０乃至データ３およびコマンドが通る外部接続パッド１３である。より具体的には、上辺に沿った複数の外部接続パッド１３のうちの、最も右の外部接続パッド１３から、１２、１４、１８、２０、２２番目の外部接続パッド１３ａ乃至１３ｅに、それぞれデータ１、データ０、コマンド、データ３、データ２が割り当てられている。コントローラチップ２１は、ＳＤカードで用いられるチップと同じものとすることができる。
コントローラチップ２１は、ｘｙ平面の左上、例えばメモリチップ１２の左上の角の近傍に配置される。また、コントローラチップ２１は、図４のようなＬ字形状に配置された複数の外部接続パッド１３が、コントローラチップ２１の左辺および上辺に沿って並ぶような向きで配置されている。
回路基板１１の部品面上の、メモリチップ１２よりもｙ軸に沿って上方の領域に、抵抗素子２２、コンデンサ２３、ヒューズ２４等が配置されている。抵抗素子２２は、上述のダンピング抵抗である。
図５、図６は、回路基板１１の部品面の一部を拡大して概略的に示している。図５は、回路基板１１の部品面の外部接続端子３の近傍の構成を示しており、端子面の構成も破線にて示している。図６は、図５と回路基板１１の同じ部分の端子面の構成を示している。なお、図５、図６は、回路基板１１が有する要素のうち、データ信号（データ０乃至データ３）およびコマンド信号に関するものを示している。その他の要素については、記載が省略されている。
図５に示すように、複数の接続パッド１５がｘ軸に沿って配置されている。接続パッド１５の列は、コントローラチップ２１の外部接続パッド１３の近傍に、外部接続パッド１３の列に沿って配置されている。上記のように、コントローラチップ２１は、最上層のメモリチップ１２の、部品面から見て左上の角の近傍に配置されている。このため、接続パッド１５の列は、コントローラチップ２１の上辺よりもｙ軸方向上方に位置している。より具体的には、接続パッド１５の列は、外部接続端子３ａ乃至３ｈのｙ軸方向中央よりもｙ軸に沿ってやや下に位置している。さらに、接続パッド１５の列は、外部接続端子３ａ乃至３ｈの列のｘ軸方向中央よりもｘ軸に沿ってやや左に位置している。
接続パッド１５は、後に詳述するように、それぞれ、配線３１、抵抗素子２２、導電性のプラグ３２、配線３３を介して外部接続端子３と電気的に接続されている。
メモリカード１のように回路基板１１の部品面側にコントローラチップ２１が設けられる場合、部品面側の配線３１と、端子面側の配線３３とは、回路基板１１を貫くプラグによって相互に接続される必要がある。接続パッド１５が外部接続端子３の裏側にあるので、外部接続端子３に直接接続されたプラグを設ければ、接続パッド１５から外部接続端子３までの配線長は短く抑えられる。しかしながら、外部接続端子３に直結するプラグは、メモリカード１のホスト装置への抜き差しの繰り返し等を通じて、機械的な圧力を受ける。この圧力によって、プラグそのものや、プラグと外部接続端子３との接続状態が悪化する。このため、外部接続端子３上にプラグを設けることは、メモリカード１の信頼性の観点から好ましくない。一方、接続パッド１５から外部接続端子３までの配線長は短いほど好ましい。そこで、外部接続端子３になるべく近い位置として、外部接続端子３の下端のすぐ下にプラグ３２が設けられている。
さらに、プラグ３２は、ｘ軸方向に関しては、外部接続端子３の列のほぼ中央、より具体的には中央よりやや右に設けられている。接続パッド１５を避けてプラグ３２が配置される必要がある一方で、プラグ３２の位置に応じて配線３１、３３の距離が決まり、配線３１ａ乃至３１ｅ同士の長さは同じ値に近いことが好ましく、また配線３３ａ乃至３３ｅ同士の長さも同じ値に近いことが好ましい。そこで、図５に示すように、より具体的には、プラグ３２ａ乃至３２ｅは、ｙ軸座標がほぼ同じ位置で、且つ最も左側のプラグ３２ｅのｘ軸座標が最も右側の接続パッド１５ｘ軸座標とほぼ同じ位置に設けられる。
このような位置に配置されているプラグ３２と接続パッド１５との間に抵抗素子２２が挿入される必要がある。当然ながら、プラグ３２と接続パッド１５と抵抗素子２２との間の配線３１は短い方が好ましい。このことと、接続パッド１５およびプラグ３２の位置を考慮して決定された位置に抵抗素子２２が配置されている。より具体的には、抵抗素子２２ａ乃至２２ｅは、ｙ軸に関して、接続パッド１５と回路基板１１の上辺との間に設けられており、接続パッド１５のやや上に設けられている。抵抗素子２２ａ乃至２２ｅは、ｘ軸に関しては、外部接続端子３の列の中央の近傍、より具体的には、中央よりやや左に設けられている。また、一例として、抵抗素子２２ａ乃至２２ｄの長辺はｙ軸に沿っており、抵抗素子２２ｅの長辺はｘ軸に沿っている。抵抗素子２２ａ乃至２２ｅの向きは、この例に限定される必要はない。
複数の接続パッド１５のうち、例えば左側から１５、１７、１９、２３、２５番目の接続パッド１５ａ乃至１５ｅが、抵抗素子を挿入される信号の経路に含まれている。より具体的には、例えば、接続パッド１５ａ乃至１５ｅは、それぞれ、図４の外部接続パッド１３ａ乃至１３ｅと接続されている。すなわち、接続パッド１５ａ乃至１５ｅは、それぞれ、データＤＡＴＡ２、データＤＡＴＡ３、コマンドＣＭＤ、データＤＡＴＡ０、データＤＡＴＡ１のためのものである。
接続パッド１５ａ乃至１５ｅは、それぞれ配線３１ａ乃至３１ｅを介して、抵抗素子２２ａ乃至２２ｅの各々一端に接続されている。配線３１ａ乃至３１ｅは、接続パッド１５を起点として上に向かって扇状に広がっている。配線３１ａ乃至３１ｄは、抵抗素子２２ａ乃至２２ｄの下端と接続されている。配線３１ｅは、抵抗素子２２ｅの左端と接続されている。
抵抗素子２２ａ乃至２２ｅの各々の他端は、配線３１を介して、それぞれプラグ３２ａ乃至３２ｅに接続されている。抵抗素子２２ａ乃至２２ｄの各々の他端と接続された配線３１は、抵抗素子２２の列の右端および接続パッド１５の列の右端の脇を通過する。より具体的には、抵抗素子２２ａ乃至２２ｄの各々の他端と接続された配線３１は、抵抗素子２２ａ乃至２２ｅの上側を概略ｘ軸に沿って延び、プラグ３２ａの列の右端の外側でｙ軸に沿って折れ曲がり、対応するプラグ３２ａ乃至３２ｅに達する。
プラグ３２は、図７に示すように、回路基板１１の部品面上の配線３１と端子面上の配線３３とを電気的に接続する。図７は、回路基板１１の断面図である。図７に示すように、回路基板１１は、基材４１を有する。基材４１は、例えば銅張積層板である。基材４１は、対向する２つの主面を有する。この２つの主面は、回路基板１１の部品面および端子面に対応する。基材４１の２つの主面上には、それぞれ、配線３１、３３が設けられている。配線３１、３３は、例えば銅箔と銅メッキからなり、上記の平面形状を有している。基材４１は、２つの主面を貫くスルーホール４２を有する。スルーホール４２の側面上には導電材料４３が設けられており、導電材料４３によって配線３１、３３が接続されている。導電材料４３は、例えば配線３１、３３と同じ材料からなる。スルーホール４２と導電材料４３とによりプラグ３２が形成されている。基材４１の２つの主面と、配線３１、３３はソルダーレジスト４４により覆われている。ソルダーレジスト４４は、スルーホール４２内を、導電材料４３を介して埋め込んでいる。
図５、図６に示すように、配線３３ａ乃至３３ｅは、それぞれ、外部接続端子３ａ、３ｂ、３ｃ、３ｇ、３ｈと接続されている。プラグ３２乃至３２ｅの列は、外部接続端子３ａ乃至３ｈの列の中心で外部接続端子３ａ乃至３ｅの列のｙ軸方向下側、より具体的には外部接続端子３ｄ、３ｃの概略下側に位置している。これに応じて、配線３３ｃは、ほぼｙ軸に沿って延びている。配線３３ａ、３３ｂは、ｘ軸に沿って外部接続端子３ａ、３ｂに向かって延び、それぞれ外部接続端子３ａ、３ｂの下方に達した地点でそれぞれ外部接続端子３ａ、３ｂに接続されている。配線３３ｄ、３３ｅは、ｘ軸にほぼ沿って外部接続端子３ｄ、３ｅに向かって延びつつｙ軸に沿って上にも延びて、それぞれ外部接続端子３ａ、３ｂの下方に達する。そこで、外部接続端子３ｄ、３ｅは、それぞれ外部接続端子３ｄ、３ｅに接続されている。
抵抗素子２２ａ乃至２２ｅの各々は、また、回路基板１１の部品面上において、配線３１ｆと接続されている。抵抗素子２２ａと接続された配線３１ｆは、ｙ軸に沿って延びて、外部接続端子３ｄの上端よりもｙ軸に沿ってやや上まで達している。抵抗素子２２ｂ乃至２２ｅと接続された配線３１ｆは、プラグ３２ａ乃至３２ｅの列の位置までは、配線３１と並んで延びている。配線３１ｆは、プラグ３２ａ乃至３２ｅ以降は、外部接続端子３ｂの下端、右端に沿って外部接続端子３ａの真裏をｙ軸に沿って延び、外部接続端子３ｂ、３ｃの上端に沿って延び、外部接続端子３ｄの上端よりもｙ軸方向やや上まで達している。プラグ３２ａ乃至３２ｅは、回路基板１１の部品面上において、配線３１ｇと接続されている。配線３１ｇは、配線３１ｆに沿って延び、同じ位置まで達している。
接続パッド１５、配線３１、抵抗素子２２、プラグ３２は、上記したように形成および配置されている。このため、メモリカード１がｍｉｃｒｏＳＤカードである場合、図８に示す配線経路長の達成が可能である。すなわち、コントローラチップ２１の外部接続パッド１３と抵抗素子２２との間の信号経路の長さは、データＤＡＴＡ０、ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３、コマンドＣＭＤについて、それぞれ１．１４、１．４８、０．８２、０．７６、０．９４ｍｍである。いずれの値も、１．５ｍｍ未満と小さい。また、コントローラチップ２１の外部接続パッド１３と外部接続端子３との間の信号経路の長さは、データＤＡＴＡ０、ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３、コマンドＣＭＤについて、それぞれ９．２６、８．６８、９、２４、７．６２、６．０６ｍｍである。いずれの値も、１０ｍｍ未満と小さい。
以上述べたように、第１実施形態に係るメモリカードは、外部接続パッド１３の列に沿った列を有する接続パッド１５と、ｘ軸座標が右端の接続パッド１５の近傍で且つｙ軸座標が外部接続端子３の下端の直下のプラグ３２と、ｘｙ平面において接続パッド１５の列の上方に位置する抵抗素子２２とを有する。このような配置によって、回路基板１１の部品面上にコントローラチップ２１を配置することと、外部接続パッド１３と外部接続端子３との間の信号経路の間に抵抗素子を挿入することと、外部接続パッド１３と外部接続端子３との間の信号経路長および外部接続パッド１３と抵抗素子２２との間の信号経路長を抑制して両方の信号経路長についてｍｉｃｒｏＳＤカードにおいて課されている制約を満たすことと、を全て実現できる。すなわち、信号経路長の制約を満たしつつ外部接続端子３に重ならない位置にプラグを設けることによって、コントローラチップ２１を回路基板１１の部品面上に配置できる。プラグ３２が外部接続端子３と重ならないので、プラグ３２と外部接続端子３の境界およびその周囲の機械的構造に対する信頼性を高く維持できる。また、コントローラチップ２１を部品面に配置できるので、回路基板の端子面上に配置されるのに都合よく設計されているコントローラチップ２１を回路基板１１の部品面上に配置することを可能にして、コントローラチップ２１の流用を通じてメモリカード１の製造を促進できる。
（第２実施形態）
第１実施形態では、回路基板１１は対向する２つの主面（２つの層）を有している。第２実施形態では、回路基板が４つの層を有している。
第２実施形態は、回路基板のみが第１実施形態と異なる。第２実施形態は、回路基板の構成を除いて、第１実施形態と同じである。図９乃至図１２は、第２実施形態のメモリカード１の回路基板５１の各層をそれぞれ示している。図９乃至図１２は、また、隣接する層の構成も破線にて示している。なお、図９乃至図１１は、回路基板５１が有する要素のうち、データ信号（データ０乃至データ３）およびコマンド信号に関するものを示している。その他の要素については、記載が省略されている。
回路基板５１は、多層の構造を有している。多層の構造を実現するために、回路基板５１は、図１３に示す断面構造を有している。図１３は、第２実施形態の回路基板５１の断面図を示している。図１３に示すように、図１３に示すように、回路基板５１は、基材４１を有する。基材４１の２つの主面上には、それぞれ、配線５４、５７が設けられている。配線５４、５７は、例えば銅箔と銅メッキからなり、後述の所定の平面形状を有している。また、スルーホール４２の側面上には導電材料６２が設けられており、導電材料６２によって配線５４、５７接続されている。導電材料６２は、例えば配線５４、５７と同じ材料からなる。スルーホール４２と導電材料６２とによりプラグ５６が形成されている。基材４１の２つの主面と、配線５４、５７はプリプレグ６４により覆われている。プリプレグ６４は、スルーホール４２内を、導電材料６２を介して埋め込んでいる。
部品面側のプリプレグ６４上には、配線５２が設けられている。配線５２は、例えば銅箔と銅メッキからなり、後述の所定の平面形状を有している。プリプレグ６４は、一部において、上面から配線５４に達する開口６３を有している。開口６３の内面上には配線５２が設けられている。開口６３内において、配線５２は、開口６３内の配線５４と接続されている。開口６３と、開口６３内の配線５２とにより、プラグ５３が形成されている。
基材４１の基板面側でも、同様の構成が設けられている。端子面側のプリプレグ６４上には、配線５９が設けられている。配線５９は、例えば銅箔と銅メッキからなり、後述の所定の平面形状を有している。プリプレグ６４は、一部において、下面から配線５７に達する開口６５を有している。開口６５の内面上には配線５９が設けられている。開口６５内において、配線５９は、開口６５内の配線５７と接続されている。開口６５と、開口内の配線５９とにより、プラグ５８が形成されている。
図９乃至図１２の説明に戻る。図９は、回路基板５１の部品面を示している。図９は、また、部品面の１つ下の層（第１の内層）も破線によって示している。図９に示すように、回路基板５１は、回路基板１１と実質的に同じ平面形状を有する。また、回路基板５１は、回路基板１１と、各々同じ位置において、回路基板１１と同じ向きの接続パッド１５の列および抵抗素子２２の列を有する。
配線５２ａ乃至５２ｅは、接続パッド１５側を基点として扇状に広がって、抵抗素子２２ａ乃至２２ｅにそれぞれ接続されている。配線５２ａ乃至５２ｄは、抵抗素子２２ａ乃至２２ｄの下端に接続されている。配線５２ｅは、抵抗素子２２ｅの下端の左端近傍に接続される。
抵抗素子２２ａ乃至２２ｄの上方には、それぞれ、プラグ５３ａ乃至５３ｄが形成されている。抵抗素子２２ｅの右端近傍の、抵抗素子２２ｅの下方には、プラグ５３ｅが形成されている。抵抗素子２２ａ乃至２２ｅの各々の他端は、それぞれ、配線５２ａ乃至５２ｅを介してそれぞれプラグ５３ａ乃至５３ｅと接続されている。
回路基板５１は、また、複数の配線５２ｆを有する。配線５２ｆは、配線５２ａ乃至５２ｅの１つ、またはプラグ５２ｅと接続されている。配線５２ｆは、概略ｙ軸に沿って延び、回路基板５１の上端近傍まで、より具体的には、第１実施形態と同様に外部接続端子３ｄの上端よりやや上まで達する。
図１０は、回路基板５１の第１の内層を示している。図１０は、また、第１の内層の１つ下の層（第２の内層）の構成も破線により示している。図１０に示すように、プラグ５３ａ、５３ｂの各々の右下に、それぞれプラグ５６ａ、５６ｂが形成されている。プラグ５３ｃの下方には、プラグ５６ｃが形成されている。プラグ５６ａ乃至５６ｃは、異なるｙ軸座標を有する。プラグ５６ｃのさらに下方で且つプラグ５３の左方には、プラグ５６ｅが形成されている。プラグ５６ｅの左下には、プラグ５６ｄが形成されている。
プラグ５３ａ乃至５３ｅは、それぞれ、配線５４ａ乃至５４ｅを介してプラグ５６ａ乃至５６ｅと接続されている。配線５４ａ、５４ｂ、５４ｃ、５４ｅは、それぞれプラグ５３ａとプラグ５６ａ、プラグ５３ｂとプラグ５６ｂ、プラグ５３ｄとプラグ５６ｄ、プラグ５３ｅとプラグ５６ｅを結ぶ最短経路に沿っている。配線５４ｄは、プラグ５６ｃ、５６ｅの間を通過する。
図１１は、回路基板５１の第２の内層を示している。図１１は、また、端子面の構成も破線により示している。図１１に示すように、外部接続端子３ａ、３ｂ、３ｃの各々左端の下方に、それぞれプラグ５８ａ、５８ｂ、５８ｃが形成されている。また、外部接続端子３ｄ、３ｅの各々の右端の下方に、それぞれプラグ５８ｄ、５８ｅが形成されている。プラグ５６ａ乃至５６ｅは、それぞれ、配線５７ａ乃至５７ｅを介してプラグ５８ａ乃至５８ｅと接続されている。配線５７ｃは、プラグ５６ｃ、５８ｃを結ぶ最短経路に沿っている。配線５７ａ、５７ｂは、プラグ５６および別の配線５７と接触しないようにｘ軸方向に沿って延びた後、右下に向かって延びている。配線５７ｅは、プラグ５６ｅ、５８ｅを結ぶ最短経路に沿っている。配線５７ｄは、プラグ５６および別の配線５７と接触しないようにｘ軸に沿って延びた後、左下に向かって延びている。
図１２は、回路基板５１の端子面を示している。図１２に示すように、プラグ５８ａ乃至５８ｅは、それぞれ、配線５９ａ乃至５９ｅを介して外部接続端子３ａ、３ｂ、３ｃ、３ｇ、３ｈと接続されている。配線５９ａ乃至５９ｅは、ｙ軸に沿って延びている。
回路基板５１は４層構造を有し、また、接続パッド１５、配線５２、５４、５７、５９、抵抗素子２２、プラグ５３、５６、５８は、上記したように形成および配置されている。このため、メモリカード１がｍｉｃｒｏＳＤカードである場合、図１４に示す信号経路長の達成が可能である。すなわち、コントローラチップ２１の外部接続パッド１３と抵抗素子２２との間の信号経路の長さは、第１実施形態と同じく、データＤＡＴＡ０、ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３、コマンドＣＭＤについて、それぞれ１．１４、１．４８、０．８２、０．７６、０．９４ｍｍである。いずれの値も、１．５ｍｍ未満と小さい。また、コントローラチップ２１の外部接続パッド１３と外部接続端子３との間の信号経路の長さは、データＤＡＴＡ０、ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３、コマンドＣＭＤについて、それぞれ５．２２、６．９１、７．７５、６．２７、５．２７ｍｍである。いずれの値も、８ｍｍ未満と小さい。
以上述べたように第２実施形態に係るメモリカードは、外部接続パッド１３の列に沿った列を有する接続パッド１５と、ｘｙ平面において接続パッド１５の列の上方に位置する抵抗素子２２と、４層の回路基板５１とを有する。このような配置によって、第１実施形態と同じ利点を得られる。すなわち、４層の回路基板５１を用いることによって、外部接続端子３に重ならない位置にプラグを設けられない制約を克服し、コントローラチップ２１を回路基板１１の部品面上に配置できる。プラグ５８が外部接続端子３と重ならないので、プラグ５８と外部接続端子３の境界およびその周囲の機械的構造に対する信頼性を高く維持できる。また、コントローラチップ２１を部品面に配置できるので、回路基板の端子面上に配置されるのに都合よく設計されているコントローラチップ２１を回路基板５１の部品面上に配置することを可能にして、コントローラチップ２１の流用を通じてメモリカード１の製造を促進できる。
さらに、第２実施形態によれば、４層の回路基板５１が用いられる。このため、第１実施形態のように配線にその他の要素を迂回させる必要がない。この結果、信号経路長が第１実施形態より短縮されることが可能である。信号経路長の減少は、信号経路の付加容量およびインダクタンスの低減を実現でき、第１実施形態よりもメモリカード１の誤動作のリスクを低減できる。
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
１…メモリカード、２…モールド樹脂、３…外部接続端子、１１、５１…回路基板、１２…メモリチップ、１３…外部接続パッド、１４…ボンディングワイヤ、１５…接続パッド、２１…コントローラチップ、２２…抵抗素子、２３…コンデンサ、２４…ヒューズ、
３１、３３、５２、５４、５７、５９…配線、３２、５３、５６、５８…プラグ、４１…基材、４２…スルーホール、４３、６３…導電材料、４４…ソルダーレジスト、６３、６５…開口、６４…プリプレグ。

Claims (5)

  1. メモリ回路を含んだメモリチップと、
    前記メモリを制御するための制御回路を含んだコントローラチップと、
    対向する第１面および第２面を有し、前記第１面上において複数の外部接続端子の列を有し、前記第２面上に前記メモリチップおよび前記コントローラチップが搭載される回路基板と、
    前記第２面上において前記メモリチップの前記外部接続端子側の縁の外側に設けられ、前記コントローラチップと接続された接続パッドの列と、
    前記接続パッドの列の、前記メモリチップと反対側に設けられ、一端を前記接続パッドと接続された抵抗素子の列と、
    前記外部接続端子の前記メモリチップ側の縁の外側において該縁の近傍に設けられ、前記第１面および前記第２面を貫く導電性の複数のプラグと、
    前記第２面上に設けられ、一端を前記抵抗素子の他端と接続され、前記抵抗素子の列の外側および前記接続パッドの列の外側を通って他端を前記プラグの前記第１面側の部分と接続された第１配線と、
    前記第２面上に設けられ、前記プラグと前記外部接続端子とを接続する第２配線と、
    を具備することを特徴とする半導体記憶装置。
  2. メモリ回路を含んだメモリチップと、
    前記メモリを制御するための制御回路を含んだコントローラチップと、
    対向する第１面および第２面を有し、前記第１面上において複数の外部接続端子の列を有し、前記第２面上に前記メモリチップおよび前記コントローラチップが搭載される回路基板と、
    前記回路基板の第２面上において前記メモリチップの前記外部接続端子側の縁の外側に設けられ、前記コントローラチップと接続された接続パッドの列と、
    前記接続パッドの列の、前記メモリチップと反対側に設けられ、一端を前記接続パッドと接続された抵抗素子の列と、
    前記抵抗素子の他端と前記外部接続端子とを接続するための、前記第１面上と前記第２面上と前記回路基板内部とに設けられた配線と、
    前記第１面上の配線と前記第２面上の配線と前記回路基板内部の配線とを相互に接続する導電性のプラグと、
    を具備することを特徴とする半導体記憶装置。
  3. 前記コントローラチップが、矩形形状を有し、上辺および左辺のみに沿った外部接続パッドの列を有し、前記メモリチップの左上の角に沿って配置され、
    データ信号およびコマンド信号の経路が前記上辺に沿った外部接続パッドを含んでおり、
    前記第１、第２配線が前記データ信号およびコマンド信号の経路である、
    請求項１または２の半導体記憶装置。
  4. 前記接続パッドの列が、前記外部接続端子の裏側に設けられ、
    前記抵抗素子の列が、前記外部接続端子の列の中央近傍の裏側に設けられている、
    ことを特徴とする請求項１または２の半導体記憶装置。
  5. 前記コントローラチップと前記抵抗素子との間の前記データ信号および前記コマンド信号のための信号経路の長さが４ｍｍ以下であり、
    前記コントローラチップと前記外部接続端子との間の前記データ信号および前記コマンド信号のための信号経路の長さが１０ｍｍ以下である、
    請求項１または２の半導体記憶装置。
JP2009251283A 2009-10-30 2009-10-30 半導体記憶装置 Expired - Fee Related JP5269747B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009251283A JP5269747B2 (ja) 2009-10-30 2009-10-30 半導体記憶装置
TW099130416A TWI442396B (zh) 2009-10-30 2010-09-09 Semiconductor memory device
US12/887,000 US8376238B2 (en) 2009-10-30 2010-09-21 Semiconductor storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009251283A JP5269747B2 (ja) 2009-10-30 2009-10-30 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2011096131A JP2011096131A (ja) 2011-05-12
JP5269747B2 true JP5269747B2 (ja) 2013-08-21

Family

ID=43924352

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009251283A Expired - Fee Related JP5269747B2 (ja) 2009-10-30 2009-10-30 半導体記憶装置

Country Status (3)

Country Link
US (1) US8376238B2 (ja)
JP (1) JP5269747B2 (ja)
TW (1) TWI442396B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5597659B2 (ja) * 2012-02-29 2014-10-01 株式会社東芝 半導体メモリカード
US10121767B2 (en) * 2015-09-10 2018-11-06 Toshiba Memory Corporation Semiconductor storage device and manufacturing method thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174449A (ja) * 1997-06-23 1999-03-16 T I F:Kk メモリモジュール
US6621155B1 (en) * 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
JP3768761B2 (ja) * 2000-01-31 2006-04-19 株式会社日立製作所 半導体装置およびその製造方法
KR100429878B1 (ko) * 2001-09-10 2004-05-03 삼성전자주식회사 메모리 모듈과 그에 사용되는 인쇄회로기판
JP4507099B2 (ja) * 2004-07-09 2010-07-21 エルピーダメモリ株式会社 半導体装置モジュール
JP4216825B2 (ja) * 2005-03-22 2009-01-28 株式会社日立製作所 半導体パッケージ
JP2007004775A (ja) * 2005-05-23 2007-01-11 Toshiba Corp 半導体メモリカード
JP4726640B2 (ja) * 2006-01-20 2011-07-20 ルネサスエレクトロニクス株式会社 半導体装置
JP4843447B2 (ja) * 2006-03-31 2011-12-21 株式会社東芝 半導体装置とそれを用いたメモリカード
JP5012070B2 (ja) * 2007-02-13 2012-08-29 ダイキン工業株式会社 分流器
US8004071B2 (en) 2007-12-27 2011-08-23 Kabushiki Kaisha Toshiba Semiconductor memory device
JP5150243B2 (ja) 2007-12-27 2013-02-20 株式会社東芝 半導体記憶装置
JP2009176349A (ja) * 2008-01-23 2009-08-06 Sony Corp 再生装置、再生方法、記録媒体
JP2010160647A (ja) 2009-01-07 2010-07-22 Toshiba Corp 半導体メモリカード

Also Published As

Publication number Publication date
TW201118872A (en) 2011-06-01
US8376238B2 (en) 2013-02-19
JP2011096131A (ja) 2011-05-12
TWI442396B (zh) 2014-06-21
US20110101110A1 (en) 2011-05-05

Similar Documents

Publication Publication Date Title
JP6381480B2 (ja) 半導体装置
US9496216B2 (en) Semiconductor package including stacked semiconductor chips and a redistribution layer
JP5207868B2 (ja) 半導体装置
KR20150053484A (ko) 반도체 패키지 및 그 제조 방법
JP2017022241A (ja) 半導体装置及び電子機器
JP2009259207A (ja) 半導体メモリカードとそれに用いられる半導体メモリデバイス
JP2009205613A (ja) 半導体記憶装置
US20160064365A1 (en) Semiconductor package
JP4991518B2 (ja) 積層型半導体装置及び積層型半導体装置の製造方法
JP2007183776A (ja) 半導体装置
JP2013025540A (ja) 半導体記憶装置
TWI529918B (zh) 半導體記憶卡
CN205248255U (zh) 封装叠加型堆叠封装
CN111524879B (zh) 具有层叠芯片结构的半导体封装
JP5269747B2 (ja) 半導体記憶装置
JP2007096071A (ja) 半導体メモリカード
JP4997779B2 (ja) 非接触データキャリア
JP2017078958A (ja) 半導体装置
JP5166903B2 (ja) 半導体装置
JP2016167523A (ja) 半導体装置および電子機器
JP2007199803A (ja) 半導体メモリカード
CN110866583B (zh) 半导体存储装置
CN114156257A (zh) 包括无源器件的叠层封装
JP4624660B2 (ja) 半導体装置
US12022618B2 (en) Printed circuit board with stacked passive components

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120302

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130327

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130416

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130508

LAPS Cancellation because of no payment of annual fees