JP2010160647A - 半導体メモリカード - Google Patents

Abstract

【課題】データ大容量化且つ高速転送を可能とする半導体メモリを提供すること。
【解決手段】基板７の一方の面上に実装された半導体メモリ３Ａ、３Ｂと、前記基板７の他方の面上に実装され、前記半導体メモリ３Ａ、３Ｂを制御するコントローラ１２と、前記コントローラ１２を介して、前記半導体メモリ３Ａ、３Ｂに信号の入出力を行う複数の入出力端子６と、複数の前記入出力端子６と前記コントローラ１２とを電気的に接続する複数の抵抗素子５と、前記抵抗素子５の一端と前記コントローラ１２とを接続する複数の第１配線７０と、前記抵抗素子５の他端と前記入出力端子６とを接続する複数の第２配線７１と、を具備し、複数の前記第１配線７０の配線長の各々は４．０ｍｍ以下で形成される。
【選択図】図９

Description

本発明は、半導体メモリカードに関する。

近年、例えばＮＡＮＤフラッシュメモリなどの半導体メモリは、情報の増加と共に大容量化が必要とされてきている。

しかし、ＳＤ^ＴＭメモリカード（以下、ＳＤメモリカードと呼ぶ）など半導体メモリを実装する基板には、該半導体メモリと同一基板面上に半導体メモリを制御するコントローラチップが実装されることが多かった。このため、更にＳＤメモリカード内に半導体メモリを実装できるだけの面積が確保することができず、半導体メモリ自体を高密度化することで大容量化を行っていた（特許文献１参照）。

特開２００７−１２８９５９号公報

本発明は、データの大容量化且つ高速転送を可能とする半導体メモリカードを提供しようとするものである。

本発明の一態様に係る半導体メモリカードは、基板の一方の面上に実装された半導体メモリと、前記基板の他方の面上に実装され、前記半導体メモリを制御するコントローラと、前記コントローラを介して、前記半導体メモリに信号の入出力を行う複数の入出力端子と、複数の前記入出力端子と前記コントローラとを電気的に接続する複数の抵抗素子と、前記抵抗素子の一端と前記コントローラとを接続する複数の第１配線と、前記抵抗素子の他端と前記入出力端子とを接続する複数の第２配線と、を具備し、複数の前記第１配線の配線長の各々は４．０ｍｍ以下で形成される。

本発明によれば、データの大容量化且つ高速転送を可能とする半導体メモリカードを提供できる。

本実施形態に係るＳＤメモリカードの外観を示す平面図である。 図１におけるＡ−Ａ’方向の断面図である。 図２におけるＣ−Ｃ’方向の断面図である。 本実施形態に係るＳＤメモリカードの下ケースの一部であって、ライトプロテクトスイッチを拡大した平面図である。 図１におけるＢ−Ｂ’方向の断面図である。 本実施形態におけるソルダレジスト開口パターンである。 本実施形態に係るパッケージ基板の裏面を表した平面図である。 図７におけるメモリコントローラの拡大図である。 図７の拡大図である。 図７の拡大図である。 本実施形態に係るＳＤメモリカードの平面図であって、上ケースから見た際の透視図である。 本実施形態に係るＳＤメモリカードの平面図であって、下ケースから見た際の透視図である。 本実施形態の変形例に係るＳＤメモリカードの断面図である。

以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

図１に本実施形態に係る半導体メモリカードについて、例えばＳＤメモリカードを例に挙げて説明する。図１は、ＳＤメモリカードの外観を示す平面図である。図示するように、ＳＤメモリカード１００は上ケース１、ラベル貼り付け溝部８、取っ手９、及びライトプロテクトスイッチ１７を備える。そして図中第１の方向は、ＳＤメモリカード１００が、該ＳＤメモリカード１００とデータの入出力を行う図示せぬ外部機器に挿入される方向である。

ラベル貼り付け溝部８は、ＳＤメモリカード１００の仕様などを印刷したラベルを貼る部分である。

取っ手９は、図示せぬ外部機器とＳＤメモリカード１００とを電気的に接続するため、該ＳＤメモリカードを挿入する際に保持する部分である。また、ＳＤメモリカード１００を図示せぬ外部機器から取り外す際に保持する部分でもある。

ライトプロテクトスイッチ１７は、ＳＤメモリカード１００内に実装されたメモリパッケージに対するデータの書き込みを禁止する際に操作するスイッチである。ライトプロテクトスイッチ１７は、図中に示す操作方向にスライドさせて操作することにより、データのライトプロテクトモードの設定または解除の切替操作が可能とされる。そして例えば、図中示すライトプロテクトスイッチ１７の位置で、ＳＤメモリカード１００内に実装されたメモリパッケージに対するデータの書き込み禁止状態とされる。また、第１方向におけるＳＤメモリカード１００の高さ（図中、Ｈ１と記載）は３２[ｍｍ]である。またその高さＨ１は３２[ｍｍ]に対し±０．１[ｍｍ]の誤差を有してもよい。そして第２方向におけるＳＤメモリカード１００の幅（図中、Ｗと記載）は２４[ｍｍ]である。またその幅Ｗは２４[ｍｍ]に対し±０．１[ｍｍ]の誤差を有してもよい。

次に図１のＡ−Ａ’線方向に沿ったＳＤメモリカード１００の断面方向について図２を用いて説明する。図２は上記図１に示したＳＤメモリカード１００についてＡ−Ａ’方向に沿った断面図である。図示するように、ＳＤメモリカード１００の外装は、上ケース１とその周囲を溶着され、メモリパッケージと、該メモリパッケージを制御するメモリコントローラとを収納する下ケース２により形成される。図示するように、上ケース１と下ケース２とで外装されるＳＤメモリカード１００の高さ（図中、Ｈ２と記載）は、２．１[ｍｍ]である。またその高さＨ２は２．１[ｍｍ]に対し±０．１５[ｍｍ]の誤差を有しても良い。

そして、上記上ケース１及び下ケース２により形成されるＳＤメモリカード１００内には、例えばＮＡＮＤ型フラッシュメモリで形成されたメモリパッケージ３Ａ、３Ｂ、及びメモリパッケージ３Ａ及び３Ｂを制御するメモリコントローラ１２がそれぞれ回路基板７上に実装される。すなわち、回路基板７上面には、すなわち上ケース１側にメモリパッケージ３Ａ、３Ｂが実装され、該回路基板７裏面、すなわち下ケース２側であって、メモリパッケージ３Ａの真下にメモリパッケージ３Ａ、３Ｂを制御するメモリコントローラ１２が実装されている。そして、樹脂ポッティング４が、メモリコントローラ１２を保護するようにその周囲に形成されている。そして、図中第１方向であって、上ケース１の先端下部部分に、図示せぬ外部機器と電気的に接続され、メモリパッケージ３Ａ、３Ｂのデータを入出力するための端子部６が形成される。このようにして、メモリパッケージ３Ａ、３Ｂのデータはメモリコントローラ１２及び端子部６を介して図示せぬ外部機器とやり取りされる。ここで、メモリコントローラ１２と端子部６との間に複数の抵抗素子（以下、抵抗素子群５と呼ぶ）が回路基板７裏面上に形成される。ここで抵抗素子５の抵抗値は、例えば数１０〜数１００[Ω]の値を有する。

次に、図２のＣ−Ｃ’断面について図３を用いて説明する。図３は、回路基板７上に実装されたメモリパッケージ３Ａとメモリコントローラ１２との断面図である。図示するように、回路基板７の表面上にメモリコントローラ１２が形成され、該メモリコントローラ１２表面の辺縁部に形成された図示せぬ電極パッドと回路基板７上に形成された図示せぬ金属片（以下、ボンディングフィンガーと呼ぶ）とを電気的に接続するボンディングワイヤ１１が形成されている。そして、前述したようにメモリコントローラ１２とボンディングワイヤ１１とを保護する樹脂ポッティング４が、その周囲を封止するように形成されている。

次に、下ケース２の内部構成の一部であって、図１で説明したＳＤメモリカード１００のライトプロテクトスイッチ１７の平面拡大図を図４に示す。図示するように、ライトプロテクトスイッチ１７は操作部１７Ａと、操作部１７Ａの操作に応じて下ケース２の内面に沿ってスライドするスイッチ本体部１７Ｂを備える。そして、下ケース２の外壁リブ２Ａと内壁リブ２Ｂとの間の底面部には、スイッチ動作用突起部１８が設けられている。なお、外壁リブ２Ａとは、ライトプロテクトスイッチ１７を使用する際、スイッチ本体部１７Ｂを収納するために下ケース２に設けられた支柱（ストッパー）である。そして、内壁リブ２Ｂとは、メモリパッケージ３Ａ、３Ｂ、メモリコントローラ１２などを収納するために必要な高さを有し、上ケース１と溶着される周囲の壁を指す。

そしてスイッチ動作用突起部１８は、ライトプロテクトスイッチ１７の操作部１７Ａをスライド操作する際に、スイッチ本体部１７Ｂに抗力を付与するように配置されている。このため、ライトプロテクトスイッチ１７は、操作部１７Ａにある程度の力（例えば１〜４Ｎ程度）を加えて操作しないとスライド動作しないものとなっている。すなわち、スイッチ動作用突起部１８は、ライトプロテクトモードの設定または解除する際の切替操作を確実に行うために設けられている。

また、スイッチ本体部１７Ｂを収納する下ケース２側の外壁リブ２Ａの厚みＬ１は０．２５[ｍｍ]程度であるものとする。そして、ライトプロテクトスイッチ１７を収納する外壁リブ２Ａから内壁２Ｂまでの距離Ｌ２は２．４[ｍｍ]程度であるものとする。そして、ライトプロテクトスイッチ１７は、図１及び図４に示すようにＳＤメモリカード１００の凹部領域に収納された際に、該ライトプロテクトスイッチ１７が下ケース２の外側に露出しないように収納される。

次に上記図４に示したライトプロテクトスイッチ１７の断面方向について図５に示す。図５はライトプロテクトスイッチ１７の断面図である。図示するように、スイッチ本体部１７Ｂが、外壁リブ２Ａと内壁２Ｂとによって収納されている。また、上ケース１と下ケース２とを溶着する溶着用突起部１４（エネルギーダイレクタ）が、該上ケース１内部の辺縁部の全周に亘り設けられている。

次に、図２に示した回路基板７を上ケース１側から見た場合の平面図を図６に示す。図６は、回路基板７においてメモリパッケージ３Ａ、３Ｂ実装面のソルダレジスト開口パターンの構成例を示す図である。図示するように、回路基板７のメモリパッケージ３Ａ、３Ｂの実装面には、メモリパッケージ３Ａ、３Ｂの半田接続端子の各位置に合わせてソルダレジスト開口パターン２０、３０がそれぞれ形成されている。すなわち、ソルダレジスト開口パターン２０、３０には、メモリパッケージ３Ａ、３Ｂと基板回路７とを半田接続し、それぞれ電気的に接続するための実装パッドが設けられている。

しかし、本実施形態においてソルダレジスト開口パターン２０は、回路基板７上に実装されるメモリパッケージ３Ａ、３Ｂを安定させるためのものである。すなわち、ソルダレジスト開口パターン２０の各々は、それぞれいずれにも接続されないダミー端子（図中、ＮＣと記載）である。つまり、ソルダレジスト開口パターン２０を用いて外部機器と回路基板７に実装されるメモリパッケージ３Ａ、３Ｂとのデータ及び信号の授受は行われない。

つまり、ソルダレジスト開口パターン３０を構成する複数の開口パターンがメモリコントローラ１２を介して外部機器と電気的に接続される。具体的には、入出力端子（図中、Ｉ／Ｏ０乃至７と記載）、リードイネーブル端子（図中、ＲＥと記載）、ライトイネーブル端子（図中、ＷＥと記載）、コマンドラッチイネーブル端子（図中、ＣＬＥと記載）、アドレスラッチイネーブル端子（図中、ＡＬＥと記載）、レディビジー端子（図中、Ｒ／Ｂと記載）、チップイネーブル端子（図中、ＣＥと記載）、ライトプロテクト端子（図中、ＷＰと記載）、Ｖｓｓ端子（図中、Ｖｓｓと記載）、Ｖｃｃ端子（図中、Ｖｃｃと記載）、及びダミー端子（図中、ＮＣと記載）を備える。

入出力端子は、図示せぬ外部機器からコマンド、アドレス、及びデータの授受を行う。

リードイネーブル端子は、メモリパッケージ３Ａ、３Ｂのデータを読み出し可能とする信号を出力する。

ライトイネーブル端子は、メモリパッケージ３Ａ、３Ｂに対し図示せぬ外部機器からのデータを書き込み可能とする信号を出力する。

コマンドラッチイネーブル端子は、入出力端子からのコマンドを一度コマンドレジスタでラッチする際に使用される信号を出力する。具体的には、ライトイネーブル信号の立ち上がり時に‘Ｈ’レベルとすることにより、入出力端子のデータがコマンドレジスタに取り込まれる。

アドレスラッチイネーブル端子は、入出力端子からのアドレスを一度アドレスレジスタでラッチする際に使用される信号を出力する。具体的には、ライトイネーブル信号の立ち上がり時に‘Ｈ’レベルとすることにより、入出力端子のアドレスがアドレスレジスタに取り込まれる。

レディビジー端子は、メモリパッケージ３Ａ、３Ｂ内部の動作状態を知らせるための信号を出力する。メモリパッケージ３Ａ、３Ｂがプログラム動作中、消去動作中、またはリード動作中にはビジー信号（‘Ｌ’レベル）を出力し、完了するとレディ状態（‘Ｈ’レベル）となる。

チップイネーブル端子は、メモリパッケージ３Ａ、３Ｂの動作を有効とするための信号である。

ライトプロテクト端子は、電源投入時、又は電源遮断時など、入力信号が不確定な場合に、予期できない消去や書込みからデータを保護するために使用する信号を出力する。

Ｖｓｓ端子は、ＳＤメモリカード１００を動作させるための内部電源を出力する。

Ｖｃｃ端子は、例えば、接地された端子であり、ＳＤメモリカード１００に０[Ｖ]を出力する。また、ソルダレジスト開口パターン３０にも、ダミー端子が設けられている。このダミー端子も、データ及び信号の授受は行われない。

そして、メモリパッケージ３Ａ、３Ｂは２つのチャンネルを用いたデータ及び信号の入出力が可能である。つまり、必要に応じてチャンネル１、チャンネル２を使い分けることが出来る。図示するように、チャンネル１を用いてデータ及び信号の入出力を行う各端子には‘１’と記載する。同様に、チャンネル２を用いてデータ及び信号の入出力を行う各端子には‘２’と記載する。

また回路基板７上にヒューズ素子３１及びキャパシタ素子３２がそれぞれ第２方向に沿って形成されている。

次に、上記回路基板７の裏面、すなわち下ケース２側から見た該回路基板７の平面図を図７に示す。図示するように、回路基板７裏面上にメモリコントロール１２、複数のテストパッド群４０、４１、及び４２、並びに抵抗素子群５、及び金端子パターン５０乃至５８が形成されている。そして、前述したようにメモリコントローラ１２表面に形成された複数の電極パッドからはボンディングフィンガー１３に向かって、やり取りするデータの本数だけボンディングワイヤ１１が形成されている。また前述したように、それらメモリコントローラ１２、ボンディングフィンガー１３、及びボンディングワイヤ１１を保護するように樹脂ポッティング４が形成されている。

また図示するように、金端子パターン５０乃至５８はそれぞれ図２で説明した端子部６のピン配置に対応するように形成されている。金端子パターン５０はＤＡＴ（データ）１ピン（９番ピン）、金端子パターン５１はＤＡＴ３ピン（１番ピン）、金端子パターン５２はＣＭＤ（コマンド）ピン（２番ピン）、金端子パターン５３はＧＮＤピン（３番ピン）、金端子パターン５４はＶＣＣピン（４番ピン）、金端子パターン５５はＣＬＫ（クロック）ピン（５番ピン）、金端子パターン５６はＧＮＤピン（６番ピン）、金端子パターン５７はＤＡＴ０ピン（７番ピン）、金端子パターン５８はＤＡＴ１ピン（８番ピン）にそれぞれ対応する。なお、特に区別しない場合には、単に金端子パターンと呼ぶ。

また、抵抗素子群５は６つの抵抗素子で形成される。これは、図示せぬ外部機器とメモリパッケージ３Ａ、３Ｂとの間におけるデータの入出力を、金端子パターン５０乃至５２、５５、５７、及び５８の計６つの金端子パターンを用いてデータの入出力を行うからである。すなわち、金端子パターン５０乃至５２、５５、５７、及び５８と抵抗素子群５とはそれぞれ配線で電気的に接続されており、また、メモリコントローラ１２側に配置されている複数のボンディングフィンガー１３のいずれかと抵抗素子群５とがほぼ同じ配線長で電気的に接続されている。

次に、上記メモリコントローラ１２の拡大図を図８に示す。図示するように、メモリコントローラ１２の表面には、回路基板７と接続するための複数の電極パッドＰ１〜Ｐｎ（ｎは例えば偶数の自然数）が設けられている。以下、これらを区別しない場合には、電極パッドＰと呼ぶ。電極パッドＰは、メモリコントローラ１２の縁に沿って設けられている。また一列に並んだ複数の電極パッドＰをまとめて電極パッド群６０と呼ぶ。また、メモリコントローラ１２、ボンディングフィンガー１３−１、１３−２の外縁に、樹脂ポッティング４が形成される範囲を示す。

ボンディングフィンガー１３の各々は、金属で形成された電極であり、回路基板７の表面上に、メモリコントローラ１２搭載領域の周囲を取り囲むようにして配置される。そしてボンディングフィンガー１３は、パッケージングの際に、例えばボンディングワイヤ１１によってメモリコントローラ１２の電極パッドＰと接続される。

本実施形態では、例えば図示するようにボンディングフィンガー１３が２列に配列される。より具体的には、ボンディングフィンガー１３のいずれかは外側に、残りは内側に一列に配置されている。そしてメモリコントローラ１２に対して内側に配置されたボンディングフィンガー１３をボンディングフィンガー１３−１と呼び、外側に配置されたボンディングフィンガー１３を、ボンディングフィンガー１３−２と呼ぶ。そして、ボンディングフィンガー１３−２の各々は電極パッドＰ１、Ｐ３、・・・、Ｐ（ｎ−１）に接続され、ボンディングフィンガー１３−１の各々は電極パッドＰ２、Ｐ４、・・・、Ｐ（ｎ）に接続される。

このためボンディングフィンガー１３−２は、該ボンディングフィンガー１３−２よりも内側に形成された１つのボンディングフィンガー１３−１に対し、交互に形成される。そして隣接するボンディングフィンガー１３−２は、ボンディングフィンガー１３−１に接続される図示せぬ基板配線を通すことができる、最小の間隔で形成されている。

なお、外側に配置されたボンディングフィンガー１３−２に対し、内側に配置されるボンディングフィンガー１３−１が２つ以上あってもよい。この場合、ボンディングフィンガー１３−２の隣接間隔は、隣接するボンディングフィンガー１３−２と、該ボンディングフィンガー１３−２にそれぞれ対応した電極パッドＰとを接続するボンディングワイヤ１１が、内側に配置されるボンディングフィンガー１３−１を挟みつつ、該ボンディングフィンガー１３−１の外側を通過することのできる間隔となる。

次に、上記図７の拡大図を図９に示す。図９に特に回路基板７上に形成された金端子パターン及び抵抗素子群５、及びボンディングフィンガー１３がそれぞれ配線により電気的に接続されている様子を示す。なお、抵抗素子群に含まれる６つの抵抗素子をそれぞれ抵抗素子５−１乃至５−６と呼ぶ。

図示するように、金端子パターン５０は抵抗素子５−１に、金端子パターン５１は抵抗素子５−２に、金端子パターン５２は抵抗素子５−３に、金端子パターン５５は抵抗素子５−４に、金端子パターン５７は抵抗素子５−５に、そして金端子パターン５８は抵抗素子５−６にそれぞれ配線７０により接続されている。そして、抵抗素子５−１乃乃至５−６とボンディングフィンガー１３とがそれぞれ配線７１により接続されている。これにより、上記金端子パターンから転送された種々のデータをメモリコントローラ１２へと転送する。

そして、金端子パターン５０乃至５８のうち、金端子パターン５０乃至５２、５５、５７、５８によりメモリコントローラ１２とデータの入出力を実行される。具体的には金端子パターン５０、５１、５７、５８により、メモリパッケージ３Ａ、３Ｂを形成する例えばＮＡＮＤフラッシュメモリにデータが転送される。

また、金端子パターン５２によりコマンドの授受が行われる。このコマンドに基づいて、上記転送されるデータの書き込み動作、読み出し動作、及び消去動作時における動作シーケンスを実行する。このシーケンスを実行するために、メモリパッケージ３Ａ、３Ｂ内に含まれる各回路ブロックの動作を制御する。また、金端子パターン５５からメモリコントローラ１２にクロックＣＬＫが転送される。更にクロックＣＬＫに基づいて上記動作シーケンスが実行される。

また、金端子パターン５４により、ＳＤメモリカード全体に電圧を供給する。

なお、抵抗素子群５は、例えばセラミックで形成された抵抗材の両端に金属端子を備えた形状をとる。つまり、抵抗素子５−１乃至５−６の一端と金端子パターンとが配線７０で接続され、抵抗素子５−１乃至６−５の他端とボンディングフィンガー１３とが配線７１で接続されている。

つまり、抵抗素子５−１乃至５−６とボンディングフィンガー１３とを接続する配線７１は、６本、設けられる。そして、６本の配線７１の各々配線長の各々は全て４．０[ｍｍ]以下である。更に、それら６本の配線７１は、該配線７１の有する配線長の平均値に対する５パーセント以内の誤差で配線される。すなわち、配線７１はほぼ等配線長である。

また、金端子パターン５０乃至５２、５５、５７、及び５８から、抵抗素子５を介してボンディングフィンガー１３に達する信号経路の各々において、配線７０、７１の配線長の和は、全て１０．０[ｍｍ]以下である。更に、それら配線７０、７１の和は、該配線７０、７１の有する和の配線長の平均値に対する５パーセント以内の誤差で配線される。すなわち、金端子パターン５０乃至５２、５５、５７、及び５８から抵抗素子５を介してボンディングフィンガー１３に達する信号経路は、全て、ほぼ等しくされる。

より具体的には、金端子パターン５０と抵抗素子５−１とを接続する配線７０の長さと抵抗素子５−１とボンディングフィンガー１３をと接続する配線７１の長さの和と、金端子パターン５１と抵抗素子５−２とを接続する配線７０の長さと抵抗素子５−２とボンディングフィンガー１３をと接続する配線７１の長さの和と、金端子パターン５２と抵抗素子５−３とを接続する配線７０の長さと抵抗素子５−３とボンディングフィンガー１３をと接続する配線７１の長さの和と、金端子パターン５５と抵抗素子５−４とを接続する配線７０の長さと抵抗素子５−４とボンディングフィンガー１３をと接続する配線７１の長さの和と、金端子パターン５７と抵抗素子５−５とを接続する配線７０の長さと抵抗素子５−５とボンディングフィンガー１３をと接続する配線７１の長さの和と、金端子パターン５８と抵抗素子５−６とを接続する配線７０の長さと抵抗素子５−６とボンディングフィンガー１３をと接続する配線７１の長さの和とは、互いにほぼ等しく、それぞれが１０．０[ｍｍ]以下である。

これは、メモリコントローラ１２が、金端子パターンの近傍に配置され、且つ配線７０、７１のそれぞれが同一表面上、すなわち回路基板７上で形成されるためである。

次に図１０に金端子メッキに電界メッキを施すためのメッキリード線を示す。図１０に示すメッキリード線８０は、１２本のメッキリード線８０−１乃至８０−１２を備える。そして、メッキリード線８０は、上記回路基板７上に金端子パターンを形成する際、外部から電圧を給電する給電線として用いられる。すなわち、金端子パターンに電圧を印加することで、金端子パターンに金メッキを施す電界メッキを用いる。ここでは特に、ＤＡＴ（１、７、８、９番ピン）、ＣＭＤ（２番ピン）、ＣＬＫ（５番ピン）に接続されるメッキリード線８０−１乃至８０−１２について説明する。また、メッキリード線８０は各々に対応したスルーホールＴＨ１乃至ＴＨ１３を介して金端子パターン５０乃至５２、５４、５５、５７、５８に接続される。

図示するように、メッキリード線８０−１は、スルーホールＴＨ１を介して抵抗素子５−１の一端に電気的に接続される。そして、メッキリード線８０−１０の一端が金端子パターン５０に接続され、他端がＳＤメモリカード１００の辺縁部に向かって配置される。

メッキリード線８０−２は、スルーホールＴＨ２を介して抵抗素子５−２の一端に電気的に接続される。そして、メッキリード線８０−１１の一端が金端子パターン５１に接続され、他端がＳＤメモリカード１００の辺縁部に向かって配置される。メッキリード線８０−３は、スルーホールＴＨ５に接続される。そしてスルーホールＴＨ５を介して抵抗素子５−３の一端に電気的に接続される。そして、メッキリード線８０−１２の一端が金端子パターン５２に接続され、他端がＳＤメモリカード１００の辺縁部に向かって配置される。メッキリード線８０−４は、抵抗素子５−４の一端に電気的に接続される。そして、メッキリード線８０−５の一端がスルーホールＴＨ９を介して抵抗素子５−４の他端に接続され、他端がＳＤメモリカード１００の外側に向かって配置される。メッキリード線８０−６は、スルーホールＴＨ１０を介して金端子パターン５７に接続される。そして、メッキリード線８０−８の一端が、スルーホールＴＨ１３を介して抵抗素子５−５の一端に、他端がＳＤメモリカード１００の辺縁部に向かって配置される。メッキリード線８０−７は、スルーホールＴＨ１１を介して金端子パターン５８に接続される。そして、メッキリード線８０−９の一端が抵抗素子５−６に接続され、他端はＳＤメモリカード１００の辺縁部に向かって配置される。

そして、上記メッキリード線８０−１乃至８０−１２から、金端子パターン５０乃至５２、５５、５６、５７、５８に外部電圧が印加される。以上より、金端子パターン５０乃至５２、５５、５６、５７、５８に対し電界メッキを用いたメッキ形成が、上記メッキリード線８０−１乃至８０−１２を通じて実行される。そして前述したようにメッキリード線８０−１乃至８０−１２はＳＤメモリカード１００の辺縁部に向かって配置される。これは、金端子パターン５０乃至５８に対し電界メッキによるメッキ形成を行った後、人為的に外部電圧が給電される伝送路が切断されるからである。つまり図１０に示す、メッキリード線８０−１乃至８０−１２は、回路基板７の外側にメッキリード線８０−１乃至８０−１２の一端が残存している様子を示す。そしてこの際、これらメッキリード線８０−１乃至８０−１２の配線長をほぼ同じ長さとする。

なお、実際はＧＮＤ（３、６番ピン）、ＶＣＣ（４番ピン）に対しても外部から給電しており、そのメッキリード線が存在するが、ここでは省略する。また各金端子パターンへの給電方法は、スルーホールＴＨを用いなくてもよい。

次に下ケース２上に配置した回路基板７上にＬＧＡ（Land grid array）タイプのメモリパッケージ３Ａ、３Ｂを実装し、その上に上ケース１を該下ケース２とその周囲を溶着した様子を図１１に示す。図１１はＳＤメモリカード１００を上面から見た場合の透視図である。

図示するように、メモリパッケージ３Ｂが下ケース２の中央位置に配置されることで、メモリパッケージ３Ａに比べ右側にずれた状態で配置される。そして、メモリパッケージ３Ｂはその周囲を内壁リブ２Ｂにより保護されている。この内壁リブ２Ｂは第２方向に向かって同じ幅を有している。図示するように、メモリパッケージ３Ａ、３Ｂはそれぞれ第１方向、第２方向に沿って１４[ｍｍ]×１８[ｍｍ]の大きさを有する。

次に図１１を下ケース２側から見たＳＤメモリカードの様子について図１２を用いて説明する。図１２は、ＳＤメモリカード１００の透視図である。図示するように、メモリコントローラ１２が前述したようにメモリパッケージ３Ａに重なるようにして、回路基板７上に配置されている。また、端子部６及び該端子部６に対応した金端子パターン５０乃至５８、並びに抵抗素子群５も回路基板７上の所定の位置にそれぞれは位置されている。

本実施形態に係る半導体メモリカードであると、上記説明したように、メモリコントローラ１２には、該外部機器とデータの入出力を行う金端子パターンと近傍して配置される。このため、抵抗素子群５とボンディングフィンガー１３とを接続する複数の配線７１の配線長を４．０［ｍｍ］以下とし、また端子部６と該抵抗素子群５とを接続する複数の配線７０と該配線７１とを足し合わせた配線長をそれぞれ１０．０［ｍｍ］以下とすることができる。そしてそれら配線７１はその配線長に対し、±５パーセントの誤差内で形成される。更に、配線７０と配線７１とを足し合わせた長さは、その配線長に対し、±５パーセントの誤差内で形成される。

以上より、外部機器からＳＤメモリカード１００に達する信号経路の距離が短く、転送速度を向上することができる。

また、複数形成された配線７０、７１の配線長はそれぞれが±５パーセントの誤差しか有さないため、転送速度のブレが生じなく、安定した精度でデータの転送処理をすることができる。

また、本実施形態に係る半導体メモリであると、回路基板７上に２つに分けたメモリパッケージ３Ａ、３Ｂが実装されている。ＳＤメモリカードにおいて、データの転送速度が早くなると、メモリパッケージを制御するメモリコントローラ１２だけが熱を持つだけでなく、メモリパッケージ３Ａ、３Ｂも熱を持ち始める。しかし、本実施形態に係る半導体メモリであると、実装されたメモリパッケージは分散されているため、熱の発熱量を分散させることができる。これは、ＳＤメモリカード１００の温度特性に非常に影響を及ぼし、発熱し上昇する温度によっては故障するといった問題を回避することができる。

また、前述したように、メモリパッケージ３Ｂは、メモリパッケージ３Ａに対して右側に少しずれた状態で回路基板７上に配置される。このため、このメモリパッケージ３Ｂを保護する内壁リブ２Ｂを等幅とすることが出来、曲げても強度の高いＳＤメモリカードとすることができる。

また更に、本実施形態に係る半導体メモリであると、金端子パッケージを金メッキする際に、外部電圧を転送するメッキリード線の長さを等長としている。そのため、金端子パッケージ側から見た、メッキリード線８０の伝送容量の値を等しくすることが出来る。これにより、データの転送時に安定した転送速度を得ることができる。

＜変形例＞
次に上記実施形態に係る半導体メモリカードについて図１３を用いて説明する。図１３は変形例に係る半導体メモリの断面図である。図示するように、図２において回路基板７上に配置された抵抗素子群５を、その回路基板７内に埋め込む。これにより、下ケース２において、回路基板７上に配置されるメモリコントローラ１２が形成される領域における逃げ部９０を、図２に比べ小さくすることができる。この場合であっても、配線長の長さはそれぞれ４．０[ｍｍ]、１０．０[ｍｍ]とすることができる。

変形例に係る半導体メモリカードであっても、上記第１の実施形態同様に、安定した転送速度で大容量のデータを転送することが出来、半導体メモリカードの転送特性を向上することができる。

なお、上記説明した実施形態が、実施する上での唯一の実施形態ではない。すなわち、本実施形態に係るメモリパッケージ３Ａ、３Ｂは、ＮＡＮＤ型フラッシュメモリに限られなく、例えばＤＲＡＭ等の半導体メモリであってもよい。

なお、メモリパッケージ表面の電極パッドとボンディングフィンガーとを接続する信号線は、ボンディングワイヤに限られない。

また上記実施形態は、ランドグリッドアレイ以外でもよく、またメモリパッケージとそのメモリパッケージを制御するメモリコントローラとがある構成であれば、ＳＤメモリカードに限られない。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１…上ケース、２…下ケース、３Ａ、３Ｂ…メモリパッケージ、４…樹脂ポッティング、５…抵抗素子群、６…端子部、７…パッケージ基板、８…ラベル貼り付け溝部、９…取っ手、１１…ボンディングフィンガー、１２…メモリコントローラ、１４…溶着用突起部１４（エネルギーダイレクタ）、１７…ライトプロテクトスイッチ、１７Ａ…操作部、１７Ｂ…本体部、１８…スイッチ動作用突起部、２０、３０…ソルダレジスト開口パターン、３１…ヒューズ素子、３２…キャパシタ素子、４０、４１、４２…テストパット、５０乃至５８…金端子パターン、６０…電極パッド、７０、７１…配線、８０…メッキリード線

Claims (5)

1. 基板の一方の面上に実装された半導体メモリと、
   前記基板の他方の面上に実装され、前記半導体メモリを制御するコントローラと、
   前記コントローラを介して、前記半導体メモリに信号の入出力を行う複数の入出力端子と、
   複数の前記入出力端子と前記コントローラとを電気的に接続する複数の抵抗素子と、
   前記抵抗素子の一端と前記コントローラとを接続する複数の第１配線と、
   前記抵抗素子の他端と前記入出力端子とを接続する複数の第２配線と、
   を具備し、複数の前記第１配線の配線長の各々は４．０ｍｍ以下で形成される
   ことを特徴とする半導体メモリカード。
2. 基板の一方の面上に実装された半導体メモリと、
   前記基板の他方の面上に実装され、前記半導体メモリを制御するコントローラと、
   前記コントローラを介して、前記半導体メモリに信号の入出力を行う複数の入出力端子と、
   複数の前記入出力端子と前記コントローラとを電気的に接続する複数の抵抗素子と、
   前記抵抗素子の各々一端と前記コントローラとをそれぞれ接続する複数の第１配線と、
   前記抵抗素子の各々の他端と前記入出力端子の各々とをそれぞれ接続する複数の第２配線と、
   を具備し、前記抵抗素子を介した前記入出力端子と前記コントローラとの間の前記信号の経路の各々における、前記第１配線の配線長、前記第２配線の配線長との和は、１０．０ｍｍ以下である
   ことを特徴とする半導体メモリカード。
3. 複数の前記第１配線の各々は、複数の前記第１配線が有する配線長の平均値に対して±５％内で形成される
   ことを特徴とする請求項１記載の半導体メモリカード。
4. 前記信号の経路における前記第１配線の配線長と、前記第２配線の配線長との和の各々は、複数形成される前記第１配線、前記第２配線の和の平均値に対して±５％内で形成される
   ことを特徴とする請求項２記載の半導体メモリカード。
5. 前記半導体メモリは前記基板上に複数実装され、
   前記第１配線、前記第２配線はそれぞれ前記基板表面上に形成される
   ことを特徴とする請求項１記載または２記載の半導体メモリカード。

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