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JP4726640B2 - 半導体装置 - Google Patents

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JP4726640B2
JP4726640B2 JP2006012760A JP2006012760A JP4726640B2 JP 4726640 B2 JP4726640 B2 JP 4726640B2 JP 2006012760 A JP2006012760 A JP 2006012760A JP 2006012760 A JP2006012760 A JP 2006012760A JP 4726640 B2 JP4726640 B2 JP 4726640B2
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memory
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直世 安田
秀之 新川
暁 山崎
晃司 板東
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Renesas Electronics Corp
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Renesas Electronics Corp
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
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    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/85051—Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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Description

この発明は半導体装置、インタポーザチップ、および半導体装置の製造方法に関し、特に、配線基板の表面にチップを積層した半導体装置と、そのような半導体装置の構成部品として用いられるインタポーザチップと、そのような半導体装置の製造方法に関する。
近年、メモリの大容量化と装置寸法の小型化を図るため、配線基板上に複数のメモリチップとマイコンチップを積層したＳＩＰ(System In Package)と呼ばれる半導体装置が開発されている。この半導体装置では、各メモリチップはフリップチップ方式またはボンディングワイヤ方式によって配線基板の表面に接続され、マイコンチップはボンディングワイヤ方式によって配線基板の表面に接続される。各メモリチップは配線基板の配線群を介してマイコンチップに接続され、マイコンチップは配線基板の配線群を介して配線基板裏面の外部接続端子群に接続される（たとえば特許文献１参照）。また、特許文献２には、複数のメモリチップを積層した上に、これらのメモリチップの動作を制御するコントロールチップが積層された半導体装置について開示されている。
特開２００４−２２８３２３号公報 特開２００１−２１７３８３号公報
しかし、従来の半導体装置では、マイコンチップから配線基板に打ち下ろしたボンディングワイヤがマイコンチップの端面に露出している導電性のバリに接触し、誤動作が発生するという問題があった。この導電性のバリはマイコンチップの製造工程で発生するものである。すなわちマイコンチップの製造工程では、半導体ウェハの表面に多数のマイコンチップが行列状に形成されるとともに、マイコンチップ間のスクライブラインにプロセス条件をモニタするためのＴＥＧ(Test Element Group)が形成される。マイコンチップを切り離すと、その端面にＴＥＧに含まれる配線などの導電性のバリが残る。
そこで、マイコンチップに隣接してメモリチップの表面にインタポーザチップを配置し、マイコンチップをボンディングワイヤを介してインタポーザチップに接続し、インタポーザチップをボンディングワイヤを介して配線基板に接続する半導体装置が提案された（特願２００５−１７３３５７号参照）。
この半導体装置では、マイコンチップとインタポーザチップは略同じ高さで隣接して設けられているので、両者間のボンディングワイヤをマイコンチップの端面の上方に張り渡すことができる。したがって、そのボンディングワイヤはマイコンチップの端面のバリに接触し難い。また、インタポーザチップの端面にはバリが露出していないので、インタポーザチップと配線基板の間のボンディングワイヤがバリに接触することはない。したがって、マイコンチップと配線基板をボンディングワイヤで直接接続していた従来に比べ、誤動作の発生が少なくなる。
しかし、このような半導体装置を型枠内に収納して型枠内に封止用液体樹脂を注入した場合、液体樹脂が流れる圧力によってボンディングワイヤが変形し、ボンディングワイヤ同士が接触して不良品が発生するという問題があった。
また、インタポーザチップ上の隣接する２つの信号配線間でクロストークが発生するという問題があった。
また、インタポーザチップとマイコンチップの位置合わせが容易でなかった。
また、チップ間を接着する接着剤の接着力が小さすぎるとインタポーザチップやマイコンチップの位置がずれ、チップ間を接着する接着剤の接着力が大きすぎると製造中にメモリチップが割れるという問題があった。
また、半導体装置の厚みが大きいという問題があった。
また、メモリチップの端部の電極が露出するように複数のメモリチップを所定の距離ずつずらして積層した場合は、封止用液体樹脂を流す方向によっては、メモリチップと配線基板の間の空間にボイドができたり、メモリチップが剥がされるという問題があった。
また、メモリチップの端部の電極が露出するように複数のメモリチップを所定の距離ずつずらして積層した場合は、最上層のチップの端部の電極にワイヤをボンディングする際、ボンディング時の荷重によって最上層のチップが弾性変形し、ワイヤボンディングを安定に行なうことができないという問題があった。
それゆえに、この発明の主たる目的は、ボンディングワイヤ同士が接触し難い半導体装置を提供することである。
課題を解決するための手段および効果
この発明に係る半導体装置は、配線基板の表面上に第１のチップと第２のチップが積層された半導体装置において、第２のチップに隣接して第１のチップの表面上にインタポーザチップが設けられ、配線基板の表面の１辺に沿って複数の第１電極が配列され、インタポーザチップの表面の複数の第１電極側の１辺に沿って複数の第２電極が配列され、第２のチップの表面のインタポーザチップ側の１辺に沿って複数の第３電極が配列され、第２のチップの表面のインタポーザチップ側の１辺と直交する１辺に沿って複数の第４電極が配列され、インタポーザチップの表面の第２のチップ側の１辺に沿って、複数の第３の電極に対応する複数の第５電極と複数の第４の電極に対応する複数の第６の電極とが配列され、複数の第５の電極のうちの少なくとも１つの第５の電極とインタポーザチップの第２のチップ側の１辺との間の距離は、各第６の電極とインタポーザチップの第２のチップ側の１辺との間の距離よりも長く、各第３電極はボンディングワイヤを介して対応の第５電極に接続され、各第４電極はボンディングワイヤを介して対応の第６電極に接続され、各第５電極はインタポーザチップの配線を介して対応の第２電極に接続され、各第６電極はインタポーザチップの配線を介して対応の第２電極に接続され、各第２電極はボンディングワイヤを介して対応の第１電極に接続されることを特徴とする。したがって、上記少なくとも１つの第５の電極と対応の第３の電極との間の第１のボンディングワイヤの長さと、第４の電極と対応の第６の電極との間の第２のボンディングワイヤの長さとの差を小さくすることができる。よって、第１のボンディングワイヤによって封止用液体樹脂の流入圧力を下げ、第２のボンディングワイヤの変形量を小さくすることができ、第２のボンディングワイヤ同士が接触することを防止することができる。
[実施の形態１]
図１は、この発明の実施の形態１による半導体装置の構成を示す平面図であり、図２は図１のＩＩ−ＩＩ線断面図である。図１および図２において、この半導体装置は、配線基板１の表面上に４枚のメモリチップ２〜５とマイコンチップ６を積層し、マイコンチップ６に隣接してメモリチップ５の表面上にインタポーザチップ７を搭載し、モールド樹脂８で封止したスタック構造のＳＩＰである。配線基板１、メモリチップ２〜５、マイコンチップ６およびインタポーザチップ７は、接着フィルムＦ１〜Ｆ６により互いに固定されている。
配線基板１、メモリチップ２〜５、マイコンチップ６およびインタポーザチップ７の各々は長方形に形成されている。配線基板１の表面には、メモリチップ２〜５用の複数のボンディングパッド（電極）１０と、インタポーザチップ７用の複数のボンディングパッド１１が形成されている。複数のボンディングパッド１０は配線基板１の図中右側の短辺に沿って所定のピッチＬ１（たとえば２００μｍ）で配列され、複数のボンディングパッド１１は配線基板１の図中左側の短辺に沿って所定のピッチＬ２（たとえば２００μｍ）で配列されている。配線基板１の寸法は、たとえば１２×１７ｍｍである。
メモリチップ２〜５の各々には、フラッシュメモリが形成されている。フラッシュメモリには多数のメモリトランジスタが設けられており、各メモリトランジスタはデータを記憶する。フラッシュメモリとしては、たとえばＡＧ−ＡＮＤ（Assist Gate−ＡＮＤ）型フラッシュメモリが用いられる。ＡＧ−ＡＮＤ型フラッシュメモリは、メモリセルトランジスタのソース・ドレインを、従来の拡散層に代えて、アシストゲートに電圧を印加した際にシリコン基板に生じる反転層で形成したものである。ＡＧ−ＡＮＤ型フラッシュメモリでは、メモリセル面積が従来の２／３になるので、メモリ容量の大容量化、装置寸法の小型化を図ることができる。なお、フラッシュメモリは、ＮＡＮＤ型、ＮＯＲ型などでもよい。
メモリチップ２〜５は、それらの長辺を配線基板１の長辺と同じ方向に向けて、配線基板１表面の中央部に配置されている。メモリチップ２〜５の表面には、それぞれ複数のボンディングパッド１２〜１５が形成されている。複数のボンディングパッド１２〜１５は、それぞれメモリチップ２〜５の図中右側の短辺に沿って所定のピッチＬ３（たとえば１００μｍ，Ｌ３＜Ｌ１）で配列されている。メモリチップ２〜５は、ボンディングパッド１２〜１５が露出するように、長辺方向に所定距離ずつずらせて積層されている。メモリチップ２〜５の各々の寸法は、たとえば１０×１５ｍｍである。メモリチップ２〜５の各々は、ＣＣＤカメラによって撮影される画像に基づき、配線基板１の四隅に設けられた位置合わせ用マークＭ１〜Ｍ４を基準にして上記の位置に配置される。
ボンディングパッド１２〜１５の各々は、ボンディングワイヤＷ１によって対応のボンディングパッド１０に接続される。メモリチップ２〜５のチップイネーブル信号／ＣＥ用のボンディングパッド１２〜１５には、個別のボンディングパッド１０が設けられ、チップイネーブル信号／ＣＥ用以外のボンディングパッド１２〜１５には、共通のボンディングパッド１０が設けられている。したがって、メモリチップ２〜５のチップイネーブル信号／ＣＥ用のボンディングパッド１２〜１５は別々のボンディングパッド１０に接続され、チップイネーブル信号／ＣＥ用以外の信号（たとえばリードイネーブル信号／ＲＥ）用のボンディングパッド１２〜１５は、同じボンディングパッド１０に接続される。
マイコンチップ６には、メモリチップ２〜５の各々に形成されたフラッシュメモリと外部との間でデータの授受を行なうインタフェース回路が形成されている。インタフェース回路は、半導体装置の使用目的に応じて、ＭＭＣ(Multi Media Card)、ＵＳＢ(Universal Serial Bus)、ＳＤ(Secure Digital)、ＣＦ(Compact Flash)などの規格に合せて構成される。したがって、この半導体装置は、これらの規格のメモリカードの代替品として用いることが可能である。ただし、この半導体装置は脱着できないので、メモリカードのように抜き取ってデータがコピーされることがない。また、カードスロットが不要であるので、装置の小型化を図ることができる。
マイコンチップ６は、その長辺を配線基板１の短辺と同じ方向に向けて、メモリチップ５表面の中央部に配置されている。図３に示すように、マイコンチップ６の表面には、チップ６の長辺に沿って複数のボンディングパッド１６が形成され、チップ６の短辺に沿って複数のボンディングパッド１７が形成されている。複数のボンディングパッド１６は、マイコンチップ６の図１中左側の長辺に沿って所定のピッチＬ４（たとえば５０μｍ，Ｌ４＜Ｌ３）で配列されている。複数のボンディングパッド１７は、マイコンチップ６の図１中上側の短辺に沿って所定のピッチＬ４で配列されている。マイコンチップ６の寸法は、たとえば２×４ｍｍである。
また、図１に示すように、インタポーザチップ７は、その長辺を配線基板１の短辺と同じ方向に向けて、マイコンチップ６の図１中左側に隣接してメモリチップ５の表面に配置されている。インタポーザチップ７の表面には、マイコンチップ７の複数のボンディングパッド１６に対応して設けられた複数のボンディングパッド１８と、マイコンチップ７の複数のボンディングパッド１７に対応して設けられた複数のボンディングパッド１９と、配線基板１の複数のボンディングパッド１１に対応して設けられたの複数のボンディングパッド２０が形成されている。複数のボンディングパッド１８，１９はインタポーザチップ７の図１中右側の長辺を弦として所定のピッチＬ５（たとえば１００μｍ，Ｌ５＞Ｌ４）で略円弧状に配列され、複数のボンディングパッド２０はインタポーザチップ７の図１中左側の長辺に沿って所定のピッチＬ６（たとえば１００μｍ，Ｌ２＞Ｌ６＞Ｌ４）で配列されている。インタポーザチップ７の寸法は、たとえば３×６ｍｍである。
インタポーザチップ７は、図４に示すように、シリコン基板２１の表面に１層の配線層によってボンディングパッド１８〜２０、配線２２〜２６、位置合わせ用マークＭ５〜Ｍ８、目視検査用マーク２７などを形成したものである。なお、本実施の形態１においては、インタポーザチップ７は、シリコン基板２１上に１層の配線層を持つ構成としたが、これに限るものではない。たとえば、インタポーザチップ７として、多層の配線層を有するものや、マイコンチップ６もしくはメモリチップ２〜５の電源を安定化させるためのバイパスコンデンサ、あるいはプルダウンのための抵抗素子などの受動素子を有する構成としてもよい。特に、携帯電話などのバッテリによって駆動される携帯型電子デバイスに、本発明の半導体装置が組み込まれる場合には、インタポーザチップ７上に十分な容量のバイパスコンデンサを形成することは、電源供給の信頼性を向上するうえで好ましい。また、マイコンチップ６もしくはメモリチップ２〜５内部で降圧、もしくは昇圧されて供給される内部電源電位を安定させるためのコンデンサとして使用することも可能である。
各ボンディングパッド１８は、図４に示すように、インタポーザチップ７の表面に形成された配線２２を介して対応のボンディングパッド２０に接続されている。マイコンチップ６のボンディングオプション用の各ボンディングパッド１６に対応して１つのボンディングパッド１８が設けられている。そのボンディングパッド１８に対応する配線２２は、ボンディングパッド２０側で複数（図４では２つ）の配線２２ａ，２２ｂに分岐されており、配線２２ａ，２２ｂは隣接する２つのボンディングパッド２０に接続されている。２つのボンディングパッド２０のうちのいずれか一方のボンディングパッド２０をボンディングワイヤを介して配線基板１の対応のボンディングパッド１１に接続することにより、２つのモードのうちの一方のモードでマイコンチップ６を動作させることができる。たとえば、マイコンチップ６を第１の電源電圧で動作させるか、第２の電源電圧で動作させるかを切り換えることができる。
なお、マイコンチップ６のボンディングオプション用の各ボンディングパッド１６に対応して複数のボンディングパッド１８を設け、配線２２を分岐せずに、各ボンディングパッド１８を配線２２を介してボンディングパッド２０に接続する場合は、複数のボンディングパッド１８のうちの選択されないボンディングパッド１８にはボンディングワイヤが接続されないので、マイコンチップ６とインタポーザチップ７の間の複数のボンディングワイヤを略等間隔で設けることができなくなり、ボンディングワイヤの変形量が大きくなってボンディングワイヤ同士が接触し易くなる。
また、各ボンディングパッド１９は、図４に示すように、インタポーザチップ７の表面に形成された配線２２を介して対応のボンディングパッド２０に接続されている。電源電圧ＶＣＣ用の複数のボンディングパッド１８，１９は、ボンディングパッド１８，１９群に沿って形成された配線２３に共通接続されている。接地電圧ＧＮＤ１用の複数のボンディングパッド１８，１９は、ボンディングパッド１８，１９群に沿って形成された配線２４に共通接続されている。接地電圧ＧＮＤ１用の複数のボンディングパッド２０は、ボンディングパッド２０群に沿って形成された配線２５に共通接続されている。接地電圧ＧＮＤ２用の複数のボンディングパッド１８，１９は、ボンディングパッド１８，１９群に沿って形成された配線２６に共通接続されている。
図５は、インタポーザチップ７の要部拡大図である。図５において、隣接する２つの信号用の配線２２間に、それらの間のクロストークを防止するためのシールド線２８が設けられている。各シールド線２８の一方端は、ボンディングパッド１８，１９の端を結ぶ線よりも外側（チップ７の外周側）に突出している。これにより、配線２２間のクロストークをより効果的に防止することができる。各シールド線２８の他方端（図示せず）は、図４のボンディングパッド２０間を通過して配線２５に接続され、接地電圧ＧＮＤ１を受ける。また、シールド線２８の線幅は、配線２２の線幅よりも細い。これは、配線２２の抵抗値を小さく維持するとともに、インタポーザチップ７の面積が大きくなることを防止するためである。
２つの信号用の配線２２間に接地電圧ＧＮＤ１またはＧＮＤ２用の配線２２や電源電圧ＶＣＣ用の配線２２が設けられている場合は、２つの信号用の配線２２間にシールド線２８は設けられていない。接地電圧ＧＮＤ１またはＧＮＤ２用の配線２２や電源電圧ＶＣＣ用の配線２２は、シールド線２８の役割も果たすからである。
なお、信号の種類により隣接する２つの信号用の配線２２の間のクロストークが小さい場合は、シールド線２８を省略してもよい。ただし、クロック信号ＣＬＫ用の配線２２と他の信号用の配線２２との間のクロストークは大きいので、それらの配線２２間にはシールド線２８を必ず設ける必要がある。すなわち、たとえば、マルチメディアカードインタフェースなどにおいては、ホスト側から与えられるクロック信号ＣＬＫに同期して、コマンドピンやデータピンからの信号が出力されるため、クロック信号ＣＬＫには、他の信号に比較してより厳しいタイミング管理が必要になる。したがって、マイコンチップ６は、クロック信号ＣＬＫ用の配線２２を介して入力されるクロック信号ＣＬＫを受信するための回路を有する。
このような場合、ホスト側から長い配線２２を経由してマイコンチップ６にクロック信号ＣＬＫが供給された場合でも、クロック信号ＣＬＫの劣化、たとえば信号ＣＬＫのスキューを最小限に抑えるために、クロック信号ＣＬＫ用の配線２２を駆動する昇圧／降圧動作能力は比較的高く設定される。したがって、クロック信号ＣＬＫ用の配線２２に近接して他の信号用の配線２２がある場合、クロック信号ＣＬＫ用の配線２２から他の信号用の配線２２が受けるクロストークは比較的大きくなるという問題がある。また、クロック信号ＣＬＫ用の配線２２は、他の信号用の配線２２に与えるクロストークの影響が大きいだけでなく、自身の信号のスキューを嫌うために、他の信号用の配線２２から与えられるクロストークの影響を最小限に抑える必要もある。したがって、クロック信号ＣＬＫ用の配線２２と、他の信号用の配線２２との間にシールド線２８を設けるのは、重要な対策である。
位置合わせ用マークＭ５〜Ｍ８はそれぞれシリコン基板２１表面の四隅に設けられる。目視検査用マーク２７は、シリコン基板２１表面のマイコンチップ６側の一辺に沿って設けられる。目視検査用マーク２７には、マイコンチップ６の両端の位置を示す突起部２７ａ，２７ｂが設けられている。図６に示すように、マイコンチップ６は、ＣＣＤカメラによって撮影される画像に基づき、シリコン基板２１の四隅に設けられた位置合わせ用マークＭ５〜Ｍ８を基準にして所定の位置に配置される。作業者は、目視検査用マーク２７を基準としてマイコンチップ６が所定の位置に配置されているか否かを検査する。位置合わせマークＭ５〜Ｍ８および目視検査用マーク２７は、ボンディングパッド１８〜２０と同じ導電体膜で形成されている。
図１に戻って、各ボンディングパッド１６はボンディングワイヤＷ２によって対応のボンディングパッド１８に接続され、各ボンディングパッド１７はボンディングワイヤＷ３によって対応のボンディングパッド１９に接続され、各ボンディングパッド２０はボンディングワイヤＷ４によって対応のボンディングパッド１１に接続される。
本実施の形態１では、インタポーザチップ７のマイコンチップ６用の複数のボンディングパッド１８，１９を略円弧状に配置し、複数のボンディングパッド１８のうちの少なくとも１つのボンディングパッド１８とインタポーザチップ７のマイコンチップ６側の一辺との間の距離を、各ボンディングパッド１９とインタポーザチップ７のマイコンチップ６側の一辺との間の距離よりも大きくしたので、ボンディングワイヤＷ２とＷ３の長さの差を小さくすることができる。したがって、図１中下側から上側の方向に封止用液体樹脂を流した場合に、ボンディングワイヤＷ２によって液体樹脂の流入圧力を下げ、ボンディングワイヤＷ３の変形量を小さくすることができ、ボンディングワイヤＷ３同士が接触することを防止することができる。また、隣接するボンディングワイヤ同士の長さの差を小さくすることができ、ボンディング装置の制御を容易に行なうことができる。
なお、複数のボンディングパッド１８，１９をインタポーザチップ７のマイコンチップ６側の１辺に沿わせて１列に配置した場合は、ボンディングワイヤＷ３がボンディングワイヤＷ２よりもかなり長くなる。したがって、図１中下側から上側の方向に封止用樹脂を流した場合に、ボンディングワイヤＷ２によって樹脂の流入圧力を下げることができず、ボンディングワイヤＷ３の変形量が大きくなり、ボンディングワイヤＷ３同士が接触してしまう。また、ボンディングワイヤＷ２とＷ３の長さの差が大きくなるので、ボンディング装置の制御が難しくなる。
また、マイコンチップ６と配線基板１の間にインタポーザチップ７を設けることにより、パッドのピッチを変換することができ、ボンディングの条件が緩和される。たとえば、ボンディングパッド１６，１７のピッチＬ４は小さいのでボンディングワイヤＷ２，Ｗ３のボンディングは位置決め精度の高い高価なボンディング装置で行なう必要があるが、ボンディングパッド２０のピッチＬ６は大きいのでボンディングワイヤＷ４のボンディングは、ボンディングワイヤＷ１とともに位置決め精度の低い低価格のボンディング装置で行なうことができる。また、メモリチップ２〜５の上に積層された最上層のチップ７から、最下層である配線基板１のボンディングパッド１１に打ち下ろすボンディングワイヤＷ４は長くなるので、傾いて隣接するワイヤＷ４と接触し易くなるが、インタポーザチップ７によりパッドの最小ピッチをＬ４からＬ６に変換したことにより、ワイヤＷ３同士の接触を防止することができる。
また、マイコンチップ６と配線基板１の間にインタポーザチップ７を設けることにより、マイコンチップ６の端面に、ＴＥＧなどに起因する導電性のバリが存在する場合でも、ボンディングワイヤＷ２，Ｗ３がマイコンチップ６の端面の導電性のバリに接触することを防止することができる。すなわち、マイコンチップ６は、図７に示すように、シリコン基板３１の表面にＭＯＳトランジスタ３２、配線層３３、絶縁層３４、ボンディングパッド１６、被覆層３５などを形成したものである。ボンディングパッド１６の表面中央部は、被覆層３５で覆われずに露出している。上述したように、マイコンチップ６の端面には導電性のバリ３６が露出している。導電性のバリ３６は、これに限るものではないが、たとえばマイコンチップ６の端面をまたがるように形成されていたＴＥＧ用のボンディングパッドに起因するものである。なお、シリコン基板３１の裏面は接着フィルムＦ５を介してメモリチップ５の表面に固定されている。
また、インタポーザチップ７は、シリコン基板２１の表面に１層の配線層によってボンディングパッド１８などを形成し、その上に被覆層３７を形成したものである。ボンディングパッド１８の表面中央部は、被覆層３７で覆われずに露出している。ボンディングワイヤＷ２の先端を切断して形成された金ボールＢがボンディングパッド１８の表面に接合され、ボンディングパッド１６と金ボールＢがボンディングワイヤＷ２によって接続される。なお、シリコン基板２１の裏面は、接着フィルムＦ６を介してメモリチップ５の表面に固定されている。
インタポーザチップ７の端面には、バリ２６は存在しない。インタポーザチップ７は、能動素子を持たない構成とすることが好ましい。能動素子を持たない単純な構成とすることにより、インタポーザチップ７の信頼性を向上でき、電気特性を検査するためのＴＥＧを持たない構成とすることが容易となる。ＴＥＧを持たないチップであれば、チップ端面に配線パターン（バリ２６）が露出しない構成とするのが、より容易になる。また、能動素子を持たない構成とすることにより、インタポーザチップ７の製造コストを削減できる。インタポーザチップ７の配線２２〜２６などは、インタポーザチップ７の端面に露出しない構成とするのが好ましい。また、インタポーザチップ７が多層の配線層を有する場合でも、インタポーザチップ７の端面には、導電性部材によって形成される配線が露出しない構成とするのがより好ましい。
また、インタポーザチップ７をマイコンチップ６に隣接して同じ高さに配置したので、マイコンチップ６の端面の上方にボンディングワイヤＷ２，Ｗ３のループを形成する際に、ボンディングワイヤＷ２，Ｗ３とマイコンチップ６端部との距離を確保するのが容易となる。したがって、マイコンチップ６の端面に、ＴＥＧなどに起因する導電性のバリが存在する場合でも、ボンディングワイヤＷ２がマイコンチップ６の端面の導電性のバリに接触することを防止することができる。また、大きな段差を打ち下ろすワイヤＷ４は、ワイヤループの形成時に、インタポーザチップ７の端部との距離を確保するのが比較的難しくなるが、インタポーザチップ７の端面に導電性の配線が露出しない構成にすることにより、インタポーザチップ７の端面には導電性のバリは存在しないので、仮にボンディングワイヤＷ４がインタポーザチップ７の端面に接触しても、ワイヤＷ４とインタポーザチップ７内の配線との不要な短絡を防ぐことができる。
図２に示すように、配線基板１は、基板１ａの表面に配線層１ｂを形成し、基板１ａの裏面に配線層１ｃを形成したものである。配線基板１の裏面には複数の半田バンプＢＰが形成されている。配線層１ａ，１ｂには多数の配線が形成されており、各半田バンプＢＰは配線を介して対応のボンディングパッド１０および／または１１に接続されている。複数の半田バンプＢＰは、行列状に配置されており、外部接続端子群を構成している。この半導体装置は、ＢＧＡ(Ball Grid Array)構造で構成されており、複数の半田バンプＢＰを介して携帯電話機のような携帯機器のマザーボードに実装される。
図８は、複数の半田バンプＢＰとマイコンチップ６とメモリチップ２，３との接続関係を示すブロック図である。図面の簡単化のため、４つのメモリチップ２〜５のうちの２つのメモリチップ２，３のみが示されている。
配線基板１の裏面には、メモリチップ２のチップイネーブル信号／ＣＥ１用の入力端子に接続された半田バンプＢＰと、マイコンチップ６のチップイネーブル信号／ＣＥ１用の出力端子に接続された半田バンプＢＰとが隣接して設けられている。また、配線基板１の裏面には、メモリチップ３のチップイネーブル信号／ＣＥ２用の入力端子に接続された半田バンプＢＰと、マイコンチップ６のチップイネーブル信号／ＣＥ２用の出力端子に接続された半田バンプＢＰとが隣接して設けられている。
メモリチップ２と３のデータ信号ＦＤ０〜ＦＤ７用の入出力端子および信号ＡＬＥ，ＣＬＥ，／ＲＥ，／ＷＥ，／ＷＰ，／ＲＳＴ，／ＲＢ用の入力端子は、マイコンチップ６のデータ信号ＦＤ０〜ＦＤ７用の入出力端子および信号ＡＬＥ，ＣＬＥ，／ＲＥ，／ＷＥ，／ＷＰ，／ＲＳＴ，／ＲＢ用の出力端子にそれぞれ直接接続される。
ここで、信号ＦＤ０〜ＦＤ７の端子群は、記憶データの入出力、アドレスデータの入力、コマンドデータの入力に用いられる。信号／ＣＥ１，／ＣＥ２は、それぞれメモリチップ２，３を活性化させるための信号である。信号ＡＬＥは、信号ＦＤ０〜ＦＤ７をアドレスデータとして指定するための信号である。信号ＣＬＥは、信号ＦＤ０〜ＦＤ７をコマンドデータとして指定するための信号である。信号／ＲＥは、記憶データの読出を行なうための信号である。信号／ＷＥは、データの書込を行なうための信号である。信号／ＷＰは、イレース、プログラム、リライトを禁止するための信号である。信号／ＲＳＴは、半導体装置の初期化を行なうための信号である。信号／ＲＢは、半導体装置のレディ／ビジィ状態を示す信号である。
また、配線基板１の裏面には、信号ＦＤ０〜ＦＤ７，ＡＬＥ，ＣＬＥ，／ＲＥ，／ＷＥ，／ＷＰ，／ＲＳＴ，／ＲＢ用の合計１５個の半田バンプＢＰがメモリチップ２と３に共通に設けられており、各半田バンプＢＰは対応の信号を伝達するための配線に接続されている。
また、配線基板１の裏面には、マイコンチップ６のデータ信号ＤＡＴ０〜ＤＡＴ７の入力端子にそれぞれ接続された８つの半田バンプＢＰと、信号ＣＭＤ，ＣＬＫの入力端子にそれぞれ接続された２つの半田バンプＢＰと、電源電位ＶＣＣ、接地電位ＧＮＤ１，ＧＮＤ２の入力端子にそれぞれ接続された３つの半田バンプＢＰとが設けられている。
半導体装置が出荷される前に、メモリチップ２，３の各々が正常か否かのテストが行なわれる。マイコンチップ６が、マイコンチップ６の電気的テストを行うモードであるテストモードにセットされると、マイコンチップ６からの出力状態は以下のようになる。チップイネーブル信号／ＣＥ１，／ＣＥ２用の出力端子がともに非活性化レベルの「Ｈ」レベルにされ、信号ＦＤ０〜ＦＤ７，ＡＬＥ，ＣＬＥ，／ＲＥ，／ＷＥ，／ＷＰ，／ＲＳＴ，／ＲＢ用の端子がハイ・インピーダンス状態にされる。
マイコンチップが、チップイネーブル信号／ＣＥ１，／ＣＥ２用の出力端子を含める全てのメモリチップ接続端子をハイ・インピーダンス状態に制御するモードを有するものである場合には、マイコンチップ６の信号／ＣＥ１，ＣＥ２用の出力端子とメモリチップ２，３の信号／ＣＥ１，／ＣＥ２用の入力端子とを切り離さなくても、前述のモードに設定することにより、外部端子である半田バンプＢＰからの信号の入力によってメモリチップ２と３を別々に制御してテストできるが、通常のマイコンチップ６のテストモードではチップイネーブル信号／ＣＥ１，／ＣＥ２用の出力端子がともに非活性レベルである「Ｈ」レベルにされる。そこで、この半導体装置では、マイコンチップ６の信号／ＣＥ１，／ＣＥ２用の出力端子とメモリチップ２，３の信号／ＣＥ１，／ＣＥ２の入力端子とを切り離し、各端子に対応して半田バンプＢＰを設けることにより、マイコンチップ６の信号／ＣＥ１，／ＣＥ２の出力状態に関係なく、メモリチップを制御することが可能となる。したがって、マイコンチップ６をテストモードに設定した状態で、外部端子である半田バンプＢＰから入力する信号によって、メモリチップ２と３を別々に制御してテストできるようになる。
メモリチップ２を半田バンプＢＰからの信号入力により制御してテストする場合は、メモリチップ２，３の信号／ＣＥ１，／ＣＥ２用の入力端子に接続された２つの半田バンプＢＰをそれぞれ「Ｌ」レベル，「Ｈ」レベルにしてメモリチップ２を活性化させるとともにメモリチップ３を非活性化させ、たとえばメモリチップ２の各メモリトランジスタのデータの書込／読出を行なって各メモリトランジスタが正常か否かをテストする。
また、メモリチップ３を半田バンプＢＰからの信号入力により制御してテストする場合は、メモリチップ２，３の信号／ＣＥ１，／ＣＥ２用の入力端子に接続された２つの半田バンプＢＰをそれぞれ「Ｈ」レベル，「Ｌ」レベルにしてメモリチップ３を活性化させるとともにメモリチップ２を非活性化させ、たとえばメモリチップ３の各メモリトランジスタのデータの書込／読出を行なって各メモリトランジスタが正常か否かをテストする。不良なメモリトランジスタは、たとえばスペアのメモリトランジスタで置換される。置換できない場合は、半導体装置は不良品として廃棄される。
テストをパスした半導体装置４１は出荷され、図９に示すように他のＬＳＩチップ４２、抵抗素子４３、容量素子４４などとともに、たとえば携帯電話機のマザーボード４５に実装され、メモリカードの代替品として使用される。本実施の形態では、半田バンプＢＰをリフローしてマザーボード４５上の電極と接合することにより、実装される。メモリカードは不正にデータのコピーが行なわれる恐れがあるが、この半導体装置４１は携帯電話機内に半田バンプＢＰを介した金属接合により固定されるので、そのような恐れはない。また、メモリカードを用いる場合は携帯電話機にメモリカードを挿入するためのスロットを設ける必要があるが、この半導体装置２１を用いる場合はそのようなスロットは不要となるので、携帯電話機の小型化を図ることができる。
メモリチップ２の信号／ＣＥ１用の入力端子に接続された半田バンプＢＰと、マイコンチップ６の信号／ＣＥ１用の出力端子に接続された半田バンプＢＰとは、マザーボード４５の配線で接続される。また、メモリチップ３の信号／ＣＥ２用の入力端子に接続された半田バンプＢＰと、マイコンチップ６の信号／ＣＥ２用の出力端子に接続された半田バンプＢＰとは、マザーボード４５の配線で接続される。これらマザーボード４５の配線による接続関係を、図８においては破線によって示している。各１対の半田バンプＢＰは隣接して配置されているので、たとえばマザーボード４５上に隣接する１対の半田バンプＢＰを搭載できる大きさの電極を配置しておくことにより、１対の半田バンプＢＰ同士を容易に接続することができる。
[実施の形態２]
図２で示したように、この半導体装置では、配線基板１、メモリチップ２〜５、マイコンチップ６およびインタポーザチップ７は、接着フィルムＦ１〜Ｆ６により互いに固定されている。
図１０（ａ）〜（ｅ）は、メモリチップ２の裏面に接着フィルムＦ１を貼り付ける工程を示す図である。まず図１０（ａ）に示すように、厚さ６００μｍのシリコンウェハ５０の表面に複数のメモリ回路を行列状に形成する。次に図１０（ｂ）に示すように、シリコンウェハ５０の裏面を削って厚さ９０μｍのシリコンウェハ５１を作成する。次いで図１０（ｃ）に示すように、シリコンウェハ５１の裏面全体に接着フィルムＦを貼り付ける。次に図１０（ｄ）に示すように、ステージ５２の表面にダイシングテープ５３を貼り付け、その表面に接着フィルムＦを介してシリコンウェハ５１を貼り付け、ダイシングブレード(図示せず)によってシリコンウェハ５１および接着フィルムＦを縦横に切断し、各々が１つのメモリ回路を含む複数のメモリチップ２を作成する。各メモリチップ２を接着フィルムＦ１と一緒にダイシングテープ５３から剥がして、図２で示すように配線基板１の表面に貼り付ける。他のメモリチップ３，４，５、マイコンチップ６、インタポーザチップ７に接着フィルムＦ２〜Ｆ６を貼り付ける方法についても同様である。
ここで、接着フィルムＦ１〜Ｆ６の接着力が小さすぎると、ボンディングワイヤＷ２，Ｗ３の接続時などに、接着面積が小さなマイコンチップ６やインタポーザチップ７の位置がずれる。逆に、接着フィルムＦ１〜Ｆ６の接着力が大きすぎると、ダイシングテープ５３から剥がすときに接着面積が大きなメモリチップ２〜５が割れるという問題がある。
そこで、この実施の形態２では、接着フィルムＦ１〜Ｆ４としてダイシングテープ５３との接着力が小さなものを使用し、接着フィルムＦ５，Ｆ６として接着フィルムＦ１〜Ｆ４よりも接着力が大きなものを使用する。このように、チップの大きさに応じて接着フィルムを使い分けることにより、メモリチップ２〜５の割れを防止するとともに、マイコンチップ６およびインタポーザチップ７の位置ずれを防止することができる。接着力が大きな接着フィルムＦ５，Ｆ６としては、たとえば、接着力が小さなフィルムＦ１〜Ｆ４に比較して、未硬化の熱硬化性接着材の割合が大きなものを使用することができる。すなわち、未硬化の熱硬化性接着材の割合が大きな接着フィルムＦ５，Ｆ６を用い、マイコンチップ６およびインタポーザチップ７を、メモリチップ５上に粘着力によって仮接着した後、接着フィルムＦ５，Ｆ６を加熱し、熱硬化性接着材の硬化反応を進めることにより、マイコンチップ６およびインタポーザチップ７をメモリチップ５上に十分強固に接着することができ、小型のマイコンチップ６およびインタポーザチップ７の位置ずれを効果的に防止することができる。
また、接着力が小さな接着フィルムＦ１〜Ｆ４としては、たとえば、接着力が大きなフィルムＦ５，Ｆ６に比較して、未硬化の熱硬化性接着材の割合が小さく、熱可塑性樹脂の割合が大きなものを使用することができる。未硬化の熱硬化性接着材の割合が小さくし、熱可塑性樹脂の割合を大きくすることにより、メモリチップ２〜５をダイシングテープ５３から分離するピックアップ工程時に、接着フィルムＦ１〜Ｆ４とダイシングテープ５３との界面の粘着力を低くすることができ、メモリチップ２〜５にかかる応力を小さくすることができる。熱硬化性接着材としては、たとえばエポキシ系接着材を使用することができる。熱可塑性樹脂としては、たとえばポリイミド系樹脂を使用することができる。
[実施の形態３]
図２で示したように、この半導体装置では、配線基板１の表面に４枚のメモリチップ２〜５が積載され、メモリチップ５の表面にマイコンチップ６およびインタポーザチップ７が搭載され、これらは接着フィルムＦ１〜Ｆ６により互いに固定されている。このため、この半導体装置には、厚みが大きいという問題がある。そこで、従来は２０μｍ程度であった接着フィルムＦ１〜Ｆ６の厚みを１０μｍ以下にすることにより、半導体装置の厚みを小さくすることを試みた。しかし、配線基板１の表面には６〜１０μｍ程度の凹凸があり、厚さ１０μｍの接着フィルムＦ１ではその凹凸を吸収できず、接着フィルムＦ１の下面と配線基板１の表面との間にボイドが残る。配線基板１上に接着する接着フィルムＦ１の厚みを１０μｍ以下にする場合には、配線基板１表面のうち、配線層１ｂ上に形成されたソルダレジスト層表面の平均高さと、配線層１ｂ間の領域上に形成されたソルダレジスト層表面の平均高さとの差が、５μｍ以下になるような配線基板１を採用することにより、接着フィルムＦ１の下面と配線基板１表面との間のボイドを無くす、もしくは、問題ないレベルにまで低減することができる。
そこで、この実施の形態３では図１１に示すように、配線基板１の表面に液体ソルダレジストを塗布して硬化させ、１層目のソルダレジスト層６１を形成した後、ソルダレジスト層６１の表面に液体ソルダレジストを再度塗布して硬化させ、２層目のソルダレジスト層６２を形成する。１層目のソルダレジスト層６１を形成しただけでは５〜１０μｍの凹凸が残るが、２層目のソルダレジスト層６２を形成すると凹凸は３〜５μｍになった。２層目のソルダレジスト層６２の表面に厚さ１０μｍの接着フィルムＦ１を介してメモリチップ２を貼り付けると、接着フィルムＦ１によって２層目のソルダレジスト層６２表面の凹凸が吸収され、接着フィルムＦ１の下面とソルダレジスト層６２表面との間のボイドは、問題ないレベルにまで低減された。
また、図１２は、この実施の形態３の変更例を示す図である。図１２において、この変更例では、配線基板１の表面にローラ６３によってドライフィルムレジスト６４を圧延し、レジスト層を形成した。レジスト層表面の凹凸は３〜５μｍとなった。レジスト層の表面に厚さ１０μｍの接着フィルムＦ１を介してメモリチップ２を貼り付けると、接着フィルムＦ１の下面とレジスト層表面との間のボイドは、問題ないレベルにまで低減された。
[実施の形態４]
図１３は、この発明の実施の形態４による半導体装置の製造方法を示す断面図である。図１３において、この半導体装置の製造方法では、型枠７０の直方体状の内部空間の長方形の底にワイヤボンディングの終了した複数（図１３では４つ）の半導体装置７０が複数行複数列（図１３では２行２列）に配置される。各半導体装置７０は、その長辺を型枠７０の長辺と同じ方向に向け、インタポーザチップ７側を図１３中右側にして、型枠７０内に配置される。型枠７０の図１３中左上の角には樹脂注入口７０ａが設けられ、図１３中右下の角には排気口７０ｂが設けられている。
樹脂注入口７０ａを介して液体樹脂を注入するとともに、排気口７０ｂを介して型枠７０内を排気すると、液体樹脂は図１３中の矢印に示すように、半導体装置７１と型枠７０の側壁との隙間や、半導体装置７１間の隙間や、半導体装置７１の表面側と型枠７０の天井(図示せず)との隙間を通り、全体としては樹脂注入口７０ａから排気口７０ｂに向かって半導体装置７１上を斜めに流れる。型枠７０内に液体樹脂を充填し、硬化させた後、複数の半導体装置７０を含む樹脂板を型枠７０から取り出し、各半導体装置７０を切り離すと、図２に示したように表面側が樹脂で封止された半導体装置７０が完成される。
ここで、インタポーザ７側から半導体装置７０の長辺の方向にのみ液体樹脂を流した場合は、液体樹脂の注入圧力によって配線基板１からメモリチップ２〜５が剥がれてしまう。インタポーザ７側の反対側から半導体装置７０の長辺の方向にのみ液体樹脂を流した場合は、配線基板１とメモリチップ２〜５の間に液体樹脂を十分に充填することができずボイドが残ってしまう。しかし、この実施の形態４では、液体樹脂は半導体装置７１上を斜めに流れるので、メモリチップ２〜５が剥がれたり、ボイドが残ることはない。
なお、図１４に示すように、各半導体装置７０の長辺を型枠７０の長辺と同じ方向に向け、各半導体装置７０のインタポーザチップ７側を図１４中左側にして、型枠７０内に配置してもよい。この変更例でも、液体樹脂は半導体装置７１上を斜めに流れるので、メモリチップ２〜５が剥がれたり、ボイドが残ることはない。
[実施の形態５]
図１５は、この発明の実施の形態５による半導体装置の構成を示す平面図であって、図１と対比される図である。図１５を参照して、この半導体装置が図１の半導体装置と異なる点は、インタポーザチップ７が除去され、マイコンチップ６がメモリチップ５表面の図中左上の角に配置されている点と、配線基板１のインタポーザチップ７用のボンディングパッド１１が除去され、マイコンチップ６用のボンディングパッド７５，７６が設けられている点である。
マイコンチップ６の短辺は、メモリチップ５の長辺の上に重ねて配置される。マイコンチップ６の長辺は、メモリチップ５の短辺に平行にして、メモリチップ５の短辺から所定の距離だけ離間して配置される。複数のボンディングパッド７５は、マイコンチップ６の長辺に沿って千鳥状に２列に配置される。複数のボンディングパッド７６は、マイコンチップ１６の短辺に沿って１列に配置される。各ボンディングパッド７５は、ボンディングワイヤＷ５を介して対応のボンディングパッド１６に接続される。各ボンディングパッド７６は、ボンディングワイヤＷ６を介して対応のボンディングパッド１７に接続される。
図１６（ａ）〜（ｃ）および図１７（ａ）〜（ｃ）は、この半導体装置の製造工程を示す断面図である。まず図１６（ａ）に示すように、配線基板１の表面にメモリチップ２〜５を所定距離ずつずらせて積層する。メモリチップ２〜５の下面には、それぞれ接着フィルムＦ１〜Ｆ４が接着されている。配線基板１は、基板１ａと、その表裏にそれぞれ形成された配線層１ｂ，１ｃとを含む。配線層１ｂの表面は、被覆層で覆われており、被覆層の開口部からボンディングパッド７５が露出している。配線層１ｃの表面は、被覆層で覆われており、被覆層の開口部からパッド７７が露出している。パッド７５と７７は、スルーホール７８を介して接続されている。
次に図１６（ｂ）に示すように、メモリチップ５表面の端部に、接着フィルムＦ５を介してマイコンチップ６を積層する。このとき、マイコンチップ６のボンディングパッド１６，１７の下方に３枚以上の半導体チップ（図では、チップ４〜６）が位置するように、マイコンチップ６が配置される。この理由を以下に説明する。
この半導体装置では、マイコンチップ６が配置される側においては、メモリチップ３〜５は、配線基板１表面との間に空間が形成されたオーバーハング形状となっている。たとえばマイコンチップ６もオーバーハング形状に配置し、マイコンチップ６のボンディングパッド１６の下方にメモリチップが無い状態でワイヤボンディングを行うと、ワイヤボンディング時にボンディングパッド１６に印加される荷重によってマイコンチップ６が変形し、ボンディングパッド１６を含む領域が沈み込む可能性がある。特に後述のように、ワイヤボンディング工程時に、ワイヤに対してキャピラリからスクラブを印加する場合は、マイコンチップ６の沈み込みによってスクラブの印加が適正に行われず、ワイヤやチップ６が損傷する可能性がある。
また、ボンディングパッド１６に対して、ワイヤ先端を接続した後に、ボンディングパッド１６の上方にワイヤのループを形成する場合でも、ワイヤ先端の接続時に、キャピラリから印加される荷重によってマイコンチップ６が弾性変形して沈み込み、その後、ワイヤループ形成時に、キャピラリからの荷重の印加が無くなるのに従ってマイコンチップ６の変形が弾性回復することによって、ボンディングパッド１６の位置が動的に変化し、ワイヤループの形状に悪影響を及ぼす可能性もある。
このような問題を考慮すると、メモリチップ３〜５端部がオーバーハングした領域より内側の、オーバーハングのない部分の上にボンディングパッド１６を配置することが、ワイヤボンディング時のマイコンチップ６の沈み込みを防ぐ上で最も好ましい。しかし、この半導体装置では、メモリチップ５の端からオーバーハングのない部分までの距離が１．３８ｍｍと大きく、オーバーハング部分を避けるようにマイコンチップ６のボンディングパッド１６を配置すると、ワイヤＷ５の長さが大きくなる。そこで、ボンディングパッド１６の下方に、接着フィルムＦを介して貼り付けられる半導体チップの総厚が２００μｍ以上になる領域に、マイコンチップ６を配置する。
これにより、ボンディングパッド１６の下にオーバーハングが形成されている場合でも、ワイヤボンディング時のマイコンチップ６の沈み込みを効果的に低減することができ、半導体装置の製造上の不具合を十分低減することができる。本実施の形態５においては、各メモリチップの厚みは９０μｍであるため、マイコンチップ６の下に、メモリチップが２枚以上接着される領域に、マイコンチップ６のボンディングパッド１６を配置すれば、ボンディングパッド６の下方に接着フィルムＦを介して貼り付けられる半導体チップの総厚を２００μｍ以上とすることができる。図１６（ｂ）では、ボンディングパッド１６の下方に２枚のメモリチップ４，５とマイコンチップ６が存在する。
次に図１６（ｃ）に示すように、マイコンチップ６のボンディングパッド１６上に、スタッドバンプ７９を形成する。図１８（ａ）〜（ｄ）は、スタッドバンプ７９の形成方法を示す図である。まず図１８（ａ）に示すように、ボンディングワイヤ８１先端に形成されたボール部８１ａを、マイコンチップ６のボンディングパッド１６上に接合する。このボールボンディング工程では、ステージから熱を与え、キャピラリ８２から荷重および超音波を印加することによって、ボール部８１ａをパッド１６により良好に接合することができる。ボールボンディング時にキャピラリ８１からボール部８１ａに印加される最大荷重は３０ｇｆである。本実施の形態５においては、上述のように、ボンディングパッド１６の下方に接着フィルムＦを介して貼り付けられる半導体チップの総厚を２００μｍ以上にしているため、ボールボンディング時の荷重によるマイコンチップ６の弾性変形量は、十分低いレベルに抑えられる。
次に図１８（ｂ）に示すように、キャピラリ８２をボール部８１ａの上方に１５μｍ上昇させる。次いで図１８（ｃ）に示すように、キャピラリ８２を左右に往復動作させることにより、ボンディングワイヤ８１にスクラブを印加し、ボンディングワイヤ８１をカットする時の強度を低下させる。キャピラリ８２の動作振幅は、少なくともボンディングワイヤ８１とキャピラリ８２の内壁との隙間以上とする。
具体的には、ボンディングワイヤ８１の直径が２３μｍであり、キャピラリ８２の内径が３０μｍであるため、両者間の隙間は、平均すると片側で３．５μｍ、両側合わせると７μｍである。キャピラリ８２の内壁がボンディングワイヤ８１に接触し、ボンディングワイヤ８１にストレスを印加するためには、キャピラリ８２の往復運動の振幅を、最低でも片側ごとに、キャピラリ８２内壁とボンディングワイヤ８１の隙間以上にする必要がある。具体的には、片側３．５μｍ以上、往復運動の振幅として７μｍ以上、キャピラリ８２を動かす必要がある。また、ボンディングワイヤ８１のテールカット部分に十分なストレスを付与し、カット強度を低下させるためには、キャピラリ８２内壁とボンディングワイヤ８１の隙間の２倍以上動作させるのが好ましく、すなわち片側に７μｍ以上、往復動作の振幅として１４μｍ以上、キャピラリ８２を動作させるのがより好ましい。
次に図１８（ｄ）に示すように、クランパ８３によりワイヤ８１を保持した状態で、クランパ８２およびキャピラリ８２を上昇させることにより、ボール部８１ａの上部でボンディングワイヤ８１を切断する。本実施の形態５においては、マイコンチップ６のボンディングパッド１６の最小ピッチ（ボンディングパッド１６の中心同士の最小距離）が、５０μｍと非常に小さいため、接続できるボンディングワイヤ８１の直径も制限される。そこで、細いワイヤ８１においても、樹脂封止時の変形などによる不具合を低減するために、ボンディングワイヤ８１として高弾性のものを使用している。本実施の形態５におけるワイヤ８１の弾性率は、８０００（ｋｇｆ／ｍｍ２）以上である。このように弾性率の高いワイヤ８１を使用した場合、ボンディングワイヤ８１の切断工程の前に、図１８（ｃ）で示したように、スクラブを印加してボンディングワイヤ８１のカット時の強度を低下させておくことにより、その後のボンディングワイヤ切断工程において、切断時の反動により、キャピラリ８２内に収納されているワイヤ８１が変形するという不具合の発生を防止することができる。
次に図１７（ａ）に示すように、配線基板１とスタッドバンプ１６とを逆ボンディング法で接続する。逆ボンディング法とは、配線基板１のボンディングパッド７５上にワイヤ８１先端のボール部８１ａをボンディング（ファーストボンディング）した後、ボール部８１ａから延びるワイヤ８１をマイコンチップ６のボンディングパッド１６上にスティッチボンディング（セカンドボンディング）する方法である。
図１９（ａ）（ｂ）および図２０（ａ）〜（ｃ）は、逆ボンディング法を示す図である。まず図１９（ａ）に示すように、配線基板１のボンディングパッド７５上にボールボンディングを行う。本実施の形態５においては、ボンディングパッド１６のピッチが狭いマイコンチップ６と、配線基板１とを、インタポーザチップを介さずに接続する。この際、配線基板１上のパッド７５列が長くなりすぎると、接続するワイヤＷ５の角度がきつくなり、ワイヤＷ５間の間隔を保つことができず、ワイヤＷ５同士が短絡する可能性がある。そのため、配線基板１上のパッド７５列が、なるべく短くなるようにするのが好ましい。そこで、本実施の形態５における配線基板１としては、特に微細配線を形成する上で有利なビルドアップ配線層を有する配線基板を使用する。ビルドアップ配線層に形成される配線の最小加工寸法は、最小ライン寸法７５μｍ、最小ライン間スペース７５μｍとなっている。また、配線基板１上のパッド７５を、千鳥状に２列に配置することにより、パッド７５列の長さをより短くすることができる。
次に図１９（ｂ）に示すように、キャピラリ８２を上昇させるとともに、キャピラリ８２からワイヤ８１を繰り出す。次いで図２０（ａ）に示すように、キャピラリ８２から繰り出したワイヤ８１の一部を、キャピラリ８２先端によりスタッドバンプ７９上に荷重及び超音波を印加して接続する。次に図２０（ｂ）に示すように、ワイヤ８１をスタッドバンプ７９に接続させた位置から、キャピラリ８２を３０μｍ移動させる。キャピラリ８２の移動方向としては、ボンディングワイヤ８１の延長方向が好ましい。また、キャピラリ８２の移動量は、後に行うスクラブ工程におけるキャピラリ８２の振幅の半分以上の距離であることが好ましい。このように、キャピラリ８２を予め移動しておくことにより、スクラブ工程時に、ワイヤ８１とスタッドバンプ７９の接続部にキャピラリ８２先端が接触し、余計な機械的負担がかかるのを防ぐことができる。
次に図２０（ｃ）に示すように、キャピラリ８２を４０μｍの振幅で往復移動させ、キャピラリ８２先端により、ボンディングワイヤ８１のテールカット部分にストレスを付与し、カット強度を低下させる。キャピラリ８２の往復移動の振幅としては、図１８（ｃ）で示した工程におけるスクラブと同様に、ボンディングワイヤ８１とキャピラリ８２の内壁との隙間以上であることが好ましく、また、ボンディングワイヤ８１とキャピラリ８２の内壁との隙間の２倍以上であることがより好ましい。
次に図２０（ｄ）に示すように、クランパ８３によりワイヤ８１を保持した状態で、クランパ８３およびキャピラリ８２を上昇させることにより、ボール部８１ａの上部でボンディングワイヤ８１を切断する。図２０（ｃ）で示したように、スクラブを印加してボンディングワイヤ８１のカット時の強度を低下させているので、ボンディングワイヤ切断工程において、切断時の反動により、キャピラリ８２内に収納されているワイヤ８１が変形するという不具合の発生を防止することができる。
図１７（ｂ）に戻って、半導体装置の表面側全体を樹脂８０で封止する。これにより、チップ２〜６、ボンディングワイヤＷ５などが樹脂８０で固定される。最後に図１７（ｃ）に示すように、配線基板１の裏面側のパッド７７の表面に半田バンプＢＰを形成して、半導体装置が完成する。
なお、以上の実施の形態１〜５においては、メモリチップ２〜５とマイコンチップ６を積層した場合を開示したが、半導体チップの機能はこれらに限られるものではなく、各種ロジックチップやメモリチップなど、様々な機能を有するチップを適宜選択して組み合わせることができることは言うまでもない。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
この発明の実施の形態１による半導体装置の構成を示す平面図である。 図１のＩＩ−ＩＩ線断面図である。 図１に示したマイコンチップの構成を示す平面図である。 図１に示したインタポーザチップの構成を示す平面図である。 図４に示したインタポーザチップの要部拡大図である。 図１に示したマイコンチップとインタポーザチップを示す拡大図である。 図１に示したマイコンチップとインタポーザチップの要部断面図である。 図１に示した半導体装置の構成を示す回路ブロック図である。 図１に示した半導体装置がマザーボードに実装された状態を示す図である。 この発明の実施の形態２による半導体装置の製造方法を説明するための図である。 この発明の実施の形態３による半導体装置の製造方法を説明するための断面図である。 実施の形態３の変更例を示す断面図である。 この発明の実施の形態４による半導体装置の製造方法を説明するための断面図である。 実施の形態４の変更例を示す断面図である。 この発明の実施の形態５による半導体装置の構成を示す平面図である。 図１５に示した半導体装置の製造工程を示す断面図である。 図１５に示した半導体装置の製造工程を示す他の断面図である。 図１６に示したスタッドバンプの形成方法を示す断面図である。 図１７に示したボールボンディング方法を示す断面図である。 図１７に示したスティッチボンディング方法を示す断面図である。
符号の説明
１ 配線基板、２〜５ メモリチップ、６ マイコンチップ、７ インタポーザチップ、Ｆ１〜Ｆ６ 接着フィルム、８，８０ 樹脂、１０〜２０，７５〜７７ ボンディングパッド、Ｗ１〜Ｗ６，８１ ボンディングワイヤ、Ｍ１〜Ｍ８ 位置合わせ用マーク、２２〜２６ 配線、ＢＰ 半田バンプ、２１，３４ シリコン基板、２７ 目視検査用マーク、２８ シールド線、３２ ＭＯＳトランジスタ、３３ 配線層、３４ 絶縁層、３５，３７ 被覆層、３６ バリ、Ｂ 金ボール、４１ 半導体装置、４２ ＬＳＩチップ、４３ 抵抗素子、４４ 容量素子、４５ マザーボード、５０，５１ シリコンウェハ、５１ シリコンウェハ、５２ ステージ、５３ ダイシングテープ、６１，６２ ソルダレジスト層、６３ ローラ、６４ ドライフィルムレジスト、７０ 型枠、７０ａ 樹脂注入口、７０ｂ 排気口、７１ 半導体装置、７８ スルーホール、７９ スタッドバンプ、８１ａ ボール部、８２ キャピラリ、８３ クランパ。

Claims (2)

  1. 配線基板の表面上に第１のチップと第２のチップが積層された半導体装置において、
    前記第２のチップに隣接して前記第１のチップの表面上にインタポーザチップが設けられ、
    前記配線基板の表面の１辺に沿って複数の第１電極が配列され、
    前記インタポーザチップの表面の前記複数の第１電極側の１辺に沿って複数の第２電極が配列され、
    前記第２のチップの表面の前記インタポーザチップ側の１辺に沿って複数の第３電極が配列され、
    前記第２のチップの表面の前記インタポーザチップ側の１辺と直交する１辺に沿って複数の第４電極が配列され、
    前記インタポーザチップの表面の前記第２のチップ側の１辺に沿って、前記複数の第３の電極に対応する複数の第５電極と前記複数の第４の電極に対応する複数の第６の電極とが配列され、
    前記複数の第５の電極のうちの少なくとも１つの第５の電極と前記インタポーザチップの前記第２のチップ側の１辺との間の距離は、各第６の電極と前記インタポーザチップの前記第２のチップ側の１辺との間の距離よりも長く、
    各第３電極はボンディングワイヤを介して対応の第５電極に接続され、
    各第４電極はボンディングワイヤを介して対応の第６電極に接続され、
    各第５電極は前記インタポーザチップの配線を介して対応の第２電極に接続され、
    各第６電極は前記インタポーザチップの配線を介して対応の第２電極に接続され、
    各第２電極はボンディングワイヤを介して対応の第１電極に接続されることを特徴とする、半導体装置。
  2. 前記複数の第５電極および前記複数の第６電極は略円弧状に配列されていることを特徴とする、請求項１に記載の半導体装置。
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