[go: up one dir, main page]

JP2009259207A - 半導体メモリカードとそれに用いられる半導体メモリデバイス - Google Patents

半導体メモリカードとそれに用いられる半導体メモリデバイス Download PDF

Info

Publication number
JP2009259207A
JP2009259207A JP2008315489A JP2008315489A JP2009259207A JP 2009259207 A JP2009259207 A JP 2009259207A JP 2008315489 A JP2008315489 A JP 2008315489A JP 2008315489 A JP2008315489 A JP 2008315489A JP 2009259207 A JP2009259207 A JP 2009259207A
Authority
JP
Japan
Prior art keywords
wiring board
memory device
long side
pad
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008315489A
Other languages
English (en)
Other versions
JP5193837B2 (ja
Inventor
Taku Nishiyama
拓 西山
Tetsuya Yamamoto
哲也 山本
Naohisa Okumura
尚久 奥村
Takuya Futayama
拓也 二山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2008315489A priority Critical patent/JP5193837B2/ja
Priority to US12/400,390 priority patent/US8274141B2/en
Publication of JP2009259207A publication Critical patent/JP2009259207A/ja
Application granted granted Critical
Publication of JP5193837B2 publication Critical patent/JP5193837B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5388—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates for flat cards, e.g. credit cards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/18—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of the types provided for in two or more different main groups of the same subclass of H10B, H10D, H10F, H10H, H10K or H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】配線基板とメモリデバイスとの接続を確保した上で、メモリカード用の配線基板に搭載することが可能なメモリデバイスの大形化を図る。
【解決手段】半導体メモリカード１は、第１の長辺５Ａに切り欠き部６が設けられた外形形状を有する配線基板２を具備する。配線基板２の第２の面２ｂは第１の長辺５Ａの切り欠き部６を除く部分に沿って配置された接続パッド１０を有する。配線基板２の第２の面２ｂ上にはメモリデバイス１２が搭載されている。メモリデバイス１２は配線基板２の第１の長辺５Ａの近傍に位置する長辺１２ａに沿って、接続パッド１０の配置位置と対応するように偏って配列された電極パッド１３を有する。メモリデバイス１２上にはコントローラデバイス１８が積層されている。
【選択図】図１

Description

本発明は半導体メモリカードとそれに用いられる半導体メモリデバイスに関する。
ＮＡＮＤ型フラッシュメモリのような不揮発性半導体メモリデバイスを内蔵するメモリカード（半導体メモリカード）は、急速に小型化と高容量化が進められている。小型化されたメモリカードを実現するために、メモリデバイスやコントローラデバイス等の半導体デバイス（半導体チップ）は配線基板上に積層して搭載されている。さらに、メモリデバイス自体も配線基板上に多段に積層される場合が多くなってきている。半導体デバイスの電極パッドはワイヤボンディングを適用し、金属ワイヤ（ボンディングワイヤ）を介して配線基板の接続パッドと電気的に接続される。
メモリカードの高容量化を実現する上で、メモリデバイスやコントローラデバイス等の半導体デバイスの配線基板上における搭載構造の改良に加えて、メモリデバイス自体の高密度化や高機能化とそれらに基づく高容量化が進められている。メモリデバイスの外形形状は高容量化を図る上で大形化する傾向にある。ここで、メモリデバイスはＳＤTM規格等で外形寸法が規定されている。メモリカードの外周にはカードスロットに装着する際のカードの前後や表裏の向きを示す切り欠き部等が設けられている（特許文献１参照）。
メモリカード用の配線基板上に大形化されたメモリデバイスを搭載する場合、配線基板とメモリカードとの接続が困難になるおそれがある。これは配線基板上に搭載可能なメモリデバイスのサイズを制約する要因となる。長辺に切り欠き部を設けた配線基板の有効面積内に可能な限り大きなメモリデバイスを搭載すると、配線基板とメモリデバイスとの接続が確保できないおそれがある。メモリデバイスの長辺に沿って電極パッドを配置すると、配線基板の切り欠き部が障害となって接続パッドを全て配置することができない。
配線基板上にメモリデバイスを多段に積層する場合には、各メモリデバイスに対してワイヤボンディングを可能にするために、複数のメモリデバイスを階段状に積層することが考えられる（特許文献２参照）。短辺側に電極パットを設けたメモリデバイスを階段状に積層した場合、メモリデバイスの積層数が増加するにつれて階段方向の長さが長くなり、配線基板に対するメモリデバイスの占有面積が増加する。これも配線基板上に搭載可能なメモリデバイスのサイズを制約する要因となる。さらに、短辺片側パッド構造を有するメモリデバイスは高密度化や高機能化に基づく電極数の増加に対応できないおそれがある。
さらに、メモリデバイス自体に関しては高容量化に伴って、チップサイズ（特に短辺方向の長さ）が例えばマイクロＳＤTMカードのようなメモリカードの規格を満たすことができない可能性が生じている。メモリデバイスは一般的に複数（例えば２個）のメモリアレイ領域を並列配置し、周辺回路をパッド列と同一領域および同一方向に配置した構造を有している。このような回路配置ではメモリデバイスの短辺方向の長さを減少させることが困難であることから、メモリカードの規格を満たせない可能性が生じている。
特開２００７−２９３８００号公報 特開２００５−３０２８７１号公報
本発明の目的は、配線基板とメモリデバイスとの接続を確保した上で、配線基板に搭載することが可能なメモリデバイスの大形化を図った半導体メモリカードを提供することにある。本発明の他の目的は、高容量化を図った上で、外形寸法が規定されているメモリカード等への搭載を可能にした半導体メモリデバイスを提供することにある。
本発明の第１の態様に係る半導体メモリカードは、第１の長辺に設けられた切り欠き部を有する矩形状の外形形状を備え、外部接続端子を備える第１の面と、前記第１の長辺の前記切り欠き部を除く部分に沿って配置された接続パッドを備える第２の面とを有する配線基板と、前記配線基板の前記第２の面上に搭載され、前記配線基板の前記第１の長辺の近傍に位置する長辺に沿って、かつ前記接続パッドの配置位置と対応するように偏って配列された電極パッドを有するメモリデバイスと、前記メモリデバイス上に積層され、少なくとも一つの外形辺に沿って配列された電極パッドを有するコントローラデバイスと、前記メモリデバイスの前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第１の金属ワイヤと、前記コントローラデバイスの前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第２の金属ワイヤと、前記メモリデバイスと前記コントローラデバイスを前記第１および第２の金属ワイヤと共に封止するように、前記配線基板の前記第２の面上に形成された封止樹脂層とを具備することを特徴としている。
本発明の第２の態様に係る半導体メモリカードは、第１の長辺に設けられた切り欠き部を有する矩形状の外形形状を備え、外部接続端子を備える第１の面と、前記第１の長辺の前記切り欠き部を除く部分に沿って配置された接続パッドを備える第２の面とを有する配線基板と、前記配線基板の前記第２の面上に積層された複数のメモリデバイスを備え、前記複数のメモリデバイスは前記配線基板の前記第１の長辺の近傍に位置する長辺に沿って、かつ前記接続パッドの配置位置と対応するように偏って配列された電極パッドを有するメモリデバイス群と、前記メモリデバイス群上に配置され、少なくとも一つの外形辺に沿って配列された電極パッドを有するコントローラデバイスと、前記複数のメモリデバイスの前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第１の金属ワイヤと、前記コントローラデバイスの前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第２の金属ワイヤと、前記メモリデバイス群と前記コントローラデバイスを前記第１および第２の金属ワイヤと共に封止するように、前記配線基板の前記第２の面上に形成された封止樹脂層とを具備することを特徴としている。
本発明の他の態様に係る半導体メモリデバイスは、矩形の領域形状を備え、前記領域形状の長辺の方向を揃えて並列配置された複数のセルアレイ領域と、前記複数のセルアレイ領域間に配置され、昇圧回路を備える第１の周辺回路領域と、前記複数のセルアレイ領域の一方の短辺側に配置され、前記短辺の方向に沿って配列された電極パッドを有する第２の周辺回路領域とを具備することを特徴としている。
本発明の態様に係る半導体メモリカードによれば、配線基板とメモリデバイスとの接続を確保した上で、配線基板に搭載可能なメモリデバイスの大形化を図ることができる。従って、高容量の半導体メモリカードを提供することが可能となる。また、本発明の態様に係る半導体メモリデバイスによれば、最大容量の増加を図った場合においても、外形寸法が規定されているメモリカード等に搭載することが可能になる。
以下、本発明を実施するための形態について、図面を参照して説明する。図１、図２および図３は本発明の実施形態による半導体メモリカードを示している。図１は半導体メモリカードの平面図である。図２は図１のＡ−Ａ線に沿った断面図（長辺方向に切断した断面図）である。図３は図１のＢ−Ｂ線に沿った断面図（短辺方向に切断した断面図）である。これらの図に示される半導体メモリカード１はケースレスのメモリカードであり、例えばマイクロＳＤTM規格のメモリカード（マイクロＳＤTMカード）として使用される。
メモリカード１は半導体チップの搭載基板と外部接続端子の形成基板とを兼ねる配線基板２を備えている。配線基板２は、例えば絶縁性樹脂基板の内部や表面に配線網を設けたものであり、具体的にはガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等を使用したプリント配線板が適用される。配線基板２は、端子形成面となる第１の面２ａと、チップ搭載面となる第２の面２ｂとを有している。配線基板２の第２の面２ｂには、チップコンデンサやヒューズ等の電子部品（チップ部品）３が実装されている。
配線基板２は概略矩形状の外形を有している。配線基板２の外形を構成する辺のうち、第１の短辺４Ａはメモリカード１をカードスロットに挿入する際の先端部に相当する。第２の短辺４Ｂはメモリカード１の後方部に相当する。配線基板２の第１の長辺５Ａにはメモリカード１の前後や表裏の向きを示すように、切り欠き部６やくびれ部７が設けられている。切り欠き部６は第１の短辺４Ａの幅が第２の短辺４Ｂの幅より狭くなるように、第１の短辺４Ａと第１の長辺５Ａとの角部から第１の長辺５Ａに沿って設けられている。
配線基板２には第１の長辺５Ａと第１の短辺４Ａとの角部（仮想角部）を含む第１の長辺５Ａの一部を切り欠くことによって、切り欠き部６が設けられている。切り欠き部６の端部６ａは角度θが鈍角となるように傾斜されている。さらに、配線基板２は第１の長辺５Ａの一部を略台形状に切り欠いてくびれさせたくびれ部７を有している。配線基板２の角部は曲線状（Ｒ形状）とされている。電子部品３は配線基板２の両短辺４Ａ、４Ｂ側に配置されている。なお、切り欠き部６の形状は特に限定されるものではなく、第１の長辺５Ａの一部を切り欠くものであればよい。
配線基板２の概略矩形状の外形形状は、第１の長辺５Ａに設けられた切り欠き部６やくびれ部７によって左右非対称とされている。従って、矩形状のメモリデバイス（半導体チップ）の搭載に有効な領域は、切り欠き部６から連続する部分（切り欠き部６の形成に伴う第１の長辺５Ａに平行な残余の部分）を除く第２の長辺５Ｂに平行な矩形領域となる。配線基板２の短辺４Ａ、４Ｂ側については、電子部品３の実装領域を除く領域となる。配線基板２の第２の面２ｂにおける半導体チップ（メモリデバイスやコントローラデバイス）の搭載領域は、このような矩形領域に設定されている。
配線基板２の第１の面２ａには、メモリカード１の入出力端子となる外部接続端子８が形成されている。外部接続端子８は電解めっき等により形成された金属層で構成されている。配線基板２の第１の面２ａはメモリカード１の表面に相当する。さらに、配線基板２の第１の面２ａには、外部接続端子８の形成領域を除く領域に第１の配線網（図示せず）が設けられている。第１の配線網は例えばメモリカード１のテストパッドを有している。第１の面２ａに設けられた第１の配線網は、絶縁性の接着シールや接着テープ等を用いた絶縁層（図示せず）で覆われている。
配線基板２の第２の面２ｂは、チップ搭載部９と接続パッド１０を含む第２の配線網とを備えている。配線基板２の第２の面２ｂはメモリカード１の裏面に対応するものである。チップ搭載部９は上記したように第２の長辺５Ｂに平行で、かつ電子部品３の実装領域を除いた矩形領域に設けられている。切り欠き部６やくびれ部７を有する配線基板２においては、第２の長辺５Ｂに平行な矩形領域にチップ搭載部９を設けることによって、矩形状のメモリデバイスの有効搭載面積を最大にすることができる。
接続パッド１０を有する第２の配線網は、配線基板２の図示を省略した内部配線（スルーホール等）を介して、外部接続端子８や第１の配線網と電気的に接続されている。接続パッド１０は、第１の長辺５Ａに沿った第１のパッド領域１１Ａと第２の短辺４Ｂに沿った第２のパッド領域１１Ｂのそれぞれに配置されている。第１のパッド領域１１Ａはチップ搭載部９の有効面積の拡大を図る上で、切り欠き部６から連続する部分（切り欠き前の第１の長辺５Ａに平行な切り欠き部６の幅相当の矩形領域から切り欠き部６を除いた残余の部分）に設定されている。言い換えると、第１のパッド領域１１Ａにおいては第１の長辺５Ａの切り欠き部６を除く部分に沿って接続パッド１０が配置されている。
配線基板２のチップ搭載部９には、複数のメモリデバイス１２が順に積層されて搭載されている。メモリデバイス１２としてはＮＡＮＤ型フラッシュメモリ等の半導体メモリデバイス（半導体チップ）が用いられる。複数のメモリデバイス１２は矩形状の同一形状を有し、それぞれ電極パッド１３を備えている。電極パッド１３は配線基板２の第１の長辺５Ａの近傍に位置する長辺１２ａ側に配置されている。ただし、第１の長辺５Ａに沿った第１のパッド領域１１Ａは切り欠き部６を除く残余の部分に設けられているため、電極パッド１３は第１のパッド領域１１Ａと対応するように偏って配列されている。
すなわち、メモリデバイス１２の電極パッド１３は長辺１２ａに沿って、かつ第１のパッド領域１１Ａ内の接続パッド１０の配置位置と対応するように偏って配列されている。メモリデバイス１２の長辺１２ａに沿った領域において、切り欠き部６の近傍に位置する部分には基本的に電極パッドを配置せず、第１のパッド領域１１Ａと対応する部分（第１のパッド領域１１Ａの近傍に位置する部分）に電極パッド１３を偏在させている。メモリデバイス１２は偏在型の長辺片側パッド構造を有している。
上述したように、メモリデバイス１２の電極パッド１３を偏在させることによって、チップ搭載部９の面積の拡大に有効な第１のパッド領域１１Ａ内に配置された接続パット１０とメモリデバイス１２の電極パッド１３との接続を確保することができる。言い換えると、チップ搭載部９に大形のメモリデバイス１２を搭載した上で、メモリデバイス１２の長辺１２ａに沿って配列した電極パッド１３と第１のパッド領域１１Ａ内の接続パッド１０とのワイヤボンディングによる接続が維持される。従って、配線基板２の半導体チップの搭載が可能な有効面積に対し、できるだけ大きなメモリデバイス１２を搭載した上で、配線基板２とメモリデバイス１２との接続を確保することが可能となる。
例えば、マイクロＳＤTMカードの規格によれば、配線基板２の短辺（第２の短辺４Ｂ）の長さは１１ｍｍ、長辺（第２の長辺５Ｂ）の長さは１５ｍｍ、切り欠き部６の幅（短辺４Ａに平行な幅）は１．３ｍｍ、長さ（長辺５Ａに平行な長さ）は６．４ｍｍ、角度θは１３５°である。従って、メモリデバイス１２の搭載可能領域の大きさは９．７×１５ｍｍとなる。ただし、配線基板２の短辺４Ａ、４Ｂ側には電子部品３を実装する領域が必要であり、また配線基板２の外形とメモリデバイス１２との間の隙間が０．２ｍｍ程度必要である。これらを考え合わせると、配線基板２のチップ搭載部９の大きさは９．３×１３ｍｍ程度が最大となる。配線基板２の短辺４Ｂ側には取手部が設けられて封止樹脂厚が厚くなるため、電子部品の実装領域として有効である。
配線基板２の第１の長辺５Ａに平行な第１のパッド領域１１Ａの大きさは、切り欠き部６の端部６ａによる傾斜領域を除くと１．３×８．６ｍｍとなる。実際には切り欠き部６の端部６ａによる傾斜領域もパッド領域として使用可能であるため、第１のパッド領域１１Ａの大きさは１．３×８．６ｍｍより若干大きくなる。なお、切り欠き部６の端部６ａによる傾斜領域をパッド領域として利用するためには、傾斜領域とその近傍領域に存在する接続パッド１０を切り欠き部６の端部６ａによる傾斜（角度θ）に沿って配置することが有効である。図１に示すメモリカード１において、傾斜領域とその近傍領域に存在する接続パッド１０は傾斜（角度θ）に沿ったパッド形状を有している。これによって、第１のパッド領域１１Ａをより有効に利用することが可能となる。
配線基板２のチップ搭載部９には、同サイズ（９．３×１３ｍｍ）のメモリデバイス１２が搭載可能である。第１のパッド領域１１Ａにはメモリデバイス１２との接続に必要な接続パット１０を配置することができる。ただし、第１のパッド領域１１Ａは短辺４Ｂ側に偏っているため、メモリデバイス１２の長辺１２ａに均等に電極パッド１３を配置すると、全ての接続パッド１０と電極パッド１３とをワイヤボンディングすることができない。このような点に対し、メモリデバイス１２は電極パッド１３を第１のパッド領域１１Ａに対応させて偏在させている。従って、全ての接続パッド１０と電極パッド１３とを金属ワイヤ１７を介して接続することができる。
この実施形態のメモリカード１では、配線基板２のチップ搭載部９に対してできるだけ大きなメモリデバイス１２を搭載した上で、配線基板２の接続パッド１０とメモリデバイス１２の電極パッド１３とを金属ワイヤ１７を介して良好に接続することができる。従って、チップサイズを増大させて高容量化したメモリデバイス１２を外形寸法が規定されているメモリカード１に搭載することが可能となる。すなわち、高容量で実用性の高いメモリカード１を提供することができる。例えば、記録密度の向上とチップサイズの増大等により２ＧＢの記憶容量を実現したメモリデバイス１２を４個使用することによって、８ＧＢのマイクロＳＤTMカード（半導体メモリカード１）を実現することが可能となる。
メモリデバイス１２に偏在型の長辺片側パッド構造を適用した場合、電源端子等も偏って形成されることから、メモリデバイス１２の動作特性に悪影響を及ぼす場合がある。このような場合、図１に示すように電源やグランド用の電極パッド１４をメモリデバイス１２の角部に配置してもよい。図１では配線基板２の短辺１２ｂの一方の角部に電極パッド１４を配置している。配線基板２の第１の短辺４Ａ側には、電極パッド１４のみに対応する接続パッド１０が配置されている。図１では偏在型のパッド構造に対処する電極パッド１４の一部を長辺１２ａ側に設け、これを内部配線で短辺１２ｂ側に引き回して電極パッド１４としている。これによって、長辺１２ａ側のパッド領域にも対処可能である。
この実施形態のメモリカード１において、ＮＡＮＤ型フラッシュメモリ等のメモリデバイス（不揮発性半導体メモリデバイス）１２は、メモリセルの高密度化や高機能化等に基づいて高容量化を図ると共に、デバイスサイズ（チップサイズ）が例えばマイクロＳＤTMカードの規格を満たすことが可能な回路配置を適用している。すなわち、この実施形態のメモリデバイス１２は図４に示すような回路配置を有している。このような回路配置に基づいて、矩形状のメモリデバイス１２の特に短辺１２ｂの長さＹがマイクロＳＤTMカードのような小型のメモリカードの規格を満たすことを可能にしている。
メモリデバイス１２は矩形の領域形状を有する複数のセルアレイ領域（セルアレイのプレーン）１０１Ａ、１０１Ｂを備えている。複数のセルアレイ領域１０１Ａ、１０１Ｂはそれらの長辺（矩形の領域形状における長辺）１０１ａの方向を揃えて並列配置されている。セルアレイ領域１０１Ａ、１０１Ｂはそれぞれ行列状に配置された複数個のメモリセルを有している。ここでは２個のセルアレイ領域１０１Ａ、１０１Ｂを備えるメモリデバイス１２を示しているが、セルアレイ領域１０１の数は２個に限られるものではない。メモリデバイス１２は複数個のセルアレイ領域１０１を有するものであればよい。
複数（ここでは２個）のセルアレイ領域１０１Ａ、１０１Ｂの間には、第１の周辺回路領域１０２が配置されている。第１の周辺回路領域１０２は長辺がメモリデバイス１２の短辺１２ｂに平行で、かつ短辺がメモリデバイス１２の長辺１２ａに平行な矩形形状を有している。第１の周辺回路領域１０２には昇圧回路１０３とメモリセルのワード線制御回路等を含む周辺回路１０４とが設けられている。
昇圧回路１０３はＮＡＮＤ型フラッシュメモリセル等の駆動用昇圧回路（ポンプ）である。昇圧回路１０３には、昇圧回路の中で最も電圧が高い主昇圧回路、あるいは読み出しないし書き込み動作時に非選択ワード線に供給する電圧を生成する昇圧回路が配置される。電源電圧（例えば３Ｖ）は昇圧回路１０３で昇圧（例えば２０Ｖ）され、セルアレイ領域１０１Ａ、１０１ＢのＮＡＮＤ型フラッシュメモリセル等に供給される。なお、メモリセルのビット線制御回路１０５はセルアレイ領域１０１Ａ、１０１Ｂの両短辺１０１ｂ、１０１ｃに沿って設けられている。
さらに、複数のセルアレイ領域１０１Ａ、１０１Ｂの一方の短辺１０１ｂ側には、第２の周辺回路領域１０６が配置されている。第２の周辺回路領域１０６は長辺がメモリデバイス１２の長辺１２ａに平行で、かつ短辺がメモリデバイス１２の短辺１２ｂに平行な細長い矩形形状を有している。第２の周辺回路領域１０６はパッド領域１０７と回路領域１０８とを有している。パッド領域１０７には電極パッド１０９（１３）がセルアレイ領域１０１Ａ、１０１Ｂの短辺１０１ｂに沿って配列されている。
第２の周辺回路領域１０６において、パッド領域１０７はメモリデバイス１２の一方の短辺１２ｂ側に偏って配置されている。従って、電極パッド１０９は第２の周辺回路領域１０６内でメモリデバイス１２の一方の短辺１２ｂ側に偏在している。回路領域１０８には副昇圧回路等を含む周辺回路１１０が設けられている。メモリデバイス１２の動作に必要な制御回路等の大部分は第１の周辺回路領域１０２内に周辺回路１０４として設けられている。第２の周辺回路領域１０６には必要最小限の周辺回路１１０が設けられている。
電極パッド１０９は複数の電源パッド（ＶssおよびＶcc）１０９１Ａ〜１０９１Ｄを有している。さらに、パッド領域１０７に設けられた電極パッド１０９とは別に、第２の周辺回路領域１０６内の回路領域１０８にも電源パッド１０９１Ｅが設けられている。第１の周辺回路領域１０２内の昇圧回路１０３には、電源パッド１０９１Ｂから電源電圧が供給される。このため、昇圧回路１０３は第１の周辺回路領域１０２内で第２の周辺回路領域１０６側（パッド領域１０７側）に配置されている。
従来のＮＡＮＤ型フラッシュメモリ等のメモリデバイスは、前述したように高容量化に伴って、デバイスサイズ（チップサイズ）、特に短辺方向の長さＹが例えばマイクロＳＤTMカードのようなメモリカードの規格を満たすことができない可能性が生じている。複数のメモリアレイ領域を適用する場合、露光装置の露光領域による制約に加えて、メモリアレイ領域の形状が正方形に近いほうがＳｉウエハ内により多くのメモリチップを収めることができるためである。その場合、大部分の周辺回路はパッド列と同一領域および同一方向に配置した構造が採用されている。このため、従来のメモリデバイスは長辺方向の長さＸに比べて短辺方向の長さＹの減少に限界がある回路配置となっている。
このような点に対して、メモリデバイス１２では複数のセルアレイ領域１０１Ａ、１０１Ｂの間に第１の周辺回路領域１０２を配置し、第１の周辺回路領域１０２に昇圧回路１０３やワード線制御回路等を含む周辺回路１０４を設けている。さらに、複数のセルアレイ領域１０１Ａ、１０１Ｂの一方の短辺１０１ｂ側に配置される第２の周辺回路領域１０６には、電極パッド１０９を有するパッド領域１０７と最小限の周辺回路１１０を有する回路領域１０８を設けている。このような回路配置によれば、メモリデバイス（メモリチップ）１２の短辺１２ｂの長さＹを短くすることができる。
従って、メモリデバイス１２の高容量化に必要なセルアレイ領域１０１を確保した上で、メモリデバイス１２の寸法、特に短辺１２ｂの長さＹを、マイクロＳＤTMカードのように短辺方向の幅が狭い小型のメモリカードの寸法規格を満たすことが可能になる。このような条件を満足させる上で、第１の周辺回路領域１０２はその短辺の長さＸＡが第２の周辺回路領域１０６の短辺の長さＹＡより長い（ＸＡ＞ＹＡ）形状を有している。これによって、メモリデバイス１２の短辺１２ｂの長さＹを減少させることができる。
さらに、第２の周辺回路領域１０６内において、パッド領域１０７はメモリデバイス１２の一方の短辺１２ｂ側に偏らせているため、電極パッド１０９（１３）は一方の短辺１２ｂ側に偏って配列されている。このような電極パッド１０９（１３）の配列形状を適用することによって、配線基板２の切り欠き部６を除いた長辺５Ａに沿って配置された接続パッド１０（第１のパッド領域１１Ａ内の接続パッド１０）と良好にワイヤボンディングすることができる。これは前述したように配線基板２に搭載可能なメモリデバイス１２の大型化（サイズの拡大）に寄与するものである。
この実施形態のメモリカード１は、上述したような構成（回路配置）を有するメモリデバイス１２を複数備えている。複数のメモリデバイス１２は配線基板２の第２の面２ｂ上に積層されており、メモリデバイス群１５を構成している。この実施形態において、メモリデバイス群１５は４個のメモリデバイス１２で構成されており、これら４個のメモリデバイス１２は接着層１６を介して順に積層されている。
メモリデバイス群１５を構成する４個のメモリデバイス１２のうち、１段目の第１のメモリデバイス１２Ａは電極パッド１３を有する電極形成面（回路形成面）を上方に向け、配線基板２のチップ搭載部９上に第１の接着層１６Ａを介して接着されている。第１の接着層１６Ａには一般的なポリイミド樹脂、エポキシ樹脂、アクリル樹脂等を主成分とするダイアタッチフィルム（接着剤フィルム）が用いられる。
２段目に位置する第２のメモリデバイス１２Ｂは電極パッド１３を上方に向け、第１のメモリデバイス１２Ａ上に第２の接着層１６Ｂを介して接着されている。同様に、３段目に位置する第３のメモリデバイス１２Ｃは電極パッド１３を上方に向け、第２のメモリデバイス１２上に第３の接着層１６Ｃを介して接着されている。４段目に位置する第４のメモリデバイス１２Ｄは電極パッド１３を上方に向け、第３のメモリデバイス１２上に第４の接着層１６Ｄを介して接着されている。
第１ないし第４のメモリデバイス１２Ａ〜１２Ｄは矩形状の同一形状を有し、それぞれ外形辺を揃えて積層されている。すなわち、配線基板２に対するメモリデバイス１２Ａ〜１２Ｄの占有面積（積層後のチップ占有面積）が最小面積（１個のメモリデバイス１２に相当する面積）となるように、第１ないし第４のメモリデバイス１２Ａ〜１２Ｄはそれぞれ長辺および短辺を揃えて積層されている。これによって、大形のメモリデバイス１２を寸法が規定されている配線基板２上に搭載することできる。
第１ないし第４のメモリデバイス１２Ａ〜１２Ｄの電極パッド１３は、それぞれ第１のパッド領域１１Ａに配置された接続パッド１０と第１の金属ワイヤ１７を介して電気的に接続されている。電極パッド１４も第１の金属ワイヤ１７を介して接続パッド１０と電気的に接続されている。金属ワイヤ１７には一般的なＡｕワイヤやＣｕワイヤ等が用いられる。金属ワイヤ１７はループ高さを低減することが可能なリバースボンディングを適用してワイヤボンディングすることが好ましい。すなわち、電極パッド１３上には予め金属バンプが形成される。金属ワイヤ１７の一端は接続パッド１０にボール接続され、他端は電極パッド１３上に形成された金属バンプに接続される。
第１ないし第３のメモリデバイス１２Ａ〜１２Ｃに接続された第１の金属ワイヤ１７は上段側に位置するメモリデバイス１２に干渉され、ショート等の不具合が発生するおそれがある。そこで、下段側に位置する第１のメモリデバイス１２Ａの電極パッド１３に接続された第１の金属ワイヤ１７の端部（チップ側端部）は、上段側に位置する第２のメモリデバイス１２Ｂの接着層１６Ｂ内に埋め込まれている。同様に、第２および第３のメモリデバイス１２Ｂ、１２Ｃの電極パッド１３に接続された第１の金属ワイヤ１７の端部は、それぞれ上段側に位置する第３のメモリデバイス１２Ｃの接着層１６Ｃ、もしくは第４のメモリデバイス１２Ｄの接着層１６Ｄ内に埋め込まれている。
このように、最上段の第４のメモリデバイス１２Ｄを除いて、メモリデバイス群１５内の下段側に位置するメモリデバイス１２Ａ、１２Ｂ、１２Ｃに接続された第１の金属ワイヤ１７の端部は、上段側に位置するメモリデバイス１２Ｂ、１２Ｃ、１２Ｄの接着層１６Ｂ、１６Ｃ、１６Ｄ内に埋め込まれている。これらによって、第１の金属ワイヤ１７とメモリデバイス１２Ｂ、１２Ｃ、１２Ｄとの接触を防止している。第１の金属ワイヤ１７は第２ないし第４の接着層１６Ｂ〜１６Ｄの厚さに基づいてメモリデバイス１２Ｂ、１２Ｃ、１２Ｄから離間している。このように、第２ないし第４の接着層１６Ｂ〜１６Ｄはスペーサ層としての機能を併せ持つものである。
第２ないし第４の接着層１６Ｂ〜１６Ｄは、メモリデバイス１２の接着機能と、接着温度で軟化して第１の金属ワイヤ１７を内部に取り込む機能とを有する絶縁樹脂で構成される。このような絶縁樹脂としては、例えばアクリル樹脂のような熱可塑性樹脂、あるいはエポキシ樹脂のような熱硬化性樹脂が挙げられる。接着層１６Ｂ〜１６Ｄの厚さは３０〜１００μｍの範囲とすることが好ましく、さらに好ましくは４０〜６０μｍの範囲である。接着層１６Ｂ〜１６Ｄの厚さが３０μｍ未満の場合、金属ワイヤ１７のメモリデバイス１２との接触を抑制できないおそれがある。接着層１６Ｂ〜１６Ｄの厚さが１００μｍを超えると、メモリデバイス１２の積層厚が厚くなりすぎる。
メモリデバイス１２Ａ〜１２Ｄの厚さは必ずしも限定されるものではない。最下段の第１のメモリデバイス１２Ａの厚さは、他のメモリデバイス１２Ｂ、１２Ｃ、１２Ｄの厚さより厚くすることが好ましい。第１のメモリデバイス１２Ａの厚さは、例えば５０〜１５０μｍの範囲とされる。メモリデバイス群１５を構成するメモリデバイス１２の数が４個もしくはそれ以上である場合、第１のメモリデバイス１２Ａ以外のメモリデバイス１２Ｂ〜１２Ｄの厚さは、例えば１０〜５０μｍの範囲とされる。メモリデバイス群１５を構成するメモリデバイス１２の数が３個以下である場合にはこの限りではない。
図２および図３では４個のメモリデバイス１２でメモリデバイス群１５を構成したメモリカード１を示したが、メモリデバイス１２の数はこれに限定されるものではない。例えば、図５に示すようにメモリデバイス群１５は２個のメモリデバイス１２Ａ、１２Ｂで構成してもよい。さらに、メモリデバイス群１５は５個以上のメモリデバイス１２で構成することも可能である。メモリカード１は図６に示すように、配線基板２上に１個のメモリデバイス１２を搭載した構造を有していてもよい。配線基板２上に搭載するメモリデバイス１２の数は１個もしくは複数個のいずれであってもよい。
メモリデバイス群１５上にはコントローラデバイス１８が配置されている。コントローラデバイス１８は第４のメモリデバイス１２Ｄ上に接着層１９を介して接着されている。コントローラデバイス１８は、複数のメモリデバイス１２からデータの書き込みや読み出しを行うデバイスを選択し、選択したメモリデバイス１２へのデータの書き込み、選択したメモリデバイス１２に記憶されたデータの読み出しを行う。コントローラデバイス１８はＬ型パッド構造を有し、配線基板２の長辺５Ａの近傍に位置する第１の辺（短辺）１８ａに沿って配列された電極パッド２０Ａと、配線基板２の短辺４Ｂの近傍に位置する第２の辺（長辺）１８ｂに沿って配列された電極パッド２０Ｂとを有している。
コントローラデバイス１８の電極パッド２０Ａ、２０Ｂは第２の金属ワイヤ２１を介して接続パッド１０と電気的に接続されている。すなわち、コントローラデバイス１８の短辺１８ａに沿って配列された電極パッド２０Ａは、第１のパッド領域１１Ａに配置された接続パッド１０と金属ワイヤ２１を介して電気的に接続されている。コントローラデバイス１８の長辺１８ｂに沿って配列された電極パッド２０Ｂは、第２のパッド領域１１Ｂに配置された接続パッド１０と金属ワイヤ２１を介して電気的に接続されている。
第１のパッド領域１１Ａには図７に示すように、メモリデバイス１２用の接続パッド１０Ａとコントローラデバイス１８用の接続パッド１０Ｂとが配置されている。メモリデバイス１２用の接続パッド１０Ａはチップ搭載部９に近い側に配置され、コントローラデバイス１８用の接続パッド１０Ｂはそれより外側に配置されている。外側に位置するコントローラデバイス１８用の接続パッド１０Ｂから配線を引き回すには、メモリデバイス１２用の接続パッド１０Ａの間を配線する必要がある。このような点に対しては、メモリデバイス１２の電極パッド１２とコントローラデバイス１８の電極パッド２０Ａとの配置を揃えることで、接続パッド１０Ｂからの配線の引き回しが容易となる。
図７に示すパッド配置はメモリデバイス１２の一部のデータ信号用端子（ＩＯ４端子）がコントローラデバイス１８の端子配列と異なっているものの、それ以外のコントローラデバイス１８の電極パッド２０Ａはメモリデバイス１２の電極パッド１３と配置が揃えられている。このようなパッド配置を適用することで、接続パッド１０Ｂからの配線の引き回しが容易になるだけでなく、配線を短縮して電気特性を向上させることができる。コントローラデバイス１８のパッド配列順はその少なくとも一部をメモリデバイス１２のパッド配列順と揃えることが好ましく、特に全てのパッド配列順を揃えることが望ましい。
メモリデバイス１２やコントローラデバイス１８等の半導体チップが搭載された配線基板２の第２の面２ｂには、例えばエポキシ樹脂からなる封止樹脂層２２がモールド成形されている。メモリデバイス１２やコントローラデバイス１８は、金属ワイヤ１７、２１等と共に封止樹脂層２２で一体的に封止されている。封止樹脂層２２の先端には、メモリカードの前方を示す傾斜部２３が設けられている。封止樹脂層２２の後方には封止樹脂を一部盛り上げた取手部２４が設けられている。これらの構成要素によって、メモリカード１が構成されている。なお、図１では封止樹脂層２２の図示を省略している。
メモリカード１は、ベースカードのような収納ケースを用いることなく、それ単体で半導体メモリカード（例えばマイクロＳＤTMカード）を構成するものである。従って、封止樹脂層２２等は直接外部に露出した状態とされている。すなわち、メモリカード１は封止樹脂層２２等を外部に露出させたケースレスの半導体メモリカードである。上述したメモリカード１の前後や表裏の向き等を示す切り欠き部６やくびれ部７、また傾斜部２３はメモリカード１自体（具体的には配線基板２や封止樹脂層２２）に設けられている。
前述したように、この実施形態のメモリカード１では形状および寸法が規定された配線基板２に対し、できるだけ大きなメモリデバイス１２の搭載を可能にしている。従って、メモリデバイス１２の形状（サイズ）に基づいてメモリカード１の高容量化を図ることができる。さらに、メモリデバイス１２の搭載数に関しては、金属ワイヤ１７の接続構造等を工夫することによって、大形のメモリデバイス１２を複数段に積層して搭載することを可能にしている。この実施形態によればメモリデバイス１２の大きさと積層構造に基づいて、高容量化を図ったメモリカード１を提供することができる。
メモリカード１の厚さはメモリデバイス１２とコントローラデバイス１８の積層厚に配線基板２の厚さや封止樹脂層２２のコントローラデバイス１８上の厚さ（チップ上樹脂厚）を加えた厚さとなる。例えば、配線基板２の厚さを１２５μｍ、１段目のメモリデバイス１２Ａの厚さを６０μｍ、その接着層１６Ａの厚さを２０μｍ、２〜４段目のメモリデバイス１２Ｂ〜１２Ｄの厚さを４０μｍ、それらの接着層１６Ｂ〜１６Ｄの厚さを５０μｍ、コントローラデバイス１８の厚さを５５μｍ、その接着層１９の厚さを５μｍ、封止樹脂層２２のチップ上樹脂厚を１６０μｍ（封止樹脂層２２の厚さを５７５μｍ）としたとき、これらの合計厚はマイクロＳＤTMカードの規定厚さ内の７００μｍとなる。
前述したように、記録密度の向上とチップサイズの増大等により２ＧＢの記憶容量を実現したメモリデバイス１２を４個使用することによって、８ＧＢのマイクロＳＤTMカード（メモリカード１）を実現することができる。メモリデバイス１２の搭載数は２個（図５）や１個（図６）であってもよい。メモリデバイス１２の搭載数が２個であれば４ＧＢのマイクロＳＤTMカード（メモリカード１）、メモリデバイス１２の搭載数が１個であれば２ＧＢのマイクロＳＤTMカード（メモリカード１）が実現される。
上述した実施形態のメモリカード１はそれら単体で構成するケースレスの半導体メモリカードに対して有効であるが、必ずしもベースカードのようなケースを用いた半導体メモリカードを除外するものではない。さらに、実施形態の半導体メモリカードの構造は、場合によってはメモリカード以外の半導体記憶装置にも適用できる。実施形態の装置構造はＢＧＡパッケージ構造やＬＧＡパッケージ構造を有する半導体記憶装置にも適用可能である。半導体パッケージは配線基板に半田ボール等からなる外部接続端子（ボール端子）が設けられることを除いて、基本的な構造はメモリカードと同様とされる。
なお、本発明の半導体メモリカードは上記した実施形態に限定されるものではなく、切り欠き部を有する配線基板上に１個もしくは複数個のメモリデバイスを搭載した各種の半導体メモリカードに適用可能である。本発明の半導体メモリカードの具体的な構造は、本発明の基本構成を満足するものであれば種々に変形が可能である。さらに、実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
本発明の実施形態による半導体メモリカードを示す平面図である。 図１のＡ−Ａ線に沿った断面図である。 図１のＢ−Ｂ線に沿った断面図である。 本発明の実施形態による半導体メモリデバイスの構成を示す平面図である。 図１に示す半導体メモリカードの変形例を示す断面図である。 図１に示す半導体メモリカードの他の変形例を示す断面図である。 図１に示す半導体メモリカードにおけるメモリデバイスおよびコントローラデバイスと配線基板との接続状態を示す図である。
符号の説明
１…メモリカード、２…配線基板、２ａ…第１の面、２ｂ…第２の面、４Ａ…第１の短辺、４Ｂ…第２の短辺、５Ａ…第１の長辺、５Ｂ…第２の長辺、６…切り欠き部、７…くびれ部、８…外部接続端子、９…チップ搭載部、１０…接続パッド、１１…パッド領域、１２，１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ…メモリデバイス、１３，１４，２０…電極パッド、１５…メモリデバイス群、１６，１６Ａ，１６Ｂ，１６Ｃ，１６Ｄ，１９…接着層、１７，２１…金属ワイヤ、１８…コントローラデバイス、２２…封止樹脂層、１０１、１０１Ａ、１０１Ｂ…セルアレイ領域、１０２…第１の周辺回路領域、１０３…昇圧回路、１０４，１１０…周辺回路、１０６…第２の周辺回路領域、１０７…パッド領域、１０８…回路領域、１０９…電極パッド、１０９１Ａ〜１０９１Ｅ…電源パッド。

Claims (5)

  1. 第１の長辺に設けられた切り欠き部を有する矩形状の外形形状を備え、外部接続端子を備える第１の面と、前記第１の長辺の前記切り欠き部を除く部分に沿って配置された接続パッドを備える第２の面と有する配線基板と、
    前記配線基板の前記第２の面上に搭載され、前記配線基板の前記第１の長辺の近傍に位置する長辺に沿って、かつ前記接続パッドの配置位置と対応するように偏って配列された電極パッドを有するメモリデバイスと、
    前記メモリデバイス上に積層され、少なくとも一つの外形辺に沿って配列された電極パッドを有するコントローラデバイスと、
    前記メモリデバイスの前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第１の金属ワイヤと、
    前記コントローラデバイスの前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第２の金属ワイヤと、
    前記メモリデバイスと前記コントローラデバイスを前記第１および第２の金属ワイヤと共に封止するように、前記配線基板の前記第２の面上に形成された封止樹脂層と
    を具備することを特徴とする半導体メモリカード。
  2. 第１の長辺に設けられた切り欠き部を有する矩形状の外形形状を備え、外部接続端子を備える第１の面と、前記第１の長辺の前記切り欠き部を除く部分に沿って配置された接続パッドを備える第２の面とを有する配線基板と、
    前記配線基板の前記第２の面上に積層された複数のメモリデバイスを備え、前記複数のメモリデバイスは前記配線基板の前記第１の長辺の近傍に位置する長辺に沿って、かつ前記接続パッドの配置位置と対応するように偏って配列された電極パッドを有するメモリデバイス群と、
    前記メモリデバイス群上に配置され、少なくとも一つの外形辺に沿って配列された電極パッドを有するコントローラデバイスと、
    前記複数のメモリデバイスの前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第１の金属ワイヤと、
    前記コントローラデバイスの前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第２の金属ワイヤと、
    前記メモリデバイス群と前記コントローラデバイスを前記第１および第２の金属ワイヤと共に封止するように、前記配線基板の前記第２の面上に形成された封止樹脂層と
    を具備することを特徴とする半導体メモリカード。
  3. 請求項１または請求項２記載の半導体メモリカードにおいて、
    前記切り欠き部は前記配線基板の前記第１の長辺と第１の短辺との角部から前記第１の長辺に沿って設けられており、かつ前記コントローラデバイスの前記電極パッドは前記配線基板の前記第１の長辺の近傍に位置する第１の辺と前記配線基板の前記第１の短辺と対向する第２の短辺の近傍に位置する第２の辺とに沿って配列されていることを特徴とする半導体メモリカード。
  4. 矩形の領域形状を備え、前記領域形状の長辺の方向を揃えて並列配置された複数のセルアレイ領域と、
    前記複数のセルアレイ領域間に配置され、昇圧回路を備える第１の周辺回路領域と、
    前記複数のセルアレイ領域の一方の短辺側に配置され、前記短辺の方向に沿って配列された電極パッドを有する第２の周辺回路領域と
    を具備することを特徴とする半導体メモリデバイス。
  5. 請求項４記載の半導体メモリデバイスにおいて、
    前記電極パッドは前記第２の周辺回路領域内で偏って配列されていることを特徴とする半導体メモリデバイス。
JP2008315489A 2008-03-21 2008-12-11 半導体メモリカード Expired - Fee Related JP5193837B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008315489A JP5193837B2 (ja) 2008-03-21 2008-12-11 半導体メモリカード
US12/400,390 US8274141B2 (en) 2008-03-21 2009-03-09 Semiconductor memory card and semiconductor memory device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008073165 2008-03-21
JP2008073165 2008-03-21
JP2008315489A JP5193837B2 (ja) 2008-03-21 2008-12-11 半導体メモリカード

Publications (2)

Publication Number Publication Date
JP2009259207A true JP2009259207A (ja) 2009-11-05
JP5193837B2 JP5193837B2 (ja) 2013-05-08

Family

ID=41088041

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008315489A Expired - Fee Related JP5193837B2 (ja) 2008-03-21 2008-12-11 半導体メモリカード

Country Status (2)

Country Link
US (1) US8274141B2 (ja)
JP (1) JP5193837B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014532929A (ja) * 2011-11-04 2014-12-08 メモライト （ウハン） カンパニー，リミテッド 埋め込みメモリ及び埋め込み式記憶システム
WO2019208051A1 (en) 2018-04-23 2019-10-31 Kioxia Corporation Semiconductor memory device
US10714853B2 (en) 2018-06-25 2020-07-14 Toshiba Memory Corporation Semiconductor storage device
US12048110B2 (en) 2018-04-23 2024-07-23 Kioxia Corporation Semiconductor memory device

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011023709A (ja) * 2009-06-18 2011-02-03 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US8415808B2 (en) * 2010-07-28 2013-04-09 Sandisk Technologies Inc. Semiconductor device with die stack arrangement including staggered die and efficient wire bonding
GB2532869A (en) * 2013-08-28 2016-06-01 Qubeicon Ltd Semiconductor die and package jigsaw submount
USD730910S1 (en) * 2014-05-02 2015-06-02 Samsung Electronics Co., Ltd. Memory card
USD730907S1 (en) * 2014-05-02 2015-06-02 Samsung Electronics Co., Ltd. Memory card
USD730908S1 (en) * 2014-05-02 2015-06-02 Samsung Electronics Co., Ltd. Memory card
USD730909S1 (en) * 2014-06-27 2015-06-02 Samsung Electronics Co., Ltd. Memory card
USD727912S1 (en) * 2014-06-27 2015-04-28 Samsung Electronics Co., Ltd. Memory card
USD729251S1 (en) * 2014-06-27 2015-05-12 Samsung Electronics Co., Ltd. Memory card
USD727913S1 (en) * 2014-06-27 2015-04-28 Samsung Electronics Co., Ltd. Memory card
USD727911S1 (en) * 2014-06-27 2015-04-28 Samsung Electronics Co., Ltd. Memory card
KR102168170B1 (ko) 2014-06-30 2020-10-20 삼성전자주식회사 메모리 카드
USD736214S1 (en) * 2014-07-01 2015-08-11 Samsung Electronics Co., Ltd. Memory card
USD736212S1 (en) * 2014-07-01 2015-08-11 Samsung Electronics Co., Ltd. Memory card
USD736215S1 (en) * 2014-07-01 2015-08-11 Samsung Electronics Co., Ltd. Memory card
USD727910S1 (en) * 2014-07-02 2015-04-28 Samsung Electronics Co., Ltd. Memory card
KR102284653B1 (ko) * 2014-07-02 2021-08-03 삼성전자 주식회사 전자 장치
USD773466S1 (en) * 2015-08-20 2016-12-06 Isaac S. Daniel Combined secure digital memory and subscriber identity module
USD798868S1 (en) * 2015-08-20 2017-10-03 Isaac S. Daniel Combined subscriber identification module and storage card
USD783622S1 (en) * 2015-08-25 2017-04-11 Samsung Electronics Co., Ltd. Memory card
USD783621S1 (en) * 2015-08-25 2017-04-11 Samsung Electronics Co., Ltd. Memory card

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006106822A (ja) * 2004-09-30 2006-04-20 Toshiba Corp カード型電子機器
JP2007004775A (ja) * 2005-05-23 2007-01-11 Toshiba Corp 半導体メモリカード
JP2007128959A (ja) * 2005-11-01 2007-05-24 Toshiba Corp 半導体メモリカードおよび回路基板
JP2007128953A (ja) * 2005-11-01 2007-05-24 Toshiba Corp 半導体装置とそれを用いたメモリカード
JP2007293800A (ja) * 2006-03-31 2007-11-08 Toshiba Corp 半導体装置とそれを用いたメモリカード

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5287000A (en) * 1987-10-20 1994-02-15 Hitachi, Ltd. Resin-encapsulated semiconductor memory device useful for single in-line packages
EP0339154B1 (en) * 1988-04-26 1994-11-17 Citizen Watch Co. Ltd. Memory card
US7535088B2 (en) * 2000-01-06 2009-05-19 Super Talent Electronics, Inc. Secure-digital (SD) flash card with slanted asymmetric circuit board
JP3768761B2 (ja) 2000-01-31 2006-04-19 株式会社日立製作所 半導体装置およびその製造方法
JP2005302871A (ja) 2004-04-08 2005-10-27 Toshiba Corp 積層半導体装置及びその製造方法。
JP4186970B2 (ja) * 2005-06-30 2008-11-26 セイコーエプソン株式会社 集積回路装置及び電子機器
JP2007019415A (ja) * 2005-07-11 2007-01-25 Renesas Technology Corp 半導体装置およびその製造方法
JP2009205613A (ja) * 2008-02-29 2009-09-10 Toshiba Corp 半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006106822A (ja) * 2004-09-30 2006-04-20 Toshiba Corp カード型電子機器
JP2007004775A (ja) * 2005-05-23 2007-01-11 Toshiba Corp 半導体メモリカード
JP2007128959A (ja) * 2005-11-01 2007-05-24 Toshiba Corp 半導体メモリカードおよび回路基板
JP2007128953A (ja) * 2005-11-01 2007-05-24 Toshiba Corp 半導体装置とそれを用いたメモリカード
JP2007293800A (ja) * 2006-03-31 2007-11-08 Toshiba Corp 半導体装置とそれを用いたメモリカード

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014532929A (ja) * 2011-11-04 2014-12-08 メモライト （ウハン） カンパニー，リミテッド 埋め込みメモリ及び埋め込み式記憶システム
WO2019208051A1 (en) 2018-04-23 2019-10-31 Kioxia Corporation Semiconductor memory device
US12048110B2 (en) 2018-04-23 2024-07-23 Kioxia Corporation Semiconductor memory device
US10714853B2 (en) 2018-06-25 2020-07-14 Toshiba Memory Corporation Semiconductor storage device

Also Published As

Publication number Publication date
US20090236722A1 (en) 2009-09-24
US8274141B2 (en) 2012-09-25
JP5193837B2 (ja) 2013-05-08

Similar Documents

Publication Publication Date Title
JP5193837B2 (ja) 半導体メモリカード
JP4776675B2 (ja) 半導体メモリカード
JP4498403B2 (ja) 半導体装置と半導体記憶装置
US8395268B2 (en) Semiconductor memory device
US9377825B2 (en) Semiconductor device
US7939927B2 (en) Semiconductor memory apparatus
JP4489100B2 (ja) 半導体パッケージ
US8729689B2 (en) Stacked semiconductor package
JP5150243B2 (ja) 半導体記憶装置
TWI529918B (zh) 半導體記憶卡
JP5178213B2 (ja) 積層型半導体装置と半導体記憶装置
JP2007128953A (ja) 半導体装置とそれを用いたメモリカード
JP4489094B2 (ja) 半導体パッケージ
JP5184951B2 (ja) 半導体パッケージ
JP2012093941A (ja) メモリカード
JP2012093942A (ja) メモリカード

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110224

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20120614

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120813

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120821

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121005

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130108

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130204

R151 Written notification of patent or utility model registration

Ref document number: 5193837

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160208

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees