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JP5184951B2 - 半導体パッケージ - Google Patents

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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は半導体メモリカード等に用いられる半導体パッケージに関する。
ＮＡＮＤ型フラッシュメモリ等を内蔵するメモリカード（半導体メモリカード）は、急速に小型化と高容量化が進められている。小型化されたメモリカードを実現するために、メモリ素子やコントローラ素子等の半導体素子は配線基板上に積層して搭載されている。さらに、メモリ素子自体も配線基板上に多段に積層される場合が多くなってきている。半導体素子の電極パッドはワイヤボンディングを適用し、金属ワイヤを介して配線基板の接続パッドと電気的に接続される。さらに、配線基板上に封止樹脂層を形成することによって、メモリカードとして用いられる半導体パッケージが構成される。
メモリカードの高容量化を実現する上で、メモリ素子やコントローラ素子等の半導体素子の配線基板上における積層構造（搭載構造）の改良に加えて、メモリ素子自体の高密度化とそれに基づく高容量化が進められている。また、メモリ素子の外形形状は高容量化を図る上で大形化する傾向にある。ここで、メモリ素子はＳＤ規格等で外形寸法が規定されている。さらに、メモリカードの先端にはカードスロットに装着する際のカードの前後や表裏の向きを示す傾斜部が設けられている（特許文献１参照）。
メモリカード用の配線基板等に大形化されたメモリ素子を搭載する場合、メモリカードの先端に設けられる傾斜部は配線基板上に搭載可能な半導体素子のサイズを制約する要因となる。すなわち、傾斜部は半導体素子が搭載された配線基板から半導体素子を封止する封止樹脂層にかけて設けられる。このような傾斜部を有する半導体パッケージにおいて、配線基板上に搭載可能な半導体素子のサイズは傾斜部を形成した後の配線基板の大きさに制約される。言い換えると、傾斜部を有する半導体パッケージ（メモリカード等）には、その大きさに比べて小さい半導体素子しか搭載することができない。
特開２００７−２９３８００号公報
本発明の目的は、配線基板および封止樹脂層の端部に傾斜部が設けられる半導体パッケージにおいて、傾斜部を有する配線基板上に搭載し得る半導体素子の大形化を図ることを可能にした半導体パッケージを提供することにある。
本発明の第１の態様に係る半導体パッケージは、外部接続端子を有する第１の主面と、素子搭載部と接続パッドとを有する第２の主面とを備える配線基板と、前記配線基板の前記素子搭載部上に搭載され、少なくとも一つの外形辺に沿って配列された電極パッドを有する半導体素子と、前記配線基板の前記接続パッドと前記半導体素子の前記電極パッドとを電気的に接続する金属ワイヤと、前記半導体素子を前記金属ワイヤと共に封止するように、前記配線基板の前記第２の主面上に形成された封止樹脂層と、前記配線基板および前記封止樹脂層の端部に前記配線基板の前記第１の主面から前記封止樹脂層にかけて設けられた傾斜部とを具備し、前記半導体素子はその端部が前記配線基板の端部から突出して前記傾斜部の上方に位置するように、前記配線基板の外形内に収まる大きさを有するダミー素子を介して前記配線基板上に配置されていることを特徴としている。
本発明の第２の態様に係る半導体パッケージは、外部接続端子を有する第１の主面と、素子搭載部と接続パッドとを有する第２の主面とを備える配線基板と、前記配線基板の前記素子搭載部上に搭載され、少なくとも一つの外形辺に沿って配列された電極パッドを有する半導体素子と、前記配線基板の前記接続パッドと前記半導体素子の前記電極パッドとを電気的に接続する金属ワイヤと、前記半導体素子を前記金属ワイヤと共に封止するように、前記配線基板の前記第２の主面上に形成された封止樹脂層と、前記配線基板および前記封止樹脂層の端部に前記配線基板の前記第１の主面から前記封止樹脂層にかけて設けられた傾斜部とを具備し、前記半導体素子はその端部が前記配線基板の端部から突出して前記傾斜部の上方に位置するように、前記傾斜部に対応した傾斜面を有する接着層を介して前記配線基板上に配置されていることを特徴としている。
本発明の第３の態様に係る半導体パッケージは、外部接続端子を有する第１の主面と、素子搭載部と接続パッドとを有する第２の主面とを備える配線基板と、前記配線基板の前記素子搭載部上に搭載され、少なくとも一つの外形辺に沿って配列された電極パッドを有する半導体素子と、前記配線基板の前記接続パッドと前記半導体素子の前記電極パッドとを電気的に接続する金属ワイヤと、前記半導体素子を前記金属ワイヤと共に封止するように、前記配線基板の前記第２の主面上に形成された封止樹脂層と、前記配線基板および封止樹脂層の端部に前記配線基板の第１の主面から前記封止樹脂層にかけて設けられた傾斜部とを具備し、前記半導体素子はその端部が前記配線基板の端部から突出して前記傾斜部の上方に位置するように、前記傾斜部に対応した傾斜面を有することを特徴としている。
本発明の第４の態様に係る半導体パッケージは、外部接続端子を有する第１の主面と、素子搭載部と接続パッドとを有する第２の主面とを備える配線基板と、前記配線基板の前記素子搭載部上に積層された複数の半導体素子を備え、前記複数の半導体素子は少なくとも一つの外形辺に沿って配列された電極パッドを有する素子群と、前記配線基板の前記接続パッドと前記複数の半導体素子の前記電極パッドとを電気的に接続する金属ワイヤと、前記素子群を前記金属ワイヤと共に封止するように、前記配線基板の前記第２の主面上に形成された封止樹脂層と、前記配線基板および封止樹脂層の端部に前記配線基板の第１の主面から前記封止樹脂層にかけて設けられた傾斜部とを具備し、前記素子群内の最下段に位置する前記半導体素子はその端部が前記配線基板の端部から突出して前記傾斜部の上方に位置するように、前記傾斜部に対応した傾斜面を有することを特徴としている。
本発明の態様に係る半導体パッケージは、配線基板および封止樹脂層の端部に設けられる傾斜部の半導体素子に対する干渉を改善している。従って、傾斜部を有する半導体パッケージの配線基板上に搭載可能な半導体素子の大形化を図ることが可能となる。
以下、本発明を実施するための形態について、図面を参照して説明する。まず、本発明の第１の実施形態による半導体パッケージについて、図１、図２および図３を参照して説明する。図１は第１の実施形態による半導体パッケージを適用した半導体メモリカードの構成を示す平面図、図２は図１のＡ−Ａ線に沿った断面図（長辺方向に切断した断面図）、図３は図２の一部を拡大して示す断面図である。これらの図に示される半導体メモリカード１はケースレスのメモリカードであり、例えばＳＤTM規格のメモリカード（マイクロＳＤTMカード等）として使用されるものである。
メモリカード１は素子搭載基板と端子形成基板とを兼ねる配線基板２を備えている。配線基板２は、例えば絶縁性樹脂基板の内部や表面に配線網を設けたものであり、具体的にはガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等を使用したプリント配線板が適用される。配線基板２は、端子形成面となる第１の主面２ａと、素子搭載面となる第２の主面２ｂとを備えている。配線基板２の第２の主面２ｂには、チップコンデンサやヒューズ等のチップ部品３が実装されている。
配線基板２は概略矩形状の外形を有している。配線基板２の一方の短辺４Ａはメモリカード１をカードスロットに挿入する際の先端部に相当する。他方の短辺４Ｂはメモリカード１の後方部に相当する。配線基板２の一方の長辺５Ａは直線形状であるのに対し、他方の長辺５Ｂはメモリカード１の前後や表裏の向きを示す切り欠き部やくびれ部を有している。配線基板２の各角部は曲線状（Ｒ形状）とされている。さらに、メモリカード１の先端には配線基板２の第１の主面２ａから後に詳述する封止樹脂層６にかけて傾斜部７が設けられている。後方側には封止樹脂を一部盛り上げた取手部８が設けられている。
配線基板２の第１の主面２ａには、メモリカード１の入出力端子となる外部接続端子９が形成されている。外部接続端子９は電解めっき等により形成された金属層で構成されている。なお、配線基板２の第１の主面２ａはメモリカード１の表面に相当する。さらに、配線基板２の第１の主面２ａには、外部接続端子９の形成領域を除く領域に第１の配線網（図示せず）が設けられている。第１の配線網は例えばメモリカード１のテストパッドを有している。第１の主面２ａに設けられた第１の配線網は、絶縁性の接着シールや接着テープ等を用いた絶縁層（図示せず）で覆われている。
配線基板２の第２の主面２ｂは、素子搭載部１０と接続パッド１１を含む第２の配線網とを有している。なお、配線基板２の第２の主面２ｂはメモリカード１の裏面に対応するものである。接続パッド１１を有する第２の配線網は、配線基板２の図示を省略した内部配線（スルーホール等）を介して、外部接続端子９や第１の配線網と電気的に接続されている。接続パッド１１は、短辺４Ｂに沿った第１のパッド領域１２Ａと長辺５Ａに沿った第２のパッド領域１２Ｂのそれぞれに配置されている。
配線基板２の第２の主面２ｂには、複数のメモリ素子（半導体素子）１３Ａ、１３Ｂが搭載されている。メモリ素子１３としては例えばＮＡＮＤ型フラッシュメモリが用いられる。複数のメモリ素子１３Ａ、１３Ｂは素子群１４を構成している。このような素子群１４上にはコントローラ素子（半導体素子）１５が積層されている。コントローラ素子１５は、複数のメモリ素子１３Ａ、１３Ｂからデータの書き込みや読み出しを行うメモリ素子１３を選択し、選択したメモリ素子１３へのデータの書き込み、また選択したメモリ素子１３に記憶されたデータの読み出し等を行うものである。
素子群１４は配線基板２の外形内に収まる大きさを有するダミー素子１６を介して配線基板２の素子搭載部１０に搭載されている。すなわち、配線基板２の素子搭載部１０にはダミー素子（実際にはメモリ素子等として機能させない半導体素子）１６が第１の接着層１７Ａを介して接着されている。ダミー素子１６は、メモリ素子１３やコントローラ素子１５等が搭載された配線基板２の第２の主面２ｂに封止樹脂層６をモールド成形した後、配線基板２および封止樹脂層６の先端側の一部を除去して傾斜部７を形成した際に、傾斜部７を形成した後の配線基板２の外形内に収まる形状を有している。
ダミー素子１６はその上に複数のメモリ素子１３Ａ、１３Ｂを積層した際に、複数のメモリ素子１３Ａ、１３Ｂの端部（先端）が配線基板２の端部（傾斜部７を形成した後の先端部）から突出し、かつ封止樹脂層６に設けられた傾斜部７の上方に位置するような厚さを有している。言い換えると、複数のメモリ素子１３Ａ、１３Ｂと傾斜部７とが干渉しないように、複数のメモリ素子１３Ａ、１３Ｂはダミー素子１６で嵩上げされている。ダミー素子１６はそれ自体が傾斜部７に干渉されない大きさと、複数のメモリ素子１３Ａ、１３Ｂが傾斜部７に干渉されないように嵩上げする厚さを有している。
従って、封止樹脂層６に設けられた傾斜部７の上方に達する大きさを有するメモリ素子１３Ａ、１３Ｂ、言い換えると配線基板２から突出する部分（突出部Ｐ）を有するメモリ素子１３Ａ、１３Ｂを、傾斜部７に干渉されることなく、傾斜部７を有する配線基板２上に搭載することが可能となる。従来のメモリカードでは最大でも傾斜部７を有する配線基板２の外形内に収まる半導体素子しか搭載することができないため、半導体素子の大きさはメモリカード（半導体パッケージ）の大きさに比べて傾斜部の分だけ小さくする必要がある。これに対して、メモリ素子１３の端部が配線基板２から突出することを許容することによって、その分だけ大きなメモリ素子１３を搭載することが可能となる。
ダミー素子１６上には第１のメモリ素子１３Ａが第２の接着層１７Ｂを介して接着されている。第１のメモリ素子１３Ａはダミー素子１６より大形で、その端部（先端）が配線基板２の先端から突出して傾斜部７の上方に位置する形状を有している。端部が傾斜部７の上方に位置する素子形状とは、垂直方向（基板面に垂直な方向）に適度な距離を開け、かつ平面視したときに素子端部が封止樹脂層６の傾斜部７と重なり合う形状を意味するものである。さらに、第１のメモリ素子１３Ａ上には第２のメモリ素子１３Ｂが第３の接着層１７Ｃを介して接着されている。第１のメモリ素子１３Ａと第２のメモリ素子１３Ｂとは矩形状の同一形状を有し、各端部が封止樹脂層６の傾斜部７の上方に位置している。
上述したように、メモリカード１は傾斜部７を形成した後の配線基板２の基板領域（基板外形に基づく領域）のみならず、配線基板２から突出した傾斜部７の上方を含む領域まで素子搭載領域としている。従って、メモリカード１に搭載可能な素子サイズは傾斜部７に制約されず、メモリカード１の大きさに応じたメモリ素子１３を搭載することが可能となる。傾斜部７を形成した後の配線基板２の基板領域のみを素子搭載領域としていた従来のメモリカードに比べて、搭載可能なメモリ素子１３を大形化することができ、メモリカード１の大きさに見合った大形のメモリ素子１３を搭載することが可能となる。
第１および第２のメモリ素子１３Ａ、１３Ｂは短辺片側パッド構造を有しており、それぞれ配線基板２の短辺４Ｂの近傍に位置する辺（一方の短辺）に沿って配列された電極パッド１８を有している。このような第１および第２のメモリ素子１３Ａ、１３Ｂは、それぞれ電極パッド１８を有する電極形成面（回路形成面）を上方に向けて、配線基板２の第２の主面２ｂ上に積層されて搭載されている。第１および第２のメモリ素子１３Ａ、１３Ｂは外形を構成する各辺を揃えて積層されている。
すなわち、配線基板２に対するメモリ素子１３Ａ、１３Ｂの占有面積（積層後の素子占有面積）が最小面積（１個のメモリ素子１３に相当する面積）となるように、第１のメモリ素子１３Ａと第２のメモリ素子１３Ｂとは長辺および短辺を揃えて積層されている。これによって、大形のメモリ素子１３Ａ、１３Ｂを寸法が規定されているメモリカード１に搭載することを可能にしている。
第１および第２のメモリ素子１３Ａ、１３Ｂの電極パッド１８は、それぞれ第１のパッド領域１２Ａに配置された接続パッド１１と第１の金属ワイヤ１９を介して電気的に接続されている。金属ワイヤ１９には一般的なＡｕワイヤやＣｕワイヤ等の金属細線が用いられる。金属ワイヤ１９はループ高さを低減することが可能なリバースボンディングを適用してワイヤボンディングすることが好ましい。すなわち、電極パッド１８上には予め金属バンプが形成される。金属ワイヤ１９の一端は接続パッド１１にボール接続され、他端は電極パッド１８上に形成された金属バンプに接続される。
第１のメモリ素子１３Ａに接続された第１の金属ワイヤ１９は、上段側に位置する第２のメモリ素子１３Ｂに干渉され、ショート等の不具合が発生するおそれがある。そこで、下段側に位置する第１のメモリ素子１３Ａの電極パッド１８に接続された第１の金属ワイヤ１９の端部（素子側端部）は、上段側に位置する第２のメモリ素子１３Ｂの接着層１７Ｃ内に埋め込まれている。これによって、第１の金属ワイヤ１９と第２のメモリ素子１３Ｂとの接触を防止している。第１の金属ワイヤ１９は第３の接着層１７Ｃの厚さに基づいて第２のメモリ素子１３Ｂから離間している。
このように、第３の接着層１７Ｃはスペーサ層としての機能を併せ持つものである。第３の接着層１７Ｃは、メモリ素子１３の接着機能と、接着温度で軟化して第１の金属ワイヤ１９を内部に取り込む機能とを有する絶縁樹脂で構成される。このような絶縁樹脂としては、例えばアクリル樹脂のような熱可塑性樹脂、あるいはエポキシ樹脂のような熱硬化性樹脂が挙げられる。接着層１７Ｃの厚さは３０〜１００μｍの範囲とすることが好ましく、さらに好ましくは４０〜６０μｍの範囲である。
第３の接着層１７Ｃの厚さが３０μｍ未満の場合、金属ワイヤ１９の第２のメモリ素子１３Ｂとの接触を抑制できないおそれがある。第３の接着層１７Ｃの厚さが１００μｍを超えると、メモリ素子１３Ａ、１３Ｂの積層厚が厚くなりすぎる。なお、第１および第２の接着層１７Ａ、１７Ｂには一般的なポリイミド樹脂、エポキシ樹脂、アクリル樹脂等を主成分とするダイアタッチフィルム（接着剤フィルム）が用いられる。
なお、図１ないし図３では２個のメモリ素子１３Ａ、１３Ｂで素子群１４を構成したメモリカード１を示したが、メモリ素子１３の積層数はこれに限定されるものではない。素子群１４は３個、４個もしくはそれ以上のメモリ素子１３で構成してもよい。さらに、メモリカード１は配線基板２上に１個のメモリ素子１３を搭載した構造を有していてもよい。このように、配線基板２上に搭載するメモリ素子１３の数は１個もしくは複数個のいずれであってもよい。メモリカード１を構成する半導体パッケージは、メモリ素子１３等の半導体素子の搭載数に限定されるものではない。
素子群１４上にはコントローラ素子１５が配置されている。具体的には、第２のメモリ素子１３Ｂ上にコントローラ素子１５が接着層２０を介して接着されている。コントローラ素子１５は長辺片側パッド構造を有しており、配線基板２の長辺５Ａの近傍に位置する辺（一方の長辺）に沿って配列された電極パッド２１を有している。コントローラ素子１５の電極パッド２１は、第２のパッド領域１２Ｂに配置された接続パッド１１と第２の金属ワイヤ２２を介して電気的に接続されている。
メモリ素子１３Ａ、１３Ｂやコントローラ素子１５が搭載された配線基板２の第２の主面２ｂには、例えばエポキシ樹脂からなる封止樹脂層６がモールド成形されている。メモリ素子１３Ａ、１３Ｂやコントローラ素子１５は、金属ワイヤ１９、２２等と共に封止樹脂層６で一体的に封止されている。配線基板２および封止樹脂層６の先端にはメモリカード１の前方を示す傾斜部７が設けられている。傾斜部７は封止樹脂層６をモールド成形した後に、配線基板２の第２の主面２ｂから封止樹脂層６にかけて面取り加工を施すことによって形成される。この際、メモリ素子１３Ａ、１３Ｂはダミー素子１６により嵩上げされているため、傾斜部７がメモリ素子１３Ａ、１３Ｂに干渉することはない。
メモリカード１は、ベースカードのような収納ケースを用いることなく、それ単体で半導体メモリカード（例えばマイクロＳＤTMカード）を構成するものである。従って、封止樹脂層６等は直接外部に露出した状態とされている。すなわち、メモリカード１は封止樹脂層６等を外部に露出させたケースレスの半導体メモリカードである。上述したメモリカード１の前後や表裏の向き等を示す切り欠き部やくびれ部、また傾斜部７はメモリカード１自体（具体的には配線基板２や封止樹脂層６）に設けられている。
前述したように、この実施形態のメモリカード１においては、形状および寸法が規定された配線基板２に対して、できるだけ大きなメモリ素子１３の搭載を可能にしている。従って、メモリ素子１３の外形形状（大きさ）に基づいてメモリカード１の高容量化を図ることができる。さらに、メモリ素子１３の搭載数に関しては、前述したように金属ワイヤ１９の接続構造等を工夫することによって、大形のメモリ素子１３を複数段に積層して搭載することを可能にしている。この実施形態によればメモリ素子１３の大きさと積層構造等に基づいて、高容量化を図ったメモリカード１を提供することが可能となる。
次に、本発明の第２の実施形態について説明する。図４および図５は第２の実施形態による半導体パッケージを適用した半導体メモリカードを示す図であって、図４は半導体メモリカードの構成を示す断面図（メモリカードを長辺方向に切断した断面図）、図５は図４の一部を拡大して示す断面図である。これらの図に示される半導体メモリカード３１はケースレスのメモリカードであり、例えばＳＤTM規格のメモリカード（マイクロＳＤTMカード等）として使用されるものである。
図４および図５に示すメモリカード３１は複数のメモリ素子１３Ａ、１３Ｂの配線基板２に対する搭載構造（積層構造）や接着層の構造を除いて、第１の実施形態のメモリカード１と同一構造を有しているため、同一部分には同一符号を付して説明を一部省略する。また、複数のメモリ素子１３Ａ、１３Ｂが搭載された配線基板２の平面構造は、ダミー素子を用いていないことを除いて、第１の実施形態のメモリカード１と同様である。そこで、メモリカード３１の平面構造の図示は省略する。以下の説明において、メモリカード３１の平面構造に関する説明が必要な場合には図１を参照するものとする。
配線基板２の素子搭載部１０には、第１のメモリ素子（半導体素子）１３Ａが第１の接着層３２Ａを介して接着されている。第１のメモリ素子１３Ａはその端部（先端）が配線基板２の端部（傾斜部７を形成した後の先端部）から突出し、かつ封止樹脂層６に設けられた傾斜部７の上方に位置する形状を有している。ここで、通常の厚さを有する接着層を用いた場合、配線基板２の第１の主面２ａから封止樹脂層６にかけて傾斜部７を形成する際に、傾斜部７が第１のメモリ素子１３Ａに干渉することになる。
そこで、第２の実施形態では第１の接着層３２Ａの厚さを十分に厚くして、第１のメモリ素子１３Ａを第１の接着層３２Ａで嵩上げしている。第２の実施形態における第１の接着層３２Ａは、第１の実施形態のダミー素子１６と同様な効果を有するものである。すなわち、第１の接着層３２Ａは第１のメモリ素子１３Ａが傾斜部７に干渉されないように嵩上げすることが可能な厚さを有している。このような嵩上げに必要な厚さを有する第１の接着層３２Ａは、その角部が配線基板２の先端部から突出することになる。この部分は配線基板２から封止樹脂層６にかけて傾斜部７を形成する際に同時に加工される。
このように、第１の接着層３２Ａは傾斜部７に対応した傾斜面３３を有している。第１の接着層３２Ａの傾斜面３３は、メモリ素子１３等を搭載した配線基板２上に封止樹脂層６をモールド成形した後に、配線基板２の第２の主面２ｂから封止樹脂層６にかけて面取り加工する際に、第１の接着層３２Ａの角部を同時に加工することにより形成される。第１の接着層３２Ａは十分な厚さを有しているため、傾斜面３３は第１の接着層３２Ａの厚さ全体を加工するのではなく、第１の接着層３２Ａの角部を除去するように形成される。傾斜面３３の上部には第１の接着層３２Ａの厚さが一部残存している。これによって、第１のメモリ素子１３Ａに傾斜部７が干渉することを防止している。
第１のメモリ素子１３Ａ上には第２のメモリ素子１３Ｂが第２の接着層３２Ｂを介して接着されている。第１のメモリ素子１３Ａと第２のメモリ素子１３Ｂとは矩形状の同一形状を有し、各端部が封止樹脂層６の傾斜部７の上方に位置している。これらによって、封止樹脂層６に設けられた傾斜部７の上方に達する大きさを有するメモリ素子１３Ａ、１３Ｂ、言い換えると配線基板２から突出する部分（突出部Ｐ）を有するメモリ素子１３Ａ、１３Ｂを、傾斜部７を有する配線基板２上に搭載することが可能となる。
すなわち、メモリカード３１は傾斜部７を形成した後の配線基板２の基板領域（基板外形に基づく領域）のみならず、配線基板２から突出した傾斜部７の上方を含む領域まで素子搭載領域としている。従って、メモリカード３１に搭載可能な素子サイズは傾斜部７に制約されず、メモリカード３１の大きさに応じたメモリ素子１３を搭載することができる。従来のメモリカードでは最大でも傾斜部７を有する配線基板２の外形内に収まる半導体素子しか搭載することができないため、半導体素子の大きさはメモリカードの大きさに比べて傾斜部の分だけ小さくする必要がある。これに対して、メモリ素子１３の端部が配線基板２から突出することを許容することによって、メモリカード３１の大きさに見合った大形のメモリ素子１３を搭載することが可能となる。
第１および第２のメモリ素子１３Ａ、１３Ｂは、前述した第１の実施形態と同様に短辺片側パッド構造を有しており、それぞれ配線基板２の短辺４Ｂの近傍に位置する辺（一方の短辺）に沿って配列された電極パッド１８を有している。第１および第２のメモリ素子１３Ａ、１３Ｂの電極パッド１８は、それぞれ第１のパッド領域１２Ａに配置された接続パッド１１と第１の金属ワイヤ１９を介して電気的に接続されている。第１のメモリ素子１３Ａに接続された第１の金属ワイヤ１９は、第１の実施形態と同様に素子側端部が上段側に位置する第２のメモリ素子１３Ｂの接着層３２Ｂ内に埋め込まれている。接着層３２Ａ、３２Ｂの構成材料や厚さ等は第１の実施形態と同様とされている。
なお、図４および図５では２個のメモリ素子１３で素子群１４を構成したメモリカード３１を示したが、メモリ素子１３の積層数はこれに限定されるものではない。素子群１４は３個、４個もしくはそれ以上のメモリ素子１３で構成してもよい。さらに、メモリカード３１は配線基板２上に１個のメモリ素子１３を搭載した構造を有していてもよい。このように、配線基板２上に搭載するメモリ素子１３の数は１個もしくは複数個のいずれであってもよい。メモリカード３１を構成する半導体パッケージは、メモリ素子１３等の半導体素子の搭載数に限定されるものではない。
素子群１４上にはコントローラ素子１５が配置されている。コントローラ素子１５は長辺片側パッド構造を有しており、配線基板２の長辺５Ａの近傍に位置する辺（一方の長辺）に沿って配列された電極パッド２１を有している。コントローラ素子１５の電極パッド２１は、第２のパッド領域１２Ｂに配置された接続パッド１１と第２の金属ワイヤ２２を介して電気的に接続されている。メモリ素子１３Ａ、１３Ｂやコントローラ素子１５が搭載された配線基板２の第２の主面２ｂには、例えばエポキシ樹脂からなる封止樹脂層６がモールド成形されている。メモリ素子１３Ａ、１３Ｂやコントローラ素子１５は、金属ワイヤ１９、２２等と共に封止樹脂層６で一体的に封止されている。
配線基板２および封止樹脂層６の先端には、メモリカード３１の前方を示す傾斜部７が設けられている。傾斜部７は封止樹脂層６をモールド成形した後に、配線基板２の第２の主面２ｂから封止樹脂層６にかけて面取り加工を施すことによって形成される。この際、第１の接着層３２Ａの角部を同時に面取り加工して傾斜面３３を形成する。傾斜面３３は傾斜部７に露出している。第１の接着層３２Ａは第１のメモリ素子１３Ａを嵩上げすることが可能な厚さを有しており、さらに第１の接着層３２Ａの角部のみを加工しているため、第１のメモリ素子１３Ａは傾斜部７に干渉されることはない。
メモリカード３１は、ベースカードのような収納ケースを用いることなく、それ単体で半導体メモリカード（例えばマイクロＳＤTMカード）を構成するものである。従って、封止樹脂層６等は直接外部に露出した状態とされている。すなわち、メモリカード３１は封止樹脂層６等を外部に露出させたケースレスの半導体メモリカードである。上述したメモリカード３１の前後や表裏の向き等を示す切り欠き部やくびれ部、また傾斜部７はメモリカード３１自体（具体的には配線基板２や封止樹脂層６）に設けられている。
前述したように、この実施形態のメモリカード３１においては、形状および寸法が規定された配線基板２に対して、できるだけ大きなメモリ素子１３の搭載を可能にしている。従って、メモリ素子１３の外形形状（大きさ）に基づいてメモリカード３１の高容量化を図ることができる。さらに、メモリ素子１３の搭載数に関しては、前述したように金属ワイヤ１９の接続構造等を工夫することによって、大形のメモリ素子１３を複数段に積層して搭載することを可能にしている。この実施形態によればメモリ素子１３の大きさと積層構造等に基づいて、高容量化を図ったメモリカード３１を提供することが可能となる。
次に、本発明の第３の実施形態について説明する。図６および図７は第３の実施形態による半導体パッケージを適用した半導体メモリカードを示す図であって、図６は半導体メモリカードの構成を示す断面図（メモリカードを長辺方向に切断した断面図）、図７は図６の一部を拡大して示す断面図である。これらの図に示される半導体メモリカード４１はケースレスのメモリカードであり、例えばＳＤTM規格のメモリカード（マイクロＳＤTMカード等）として使用されるものである。
図６および図７に示すメモリカード４１は複数のメモリ素子１３Ａ、１３Ｂの配線基板２に対する搭載構造（積層構造）や第１のメモリ素子１３Ａの角部形状を除いて、第１の実施形態のメモリカード１と同一構造を有しているため、同一部分には同一符号を付して説明を一部省略する。複数のメモリ素子１３Ａ、１３Ｂが搭載された配線基板２の平面構造は、ダミー素子を用いていないことを除いて、第１の実施形態のメモリカード１と同様である。そこで、メモリカード４１の平面構造の図示は省略する。以下の説明において、メモリカード４１の平面構造に関する説明が必要な場合には図１を参照するものとする。
配線基板２の素子搭載部１０には、第１のメモリ素子（半導体素子）１３Ａが第１の接着層４２Ａを介して接着されている。第１のメモリ素子１３Ａはその端部（先端）が配線基板２の端部（傾斜部７を形成した後の先端部）から突出し、かつ封止樹脂層６に設けられた傾斜部７の上方に位置する形状を有している。配線基板２の第２の主面２ｂから封止樹脂層６にかけて傾斜部７を形成するにあたって、配線基板２の先端部から突出した部分（突出部Ｐ）を有する第１のメモリ素子１３Ａには傾斜部７が干渉する。
そこで、第３の実施形態では素子群１４を構成するメモリ素子１３Ａ、１３Ｂのうち、最下段に位置する第１のメモリ素子１３Ａの角部を傾斜部７の形成と同時に加工し、第１のメモリ素子１３Ａの下面側角部に傾斜面４３を形成している。このように、第３の実施形態における第１のメモリ素子１３Ａは傾斜部７に対応した傾斜面４３を有している。第１のメモリ素子１３Ａの傾斜面４３は、メモリ素子１３等を搭載した配線基板２上に封止樹脂層６をモールド成形した後に、配線基板２の第２の主面２ｂから封止樹脂層６にかけて面取り加工する際に、同時に第１のメモリ素子１３Ａの角部を第１の接着層４２Ａと共に加工することにより形成される。傾斜面４３は傾斜部７に露出する。
この際、単に第１のメモリ素子１３Ａの角部を面取り加工しただけでは、傾斜面４３がメモリ素子１３Ａの回路形成面（上面）に達するおそれがある。そこで、第３の実施形態では第１のメモリ素子１３Ａの角部を面取り加工して傾斜面４３を形成した際に、第１のメモリ素子１３Ａの厚さを傾斜面４３がメモリ素子１３Ａの回路形成面（上面）に達しない厚さに設定している。第１のメモリ素子１３Ａの具体的な厚さは、傾斜部７の形成と同時に加工される高さと回路部の形成深さ等に基づいて適宜設定する。第１のメモリ素子１３Ａの角部を面取り加工した際に、傾斜面４３が回路部に達しなければよい。
第１のメモリ素子１３Ａ上には第２のメモリ素子１３Ｂが第２の接着層４２Ｂを介して接着されている。第２のメモリ素子１３Ｂは通常の素子形状を有している。第１のメモリ素子１３Ａと第２のメモリ素子１３Ｂとは矩形状の同一形状を有し、各端部が封止樹脂層６の傾斜部７の上方に位置している。これらによって、封止樹脂層６に設けられた傾斜部７の上方に達する大きさを有するメモリ素子１３Ａ、１３Ｂ、言い換えると配線基板２から突出する部分（突出部Ｐ）を有するメモリ素子１３Ａ、１３Ｂを、傾斜部７を有する配線基板２上に搭載することが可能となる。すなわち、メモリカード４１は配線基板２の基板領域のみならず、配線基板２から突出した領域まで素子搭載領域としている。
従って、メモリカード４１に搭載可能な素子サイズは傾斜部７に制約されず、メモリカード４１の大きさに応じたメモリ素子１３を搭載することができる。従来のメモリカードでは最大でも傾斜部７を有する配線基板２の外形内に収まる半導体素子しか搭載することができないため、半導体素子の大きさはメモリカードの大きさに比べて傾斜部の分だけ小さくする必要がある。これに対して、メモリ素子１３の角部に傾斜面４３を形成し、メモリ素子１３の端部が配線基板２から突出することを許容することによって、メモリカード４１の大きさに見合った大形のメモリ素子１３を搭載することが可能となる。
図６および図７では配線基板２から封止樹脂層６にかけて面取り加工する際に、第１のメモリ素子１３Ａの角部を同時に加工して傾斜面４３を形成した構造を示している。この場合、第１のメモリ素子１３Ａの傾斜面４３は傾斜部７に露出する。第１のメモリ素子１３Ａの傾斜面４３は、図８に示すように封止樹脂層６内に埋め込まれていてもよい。図８に示す構造は、第１のメモリ素子１３Ａの下面形状が配線基板２の基板領域内に収まるように、予め角部に傾斜面４３を形成した第１のメモリ素子１３Ａを配線基板２上に搭載することにより得られる。このような構造を採用することによって、メモリ素子１３の大形化を図った上で、傾斜面４３が傾斜部７に露出することを防ぐことができる。
第１および第２のメモリ素子１３Ａ、１３Ｂは、前述した第１の実施形態と同様に短辺片側パッド構造を有しており、それぞれ配線基板２の短辺４Ｂの近傍に位置する辺（一方の短辺）に沿って配列された電極パッド１８を有している。第１および第２のメモリ素子１３Ａ、１３Ｂの電極パッド１８は、それぞれ第１のパッド領域１２Ａに配置された接続パッド１１と第１の金属ワイヤ１９を介して電気的に接続されている。第１のメモリ素子１３Ａに接続された第１の金属ワイヤ１９は、第１の実施形態と同様に素子側端部が上段側に位置する第２のメモリ素子１３Ｂの接着層４２Ｂ内に埋め込まれている。接着層４２Ａ、４２Ｂの構成材料や厚さ等は第１の実施形態と同様とされている。
なお、図６ないし図８では２個のメモリ素子１３で素子群１４を構成したメモリカード４１を示したが、メモリ素子１３の積層数はこれに限定されるものではない。素子群１４は３個、４個もしくはそれ以上のメモリ素子１３で構成してもよい。さらに、メモリカード４１は図９に示すように配線基板２上に１個のメモリ素子１３を搭載した構造を有していてもよい。この場合、メモリ素子１３に傾斜面４３が形成される。このように、配線基板２上に搭載するメモリ素子１３の数は１個もしくは複数個のいずれであってもよい。メモリカード４１を構成する半導体パッケージは、メモリ素子１３等の半導体素子の搭載数に限定されるものではない。
素子群１４上にはコントローラ素子１５が配置されている。コントローラ素子１５は長辺片側パッド構造を有しており、配線基板２の長辺５Ａの近傍に位置する辺（一方の長辺）に沿って配列された電極パッド２１を有している。コントローラ素子１５の電極パッド２１は、第２のパッド領域１２Ｂに配置された接続パッド１１と第２の金属ワイヤ２２を介して電気的に接続されている。メモリ素子１３Ａ、１３Ｂやコントローラ素子１５が搭載された配線基板２の第２の主面２ｂには、例えばエポキシ樹脂からなる封止樹脂層６がモールド成形されている。メモリ素子１３Ａ、１３Ｂやコントローラ素子１５は、金属ワイヤ１９、２２等と共に封止樹脂層６で一体的に封止されている。
配線基板２および封止樹脂層６の先端には、メモリカード４１の前方を示す傾斜部７が設けられている。傾斜部７は封止樹脂層６をモールド成形した後に、配線基板２の第２の主面２ｂから封止樹脂層６にかけて面取り加工を施すことによって形成される。この際、第１のメモリ素子１３Ａの角部を例えば同時に面取り加工して傾斜面４３を形成する。第１のメモリ素子１３Ａは上面側の回路部に傾斜面４３が達しない厚さを有しており、回路部に影響を及ぼさない半導体基板の角部のみを加工している。従って、配線基板２から突出する部分（突出部Ｐ）を有するメモリ素子１３を、メモリカード４１を構成する半導体パッケージ内に収納することが可能となる。
メモリカード４１は、ベースカードのような収納ケースを用いることなく、それ単体で半導体メモリカード（例えばマイクロＳＤTMカード）を構成するものである。従って、封止樹脂層６等は直接外部に露出した状態とされている。すなわち、メモリカード４１は封止樹脂層６等を外部に露出させたケースレスの半導体メモリカードである。上述したメモリカード４１の前後や表裏の向き等を示す切り欠き部やくびれ部、また傾斜部７はメモリカード４１自体（具体的には配線基板２や封止樹脂層６）に設けられている。
前述したように、この実施形態のメモリカード４１においては、形状および寸法が規定された配線基板２に対して、できるだけ大きなメモリ素子１３の搭載を可能にしている。従って、メモリ素子１３の外形形状（大きさ）に基づいてメモリカード４１の高容量化を図ることができる。さらに、メモリ素子１３の搭載数に関しては、前述したように金属ワイヤ１９の接続構造等を工夫することによって、大形のメモリ素子１３を複数段に積層して搭載することを可能にしている。この実施形態によればメモリ素子１３の大きさと積層構造等に基づいて、高容量化を図ったメモリカード４１を提供することが可能となる。
上述した各実施形態のメモリカード１、３１、４１はそれ単体で構成するケースレスの半導体メモリカードに対して有効であるが、必ずしもベースカードのようなケースを用いた半導体メモリカードを除外するものではない。さらに、各実施形態の構造はメモリカード以外の半導体パッケージにも適用できる。具体的には、実施形態の装置構造はＢＧＡパッケージやＬＧＡパッケージ等にも適用可能である。メモリカード以外の半導体記憶装置等を構成する半導体パッケージは配線基板に半田ボール等からなる外部接続端子（ボール端子）が設けられることを除いて、基本的な構造はメモリカードと同様とされる。
なお、本発明の半導体パッケージは上記した実施形態のメモリカードに限定されるものではなく、傾斜部を有する配線基板上に１個もしくは複数個の半導体素子を搭載した各種の半導体パッケージに適用可能である。本発明の半導体パッケージの具体的な構造は、本発明の基本構成を満足するものであれば種々に変形が可能である。さらに、実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
本発明の第１の実施形態によるメモリカードを示す平面図である。 図１のＡ−Ａ線に沿った断面図である。 図２の一部を拡大して示す断面図である。 本発明の第２の実施形態によるメモリカードを示す断面図である。 図４の一部を拡大して示す断面図である。 本発明の第３の実施形態によるメモリカードを示す断面図である。 図６の一部を拡大して示す断面図である。 図６に示すメモリカードの変形例を示す断面図である。 図６に示すメモリカードの他の変形例を示す断面図である。
符号の説明
１，３１，４１…メモリカード、２…配線基板、２ａ…第１の主面、２ｂ…第２の主面、６…封止樹脂層、７…傾斜部、９…外部接続端子、１０…素子搭載部、１１…接続パッド、１２Ａ，１２Ｂ…パッド領域、１３，１３Ａ，１３Ｂ…メモリ素子、１４…素子群、１５…コントローラ素子、１６…ダミー素子、１７Ａ，１７Ｂ，１７Ｃ，２０，３２Ａ，３２Ｂ，４２Ａ，４２Ｂ…接着層、１８，２１…電極パッド、１９，２２…金属ワイヤ、３３…接着層の傾斜面、４３…メモリ素子の傾斜面。

Claims (5)

  1. 外部接続端子を有する第１の主面と、素子搭載部と接続パッドとを有する第２の主面とを備える配線基板と、
    前記配線基板の前記素子搭載部上に搭載され、少なくとも一つの外形辺に沿って配列された電極パッドを有する半導体素子と、
    前記配線基板の前記接続パッドと前記半導体素子の前記電極パッドとを電気的に接続する金属ワイヤと、
    前記半導体素子を前記金属ワイヤと共に封止するように、前記配線基板の前記第２の主面上に形成された封止樹脂層と、
    前記配線基板および前記封止樹脂層の端部に前記配線基板の前記第１の主面から前記封止樹脂層にかけて設けられた傾斜部とを具備し、
    前記半導体素子はその端部が前記配線基板の端部から突出して前記傾斜部の上方に位置するように、前記配線基板の外形内に収まる大きさを有するダミー素子を介して前記配線基板上に配置されていることを特徴とする半導体パッケージ。
  2. 外部接続端子を有する第１の主面と、素子搭載部と接続パッドとを有する第２の主面とを備える配線基板と、
    前記配線基板の前記素子搭載部上に搭載され、少なくとも一つの外形辺に沿って配列された電極パッドを有する半導体素子と、
    前記配線基板の前記接続パッドと前記半導体素子の前記電極パッドとを電気的に接続する金属ワイヤと、
    前記半導体素子を前記金属ワイヤと共に封止するように、前記配線基板の前記第２の主面上に形成された封止樹脂層と、
    前記配線基板および前記封止樹脂層の端部に前記配線基板の前記第１の主面から前記封止樹脂層にかけて設けられた傾斜部とを具備し、
    前記半導体素子はその端部が前記配線基板の端部から突出して前記傾斜部の上方に位置するように、前記傾斜部に対応した傾斜面を有する接着層を介して前記配線基板上に配置されていることを特徴とする半導体パッケージ。
  3. 請求項１または請求項２記載の半導体パッケージにおいて、
    前記素子搭載部には複数の前記半導体素子が搭載されていることを特徴とする半導体パッケージ。
  4. 外部接続端子を有する第１の主面と、素子搭載部と接続パッドとを有する第２の主面とを備える配線基板と、
    前記配線基板の前記素子搭載部上に搭載され、少なくとも一つの外形辺に沿って配列された電極パッドを有する半導体素子と、
    前記配線基板の前記接続パッドと前記半導体素子の前記電極パッドとを電気的に接続する金属ワイヤと、
    前記半導体素子を前記金属ワイヤと共に封止するように、前記配線基板の前記第２の主面上に形成された封止樹脂層と、
    前記配線基板および前記封止樹脂層の端部に前記配線基板の前記第１の主面から前記封止樹脂層にかけて設けられた傾斜部とを具備し、
    前記半導体素子はその端部が前記配線基板の端部から突出して前記傾斜部の上方に位置するように、前記傾斜部に対応した傾斜面を有することを特徴とする半導体パッケージ。
  5. 外部接続端子を有する第１の主面と、素子搭載部と接続パッドとを有する第２の主面とを備える配線基板と、
    前記配線基板の前記素子搭載部上に積層された複数の半導体素子を備え、前記複数の半導体素子は少なくとも一つの外形辺に沿って配列された電極パッドを有する素子群と、
    前記配線基板の前記接続パッドと前記複数の半導体素子の前記電極パッドとを電気的に接続する金属ワイヤと、
    前記素子群を前記金属ワイヤと共に封止するように、前記配線基板の前記第２の主面上に形成された封止樹脂層と、
    前記配線基板および前記封止樹脂層の端部に前記配線基板の前記第１の主面から前記封止樹脂層にかけて設けられた傾斜部とを具備し、
    前記素子群内の最下段に位置する前記半導体素子は、その端部が前記配線基板の端部から突出して前記傾斜部の上方に位置するように、前記傾斜部に対応した傾斜面を有することを特徴とする半導体パッケージ。
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