JP2001153924A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- semiconductor memory
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Abstract
(57)【要約】
【課題】チップ上に、降圧回路と、基準電圧発生回路
と、テスト回路と、チップの外部との接続のための複数
のパッドとを少なくとも備える半導体記憶装置におい
て、基準電圧発生回路の出力電圧と降圧回路の出力電圧
を監視、測定するためのパッド数を削減して、チップ面
積を縮小する。 【解決手段】基準電圧発生回路１２及び降圧回路１３そ
れぞれの出力点を、それぞれｐＭＯＳトランジスタＰ
１、Ｐ２を介して同一の一つのパッド２に接続し、各々
のｐＭＯＳトランジスタＰ１，Ｐ２のゲート電極にテス
ト回路１４からの相補の出力信号Ｃ１、Ｃ２を入力して
相補にオン、オフさせることで、従来２つ必要であった
パッドを１つのパッドで共用する。回路素子であるＭＯ
Ｓトランジスタは小さいので、テスト回路１４やｐＭＯ
ＳトランジスタＰ１、Ｐ２などによる面積増加は、パッ
ド１個分の面積減少に比べ無視できる。
と、テスト回路と、チップの外部との接続のための複数
のパッドとを少なくとも備える半導体記憶装置におい
て、基準電圧発生回路の出力電圧と降圧回路の出力電圧
を監視、測定するためのパッド数を削減して、チップ面
積を縮小する。 【解決手段】基準電圧発生回路１２及び降圧回路１３そ
れぞれの出力点を、それぞれｐＭＯＳトランジスタＰ
１、Ｐ２を介して同一の一つのパッド２に接続し、各々
のｐＭＯＳトランジスタＰ１，Ｐ２のゲート電極にテス
ト回路１４からの相補の出力信号Ｃ１、Ｃ２を入力して
相補にオン、オフさせることで、従来２つ必要であった
パッドを１つのパッドで共用する。回路素子であるＭＯ
Ｓトランジスタは小さいので、テスト回路１４やｐＭＯ
ＳトランジスタＰ１、Ｐ２などによる面積増加は、パッ
ド１個分の面積減少に比べ無視できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、チップ上のパッド数を削減するのに有効な
技術に関する。
関し、特に、チップ上のパッド数を削減するのに有効な
技術に関する。
【０００２】
【従来の技術】近年、半導体記憶装置の大容量化は著し
く、これに伴って、チップ内の各種回路やメモリセルを
構成するＭＯＳトランジスタは、ゲート幅やゲート長な
どの平面寸法も、ゲート酸化膜厚などの立体的な寸法も
微細化されている。また、メモリセルの一構成要素であ
るキャパシタにあっても、面積の縮小にも拘らず容量を
確保するために、誘電体膜厚が薄膜化されている。
く、これに伴って、チップ内の各種回路やメモリセルを
構成するＭＯＳトランジスタは、ゲート幅やゲート長な
どの平面寸法も、ゲート酸化膜厚などの立体的な寸法も
微細化されている。また、メモリセルの一構成要素であ
るキャパシタにあっても、面積の縮小にも拘らず容量を
確保するために、誘電体膜厚が薄膜化されている。
【０００３】上述のような微細化、薄膜化された素子に
より回路を構成する大容量の記憶装置においては、例え
ばＭＯＳトランジスタのゲート絶縁膜やキャパシタの誘
電体膜の破壊や劣化あるいは、短チャネルＭＯＳトラン
ジスタのソース・ドレイン間に高電界が加わることによ
るトランジスタ特性の悪化などを防止し、延いては記憶
装置の信頼性を確保するために、素子に加わる電界を低
くするべく、チップ内で実際に回路を動作させる電源電
圧（内部電源電圧）を、記憶装置の外部から供給される
電源電圧（外部電源電圧）より低くすることが行なわ
れ、そのために、外部電源電圧を所定の内部電源電圧ま
で下げる降圧回路を備えている。また、降圧させるとき
に基準として用いる電圧を得るために、外部電源電圧に
依存しない一定の電圧（基準電圧）を発生するための基
準電圧発生回路を備えている。
より回路を構成する大容量の記憶装置においては、例え
ばＭＯＳトランジスタのゲート絶縁膜やキャパシタの誘
電体膜の破壊や劣化あるいは、短チャネルＭＯＳトラン
ジスタのソース・ドレイン間に高電界が加わることによ
るトランジスタ特性の悪化などを防止し、延いては記憶
装置の信頼性を確保するために、素子に加わる電界を低
くするべく、チップ内で実際に回路を動作させる電源電
圧（内部電源電圧）を、記憶装置の外部から供給される
電源電圧（外部電源電圧）より低くすることが行なわ
れ、そのために、外部電源電圧を所定の内部電源電圧ま
で下げる降圧回路を備えている。また、降圧させるとき
に基準として用いる電圧を得るために、外部電源電圧に
依存しない一定の電圧（基準電圧）を発生するための基
準電圧発生回路を備えている。
【０００４】図６に、半導体記憶装置における外部電源
電圧ＶCCと、内部（降圧）電源電圧ＶINT と、基準電圧
ＶREF の関係の一例を示す。図６において、横軸は外部
電源電圧ＶCCを表し、縦軸は各電圧ＶCC、ＶINT 、Ｖ
REF を表す。図６に示すように、基準電圧ＶREF は、外
部電源電圧ＶCCが低いあいだは外部電源電圧ＶCCに比例
し、外部電源電圧の或る値ＶCC1 以上では外部電源電圧
に関わりなく一定になる。一方、内部電源電圧ＶINT
は、外部電源電圧がＶCC1 以下の低い領域では外部電源
電圧ＶCCと同じ値となり、外部電源電圧がＶCC1 〜Ｖ
CC2 の範囲では基準電圧ＶREF によって決まる一定値を
保つ。更に、外部電源電圧がＶCC2 以上の領域では外部
電源電圧に比例する直線となる。半導体記憶装置におい
ては、顧客に対して、外部電源電圧がＶCC1 〜ＶCC2 の
範囲で動作を保証するのが一般的であり、外部電源電圧
がＶCC2 以上の領域は、製造工程中で記憶装置に動作保
証範囲以上の温度と電圧を同時に加えて初期故障をスク
リーニングする、いわゆるＢＴ（バイアス・テンペレチ
ャー）試験の際に用いられる。
電圧ＶCCと、内部（降圧）電源電圧ＶINT と、基準電圧
ＶREF の関係の一例を示す。図６において、横軸は外部
電源電圧ＶCCを表し、縦軸は各電圧ＶCC、ＶINT 、Ｖ
REF を表す。図６に示すように、基準電圧ＶREF は、外
部電源電圧ＶCCが低いあいだは外部電源電圧ＶCCに比例
し、外部電源電圧の或る値ＶCC1 以上では外部電源電圧
に関わりなく一定になる。一方、内部電源電圧ＶINT
は、外部電源電圧がＶCC1 以下の低い領域では外部電源
電圧ＶCCと同じ値となり、外部電源電圧がＶCC1 〜Ｖ
CC2 の範囲では基準電圧ＶREF によって決まる一定値を
保つ。更に、外部電源電圧がＶCC2 以上の領域では外部
電源電圧に比例する直線となる。半導体記憶装置におい
ては、顧客に対して、外部電源電圧がＶCC1 〜ＶCC2 の
範囲で動作を保証するのが一般的であり、外部電源電圧
がＶCC2 以上の領域は、製造工程中で記憶装置に動作保
証範囲以上の温度と電圧を同時に加えて初期故障をスク
リーニングする、いわゆるＢＴ（バイアス・テンペレチ
ャー）試験の際に用いられる。
【０００５】ところで、上述した基準電圧発生回路の出
力電圧ＶREF の値及び内部電源電圧としての降圧回路の
出力電圧ＶINT の値は、記憶装置の動作マージンや延い
ては記憶装置が正常に動作するかどうかを支配する重要
な要因であるので、それらの値は正確に把握しておく必
要がある。そこで、電圧を記憶装置の外部から直接測定
できるようにするために、基準電圧発生回路及び降圧回
路それぞれの出力点をチップ上のパッド（チップ上に設
けられた、チップの外部との接続用電極）に引き出して
おかなければならない。その場合、従来、基準電圧発生
回路の出力点はそれ専用のパッドに接続し、一方、降圧
回路の出力点もそれ専用のパッドに接続するようにし
て、それぞれの出力電圧ＶREF 、ＶINT を別々のパッド
に出力することが一般的に行なわれている。尚、基準電
圧ＶREF と降圧電源電圧ＶINT とは、その電圧値が記憶
装置の外部から測定できるようになってさえいれば十分
であり、必ずしも両方同時に測定できなくても構わな
い。
力電圧ＶREF の値及び内部電源電圧としての降圧回路の
出力電圧ＶINT の値は、記憶装置の動作マージンや延い
ては記憶装置が正常に動作するかどうかを支配する重要
な要因であるので、それらの値は正確に把握しておく必
要がある。そこで、電圧を記憶装置の外部から直接測定
できるようにするために、基準電圧発生回路及び降圧回
路それぞれの出力点をチップ上のパッド（チップ上に設
けられた、チップの外部との接続用電極）に引き出して
おかなければならない。その場合、従来、基準電圧発生
回路の出力点はそれ専用のパッドに接続し、一方、降圧
回路の出力点もそれ専用のパッドに接続するようにし
て、それぞれの出力電圧ＶREF 、ＶINT を別々のパッド
に出力することが一般的に行なわれている。尚、基準電
圧ＶREF と降圧電源電圧ＶINT とは、その電圧値が記憶
装置の外部から測定できるようになってさえいれば十分
であり、必ずしも両方同時に測定できなくても構わな
い。
【０００６】図７に、上述のような従来の半導体記憶装
置におけるチップの、レイアウトの一例を模式的に示
す。図７を参照して、この図に示すチップ１Ｃには、テ
スト回路ブロック１１Ｂと、基準電圧発生回路１２と、
降圧回路１３の３つの回路ブロックが形成されており、
チップの縁辺部には２つのパッド２０，２１が設けられ
ている。勿論、チップ上には、これら３つの回路及び２
つのパッドの他に、例えばメモリセルアレイや行・列の
アドレスデコーダ及びドライバ或いは、センスアンプや
入・出力回路等々の記憶動作に必要な各種の回路ブロッ
クや、それらの回路ブロック間を接続する配線が形成さ
れており、更には、各回路ブロックとチップの外部との
間で入・出力信号をやり取りしたり或いは外部電源電圧
ＶCCを受・給電するための数多くのパッドが形成されて
いるが、説明を簡潔にするために、図示はしていない。
置におけるチップの、レイアウトの一例を模式的に示
す。図７を参照して、この図に示すチップ１Ｃには、テ
スト回路ブロック１１Ｂと、基準電圧発生回路１２と、
降圧回路１３の３つの回路ブロックが形成されており、
チップの縁辺部には２つのパッド２０，２１が設けられ
ている。勿論、チップ上には、これら３つの回路及び２
つのパッドの他に、例えばメモリセルアレイや行・列の
アドレスデコーダ及びドライバ或いは、センスアンプや
入・出力回路等々の記憶動作に必要な各種の回路ブロッ
クや、それらの回路ブロック間を接続する配線が形成さ
れており、更には、各回路ブロックとチップの外部との
間で入・出力信号をやり取りしたり或いは外部電源電圧
ＶCCを受・給電するための数多くのパッドが形成されて
いるが、説明を簡潔にするために、図示はしていない。
【０００７】図７に示すチップ１Ｃにあっては、基準電
圧発生回路１２の出力点はパッド２０に直結し降圧回路
１３の出力点はパッド２１に直結していて、基準電圧発
生回路の出力電圧ＶREF はパッド２０を介して、また降
圧回路の出力電圧ＶINT はパッド２１を介して、それぞ
れ外部から測定できる。
圧発生回路１２の出力点はパッド２０に直結し降圧回路
１３の出力点はパッド２１に直結していて、基準電圧発
生回路の出力電圧ＶREF はパッド２０を介して、また降
圧回路の出力電圧ＶINT はパッド２１を介して、それぞ
れ外部から測定できる。
【０００８】テスト回路ブロック１１Ｂは幾つかのテス
ト回路を含んでいて、外部から入力されるチップセレク
ト信号ＣＳ、ロウ・アドレス・ストローブ信号ＲＡＳ、
カラム・アドレス・ストローブ信号ＣＡＳ及びライトイ
ネーブル信号ＷＥが或る状態のときに記憶装置を試験モ
ードにエントリーさせ、そのときのアドレス信号Ａnを
デコードした結果に応じてテスト回路ブロック１１Ｂ中
のどのテスト回路を活性化させるかによって、所望の機
能試験を行えるようにする。このテスト回路ブロック１
１Ｂは、記憶装置が製品として出荷される迄の間に記憶
装置の機能等を試験するために、半導体記憶装置に通常
的に設けられる回路である。
ト回路を含んでいて、外部から入力されるチップセレク
ト信号ＣＳ、ロウ・アドレス・ストローブ信号ＲＡＳ、
カラム・アドレス・ストローブ信号ＣＡＳ及びライトイ
ネーブル信号ＷＥが或る状態のときに記憶装置を試験モ
ードにエントリーさせ、そのときのアドレス信号Ａnを
デコードした結果に応じてテスト回路ブロック１１Ｂ中
のどのテスト回路を活性化させるかによって、所望の機
能試験を行えるようにする。このテスト回路ブロック１
１Ｂは、記憶装置が製品として出荷される迄の間に記憶
装置の機能等を試験するために、半導体記憶装置に通常
的に設けられる回路である。
【０００９】
【発明が解決しようとする課題】上述したように、近年
の半導体記憶装置における大容量化は著しく、そのため
にＭＯＳトランジスタやキャパシタのような素子や回路
ブロック間の配線などは非常に微細化され、記憶動作に
必要な回路ブロックやメモリセルアレイなどのいわゆる
内部回路の面積は縮小傾向にある。ところが、チップ上
に設けられるパッドの方は、更にその先、例えばワイヤ
ボンディングなどによって、パッケージに設けられる例
えばリード端子のような外部接続端子に接続されるもの
であって、その外部接続端子との接続構造或いは工法の
関係上、面積を現状より縮小することは困難な状況にあ
る。その結果、チップの面積はパッドの数に大きく左右
されるようになってきている。
の半導体記憶装置における大容量化は著しく、そのため
にＭＯＳトランジスタやキャパシタのような素子や回路
ブロック間の配線などは非常に微細化され、記憶動作に
必要な回路ブロックやメモリセルアレイなどのいわゆる
内部回路の面積は縮小傾向にある。ところが、チップ上
に設けられるパッドの方は、更にその先、例えばワイヤ
ボンディングなどによって、パッケージに設けられる例
えばリード端子のような外部接続端子に接続されるもの
であって、その外部接続端子との接続構造或いは工法の
関係上、面積を現状より縮小することは困難な状況にあ
る。その結果、チップの面積はパッドの数に大きく左右
されるようになってきている。
【００１０】ところが、従来の半導体記憶装置は、必ず
しも両方同時に測定する必要のない基準電圧ＶREF と内
部電源電圧ＶINT のために、それぞれ専用の２つのパッ
ドを設けている。そこで、それら２つのパッドを１つの
パッドで共用できれば、チップの面積をその分縮小でき
ることになる。
しも両方同時に測定する必要のない基準電圧ＶREF と内
部電源電圧ＶINT のために、それぞれ専用の２つのパッ
ドを設けている。そこで、それら２つのパッドを１つの
パッドで共用できれば、チップの面積をその分縮小でき
ることになる。
【００１１】従って本発明は、チップ上に降圧回路と、
基準電圧発生回路と、テスト回路ブロックと、チップの
外部との接続のための複数のパッドとを少なくとも備え
る半導体記憶装置において、基準電圧発生回路の出力電
圧と降圧回路の出力電圧とを監視、測定するためのパッ
ド数を削減することを目的とするものである。
基準電圧発生回路と、テスト回路ブロックと、チップの
外部との接続のための複数のパッドとを少なくとも備え
る半導体記憶装置において、基準電圧発生回路の出力電
圧と降圧回路の出力電圧とを監視、測定するためのパッ
ド数を削減することを目的とするものである。
【００１２】
【課題を解決するための手段】本発明の半導体記憶装置
は、チップ上に、外部から与えられる電源電圧を降圧す
る降圧回路と、前記電源電圧に依存しない電圧を発生さ
せる基準電圧発生回路と、外部からの信号に応じて半導
体記憶装置を試験モードに切り替えて半導体記憶装置の
機能を試験するためのテスト回路ブロックと、チップの
外部との電気的接続のための複数のパッドとを少なくと
も備え、前記基準電圧発生回路の出力点と一のパッドと
の間及び前記降圧回路の出力点と前記一のパッドとの間
に各一に接続されたアナログスイッチと、半導体記憶装
置が試験モードにエントリーしたかしないかに応じて前
記アナログスイッチの開閉を切り替える手段であって、
一方のアナログスイッチの開閉と他方のアナログスイッ
チの開閉とが互いに相補を保つように切り替える切替え
手段とを有することを特徴とする。
は、チップ上に、外部から与えられる電源電圧を降圧す
る降圧回路と、前記電源電圧に依存しない電圧を発生さ
せる基準電圧発生回路と、外部からの信号に応じて半導
体記憶装置を試験モードに切り替えて半導体記憶装置の
機能を試験するためのテスト回路ブロックと、チップの
外部との電気的接続のための複数のパッドとを少なくと
も備え、前記基準電圧発生回路の出力点と一のパッドと
の間及び前記降圧回路の出力点と前記一のパッドとの間
に各一に接続されたアナログスイッチと、半導体記憶装
置が試験モードにエントリーしたかしないかに応じて前
記アナログスイッチの開閉を切り替える手段であって、
一方のアナログスイッチの開閉と他方のアナログスイッ
チの開閉とが互いに相補を保つように切り替える切替え
手段とを有することを特徴とする。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図１は、本発明の第１の
実施の形態に係る半導体記憶装置におけるチップの、レ
イアウトの一例を模式的に示す図である。図１と図７と
を比較して、本実施の形態に係るチップ１Ａが従来の半
導体記憶装置のチップ１Ｃと異なるのは、 電圧測定用のパッドの数が１つ（パッド２）に減って
いて、基準電圧発生回路１２の出力電圧も降圧回路１３
の出力電圧も、同じ１つのパッド２を介して出力される
点、 基準電圧発生回路１２の出力点とパッド２との間にｐ
チャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジス
タ）Ｐ１が、また降圧回路１３の出力点とパッド２との
間にｐＭＯＳトランジスタＰ２が、それぞれ電流経路を
なすように挿入されている点及び、 テスト回路ブロック１１Ａに、上記のｐＭＯＳトラン
ジスタＰ１，Ｐ２のオン、オフを制御するためのテスト
回路１４が増設されていることである。
て、図面を参照して説明する。図１は、本発明の第１の
実施の形態に係る半導体記憶装置におけるチップの、レ
イアウトの一例を模式的に示す図である。図１と図７と
を比較して、本実施の形態に係るチップ１Ａが従来の半
導体記憶装置のチップ１Ｃと異なるのは、 電圧測定用のパッドの数が１つ（パッド２）に減って
いて、基準電圧発生回路１２の出力電圧も降圧回路１３
の出力電圧も、同じ１つのパッド２を介して出力される
点、 基準電圧発生回路１２の出力点とパッド２との間にｐ
チャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジス
タ）Ｐ１が、また降圧回路１３の出力点とパッド２との
間にｐＭＯＳトランジスタＰ２が、それぞれ電流経路を
なすように挿入されている点及び、 テスト回路ブロック１１Ａに、上記のｐＭＯＳトラン
ジスタＰ１，Ｐ２のオン、オフを制御するためのテスト
回路１４が増設されていることである。
【００１４】ｐＭＯＳトランジスタＰ１のゲート電極に
はテスト回路１４からの信号Ｃ１が入力され、一方、ｐ
ＭＯＳトランジスタＰ２のゲート電極には同じくテスト
回路１４からの信号Ｃ２がそれぞれ入力されている。２
つの信号Ｃ１，Ｃ２は互いに相補の信号である。テスト
回路１４は、チップセレクト信号ＣＳ、ロウ・アドレス
・ストローブ信号ＲＡＳ、カラム・アドレス・ストロー
ブ信号ＣＡＳ及びライトイネーブル信号ＷＥに応じて記
憶装置が試験モードにエントリーしたとき、アドレス信
号Ａn をデコードした結果の信号によって活性化される
回路であるが、その出力信号Ｃ１，Ｃ２は共に、テスト
回路１４が非活性状態にあるときと活性状態にあるとき
とで、互いに相補の関係を保ちながらレベルが入れ替わ
る。
はテスト回路１４からの信号Ｃ１が入力され、一方、ｐ
ＭＯＳトランジスタＰ２のゲート電極には同じくテスト
回路１４からの信号Ｃ２がそれぞれ入力されている。２
つの信号Ｃ１，Ｃ２は互いに相補の信号である。テスト
回路１４は、チップセレクト信号ＣＳ、ロウ・アドレス
・ストローブ信号ＲＡＳ、カラム・アドレス・ストロー
ブ信号ＣＡＳ及びライトイネーブル信号ＷＥに応じて記
憶装置が試験モードにエントリーしたとき、アドレス信
号Ａn をデコードした結果の信号によって活性化される
回路であるが、その出力信号Ｃ１，Ｃ２は共に、テスト
回路１４が非活性状態にあるときと活性状態にあるとき
とで、互いに相補の関係を保ちながらレベルが入れ替わ
る。
【００１５】図２に、本実施の形態における各信号の動
作波形を示す。図２を参照して、時刻Ｔ１０に、外部か
らチップ１Ａに入力されているチップセレクト信号Ｃ
Ｓ、ロウ・アドレス・ストローブ信号ＲＡＳ、カラム・
アドレス・ストローブ信号ＣＡＳ及びライトイネーブル
信号ＷＥがハイレベルからロウレベルに変化すると、そ
の直後のクロック信号ＣＬＫの立上り（時刻Ｔ１１）で
記憶装置は試験モードにエントリーし、テスト回路１４
が活性化される。時刻Ｔ１１以前は、記憶装置は通常の
記憶動作モードにあって、テスト回路は非活性状態にな
っている。
作波形を示す。図２を参照して、時刻Ｔ１０に、外部か
らチップ１Ａに入力されているチップセレクト信号Ｃ
Ｓ、ロウ・アドレス・ストローブ信号ＲＡＳ、カラム・
アドレス・ストローブ信号ＣＡＳ及びライトイネーブル
信号ＷＥがハイレベルからロウレベルに変化すると、そ
の直後のクロック信号ＣＬＫの立上り（時刻Ｔ１１）で
記憶装置は試験モードにエントリーし、テスト回路１４
が活性化される。時刻Ｔ１１以前は、記憶装置は通常の
記憶動作モードにあって、テスト回路は非活性状態にな
っている。
【００１６】いま、記憶装置が時刻Ｔ１１以前の通常の
記憶動作モードにあるときは、テスト回路１４は非活性
状態にあり、ハイレベルの信号Ｃ１とロウレベルの信号
Ｃ２とを出力している。従って、ｐＭＯＳトランジスタ
Ｐ１はオフ状態に、ｐＭＯＳトランジスタＰ２はオン状
態になっていて、パッド２には降圧回路１３の出力であ
る内部電源電圧ＶINT が出力されている。
記憶動作モードにあるときは、テスト回路１４は非活性
状態にあり、ハイレベルの信号Ｃ１とロウレベルの信号
Ｃ２とを出力している。従って、ｐＭＯＳトランジスタ
Ｐ１はオフ状態に、ｐＭＯＳトランジスタＰ２はオン状
態になっていて、パッド２には降圧回路１３の出力であ
る内部電源電圧ＶINT が出力されている。
【００１７】時刻Ｔ１１に記憶装置が試験モードにエン
トリーすると、それと同時に、テスト回路１４の出力信
号Ｃ１がそれまでのハイレベルからロウレベルに遷移
し、信号Ｃ２はロウレベルからハイレベルに遷移する。
これにより、ｐＭＯＳトランジスタＰ１がオフ状態から
オン状態に切り替り、ｐＭＯＳトランジスタＰ２がオン
状態からオフ状態に切り替って、パッド２には基準電圧
発生回路１２の出力である基準電圧ＶREF が出力され
る。
トリーすると、それと同時に、テスト回路１４の出力信
号Ｃ１がそれまでのハイレベルからロウレベルに遷移
し、信号Ｃ２はロウレベルからハイレベルに遷移する。
これにより、ｐＭＯＳトランジスタＰ１がオフ状態から
オン状態に切り替り、ｐＭＯＳトランジスタＰ２がオン
状態からオフ状態に切り替って、パッド２には基準電圧
発生回路１２の出力である基準電圧ＶREF が出力され
る。
【００１８】本実施の形態によれば、試験モードへエン
トリーさせてテスト回路１４を活性化することで、１つ
のパッドで基準電圧発生回路の出力電圧と降圧回路の出
力電圧を切り替えて、直接測定することができる。その
場合、チップセレクト信号ＣＳ、ロウ・アドレス・スト
ローブ信号ＲＡＳ、カラム・アドレス・ストローブ信号
ＣＡＳ及びライトイネーブル信号ＷＥもアドレス信号Ａ
n も、いずれも通常の記憶動作に必要な信号であるの
で、パッド２への出力電圧の切替えのために新たな制御
信号が必要になったり、その入力のためにパッドが増加
することはない。つまり、記憶装置全体として、パッド
の数が１つ減る。
トリーさせてテスト回路１４を活性化することで、１つ
のパッドで基準電圧発生回路の出力電圧と降圧回路の出
力電圧を切り替えて、直接測定することができる。その
場合、チップセレクト信号ＣＳ、ロウ・アドレス・スト
ローブ信号ＲＡＳ、カラム・アドレス・ストローブ信号
ＣＡＳ及びライトイネーブル信号ＷＥもアドレス信号Ａ
n も、いずれも通常の記憶動作に必要な信号であるの
で、パッド２への出力電圧の切替えのために新たな制御
信号が必要になったり、その入力のためにパッドが増加
することはない。つまり、記憶装置全体として、パッド
の数が１つ減る。
【００１９】本実施の形態の場合、ｐＭＯＳトランジ
スタが２つ（Ｐ１，Ｐ２）と、テスト回路１４と、
テスト回路１４からｐＭＯＳトランジスタＰ１，Ｐ２の
ゲート電極までの配線が増える。又、アドレス信号Ａ
n のデコーダに、テスト回路１４を選択して活性化、非
活性化させる構成を追加する必要がある。しかしなが
ら、それらのために必要な面積はパッド１つ当りの面積
に比べて圧倒的に小さいので、チップ全体では、概略、
パッド１つ分だけ面積を縮小できる。例えば、１２８メ
ガビットなどの典型的な大容量ＤＲＡＭでは、パッド
は、１個当り１００μｍ×１００μｍ程度の四角形をし
たものが一般的である。これに対し、例えば１２８Ｍビ
ット程度の大容量の記憶装置において、チップ内の内部
回路を構成するＭＯＳトランジスタには、典型的には、
チャネル長が１．０μｍ、チャネル長が０．７μｍ程度
のものが用いられる。そして、後述するように、テスト
回路１４は、せいぜい８個程度のＭＯＳトランジスタが
構成でき、また、アドレス信号Ａn のデコ―ダの構成追
加に必要なトランジスタも数個程度と見積られるので、
上述のテスト回路１４や上記〜の理由で増加する面
積は、パッド１個の数パーセントにしかならない。しか
も、パッドの場合は、チップの縁辺などに規則的に配列
しなければならないことから、パッド数の増加は直ちに
チップ面積に影響するのに対し、テスト回路のトランジ
スタやスイッチとしてのＭＯＳトランジスタＰ１，Ｐ２
或いは配線などは、チップ上のデッド・スペースなどに
レイアウトすることができるので、極論すればチップ面
積に及ぼす影響はないといって構わない。
スタが２つ（Ｐ１，Ｐ２）と、テスト回路１４と、
テスト回路１４からｐＭＯＳトランジスタＰ１，Ｐ２の
ゲート電極までの配線が増える。又、アドレス信号Ａ
n のデコーダに、テスト回路１４を選択して活性化、非
活性化させる構成を追加する必要がある。しかしなが
ら、それらのために必要な面積はパッド１つ当りの面積
に比べて圧倒的に小さいので、チップ全体では、概略、
パッド１つ分だけ面積を縮小できる。例えば、１２８メ
ガビットなどの典型的な大容量ＤＲＡＭでは、パッド
は、１個当り１００μｍ×１００μｍ程度の四角形をし
たものが一般的である。これに対し、例えば１２８Ｍビ
ット程度の大容量の記憶装置において、チップ内の内部
回路を構成するＭＯＳトランジスタには、典型的には、
チャネル長が１．０μｍ、チャネル長が０．７μｍ程度
のものが用いられる。そして、後述するように、テスト
回路１４は、せいぜい８個程度のＭＯＳトランジスタが
構成でき、また、アドレス信号Ａn のデコ―ダの構成追
加に必要なトランジスタも数個程度と見積られるので、
上述のテスト回路１４や上記〜の理由で増加する面
積は、パッド１個の数パーセントにしかならない。しか
も、パッドの場合は、チップの縁辺などに規則的に配列
しなければならないことから、パッド数の増加は直ちに
チップ面積に影響するのに対し、テスト回路のトランジ
スタやスイッチとしてのＭＯＳトランジスタＰ１，Ｐ２
或いは配線などは、チップ上のデッド・スペースなどに
レイアウトすることができるので、極論すればチップ面
積に及ぼす影響はないといって構わない。
【００２０】尚、本実施の形態においては、基準電圧発
生回路１２の出力点とパッド２との間及び、降圧回路１
３の出力点とパッド２との間に挿入するＭＯＳトランジ
スタにｐチャネル型のものを用いたが、これらのトラン
ジスタをｎチャネル型ＭＯＳトランジスタで構成するこ
ともできる。但し、その場合は、パッド２と基準電位発
生回路１２の出力点との間及び、パッド２と降圧回路１
３の出力点の間には、ｎＭＯＳトランジスタにおける所
謂「しきい値落ち」（ｎＭＯＳトランジスタにおいて、
ドレイン電圧とゲート電圧が与えられたとき、ソース電
圧はゲート電圧からトランジスタのしきい値電圧を差し
引いた電圧以上にはならない現象）による電位差が生じ
るので、基準電圧ＶREF 及び降圧電源電圧ＶINT を正確
に測定するには、測定したパッド２の電圧値にｎＭＯＳ
トランジスタのしきい値電圧に基づく補正を加える必要
がある。
生回路１２の出力点とパッド２との間及び、降圧回路１
３の出力点とパッド２との間に挿入するＭＯＳトランジ
スタにｐチャネル型のものを用いたが、これらのトラン
ジスタをｎチャネル型ＭＯＳトランジスタで構成するこ
ともできる。但し、その場合は、パッド２と基準電位発
生回路１２の出力点との間及び、パッド２と降圧回路１
３の出力点の間には、ｎＭＯＳトランジスタにおける所
謂「しきい値落ち」（ｎＭＯＳトランジスタにおいて、
ドレイン電圧とゲート電圧が与えられたとき、ソース電
圧はゲート電圧からトランジスタのしきい値電圧を差し
引いた電圧以上にはならない現象）による電位差が生じ
るので、基準電圧ＶREF 及び降圧電源電圧ＶINT を正確
に測定するには、測定したパッド２の電圧値にｎＭＯＳ
トランジスタのしきい値電圧に基づく補正を加える必要
がある。
【００２１】次に、本発明の第２の実施の形態について
説明する。図３は、本発明の第２の実施の形態に係る半
導体記憶装置におけるチップの、レイアウトの一例を模
式的に示す図である。図３と図１とを比較して、本実施
の形態に係るチップ１Ｂが第１の実施の形態に係るチッ
プ１Ａと異なるのは、 ｐＭＯＳトランジスタに替えて、ｎＭＯＳトランジス
タＮ１，Ｎ２を用いている点、 それらｎＭＯＳトランジスタＮ１，Ｎ２のゲート電極
に、昇圧回路１５からの昇圧出力電圧ＶB を、それぞれ
ｐＭＯＳトランジスタＰ３，Ｐ４を介して入力している
点及び、 上記ｐＭＯＳトランジスタＰ３，Ｐ４を、テスト回路
１４からの信号Ｃ１，Ｃ２で相補にオン、オフさせてい
る点である。
説明する。図３は、本発明の第２の実施の形態に係る半
導体記憶装置におけるチップの、レイアウトの一例を模
式的に示す図である。図３と図１とを比較して、本実施
の形態に係るチップ１Ｂが第１の実施の形態に係るチッ
プ１Ａと異なるのは、 ｐＭＯＳトランジスタに替えて、ｎＭＯＳトランジス
タＮ１，Ｎ２を用いている点、 それらｎＭＯＳトランジスタＮ１，Ｎ２のゲート電極
に、昇圧回路１５からの昇圧出力電圧ＶB を、それぞれ
ｐＭＯＳトランジスタＰ３，Ｐ４を介して入力している
点及び、 上記ｐＭＯＳトランジスタＰ３，Ｐ４を、テスト回路
１４からの信号Ｃ１，Ｃ２で相補にオン、オフさせてい
る点である。
【００２２】昇圧回路１５は、外部電源電圧ＶCCをこれ
より高い電圧ＶCC＋α（＝ＶB ）に昇圧する回路であっ
て、例えば大容量のＤＲＡＭにおいて、１トランジスタ
１キャパシタ構成のメモリセルからデータ線に読み出さ
れ或いはデータ線からメモリセルに書き込まれる信号電
圧が、スイッチとしてのｎＭＯＳトランジスタにおける
しきい値落ちによって低下してしまうのを防ぐために、
ワード線に高い電圧を与えるためのものであって、従
来、大容量の半導体記憶装置には欠かせない回路であ
る。本実施の形態においては、そのような従来の半導体
記憶装置に搭載されている昇圧回路をそのまま流用する
ので、昇圧回路１５を特に新たに設ける必要はなく、こ
れによるチップ面積の増加はない。
より高い電圧ＶCC＋α（＝ＶB ）に昇圧する回路であっ
て、例えば大容量のＤＲＡＭにおいて、１トランジスタ
１キャパシタ構成のメモリセルからデータ線に読み出さ
れ或いはデータ線からメモリセルに書き込まれる信号電
圧が、スイッチとしてのｎＭＯＳトランジスタにおける
しきい値落ちによって低下してしまうのを防ぐために、
ワード線に高い電圧を与えるためのものであって、従
来、大容量の半導体記憶装置には欠かせない回路であ
る。本実施の形態においては、そのような従来の半導体
記憶装置に搭載されている昇圧回路をそのまま流用する
ので、昇圧回路１５を特に新たに設ける必要はなく、こ
れによるチップ面積の増加はない。
【００２３】図４に、本実施の形態における各信号の動
作波形を示す。図４を参照して、本実施の形態において
も、第１の実施の形態におけると同様に、時刻Ｔ２０に
おいてロウ・アドレス・ストローブ信号ＲＡＳ、カラム
・アドレス・ストローブ信号ＣＡＳ及びライトイネーブ
ル信号ＷＥがハイレベルからロウレベルに立ち下がった
直後のクロック信号ＣＬＫの立上り（時刻Ｔ２１）で、
通常の記憶動作モードから試験モードにエントリーす
る。
作波形を示す。図４を参照して、本実施の形態において
も、第１の実施の形態におけると同様に、時刻Ｔ２０に
おいてロウ・アドレス・ストローブ信号ＲＡＳ、カラム
・アドレス・ストローブ信号ＣＡＳ及びライトイネーブ
ル信号ＷＥがハイレベルからロウレベルに立ち下がった
直後のクロック信号ＣＬＫの立上り（時刻Ｔ２１）で、
通常の記憶動作モードから試験モードにエントリーす
る。
【００２４】いま、記憶装置が時刻Ｔ２１以前の通常の
記憶動作モードにあるときは、テスト回路１４は非活性
状態にあり、ハイレベルの信号Ｃ１とロウレベルの信号
Ｃ２を出力している。従って、テスト回路１４の出力点
に接続されている２つのｐＭＯＳトランジスタのうちト
ランジスタＰ３はオフ状態になっている。一方、ｐＭＯ
ＳトランジスタＰ４はオン状態になっていて、パッド２
に接続されているｎＭＯＳトランジスタＮ２のゲート電
極に、昇圧回路１５の出力電圧ＶB を伝達している。そ
の結果、パッド２に接続されている２つのｎＭＯＳトラ
ンジスタのうちトランジスタＮ１はオフ状態に、ｎＭＯ
ＳトランジスタＮ２はオン状態になっていて、パッド２
には降圧回路１３の出力である内部電源電圧ＶINT が出
力されている。このとき、ｎＭＯＳトランジスタＮ２の
ゲート電極に印加されている昇圧回路１５の出力電圧Ｖ
B は、電源電圧ＶCCより高いＶCC＋αの電圧に昇圧され
ているので、ｎＭＯＳトランジスタＮ２におけるしきい
値落ちはない。従って、パッド２には内部電源電圧Ｖ
INT がそのまま出力され、内部電源電圧ＶINT の測定値
に補正を加える必要はない。
記憶動作モードにあるときは、テスト回路１４は非活性
状態にあり、ハイレベルの信号Ｃ１とロウレベルの信号
Ｃ２を出力している。従って、テスト回路１４の出力点
に接続されている２つのｐＭＯＳトランジスタのうちト
ランジスタＰ３はオフ状態になっている。一方、ｐＭＯ
ＳトランジスタＰ４はオン状態になっていて、パッド２
に接続されているｎＭＯＳトランジスタＮ２のゲート電
極に、昇圧回路１５の出力電圧ＶB を伝達している。そ
の結果、パッド２に接続されている２つのｎＭＯＳトラ
ンジスタのうちトランジスタＮ１はオフ状態に、ｎＭＯ
ＳトランジスタＮ２はオン状態になっていて、パッド２
には降圧回路１３の出力である内部電源電圧ＶINT が出
力されている。このとき、ｎＭＯＳトランジスタＮ２の
ゲート電極に印加されている昇圧回路１５の出力電圧Ｖ
B は、電源電圧ＶCCより高いＶCC＋αの電圧に昇圧され
ているので、ｎＭＯＳトランジスタＮ２におけるしきい
値落ちはない。従って、パッド２には内部電源電圧Ｖ
INT がそのまま出力され、内部電源電圧ＶINT の測定値
に補正を加える必要はない。
【００２５】次に、時刻Ｔ２１に記憶装置が試験モード
にエントリーすると、それと同時に、テスト回路１４の
出力信号Ｃ１がそれまでのハイレベルからロウレベルに
遷移し、信号Ｃ２はロウレベルからハイレベルに遷移す
る。これにより、テスト回路１４に接続されている２つ
のｐＭＯＳトランジスタのうちトランジスタＰ３はオフ
状態からオン状態に切り替り、ｐＭＯＳトランジスタＰ
４はオフ状態に変る。その結果、パッド２に接続されて
いる２つのｎＭＯＳトランジスタのうちトランジスタＮ
１は、ゲート電極に昇圧回路１５の出力電圧ＶB を与え
られてオフ状態からオン状態に変化し、一方、ｎＭＯＳ
トランジスタＮ２はオン状態からオフ状態に変化して、
パッド２には基準電圧発生回路１２の出力である基準電
圧ＶREFが出力される。このとき、ｎＭＯＳトランジス
タＮ１のゲート電極には、電源電圧ＶCCより高いＶCC＋
αの電圧にされた昇圧回路１５の出力電圧ＶB が印加さ
れるので、ｎＭＯＳトランジスタＮ１におけるしきい値
落ちはない。従って、パッド２には基準電圧ＶREF がそ
のまま出力され、その測定値に補正を加える必要はな
い。
にエントリーすると、それと同時に、テスト回路１４の
出力信号Ｃ１がそれまでのハイレベルからロウレベルに
遷移し、信号Ｃ２はロウレベルからハイレベルに遷移す
る。これにより、テスト回路１４に接続されている２つ
のｐＭＯＳトランジスタのうちトランジスタＰ３はオフ
状態からオン状態に切り替り、ｐＭＯＳトランジスタＰ
４はオフ状態に変る。その結果、パッド２に接続されて
いる２つのｎＭＯＳトランジスタのうちトランジスタＮ
１は、ゲート電極に昇圧回路１５の出力電圧ＶB を与え
られてオフ状態からオン状態に変化し、一方、ｎＭＯＳ
トランジスタＮ２はオン状態からオフ状態に変化して、
パッド２には基準電圧発生回路１２の出力である基準電
圧ＶREFが出力される。このとき、ｎＭＯＳトランジス
タＮ１のゲート電極には、電源電圧ＶCCより高いＶCC＋
αの電圧にされた昇圧回路１５の出力電圧ＶB が印加さ
れるので、ｎＭＯＳトランジスタＮ１におけるしきい値
落ちはない。従って、パッド２には基準電圧ＶREF がそ
のまま出力され、その測定値に補正を加える必要はな
い。
【００２６】図５に、本実施の形態におけるテスト回路
１４の一例の回路図を示す。この図に示すテスト回路１
４は、アドレス信号Ａn のデコード出力がハイレベルの
とき活性化され、デコード出力がロウレベルのときは非
活性状態にある。いま、デコード出力がロウレベルでテ
スト回路１４が非活性状態にあるとき、すなわち図４に
示すタイミングチャートにおいて時刻Ｔ２１以前の場合
は、ｎＭＯＳトランジスタＮ５がオン状態、Ｎ７がオフ
状態で、ｐＭＯＳトランジスタＰ４はオン状態になる。
又、ｎＭＯＳトランジスタＮ６がオフ状態、Ｎ８がオン
状態で、ｐＭＯＳトランジスタＰ３はオフ状態になる。
従って、図３において、ｎＭＯＳトランジスタＮ２は、
ｐＭＯＳトランジスタＰ４を介してゲート電極に昇圧電
圧ＶB ＝ＶCC＋αを与えられるので導通し、降圧回路の
出力電圧ＶINT をパッド２に出力する。一方、ｎＭＯＳ
トランジスタＮ１は、基準電圧発生回路１２の出力点と
パッド２との間を遮断する。
１４の一例の回路図を示す。この図に示すテスト回路１
４は、アドレス信号Ａn のデコード出力がハイレベルの
とき活性化され、デコード出力がロウレベルのときは非
活性状態にある。いま、デコード出力がロウレベルでテ
スト回路１４が非活性状態にあるとき、すなわち図４に
示すタイミングチャートにおいて時刻Ｔ２１以前の場合
は、ｎＭＯＳトランジスタＮ５がオン状態、Ｎ７がオフ
状態で、ｐＭＯＳトランジスタＰ４はオン状態になる。
又、ｎＭＯＳトランジスタＮ６がオフ状態、Ｎ８がオン
状態で、ｐＭＯＳトランジスタＰ３はオフ状態になる。
従って、図３において、ｎＭＯＳトランジスタＮ２は、
ｐＭＯＳトランジスタＰ４を介してゲート電極に昇圧電
圧ＶB ＝ＶCC＋αを与えられるので導通し、降圧回路の
出力電圧ＶINT をパッド２に出力する。一方、ｎＭＯＳ
トランジスタＮ１は、基準電圧発生回路１２の出力点と
パッド２との間を遮断する。
【００２７】一方、デコード出力がロウレベルでテスト
回路１４が非活性状態にあるとき、すなわち図４に示す
タイミングチャートにおいて時刻Ｔ２１以後は、ｎＭＯ
ＳトランジスタＮ５がオフ状態、Ｎ７がオン状態で、ｐ
ＭＯＳトランジスタＰ４はオフ状態になる。又、ｎＭＯ
ＳトランジスタＮ６がオン状態、Ｎ８がオフ状態で、ｐ
ＭＯＳトランジスタＰ３はオン状態になる。従って、図
３において、ｎＭＯＳトランジスタＮ１は、ｐＭＯＳト
ランジスタＰ３を介してゲート電極に昇圧電圧ＶB を与
えられるので導通し、基準電圧発生回路の出力電圧Ｖ
REF をパッド２に出力する。一方、ｎＭＯＳトランジス
タＮ２は、降圧回路１３の出力点とパッド２との間を遮
断する。
回路１４が非活性状態にあるとき、すなわち図４に示す
タイミングチャートにおいて時刻Ｔ２１以後は、ｎＭＯ
ＳトランジスタＮ５がオフ状態、Ｎ７がオン状態で、ｐ
ＭＯＳトランジスタＰ４はオフ状態になる。又、ｎＭＯ
ＳトランジスタＮ６がオン状態、Ｎ８がオフ状態で、ｐ
ＭＯＳトランジスタＰ３はオン状態になる。従って、図
３において、ｎＭＯＳトランジスタＮ１は、ｐＭＯＳト
ランジスタＰ３を介してゲート電極に昇圧電圧ＶB を与
えられるので導通し、基準電圧発生回路の出力電圧Ｖ
REF をパッド２に出力する。一方、ｎＭＯＳトランジス
タＮ２は、降圧回路１３の出力点とパッド２との間を遮
断する。
【００２８】一例として図５に示すテスト回路１４は、
当然、第１の実施の形態に係る記憶装置にも適用でき
る。但し、第２の実施の形態においては、第１の実施の
形態におけると違って、昇圧電圧ＶB をオン、オフする
ので、テスト回路１４中のｎＭＯＳトランジスタＮ５，
Ｎ６には、高い電界が加わることを考慮して、ゲート幅
が３．０μｍ程度、ゲート長が１．０μｍ程度の、第１
の実施の形態におけるよりサイズの大きいトランジスタ
を用いる方が望ましい。また、第１の実施の形態に比
べ、２つのｐＭＯＳトランジスタＰ３，Ｐ４が余分に必
要である。従って、第１の実施の形態に比べ、それらの
分面積が大きくなるが、その増加分はパッド１個の面積
に比べて無視できる。
当然、第１の実施の形態に係る記憶装置にも適用でき
る。但し、第２の実施の形態においては、第１の実施の
形態におけると違って、昇圧電圧ＶB をオン、オフする
ので、テスト回路１４中のｎＭＯＳトランジスタＮ５，
Ｎ６には、高い電界が加わることを考慮して、ゲート幅
が３．０μｍ程度、ゲート長が１．０μｍ程度の、第１
の実施の形態におけるよりサイズの大きいトランジスタ
を用いる方が望ましい。また、第１の実施の形態に比
べ、２つのｐＭＯＳトランジスタＰ３，Ｐ４が余分に必
要である。従って、第１の実施の形態に比べ、それらの
分面積が大きくなるが、その増加分はパッド１個の面積
に比べて無視できる。
【００２９】
【発明の効果】本発明によれば、基準電圧発生回路の出
力電圧及び降圧回路の出力電圧の監視、測定のために従
来２つ必要であったパッドを同じ１つのパッドで共用で
きるので、パッド数が減った分、チップ面積を縮小でき
る。
力電圧及び降圧回路の出力電圧の監視、測定のために従
来２つ必要であったパッドを同じ１つのパッドで共用で
きるので、パッド数が減った分、チップ面積を縮小でき
る。
【００３０】アナログスイッチには、ｐＭＯＳトランジ
スタ或いはｎＭＯＳトランジスタを用いることができ
る。ｎＭＯＳトランジスタをアナログスイッチとして用
いるときは、ｎＭＯＳトランジスタのしきい値落ち現象
に基づく測定値の補正が必要になるが、その場合は、従
来の記憶装置に通常搭載されている昇圧回路の出力電圧
をアナログスイッチとしてのｎＭＯＳトランジスタのゲ
ート電極に入力するように構成すれば、測定値の補正が
不要になる。
スタ或いはｎＭＯＳトランジスタを用いることができ
る。ｎＭＯＳトランジスタをアナログスイッチとして用
いるときは、ｎＭＯＳトランジスタのしきい値落ち現象
に基づく測定値の補正が必要になるが、その場合は、従
来の記憶装置に通常搭載されている昇圧回路の出力電圧
をアナログスイッチとしてのｎＭＯＳトランジスタのゲ
ート電極に入力するように構成すれば、測定値の補正が
不要になる。
【図１】本発明の第１の実施の形態に係る半導体記憶装
置におけるチップのレイアウトの一例を模式的に示す図
である。
置におけるチップのレイアウトの一例を模式的に示す図
である。
【図２】第１の実施の形態における各信号の動作波形を
示す図である。
示す図である。
【図３】本発明の第２の実施の形態に係る半導体記憶装
置におけるチップのレイアウトの一例を模式的に示す図
である。
置におけるチップのレイアウトの一例を模式的に示す図
である。
【図４】第２の実施の形態における各信号の動作波形を
示す図である。
示す図である。
【図５】テスト回路の一例の回路図を示す図である。
【図６】半導体記憶装置における、外部電源電圧と、内
部電源電圧と、基準電圧との関係の一例を示す図であ
る。
部電源電圧と、基準電圧との関係の一例を示す図であ
る。
【図７】従来の技術による半導体記憶装置におけるチッ
プのレイアウトの一例を模式的に示す図である。
プのレイアウトの一例を模式的に示す図である。
１Ａ，１Ｂ，１Ｃ チップ ２ パッド １１Ａ，１１Ｂ テスト回路ブロック １２ 基準電圧発生回路 １３ 降圧回路 １４ テスト回路 １５ 昇圧回路 ２０，２１ パッド
Claims (8)
- 【請求項１】 チップ上に、外部から与えられる電源電
圧を降圧する降圧回路と、前記電源電圧に依存しない電
圧を発生させる基準電圧発生回路と、外部からの信号に
応じて半導体記憶装置を試験モードに切り替えて半導体
記憶装置の機能を試験するためのテスト回路ブロック
と、チップの外部との電気的接続のための複数のパッド
とを少なくとも備え、 前記基準電圧発生回路の出力点と一のパッドとの間及び
前記降圧回路の出力点と前記一のパッドとの間に各一に
接続されたアナログスイッチと、 半導体記憶装置が試験モードにエントリーしたかしない
かに応じて前記アナログスイッチの開閉を切り替える手
段であって、一方のアナログスイッチの開閉と他方のア
ナログスイッチの開閉とが互いに相補を保つように切り
替える切替え手段とを有することを特徴とする半導体記
憶装置。 - 【請求項２】 前記アナログスイッチに、ＭＯＳ電界効
果トランジスタを用いたことを特徴とする、請求項１に
記載の半導体記憶装置。 - 【請求項３】 前記ＭＯＳ電界効果トランジスタがｐチ
ャネル型のものであることを特徴とする、請求項２に記
載の半導体記憶装置。 - 【請求項４】 前記ＭＯＳ電界効果トランジスタがｎチ
ャネル型のものであることを特徴とする、請求項２に記
載の半導体記憶装置。 - 【請求項５】 チップ上に、外部から与えられる電源電
圧を昇圧して各々の前記ｎチャネル型ＭＯＳ電界効果ト
ランジスタのゲート電極に供給する昇圧回路を更に備
え、 前記昇圧回路の出力電圧の供給先を前記切替え手段によ
って相補に切り替えることにより、２つの前記ｎチャネ
ル型ＭＯＳ電界効果トランジスタの導通、非導通を相補
に切りかえるようにしたことを特徴とする、請求項４に
記載の半導体記憶装置。 - 【請求項６】 チップ上に、外部から与えられる電源電
圧を降圧する降圧回路と、 前記電源電圧に依存しない電圧を発生する基準電圧発生
回路と、 半導体記憶装置が試験モードにエントリーしたかしない
かによって状態が切り替る互いに相補の２つの信号を出
力するテスト回路と、 外部との電気的接続のための複数のパッドと、 前記降圧回路の出力点と前記複数のパッドの内の一つの
パッドとの間に電流経路をなすように接続された第１の
ｐチャネル型ＭＯＳ電界効果トランジスタと、 前記基準電圧発生回路の出力点と前記一つのパッドとの
間に電流経路をなすように接続された第２のｐチャネル
型ＭＯＳ電界効果トランジスタとを含み、 前記テスト回路の相補の２つの出力信号を、前記第１及
び第２のｐチャネル型ＭＯＳ電界効果トランジスタのゲ
ート電極に１つずつ割り当てて入力するようにしたこと
を特徴とする半導体記憶装置。 - 【請求項７】 チップ上に、外部から与えられる電源電
圧を降圧する降圧回路と、 前記電源電圧に依存しない電圧を発生する基準電圧発生
回路と、 半導体記憶装置が試験モードにエントリーしたかしない
かによって状態が切り替る互いに相補の２つの信号を出
力するテスト回路と、 外部との電気的接続のための複数のパッドと、 前記降圧回路の出力点と前記複数のパッドの内の一つの
パッドとの間に電流経路をなすように接続された第１の
ｎチャネル型ＭＯＳ電界効果トランジスタと、 前記基準電圧発生回路の出力点と前記一つのパッドとの
間に電流経路をなすように接続された第２のｎチャネル
型ＭＯＳ電界効果トランジスタとを含み、 前記テスト回路の相補の２つの出力信号を、前記第１及
び第２のｎチャネル型ＭＯＳ電界効果トランジスタのゲ
ート電極に１つずつ割り当てて入力するようにしたこと
を特徴とする半導体記憶装置。 - 【請求項８】 チップ上に、外部から与えられる電源電
圧を降圧する降圧回路と、 前記電源電圧に依存しない電圧を発生する基準電圧発生
回路と、 半導体記憶装置が試験モードにエントリーしたかしない
かによって状態が切り替る互いに相補の２つの信号を出
力するテスト回路と、 前記電源電圧を昇圧する回路と、 外部との電気的接続のための複数のパッドと、 前記降圧回路の出力点と前記複数のパッドの内の一つの
パッドとの間に電流経路をなすように接続された第１の
ｎチャネル型ＭＯＳ電界効果トランジスタと、 前記基準電圧発生回路の出力点と前記一つのパッドとの
間に電流経路をなすように接続された第２のｎチャネル
型ＭＯＳ電界効果トランジスタと、 前記昇圧回路の出力点と前記第１のｎチャネル型ＭＯＳ
電界効果トランジスタのゲート電極との間に電流経路を
なすように接続されたアナログスイッチであって、開閉
が前記テスト回路の一方の出力信号によって制御される
アナログスイッチと、 前記昇圧回路の出力点と前記第２のｎチャネル型ＭＯＳ
電界効果トランジスタのゲート電極との間に電流経路を
なすように接続されたアナログスイッチであって、開閉
が前記テスト回路の他方の出力信号によって制御される
アナログスイッチとを備えることを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33809199A JP2001153924A (ja) | 1999-11-29 | 1999-11-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33809199A JP2001153924A (ja) | 1999-11-29 | 1999-11-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001153924A true JP2001153924A (ja) | 2001-06-08 |
Family
ID=18314830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33809199A Withdrawn JP2001153924A (ja) | 1999-11-29 | 1999-11-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001153924A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004303396A (ja) * | 2003-03-28 | 2004-10-28 | Hynix Semiconductor Inc | Ｎａｎｄフラッシュメモリテスト構造及びｎａｎｄフラッシュメモリチャネル電圧測定方法 |
| US7102413B2 (en) | 2002-12-03 | 2006-09-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device |
| JP2007278987A (ja) * | 2006-04-11 | 2007-10-25 | Ricoh Co Ltd | 半導体検査装置 |
| KR100897695B1 (ko) | 2006-05-18 | 2009-05-15 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 장치 |
| JP2009288056A (ja) * | 2008-05-29 | 2009-12-10 | Toshiba Corp | スキャン出力信号遮断機能付きスキャンフリップフロップ |
| CN103713182A (zh) * | 2014-01-07 | 2014-04-09 | 上海华虹宏力半导体制造有限公司 | 芯片内部电压的监测电路及系统 |
-
1999
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