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KR100897695B1 - 반도체 장치 - Google Patents

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KR100897695B1
KR100897695B1 KR1020070047657A KR20070047657A KR100897695B1 KR 100897695 B1 KR100897695 B1 KR 100897695B1 KR 1020070047657 A KR1020070047657 A KR 1020070047657A KR 20070047657 A KR20070047657 A KR 20070047657A KR 100897695 B1 KR100897695 B1 KR 100897695B1
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KR
South Korea
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pad
power supply
gate terminal
switch
voltage
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아쯔시 다께우찌
Original Assignee
후지쯔 마이크로일렉트로닉스 가부시키가이샤
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Publication date
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Abstract

본 발명은, 내부 사용 전원 전압을 초과하는 전압을 패드에 인가한 경우에도 오프 상태를 유지할 수 있고, 또한 내부 전원과 패드 간을 중간 전위로 접속하는 경우에도 충분한 온 상태를 실현할 수 있는 패드ㆍ스위치를 제공하는 것을 목적으로 한다. 반도체 장치는, 패드와, 내부 전원선과, 내부 전원선과 패드를 소스ㆍ드레인 간의 채널에 의해 전기적으로 접속 가능하게 결합하는 MOS 트랜지스터를 포함하는 패드ㆍ스위치와, MOS 트랜지스터의 게이트 단자 및 백게이트 단자 중 적어도 한 쪽의 전기적 접속을 제어하는 제어 회로를 포함하고, 제어 회로는 게이트 단자 및 백게이트 단자 중 적어도 한 쪽을 패드에 전기적으로 접속 가능하게 구성되는 것을 특징으로 한다.
패드, 내부 전원선, 채널, 트랜지스터, 게이트 단자, 백게이트 단자, 제어 회로

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 하나의 패드와 복수의 전원 사이에 패드ㆍ스위치를 형성한 구성의 일례를 도시하는 도면.
도 2는 패드ㆍ스위치의 회로 구성의 일례를 도시하는 도면.
도 3은 테스트 신호에 의해 패드와 내부 전원 전압의 전기적 접속을 절환하는 경우의 동작에 대해서 설명하는 도면.
도 4는 내부 전압보다 낮은 전압을 외부로부터 패드에 인가한 경우의 도 2의 NMOS 트랜지스터의 동작을 설명하기 위한 도면.
도 5는 패드를 전압 VREF로 설정하는 경우의 도 2의 NMOS 트랜지스터의 동작을 설명하기 위한 도면.
도 6은 본 발명에 따른 패드ㆍ스위치를 적용한 반도체 장치의 일례로서 반도체 기억 장치의 구성을 도시하는 도면.
도 7은 본 발명에 따른 패드ㆍ스위치의 NMOS 트랜지스터의 단자 접속을 도시하는 회로도.
도 8은 패드ㆍ스위치의 구체적인 회로 구성의 일례를 도시하는 도면.
도 9는 테스트 신호의 신호값과 스위치의 상태의 대응 관계를 나타내는 표.
도 10은 본 발명에 따른 패드ㆍ스위치의 PMOS 트랜지스터의 단자 접속을 도 시하는 회로도.
도 11은 패드ㆍ스위치의 구체적인 회로 구성의 일례를 도시하는 도면.
도 12는 패드ㆍ스위치의 구성의 또 다른 일례를 도시하는 도면.
<도면의 주요부분에 대한 부호의 설명>
20 : 반도체 기억 장치
21 : 패드
22 : 패드ㆍ스위치
23 : 패드ㆍ스위치
24 : 테스트 회로
25 : 내부 전원 회로
26 : 메모리 회로
27 : 내부 전원 배선
31 : VREF 생성기
32 : VBB 생성기
33 : VPP 생성기
35 : NMOS 트랜지스터
55 : PMOS 트랜지스터
71 : NMOS 스위치 회로
72 : PMOS 스위치 회로
[특허 문헌1] 일본 특개 소63-257242호 공보
[특허 문헌2] 일본 특개 평8-304515호 공보
[특허 문헌3] 일본 특개 평4-22000호 공보
본 발명은, 일반적으로 반도체 장치에 관한 것으로, 자세하게는 패드의 전기적 접속을 절환하는 패드ㆍ스위치를 구비한 반도체 장치에 관한 것이다.
공장에서 제조된 LSI는, 출하 시에 동작 테스트가 실행된다. 동작 테스트에서는 테스터의 프로브의 복수의 침을 LSI의 복수의 패드에 동시에 접촉시킴으로써, 필요한 테스트 신호의 입력 및 출력 신호의 검출을 행한다. 이 출력 신호의 관측 결과에 기초하여, LSI의 동작이 불량인지 여부를 판정한다.
테스트 코스트를 삭감하기 위해서는, 동시에 측정하는 칩수를 늘려서, 시험 시간을 단축하는 것이 바람직하다. 이 경우, 테스터에 접속하는 1칩 당의 패드의 수는 감소한다. 따라서, 칩 내부에서 생성되는 내부 전원 전압이 올바른 전압으로 되어 있는지의 여부를 조사하기 위해서 내부 전원 전압을 테스터에 의해 측정하거나, 또한 테스트 시에 내부 전원 전압을 적정한 전압으로 설정하기 위해 외부로부터 직접 내부 전원 전압을 인가하거나 하는 경우, 하나의 패드를 복수의 내부 전원 전압에 선택적으로 접속할 수 있는 것이 바람직하다.
도 1은, 하나의 패드와 복수의 전원 사이에 패드ㆍ스위치를 형성한 구성의 일례를 도시하는 도면이다(예를 들면 특허 문헌1 및 특허 문헌2).
도 1에 도시한 바와 같이 반도체 칩의 패드(11)가 패드ㆍ스위치(12)를 통해서 내부 전압 VREF에 접속되고, 패드ㆍ스위치(13)를 통해서 내부 전압 VBB에 접속된다. 반도체 칩의 패드(11)는, 또 다른 패드ㆍ스위치(도시하지 않음)를 통해서 다른 내부 전압(도시하지 않음)에 접속되어도 된다. 여기서 내부 전압 VREF는, 예를 들면 반도체 칩 내부의 기준 전압 생성기에 의해 생성되는 기준 전위이며, 내부 전압 VBB는, 예를 들면 반도체 칩 내부의 부전위 전원에 의해 생성되는 부전위이다.
패드ㆍ스위치(12)는, 테스트 신호 tes1이 어써트 상태(예를 들면 HIGH)로 되면 도통하여, 패드(11)와 내부 전압 VREF를 전기적으로 접속한다. 마찬가지로 패드ㆍ스위치(13)는, 테스트 신호 tes2가 어써트 상태(예를 들면 HIGH)로 되면 도통하여, 버퍼(11)와 내부 전압 VBB를 전기적으로 접속한다.
도 2는, 패드ㆍ스위치의 회로 구성의 일례를 도시하는 도면이다. 도 2에 도시하는 패드ㆍ스위치(12)는, NMOS 트랜지스터(15), PMOS 트랜지스터(16), 및 인버터(17)를 포함한다. NMOS 트랜지스터(15)의 게이트에는 테스트 신호 tes1이 인가되고, PMOS 트랜지스터(16)의 게이트에는 테스트 신호 tes1의 반전 신호가 인버터(17)를 통해서 인가된다.
NMOS 트랜지스터(15)의 기판 단자 전위(백게이트 단자 전위)를, 패드(11)에 출력되는 전원 전압 중에서 가장 낮은 전위로 설정한다. 이 예에서는, 도 1에 도시된 바와 같이 패드(11)에는 내부 전압 VBB가 출력되므로，NMOS 트랜지스터(15)의 기판 단자 전위는 VBB로 설정된다. 이에 의해, 패드(11)가 VBB로 설정되었을 때에, 확산층의 접합이 순방향 바이어스 상태로 되는 것을 방지하고 있다.
또한 PMOS 트랜지스터(16)의 기판 단자 전위(백게이트 단자 전위)를, 패드(11)에 출력되는 전원 전압 중에서 가장 높은 전위로 설정한다. 이 예에서는, 패드(11)에 전원 전압 VDD가 출력되는 경우를 상정하고, PMOS 트랜지스터(16)의 기판 단자 전위는 VDD로 설정된다. 이에 의해, 패드(11)가 VDD로 설정되었을 때에, 확산층의 접합이 순방향 바이어스 상태로 되는 것을 방지하고 있다.
도 3은, 테스트 신호에 의해 패드(11)와 내부 전원 전압의 전기적 접속을 절환하는 경우의 동작에 대해서 설명하는 도면이다. 패드(11)를 통해서 반도체 칩 내부에 전압을 인가하는 경우, 전원 간이 단락하거나, 의도하지 않는 전압이 인가되거나 하는 것을 방지할 필요가 있다. 이 때문에, 도 3에 도시한 바와 같이 모든 패드ㆍ스위치가 오프로 되는 기간을 만들도록 테스트 신호를 절환하고, 이 기간 동안에 외부로부터의 인가 전압을 변화시킨다.
그러나 도 2와 같은 구성 및 도 3과 같은 동작을 이용해도, 내부 전원 전압(내부에서 사용하는 전원 전압)을 초과하는 전압을 인가하는 경우에는, 패드ㆍ스위치를 오프 상태로할 수 없다고 하는 문제가 발생한다. 이하에 예로서, 내부의 부전위 전원의 전압 VBB(예를 들면 -0.5V)보다 낮은 전압(예를 들면 -2.0V)을 외부로부터 패드(11)에 인가하는 경우에 대해 설명한다. 예를 들면 도 1에 도시하는 구성에서, 외부로부터 -2.0V의 전압을 패드(11)에 인가하고, 패드(11)로부터 다른 패드ㆍ스위치(도시하지 않음)를 통해서 칩 내부에 -2.0V의 전압을 공급하는 경우를 고려한다. 이 때, 예를 들면 패드ㆍ스위치(12)의 NMOS 트랜지스터(15) 및 PMOS 트랜지스터(16)(도 2 참조)는 비도통 상태(오프 상태)로 되어 있을 필요가 있다.
도 4는, 내부 전압 VBB보다 낮은 전압을 외부로부터 패드(11)에 인가한 경우의 도 2의 NMOS 트랜지스터(15)의 동작을 설명하기 위한 도면이다.
NMOS 트랜지스터(15)를 오프 상태로 설정하는 경우, NMOS 트랜지스터(15)의 게이트 단자에 인가되는 테스트 신호는 VBB이다. 또한 상술한 바와 같이, 백게이트 단자에 인가되는 전압도 VBB이다. 소스 단자 및 드레인 단자에는 각각, 패드(11)와 내부 전원 VREF가 접속된다.
패드(11)의 전압이 내부의 부전위 전원의 전압 VBB보다 낮은 경우, NMOS 트랜지스터(15)의 N형 확산층의 접합이 순방향 바이어스 상태로 되고, 백게이트 단자의 전압 VBB는, 패드 전압(소스 단자 전압)에 0.6V 정도의 순방향 전압(Vf)을 더한 전압으로 설정되게 된다. 이 결과, 게이트 단자에 인가되어 있는 전압 VBB가 소스 전압보다도 Vf만큼 높은 전위로 되어, NMOS 트랜지스터(15)가 오프 상태가 아니게 된다. 즉, NMOS 트랜지스터(15)가 도통해서 내부 전압 VREF가 패드(11)에 접속되게 된다.
이상의 설명은, 내부의 부전위 전원의 전압보다 낮은 전압을 패드(11)에 인가하는 경우의 NMOS 트랜지스터의 상태에 대해서 설명한 것이다. 마찬가지로, 내부의 승압 전원의 전압보다 높은 전압을 패드(11)에 인가하는 경우에도, PMOS 트랜지스터(16)의 상태에 대해서도 마찬가지의 상황이 발생하여, 오프 상태가 아니게 된다고 하는 문제가 있다.
또한 VDD(1.6V)와 VBB(-0.5V)의 중간 부근의 전위 VREF(1.0V)를 패드(11)에 접속하는 경우, NMOS 트랜지스터(15)의 컨덕턴스가 작아진다고 하는 문제가 있다. 도 5는, 패드(11)를 전압 VREF로 설정하는 경우의 도 2의 NMOS 트랜지스터(15)의 동작을 설명하기 위한 도면이다.
NMOS 트랜지스터(15)를 온 상태로 설정하는 경우, NMOS 트랜지스터(15)의 게이트 단자에 인가되는 테스트 신호는 VDD(1.6V)이다. 또한 상술한 바와 같이, 백게이트 단자에 인가되는 전압은 VBB(-0.5V)이다. 소스 단자 및 드레인 단자는 내부 전원 VREF(1.0V)로 설정된다.
이 경우, 소스 단자를 중간 전위로 설정함으로써, 백게이트ㆍ소스 간 전압 Vbs가 -1.5V로 커지게 되어, 임계값 전압(Vth)이 백바이어스 효과에 의해 상승한다. 또한 게이트ㆍ소스 간 전압 Vgs가 0.6V로 작아진다. 그 결과, NMOS 트랜지스터(15)의 컨덕턴스가 낮아져, 충분한 전기적 도통을 도모할 없다고 하는 문제가 발생한다.
이상을 감안하여, 본 발명은, 내부 사용 전원 전압을 초과하는 전압을 패드에 인가한 경우에도 오프 상태를 유지할 수 있고, 또한 내부 전원과 패드 간을 중간 전위로 접속하는 경우에도 충분한 온 상태를 실현할 수 있는 패드ㆍ스위치를 제공하는 것을 목적으로 한다.
반도체 장치는, 패드와, 내부 전원선과, 상기 내부 전원선과 상기 패드를 소 스ㆍ드레인 간의 채널에 의해 전기적으로 접속 가능하게 결합하는 MOS 트랜지스터를 포함하는 패드ㆍ스위치와, 상기 MOS 트랜지스터의 게이트 단자 및 백게이트 단자 중 적어도 한 쪽의 전기적 접속을 제어하는 제어 회로를 포함하고, 상기 제어 회로는 상기 게이트 단자 및 백게이트 단자 중 적어도 한 쪽을 상기 패드에 전기적으로 접속 가능하게 구성되는 것을 특징으로 한다.
<발명을 실시하기 위한 최량의 형태>
이하에, 본 발명의 실시예를 첨부의 도면을 이용해서 상세하게 설명한다.
도 6은, 본 발명에 따른 패드ㆍ스위치를 적용한 반도체 장치의 일례로서 반도체 기억 장치의 구성을 도시하는 도면이다. 본 발명에 따른 패드ㆍ스위치는, 반도체 기억 장치에 한정되지 않고, 패드를 통해서 외부로부터 테스트를 실시하는 것이 필요한 여러가지의 반도체 장치에 적용할 수 있다.
도 6의 반도체 기억 장치(20)는, 패드(21), 패드ㆍ스위치(22), 패드ㆍ스위치(23), 테스트 회로(24), 내부 전원 회로(25), 메모리 회로(26), 및 내부 전원 배선(27)을 포함한다. 내부 전원 회로(25)는, VREF 생성기(31), VBB 생성기(32), 및 VPP 생성기(33)를 포함한다.
반도체 기억 장치(20)는 도시되지 않은 외부 테스터에 접속되어, 외부 테스터로부터 테스트 커맨드를 수취한다. 테스트 회로(24)는, 수취한 테스트 커맨드를 디코드하고, 이 디코드 결과에 따라서 테스트 신호를 송출한다. 이 테스트 신호에 따라서, 패드ㆍ스위치(22) 및 패드ㆍ스위치(23) 등의 반도체 기억 장치(20)의 각 부가, 원하는 테스트 동작을 실행한다.
반도체 기억 장치(20)는, 내부 전원 전압이 원하는 전압으로 설정되어 있는지의 여부를 외부 테스터에 의해 조사하기 위해서 패드(21)를 통해서 외부 테스터에 내부 전원 전압을 공급함과 함께 내부 전원 전압을 외부로부터 설정한 소정의 전압으로 설정하기 위해 외부 테스터로부터 패드(21)를 통해서 원하는 전압을 수취한다. 이 때, 테스트 회로(24)가 테스트 신호를 제어해서 패드ㆍ스위치(22) 또는 패드ㆍ스위치(23)를 도통 상태로 함으로써, 패드ㆍ스위치(22) 또는 패드ㆍ스위치(23)를 통해서 패드(21)와 내부 전원 배선(27)을 전기적으로 접속한다. 반도체 기억 장치(20)의 패드(21)는, 또 다른 패드ㆍ스위치(도시하지 않음)를 통해서 다른 내부 전압(도시하지 않음)에 접속되어도 된다.
VPP 생성기(33)는, 외부로부터 공급되는 전원 전압 VDD에 기초하여, 승압 전압 VPP를 생성한다. 구체적으로는, 오실레이터의 발진 신호에 의해 용량 소자의 일단의 전위를 업ㆍ다운시키고, 업ㆍ다운 동작마다 용량의 전하를 축적해 가는 펌프 회로가 이용된다. VBB 생성기(32)는, 외부로부터 공급되는 전원 전압 VSS에 기초하여, 마이너스의 전압 VBB를 생성한다. VBB 생성기(32)도 VPP 생성기(33)와 마찬가지로, 용량 결합을 이용한 펌프 회로에 의해 실현할 수 있다. VREF 생성기(31)는, 반도체 기억 장치(20)의 각 부에서 전압 비교의 대상으로서 사용되는 기준 전압 VREF를 생성하는 회로이다. VREF 생성기(31)는 예를 들면 저항 분압기 등으로 구성할 수 있다. 기준 전압 VREF는 예를 들면, VPP 생성기(33)나 VBB 생성기(32)에 있어서의 참조 전위로서 사용된다.
메모리 회로(26)는, 메모리셀 배열, 비트선, 워드선, 센스 앰프 등의 코어 회로와, 외부로부터의 어드레스 신호를 디코드하는 어드레스 디코더, 외부로부터의 커맨드 신호를 디코드하는 커맨드 디코더, 입출력 회로 등의 주변 회로를 포함한다. 메모리 회로(26)는, 외부로부터 공급되는 판독 커맨드ㆍ기입 커맨드 등의 커맨드를 디코드하고, 그 디코드 결과에 따라서, 어드레스 신호에 의해 지정된 어드레스에 대한 데이터 읽어내기ㆍ써넣기 액세스 동작을 실행한다. 승압 전압 VPP는 예를 들면 워드선 활성화 전압으로서 이용된다. 부전압 VBB는 예를 들면 메모리 배열에서 사용된다.
도 7은, 본 발명에 따른 패드ㆍ스위치의 NMOS 트랜지스터의 단자 접속을 도시하는 회로도이다.
도 7에 도시하는 NMOS 트랜지스터(35)는, 내부 전압 VREF와 패드(21) 간을 소스ㆍ드레인 간의 채널에 의해 전기적으로 접속하는 트랜지스터로서, 패드ㆍ스위치(22)에서 이용된다. NMOS 트랜지스터(35)의 게이트 단자는, 스위치 회로(36)를 통하여, 내부 전원 전압 VBB, 외부로부터 공급되어 내부에서 사용되는 전원 전압 VDD, 또는 패드(21) 중의 어느 하나에 선택적으로 접속 가능하게 구성되어 있다. 또한 NMOS 트랜지스터(35)의 백게이트 단자는, 스위치 회로(37)를 통하여, 선택적으로 내부 전원 전압 VBB 또는 패드(21) 중의 어느 하나에 선택적으로 접속 가능하게 구성되어 있다.
스위치 회로(36) 및 스위치 회로(37)의 접속 상태는, 테스트 회로(24)(도 6참조)로부터의 테스트 신호에 의해 제어된다.
패드(21)에 내부 사용 전원 전압을 초과하는 전압을 외부로부터 인가하는 경 우, 즉 도 7의 NMOS의 예에서는，VBB 생성기(32)가 생성하는 부전압 VBB보다도 낮은 전위를 외부로부터 패드(21)에 인가하는 경우, NMOS 트랜지스터(35)의 게이트 단자는 패드(21)에 접속된다. 패드(21)에 내부 사용 전원 전압을 초과하는 전압을 인가하는 경우 이외의 경우, NMOS 트랜지스터(35)의 게이트 단자는, 내부 전원 전압 VBB 또는 외부로부터 공급되어 내부에서 사용되는 전원 전압 VDD 중의 어느 하나에 접속된다. 구체적으로는，NMOS 트랜지스터(35)를 오프 상태(비도통 상태)로 하는 경우에는 게이트 단자를 내부 전원 전압 VBB에 접속하고, NMOS 트랜지스터(35)를 온 상태(도통 상태)로 하는 경우에는 게이트 단자를 전원 전압 VDD에 접속한다.
상기 구성에 의해, VBB 생성기(32)가 생성하는 부전압 VBB보다도 낮은 전위를 외부로부터 패드(21)에 인가하는 경우에도, NMOS 트랜지스터(35)의 게이트 단자가 패드(21)의 전위로 설정된다. 따라서, NMOS 트랜지스터(35)의 게이트 전위는 소스 전위와 동전위로서, NMOS 트랜지스터(35)가 도통하게 될 경우는 없다.
또한 백게이트 단자에 대해서는, NMOS 트랜지스터(35)를 도통 상태로 하는 경우에는 패드(21)에 접속하고, NMOS 트랜지스터(35)를 비도통 상태로 하는 경우에는 내부 부전압 VBB에 접속한다. 이 구성에 의해, NMOS 트랜지스터(35)를 도통 상태로 해서 패드(21)를 내부 전원 전압 VREF로 설정하는 경우에는, 백게이트 단자가 패드(21)와 동전위, 즉 내부 전원 전압 VREF와 동전위로 설정된다. 따라서, NMOS 트랜지스터(35)의 소스ㆍ드레인 단자가, VDD(1.6V)와 VBB(-0.5V)의 중간적인 전압인 VREF(1.0V)로 설정된 경우에도, 백게이트ㆍ소스간 전압 Vbs는 0V이며, 임계값 전압(Vth)이 백바이어스 효과에 의해 상승하지 않는다. 따라서, 게이트ㆍ소스간 전압 Vgs가 0.6V 정도이어도, NMOS 트랜지스터(35)는 적절하게 온 상태(도통 상태)로 될 수 있다.
도 8은, 패드ㆍ스위치(22)의 구체적인 회로 구성의 일례를 도시하는 도면이다. 도 8의 회로는, NMOS 트랜지스터(35), NAND 회로(41), 인버터(42), 인버터(43), PMOS 트랜지스터(44), 및 NMOS 트랜지스터(45 및 49)를 포함한다.
도 8의 회로에서, 테스트 신호 tes 및 dpv는, 도 6의 테스트 회로(24)로부터 공급된다. 테스트 회로(24)가, 외부로부터 공급되는 테스트 커맨드를 디코드한 결과에 따라서 테스트 신호 tes 및 dpv를 설정함으로써, NMOS 트랜지스터(35)의 게이트 단자 및 백게이트 단자가 적절한 전위에 접속된다.
도 9는, 테스트 신호 tes 및 dpv의 신호값과 스위치의 상태(NMOS 트랜지스터(35)의 온ㆍ오프의 상태)의 대응 관계를 나타내는 표이다. 도 9에 도시된 바와 같이, 테스트 신호 tes의 HIGH/LOW에 의해 NMOS 트랜지스터(35)의 도통/비도통을 구별하고, 테스트 신호 dpv의 HIGH/LOW에 의해 칩 내부에서 사용하는 전원 전압을 초과하는 전압이 인가된 상태/인가되어 있지 않은 상태를 구별하고 있다.
NMOS 트랜지스터(35)를 온 상태(도통 상태)로 하는 경우, 테스트 신호 tes 및 dpv는 각각 HIGH 및 LOW로 설정된다. PMOS 트랜지스터(44)가 온 상태로 되므로, NMOS 트랜지스터(35)의 게이트 단자는 VDD로 된다. 또한 NMOS 트랜지스터(49)가 온 상태로 되므로, NMOS 트랜지스터(35)의 백게이트 단자는 패드(21)에 접속된다.
NMOS 트랜지스터(35)를 오프 상태(비도통 상태)로 하는 경우, 테스트 신호 tes 및 dpv는 쌍방 모두에 LOW로 설정된다. NMOS 트랜지스터(45 및 46)가 온 상태로 되므로, NMOS 트랜지스터(35)의 게이트 단자는 VBB로 된다. 또한 NMOS 트랜지스터(48)가 온 상태로 되므로, NMOS 트랜지스터(35)의 백게이트 단자는 VBB에 접속된다.
패드(21)에 VBB보다도 낮은 부전압을 인가하는 경우, 테스트 신호 tes 및 dpv는 각각 LOW 및 HIGH로 설정된다. NMOS 트랜지스터(47)가 온 상태로 되므로, NMOS 트랜지스터(35)의 게이트 단자는 패드(21)에 접속된다. 또한 NMOS 트랜지스터(48)가 온 상태로 되므로, NMOS 트랜지스터(35)의 백게이트 단자는 VBB에 접속된다.
이와 같이 하여, 도 7에서 설명한 바와 마찬가지로, 패드(21)에 내부 사용 전원 전압을 초과하는 전압을 외부로부터 인가하는 경우, NMOS 트랜지스터(35)의 게이트 단자는 패드(21)에 접속된다. 또한 패드(21)에 내부 사용 전원 전압을 초과하는 전압을 인가하는 경우 이외의 경우, NMOS 트랜지스터(35)를 오프 상태(비도통 상태)로 할 때에는 게이트 단자를 내부 전원 전압 VBB에 접속하고, NMOS 트랜지스터(35)를 온 상태(도통 상태)로 할 때에는 게이트 단자를 전원 전압 VDD에 접속한다. 또한 백게이트 단자에 대해서는, NMOS 트랜지스터(35)를 도통 상태로 하는 경우에는 패드(21)에 접속하고, NMOS 트랜지스터(35)를 비도통 상태로 하는 경우에는 내부 부전압 VBB에 접속한다.
도 10은, 본 발명에 따른 패드ㆍ스위치의 PMOS 트랜지스터의 단자 접속을 도 시하는 회로도이다.
도 10에 도시하는 PMOS 트랜지스터(55)는, 내부 전압 VREF와 패드(21) 간을 소스ㆍ드레인 간의 채널에 의해 전기적으로 접속하는 트랜지스터로서, 패드ㆍ스위치(22)에서 이용된다. PMOS 트랜지스터(55)의 게이트 단자는, 스위치 회로(56)를 통하여, 내부 전원 전압 VBB, 내부 전원 전압 VPP, 또는 패드(21) 중의 어느 하나에 선택적으로 접속 가능하게 구성되어 있다. 또한 PMOS 트랜지스터(55)의 백게이트 단자는 스위치 회로(57)를 통하여, 선택적으로 내부 전원 전압 VPP 또는 패드(21) 중의 어느 하나에 선택적으로 접속 가능하게 구성되어 있다.
스위치 회로(56) 및 스위치 회로(57)의 접속 상태는, 테스트 회로(24)(도 6 참조)로부터의 테스트 신호에 의해 제어된다.
패드(21)에 내부 사용 전원 전압을 초과하는 전압을 외부로부터 인가하는 경우, 즉 도 10의 PMOS의 예에서는，VPP 생성기(33)가 생성하는 승압 전압 VPP보다도 높은 전위를 외부로부터 패드(21)에 인가하는 경우, PMOS 트랜지스터(55)의 게이트 단자는 패드(21)에 접속된다. 패드(21)에 내부 사용 전원 전압을 초과하는 전압을 인가하는 경우 이외의 경우, PMOS 트랜지스터(55)의 게이트 단자는, 내부 전원 전압 VBB 또는 내부 전원 전압 VPP 중의 어느 하나에 접속된다. 구체적으로는，PMOS 트랜지스터(55)를 오프 상태(비도통 상태)로 하는 경우에는 게이트 단자를 내부 전원 전압 VPP에 접속하고, PMOS 트랜지스터(55)를 온 상태(도통 상태)로 하는 경우에는 게이트 단자를 내부 전원 전압 VBB에 접속한다.
상기 구성에 의해, VPP 생성기(33)가 생성하는 승압 전압 VPP보다도 높은 전 위를 외부로부터 패드(21)에 인가하는 경우에도, PMOS 트랜지스터(55)의 게이트 단자가 패드(21)의 전위로 설정된다. 따라서, PMOS 트랜지스터(55)의 게이트 전위는 소스 전위와 동전위이며, PMOS 트랜지스터(55)가 도통하게 될 경우는 없다.
또한 백게이트 단자에 대해서는, PMOS 트랜지스터(55)를 도통 상태로 하는 경우에는 패드(21)에 접속하고, PMOS 트랜지스터(55)를 비도통 상태로 하는 경우에는 내부 승압 전압 VPP에 접속한다. 이 구성에 의해, PMOS 트랜지스터(55)를 도통 상태로 해서 패드(21)를 내부 전원 전압 VREF로 설정하는 경우에는, 백게이트 단자가 패드(21)와 동전위, 즉 내부 전원 전압 VREF와 동전위로 설정된다. 따라서 PMOS 트랜지스터(55)의 소스ㆍ드레인 단자가, 중간적인 전압인 VREF로 설정된 경우에도, 백게이트ㆍ소스 간 전압 Vbs는 0V이며, 임계값 전압(Vth)이 백바이어스 효과에 의해 상승하지 않는다. 이 경우, 게이트ㆍ소스 간 전압 Vgs는 -1.5V 정도이며, PMOS 트랜지스터(55)는 적절하게 온 상태(도통 상태)로 될 수 있다.
도 11은, 패드ㆍ스위치(22)의 구체적인 회로 구성의 일례를 도시하는 도면이다. 도 11의 회로는, PMOS 트랜지스터(55), NAND 회로(61), 인버터(62), 인버터(63), NMOS 트랜지스터(64), 및 PMOS 트랜지스터(65 및 69)를 포함한다.
도 11의 회로에서, 테스트 신호 tes 및 dpv는, 도 6의 테스트 회로(24)로부터 공급된다. 테스트 회로(24)가, 외부로부터 공급되는 테스트 커맨드를 디코드 한 결과를 따라서 테스트 신호 tes 및 dpv를 설정함으로써, NMOS 트랜지스터(35)의 게이트 단자 및 백게이트 단자가 적절한 전위에 접속된다. 이들 테스트 신호는, 도 9의 표를 따라서 설정된다. 즉, 테스트 신호 tes의 HIGH/LOW에 의해 PMOS 트랜 지스터(55)의 도통/비도통을 구별하고, 테스트 신호 dpv의 HIGH/LOW에 의해 칩 내부에서 사용하는 전원 전압을 초과하는 전압이 인가된 상태/인가되어 있지 않은 상태를 구별하고 있다.
PMOS 트랜지스터(55)를 온 상태(도통 상태)로 하는 경우, 테스트 신호 tes 및 dpv는 각각 HIGH 및 LOW로 설정된다. NMOS 트랜지스터(64)가 온 상태로 되므로, PMOS 트랜지스터(55)의 게이트 단자는 VBB로 된다. 또한 PMOS 트랜지스터(69)가 온 상태로 되므로, PMOS 트랜지스터(55)의 백게이트 단자는 패드(21)에 접속된다.
PMOS 트랜지스터(55)를 오프 상태(비도통 상태)로 하는 경우, 테스트 신호 tes 및 dpv는 쌍방 모두 LOW로 설정된다. PMOS 트랜지스터(65 및 66)가 온 상태로 되므로, PMOS 트랜지스터(55)의 게이트 단자는 VPP로 된다. 또한 PMOS 트랜지스터(68)가 온 상태로 되므로, PMOS 트랜지스터(55)의 백게이트 단자는 VPP에 접속된다.
패드(21)에 VPP보다도 높은 정전압을 인가하는 경우, 테스트 신호 tes 및 dpv는 각각 LOW 및 HIGH로 설정된다. PMOS 트랜지스터(67)가 온 상태로 되므로, PMOS 트랜지스터(55)의 게이트 단자는 패드(21)에 접속된다. 또한 PMOS 트랜지스터(68)가 온 상태로 되므로, PMOS 트랜지스터(55)의 백게이트 단자는 VPP에 접속된다.
이와 같이 하여, 패드(21)에 내부 사용 전원 전압을 초과하는 전압을 외부로부터 인가하는 경우, PMOS 트랜지스터(55)의 게이트 단자는 패드(21)에 접속된다. 또한 패드(21)에 내부 사용 전원 전압을 초과하는 전압을 인가하는 경우 이외의 경우, PMOS 트랜지스터(55)를 오프 상태(비도통 상태)로 할 때에는 게이트 단자를 내부 전원 전압 VPP에 접속하고, PMOS 트랜지스터(55)를 온 상태(도통 상태)로 할 때에는 게이트 단자를 내부 전원 전압 VBB에 접속한다. 또한 백게이트 단자에 대해서는, PMOS 트랜지스터(55)를 도통 상태로 하는 경우에는 패드(21)에 접속하고, PMOS 트랜지스터(55)를 비도통 상태로 하는 경우에는 내부 승압 전압 VPP에 접속한다.
도 12은, 패드ㆍ스위치(22)의 구성의 또 다른 일례를 도시하는 도면이다. 도 12에 도시한 바와 같이 패드ㆍ스위치(22)는, NMOS 스위치 회로(71) 및 PMOS 스위치 회로(72)를 포함한다.
NMOS 스위치 회로(71)는 도 8에 도시하는 회로이며, PMOS 스위치 회로(72)는 도 11에 도시하는 회로이다. 패드ㆍ스위치(22)는, 도 8에 도시하는 NMOS 스위치 회로(71) 만으로 구성하여도 되고, 도 11에 도시하는 PMOS 스위치 회로(72) 만으로 구성하여도 되고, 혹은 도 12에 도시한 바와 같이 NMOS 스위치 회로(71)와 PMOS 스위치 회로(72)의 병렬 접속으로 하여도 된다. 이와 같이 패드(21)와 내부 전원선 사이에 NMOS 스위치 회로(71)와 PMOS 스위치 회로(72)를 병렬 접속함으로써, NMOS 스위치 회로(71)의 NMOS 트랜지스터(35)와 PMOS 스위치 회로(72)의 PMOS 트랜지스터(55)가 병렬로 접속되어, CMOS 스위치를 형성하게 된다.
패드ㆍ스위치(22)를 이러한 구성으로 함으로써, 내부에서 사용되는 전원 전압 VBB를 초과한 낮은 전위를 외부로부터 패드(21)에 인가하는 경우에도, dpv1이 HIGH로 되어 NMOS 스위치 회로(71)의 NMOS 트랜지스터(35)의 게이트 단자가 패드(21)의 전위로 설정된다. 또한 내부에서 사용되는 전원 전압 VPP를 초과한 높은 전위를 외부로부터 패드(21)에 인가하는 경우에도, dpv2가 HIGH로 되고, PMOS 스위치 회로(72)의 PMOS 트랜지스터(55)의 게이트 단자가 패드(21)의 전위로 설정된다. 따라서, 어느 경우에도, 게이트 전위가 소스 전위와 동전위로 되어, NMOS 트랜지스터(35) 또는 PMOS 트랜지스터(55)가 도통하게 될 경우는 없다.
또한 tes가 HIGH로 되어 NMOS 스위치 회로(71)의 NMOS 트랜지스터(35) 및 PMOS 스위치 회로(72)의 PMOS 트랜지스터(55)를 도통 상태로 해서 패드(21)를 내부 전원 전압 VREF로 설정하는 경우에는, 백게이트 단자가 패드(21)와 동전위, 즉 내부 전원 전압 VREF와 동전위로 설정되므로, 백게이트ㆍ소스간 전압 Vbs는 0V이며, 임계값 전압(Vth)이 백바이어스 효과에 의해 상승하는 경우는 없다. 따라서, NMOS 트랜지스터(35) 및 PMOS 트랜지스터(55)는 적절하게 온 상태(도통 상태)로 될 수 있다.
또한 이상의 설명에서는, 패드ㆍ스위치(22)를 예로 들어 설명했지만, 패드(21)와 내부 전원 전압 VBB를 전기적으로 접속하는 패드ㆍ스위치(23)에 대해서도 마찬가지의 구성으로 해도 된다. 단, 중간 전위(예를 들면 VREF)를 도통시킬 필요가 없는 것이라면, 본 발명의 벡게이트 단자의 전압 제어는 하지 않아도 된다. 이 경우, 백게이트 단자에 대해서는 종래와 마찬가지로 출력 전압 중에서 최저(NMOS의 경우) 또는 최고(PMOS의 경우)인 고정의 전위로 설정하고, 게이트 단자에 대해서만 본 발명의 전압 제어를 하면 된다. 또한 패드(21)와 내부 전원 전압 VREF를 전기 적으로 접속하는 패드ㆍ스위치(22)에, 내부에서 사용하는 전원 전압을 초과한 전압을 인가할 가능성이 전혀 없는 것이라면, 본 발명의 게이트 단자의 전압 제어는 하지 않아도 된다. 이 경우, 게이트 단자에 대해서는 종래와 마찬가지로 내부 전압의 HIGH와 LOW 간에서 전압을 절환하는 구성으로 하고, 백게이트 단자에 대해서만 본 발명의 전압 제어를 하면 된다.
이상, 본 발명을 실시예에 기초해서 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 특허 청구의 범위에 기재된 범위내에서 다양한 변형이 가능하다.
본 발명의 적어도 하나의 실시예에 따르면, MOS 트랜지스터의 게이트 단자를 패드와 전기적으로 접속할 수 있으므로, 전원을 초과하는 전압을 패드에 인가한 경우에도, MOS 트랜지스터의 오프 상태(비도통 상태)를 유지할 수 있다. 또한 MOS 트랜지스터를 온 상태(도통 상태)로 하는 경우에, 백게이트 단자를 패드와 전기적으로 접속하므로 기판ㆍ소스 간 전압은 0V로 된다. 따라서 백바이어스 효과에 의해 MOS 트랜지스터의 임계값 전압이 상승하지 않아서, 온 상태에서 컨덕턴스가 저하하는 것을 피할 수 있다.

Claims (10)

  1. 패드와,
    내부 전원선과,
    상기 내부 전원선과 상기 패드를 소스ㆍ드레인 간의 채널에 의해 전기적으로 접속 가능하게 결합하는 MOS 트랜지스터를 포함하는 패드ㆍ스위치와,
    상기 MOS 트랜지스터의 게이트 단자와 상기 패드를 접속하는 제1 스위치 회로와 백게이트 단자와 상기 패드를 접속하는 제2 스위치 회로를 포함하는 제어 회로
    를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제어 회로는,
    플러스의 내부 전원 전압보다도 높은 정전압 또는 마이너스의 내부 전원 전압보다도 낮은 부전압이 상기 패드에 공급될 때에, 상기 게이트 단자를 상기 패드에 전기적으로 접속하고,
    상기 정전압 또는 상기 부전압이 상기 패드에 공급되지 않을 때에, 상기 게이트 단자를 상기 패드로부터 전기적으로 분리하여 제1 전위 또는 상기 제1 전위와는 다른 제2 전위에 전기적으로 접속하도록 구성되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제어 회로는,
    상기 패드ㆍ스위치가 도통 상태에 있을 때에는 상기 백게이트 단자를 상기 패드에 전기적으로 접속하고,
    상기 패드ㆍ스위치가 비도통 상태에 있을 때에는 상기 백게이트 단자를 상기 패드로부터 전기적으로 분리하여 소정의 전위에 전기적으로 접속하도록 구성되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 MOS 트랜지스터는, NMOS 트랜지스터 및 PMOS 트랜지스터 중 어느 한쪽인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 내부 전원선과 상기 패드 사이에서 상기 MOS 트랜지스터에 병렬로 접속된 다른 MOS 트랜지스터
    를 더 포함하고,
    상기 MOS 트랜지스터 및 상기 다른 MOS 트랜지스터 중 한 쪽은 NMOS 트랜지스터이며 다른 쪽은 PMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    외부로부터 입력되는 커맨드를 디코드하고, 그 커맨드의 디코드 결과에 따라서 상기 제어 회로를 제어하는 디코드 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 디코드 회로는, 외부로부터 입력되는 상기 커맨드를 디코드하고, 그 커맨드의 디코드 결과에 따라서 상기 반도체 장치의 테스트 동작을 제어하는 테스트 신호를 생성하는 테스트 회로인 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    별도의 내부 전원선과,
    상기 별도의 내부 전원선과 상기 패드를 소스ㆍ드레인 간의 채널에 의해 전기적으로 접속 가능하게 결합하는 MOS 트랜지스터를 포함하는 별도의 패드ㆍ스위치를 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제2항에 있어서,
    상기 제어 회로는,
    상기 패드ㆍ스위치가 비도통 상태에 있을 때에는 상기 게이트 단자를 상기 제1 전위에 접속하고,
    상기 패드ㆍ스위치가 도통 상태에 있을 때에는 상기 게이트 단자를 상기 제2 전위에 접속하는 것을 특징으로 하는 반도체 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    제1 내부 전원선과 제2 내부 전원선을 더 포함하고,
    상기 제어 회로는,
    상기 게이트 단자와 상기 제1 내부 전원선 또는 상기 제2 내부 전원선을 접속하는 제3 스위치 회로와,
    상기 백게이트 단자와 상기 제1 내부 전원선을 접속하는 제4 스위치 회로를 포함하는 것을 특징으로 하는 반도체 장치.
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