KR950014097B1 - 다이나믹 메모리 장치 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 본 발명의 제 1 실시예에 관한 DRAM을 도시하는 블록도.
제 2 도는 제 1 도중의 일부를 꺼내서 도시한 회로도.
제 3 도는 제 1 도중의 어드레스 스위치 회로의 1비트분의 일예를 도시하는 회로도.
제 4 도는 제 1 도의 DRAM에 설치된 스크리닝 테스트 모드 설정 회로의 일예를 도시하는 회로도.
제 5 도는 제 4 도의 스크리닝 테스트 모드 설정 회로에 의한 스크리닝 테스트 모드 설정 동작의 일예를 도시하는 타이밍 파형도.
제 6 도는 제 4 도의 스크리닝 테스트 모드 설정 회로에 의한 기록 동작 모드 설정 동작의 일예를 도시하는 타이밍 파형도.
제 7 도는 제 4 도의 스크리닝 테스트모드 설정회로의 다른예를 도시하는 회로도.
제 8 도는 제 7 도의 회로에 의한 기록 동작 모드 설정 동작의 일예를 도시하는 타이밍 파형도.
제 9 도는 제 1 도의 DRAM에 설치된 입력 데이타 발생회로의 일예를 도시하는 회로도.
제10도는 제1도의 DRAM에 설치된 입력 데이타 발생회로의 다른 예를 도시하는 회로도.
제11도는 제 1 도중의 전원 강압 회로 및 이 회로에 의한 강압을 정지하기 위한 제어 회로의 일예를 도시하는 회로도.
제12도는 제 1 도중의 전원 강압 회로 및 이 회로에 의한 강압을 정지하기 위한 제어회로의 다른예를 도시하는 회로도.
제13도는 제 1 도중의 전원 강압 회로 및 이 회로에 의한 강압을 정지하기 위한 제어 회로의 또다른 예를 도시하는 회로도.
제14도는 제13도의 전원강압 회로에 의한 강압을 행할 경우에 있어서의 동작 특성의 일예를 도시하는 도면.
제15도는 제13도의 전원 강압 회로에 의한 강압을 행하지 않을 경우에 있어서의 동작 특성의 일예를 도시하는 도면.
제16도는 제 1 도중의 워드선 승압 회로 및 이 회로에 의한 승압을 정지하기 위한 제어회로의 일예를 도시하는 회로도.
제17도는 제 1 도의 DRAM에 설치된 셀 어레이 블록 선택 제어 회로의 일예를 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 전원 단자 2 : 접지 단자
3 : RAS 단자 4 : CAS 단자
5 : WE 단자 6 : 데이타 입력 단자
7 : 데이타 출력 단자 800~811 : 어드레스 단자
12 : 리프레시 카운터 13 : 로우어드레스 버퍼
14 : 로우 디코더 15 : 메모리셀 어레이
16 : 센스 앰프 17 : 컬럼 어드레스 버퍼
18 : 컬럼 디코더 19 : 입/출력 게이트
20 : 데이타 출력 버퍼 21 : 데이타 입력 버퍼
22 : 전원 강압 회로 23 : 워드선 승압 회로
24 : 제 1 의 스크리닝 테스트 전용 단자
25 : 제 2 의 스크리닝 테스트 전용 단자
26 : 어드레스 스위치 회로 27 : 리프레시 제어 회로
29 : 컬럼계 회로 30 : 컬럼계 제어 회로
31 : 스크리닝 테스트 모드 설정 회로의 논리 회로
32 : 스크리닝 테스트 모드 설정 회로의 고전압 검출 회로
33 : 스크리닝 테스트 모드 설정 회로의 논리합 회로
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 다이나믹 메모리 장치(DRAM)의 스크리닝 테스트의 효율을 향상시키는 수단에 관한 것이다.
통상 반도체 디바이스를 제조하여 출하하는 경우 그 신뢰성을 확보하기 위하여 양호한 품질의 디바이스를 열화시키거나 불량품이 되지 않도록 디바이스의 잠재적인 불량을 드러내거나 결함디바이스를 제거하는 스크리닝을 행한다. 이 불량한 스크리닝의 방법으로서, 전압을 실제 사용 전압보다 높게 하여 디바이스를 동작시킴으로써 실제 사용조건에서의 초기 고장 기간 이상의 스트레스를 단시간으로 디바이스를 경험시키고, 초기 동작 불량을 일으킬 염려가 있는 디바이스를 출하전에 미리 선별한다. 이 전기적인 스크리닝에 의하여 초기 동작 불량을 일으킬 염려가 있는 디바이스를 효율적으로 제거하고, 제품의 신뢰성을 높일 수 있다.
종래, DRAM의 스크리닝에 있어서는 개개의 DRAM으로서 패키지된 상태에서 DRAM의 어드레스 신호 단자에 외부에서 어드레스 신호를 주사적으로 입력하고, DRAM의 워드선을 차례로 액세스하고 있다. 이 때문에 스크리닝을 위하여 필요로 하는 DRAM의 입력 단자수가 많고, 스크리닝 장치측에 어드레스 신호 발생기가 필요하게 된다.
또 웨이퍼상의 DRAM 칩 영역상의 패드에 프로버의 프로우브 단자를 접촉시켜서 스크리닝을 행할 경우, 상기한 바와같이 외부에서 어드레스 신호를 입력하는 종래의 방법을 그대로 적용하는 것으로 하면 DRAM 칩 영역상의 어드레스 신호 패드에 프로우브 단자를 접촉시켜서 어드레서 신호를 주사적으로 입력하고, DRAM의 워드선을 차례로 액세스함으로써 스크리닝을 하게 된다. 이때, 효율을 생각하면 웨이퍼상의 가능한 한 많은(이상적으로는 모두) DRAM 칩 영역상의 어드레스 신호 패드에 동시에 프로우브 단자를 접촉시키는 것이 바람직하다. 그러나 이 경우에는 프로우브 단자를 다수 필요로 하고, 프로우브 카드의 실현이 매우 곤란하게 되어 프로버측에 어드레스 신호 발생기가 필요하게 된다는 문제가 있다.
이 문제를 해결하기 위하여 본원 출원인에 의한 특허 출원 90-119949호에 의하여, 외부에서 리프레시 어드레스 이외의 신호가 주어짐(예컨대, /CAS 신호 입력, /RAS 신호 입력이 차례로 활성화 한다)으로써, 리프레시 카운터, 로우계 회로 및 컬럼계 회로를 활성화하는 스크리닝 테스트 모드를 갖는 DRAM이 제안되었다. 이 DRAM에 의하면, DRAM이 패키지에 조립된 상태인 때 혹은 웨이퍼 상태인 때에 리프레시 어드레스 신호를 칩 외부에서 주지 않고 스크리닝 테스트 모드를 설정하고, 메모리셀어레이의 워드선을 차례로 액세스하며, 메모리셀의 트랜스퍼게이트에 스트레스를 걸어서 스크리닝을 행할 수 있다. 이 스크리닝에 있어서 필요로 하는 DRAM 칩상의 입력 단자수(혹은 신호수)는 적어도 되고, 스크리닝 장치측에 어드레스 신호 발생기를 준비할 필요가 없게 된다. 또, 상기 DRAM이 웨이퍼 상태인 때에 불량한 스크리닝을 행할 경우에는, 웨이퍼상의 1칩당에 필요한 프로우브 단자수가 적어지고, 프로우브 카드를 만들기 용이하며, 프로버를 사용한 스크리닝을 행하기 용이하고, 프로버측에 어드레스 신호 발생기를 준비할 필요가 없어진다.
그러나, DRAM의 대용량화에 수반하여 스크리닝의 시간을 한층 단축하여 스크리닝의 효율을 보다 향상 시키기 위한 연구가 요망되고 있다.
본 발명은 상기의 사정을 감안하여 이루어진 것으로서, 스크리닝의 효율을 보다 향상시킬 수 있는 다이나믹 메모리 장치를 제공하는 것을 목적으로 한다.
본 발명의 다이나믹 메모리 장치는 다이나믹형 메모리셀이 매트릭스 모양으로 배열된 메모리셀어레이, 이 메모리셀어레이에 대한 로우계의 액세스 제어에 관련된 로우계 회로, 상기 메모리셀어레이에 대한 컬럼계의 액세스 제어와 관련한 컬럼계 회로 및 리프레시용 어드레스 신호를 발생하기 위한 리프레시 카운터를 구비하며, 캐스ㆍ비포어ㆍ라스(CBR) 모드의 지정에 의하여 상기 리프레시 카운터의 출력을 사용하여 상기 다이나믹형 메모리셀의 리프레시 동작을 행하는 다이나믹 메모리 회로와, 이 다이나믹 메모리 회로의 통상 동작모드와 스크리닝 테스트 모드를 전환하기 위한 스크리닝 테스트 모드 제어 신호를 외부에서 입력하기 위한 제 1 의 스크리닝 테스트 전용 단자와, 캐스ㆍ비포어ㆍ라스(CBR) 모드 지정 신호를 외부에서 입력하기 위한 제 2 의 스크리닝 테스트 전용 단자와, 상기 스크리닝 테스트 모드 제어 신호 입력 및 CBR 모드 지정 신호입력이 소정의 상태로 되어 있을 때를 검출하고, 이 검출 출력에 의하여 상기 다이나믹 메모리 회로의 로우계 회로, 컬럼계 회로 및 리프레시 카운터를 활성화 시키고, 리프레시 카운터 출력을 상기 로우계 회로 및 컬럼계 회로에 공급하도록 제어함으로써 상기 다이나믹 메모리 회로를 스크리닝 테스트 모드에 설정 제어하는 스크리닝 테스트 모드 설정 회로를 구비하는 것을 특징으로 한다.
스크리닝 테스트 모드 제어 신호 및 CBR 모드 지정 신호가 외부에서 주어짐으로써 리스레시 어드레스 신호를 칩 외부에서 주지않고 메모리 회로에 스트레스를 걸 수 있게 된다.
이것에 의하여 스크리닝을 위하여 필요로 하는 DRAM의 입력 단자수가 적어도 되고, 웨이퍼 상태인 때에 프로버와 프로우브 카드를 사용하여 복수칩을 합쳐서 스크리닝을 행할 경우에는 웨이퍼 상의 1칩당에 필요한 프로우브 단자수가 적어도 된다.
이하 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제 1 도는 본 발명의 DRAM의 제 1 실시예를 예컨대, 16M×1비트 구성으로 실현한 일예를 상세하게 나타내는 블록도이다.
1은 고전위측의 전원단자, Vcc는 전원전위, 2는 저전위측의 전원단자(접지단자), Vss는 접지전위, 3은 외부에서 로우 어드레스 스트로브(/RAS : Row Address Strobe) 신호가 입력하는 RAS 단자, 4는 외부에서 컬럼 어드레스 스트로브(/CAS : Column Address Strobe) 신호가 입력하는 CAS 단자, 5는 외부에서 기록 인에이블(/WE : Write Enable) 신호가 입력하는 WE 단자, 6은 외부에서 기록 데이타를 입력하기 위한 데이타 입력단자, Din은 데이타 입력, 7은 내부로부터의 독출 데이타를 외부에 출력하는 데이타 출력 단자, Dout는 데이타 출력이다. 800~811은 외부로부터 어드레스 신호 A0~A11이 입력하는 복수개의 어드레스 단자이다.
111은 제 1 의 클록신호를 발생하는 제 1 의 클록신호 발생 회로, 112는 제 2 의 클록신호를 발생하는 제 2 의 클록신호 발생회로, 12는 리프레시용 어드레스 신호를 발생하는 리프레시 카운터, 13은 상기 어드레스 단자에서 입력하는 로우 어드레스 신호 또는 상기 리프레시 카운터의 출력이 주어지는 로우 어드레스 버퍼, 14는 이 로우 어드레스 버퍼의 출력을 디코드하는 로우 디코더, 15는 이 로우 디코더의 출력에 의하여 로우 선택이 행하여지는 메모리셀어레이, 16은 이 메모리셀어레이로부터의 독출 전위를 검지하는 센스 앰프이다.
17은 상기 어드레스 단자로부터 입력하는 컬럼 어드레스 신호가 주어지는 컬럼 어드레스 버퍼, 18은 이 컬럼 어드레스 버퍼의 출력을 디코드하는 컬럼 디코더, 19는 이 컬럼 디코더의 출력에 의하여 선택 제어되는 컬럼과의 사이에서 데이타의 입/출력을 행하는 입/출력(I/O ; Input/Output) 게이트, 20은 이 입/출력 게이트에서 독출된 데이타를 버퍼 증폭하여 상기 데이타 출력 단자(7)에 출력하는 데이타 출력 버퍼, 21은 상기 데이타 입력단자(6)로부터의 입력 데이타를 버퍼 증폭하고, 상기 입/출력 게이트(19)로 입력하는 데이타 입력 버퍼이다.
22는 상기 전원단자(1)에서 입력하는 예컨대 5V의 전원 전압 Vcc을 예컨대 3~4V의 전압으로 강압하여 내부 전원 전압 Vint을 생성하는 전원 강압 회로이다.
23은 상기 전원 강압 회로(22)에서 출력하는 내부 전원 전압 Vint을 승압하여 상기 로우디코더(14)의 워드선 드라이버 회로에 워드선 구동 전압원 WLDRV로 공급하는 워드선 승압 회로이다.
본 예에서 상기 내부 전원 전압 Vint은 상기 워드선 드라이버 회로나 출력 버퍼(7) 이외의 내부 회로에 동작 전원으로 공급되고, 상기 출력 버퍼(20)에는 상기 전원단자(1)에서 입력하는 전원전압 Vcc가 그대로 공급된다.
24는 통상 동작 모드와 스크리닝 테스트 모드(예컨대 전압 스트레스와 열스트레스를 동시에 인가하는 번인 테스트 모드)를 전환하기 위한 스크리닝 테스트 모드 제어신호 BI를 외부에서 입력하기 위한 제 1 의 스크리닝 테스트 전용단자(이하, 제 1 의 전용단자라 기술한다)이다.
25는 DRAM의 스크리닝 테스트에 있어서, CBR(CAS Beford RAS Refresh)모드 지정 신호를 외부에서 입력하기 위한 제 2 의 스크리닝 테스트 전용 단자(이하, 제 2 의 전용 단자라 기술한다)이다.
26은 상기 로우어드레스 버퍼(13)의 출력측과 상기 어드레스 단자와의 사이에 설치된 어드레스 스위치 회로이고, 통상은 오프상태로 제어되고, 후술하는 스크리닝 테스트 모드 설정시에 온상태로 제어된다.
27은 상기 DRAM의 통상 동작시의 리프레시 동작을 제어하기 위한 리프레시 제어회로이다.
28은 상기 DRAM의 반도체 기판의 바이어스 전위 Vbias를 제공하는 기판 바이어스 발생회로이다.
이상의 각 단자, 각 회로는 DRAM 회로를 구성하고 있다.
제 2 도는 제 1 도중의 일부를 꺼내서 도시하고 있다.
여기에서 MC…는 상기 메로리셀어레이(15)에 있어서 매트릭스 모양으로 배열된 메모리셀, T…는 메모리셀의 트랜스퍼 게이트용 트랜지스터, C…는 데이타 기억용 캐패시터, WL1, WL2…는 상기 메모리셀어레이(15)의 워드선, BL, /BL은 상기 메모리셀어레이(15)에 있어서 복수의 컬럼중의 하나의 컬럼의 비트선쌍이다. CS는 상기 컬럼에 접속되어 있는 컬럼 스위치용의 트랜지스터 쌍, 18은 상기 컬럼 선택 트랜지스터 쌍을 선택 제어하는 컬럼 디코더, DQ,/DQ는 복수의 컬럼에 공통적으로 설치된 데이타선 쌍, 19는 상기 데이타선 쌍에 접속되어 있는 입/출력 게이트용의 데이타버퍼, MP는 상기 데이타 버퍼(19)에 접속되어 있는 멀티플렉서, 20은 상기 멀티플렉서에 접속되어 있는 데이타 출력 버퍼, 21은 상기 멀티플렉서에 접속되어 있는 데이타 입력 버퍼이다.
상기 로우디코더(14), 메모리셀어레이(15) 및 센스 앰프(16)는 로우계 회로(메모리셀어레이에 대한 로우계의 액세스 제어에 관련하는 회로)의 일부를 구성하고 있다. 또, 상기 컬럼 디코더(18), 입/출력 게이트용의 데이타 버퍼(19), 멀티플렉서(MP), 데이타 출력 버퍼(20), 데이타 입력 버퍼(21)는 컬럼계 회로(메모리 셀어레이에 대한 컬럼계의 액세스 제어에 관련하는 회로) (29)를 구성하고 있고, 이 컬럼계회로를 제어하기 위한 컬럼계 제어회로(30)가 설치되어 있다.
제 3 도는 제 1 도중의 어드레스 스위치 회로(26)의 일예에 대하여 1비트분을 대표적으로 도시한다.
이 회로는 로우 어드레스 버퍼(13)의 출력측과 어드레스 신호 입력(Ain)측과의 사이에 접속되고, 로우어드레스 버퍼(13)의 출력 신호 AiR가 입력하는 클록ㆍ인버터 회로가 사용되고 있다. 그리고 이 클록ㆍ인버터 회로는 상기 제어신호(BI) 및 그 반전신호/BI에 의하여 클록제어 된다.
또, 제 1 도의 DRAM에 있어서는 상기 DRAM 회로외에 DRAM 의 스크리닝 테스트에 있어서 상기 리프레시 카운터(12)의 출력을 사용하여 테스트를 행하도록 설정하기 위한 스크리닝 테스트 모드 설정회로(도시생략)가 예컨대 리프레시 제어회로(27)에 설치되어 있다.
이 스크리닝 테스트모드 설정 회로는 제 1 의 전용단자(24)의 제어신호 입력(BI)의 상태와 제 2 의 전용단자(25)의 CBR 모드 지정 신호 입력상태를 검출하고, 그 검출결과에 따라서 DRAM을 스크리닝 테스트 모드 대기상태, 스크리닝 테스트 모드에 의한 독출 동작 모드, 스크리닝 테스트 모드에 의한 기록동작 모드에 설정 억제하도록 구성되어 있다.
제 4 도는 상기 스크리닝 테스트 모드 설정회로의 일예를 도시한 것이다.
이 회로는 제 1 의 전용단자(24)의 제어신호 입력(BI)상태와 제 2 의 전용단자(25)의 CBR 모드지정 신호입력 상태를 검출하고, 그 검출결과에 따라서 DRAM을 스크리닝 테스트 모드 대기 상태 혹은 독출 동작모드로 설정하기 위한 신호를 출력하는 논리회로(31)와, DRAM을 기록동작 모드로 설정하기 위한 신호 WEa를 출력하는 기록 동작 모드 제어회로를 구비한다.
이 기록동작 모드 제어 회로는 스크리닝 테스트 모드 제어 신호 입력이 통상 동작시에는 사용하지 않는 전압 범위의 값을 갖는 레벨이 된 때를 검출하기 위한 검출회로(예컨대 통상의 전원전압보다 고레벨이 된때를 검출하기 위한 고전압 검출회로(32))와, 이 고전압 검출회로의 검출출력과/WE 신호와의 논리합을 취하는 논리합 회로(33)를 갖는다.
제 5 도는 제 4 도의 스크리닝 테스트 모드 설정회로에 의한 스크리닝 테스트 모드 설정시의 동작예를 도시하고 있고, 제 6 도는 제 4 도의 스크리닝 테스트 모드 설정 회로에 의한 기록 동작 모드 설정시의 동작예를 나타내고 있다.
다음에 제 1 도의 DRAM의 동작에 대하여 제 5 도 및 제 6 도를 참조하면서 설명한다.
이 DRAM는 종래의 표준적인 DRAM과 같이 통상 동작시에 리프레시를 쉽게 행하기 위한 CBR 모드가 장비되어 있고, 그 위에 스크리닝 테스트 모드를 갖고 있다.
즉, 통상 동작시에 /CAS 신호, /RAS 신호의 순으로 활성화되면 리프레시 제어회로(27)는 CBR 모드 지정 신호를 생성한다. 이것에 의하여 리프레시 카운터(12), 로우계 회로(14)를 포함하는 회로 블록이 동작하고, 리프레시 카운터(12)에서 로우어드레스 버퍼(13)에 리프레시 어드레스가 공급되어 메모리셀어레이(15)의 메모리셀의 리프레시가 행해진다.
또 통상 동작시에는 칩 위에서 강압된 내부 전원 전압 Vint으로 다수의 회로 블록을 동작시키고, 내부 전원 전압 Vint를 승압한 워드선 구동전압 WLDRV을 메모리셀어레이(15)의 워드선에 인가한다.
이에 대하여 제 1 의 전용단자(24)의 제어신호 입력(BI)이 스크리닝 테스트 모드로의 엔트리를 지정하고 있는 상태(예컨대 "H" 레벨)를 제 4 도중의 논리 회로(31)가 검출하면, 그 검출 출력에 의하여 DRAM을 스크리닝 테스트 모드로 설정한다. 이 경우 제 2 의 전용 단자(25)의 CBR 모드 지정 신호 입력이 소정의 논리 레벨(예컨대 "H" 레벨)로 되어 있는 것을 논리 회로(31)가 검출하면, 그 검출출력에 의하여 DRAM을 대기상태로 설정한다.
이후, 상기 CBR 모드 지정 신호 입력의 레벨이 "L" 레벨로 반전한 것을 논리 회로(31)가 검출하면, 그 검출 출력에 의하여 리프레시 카운터(12), 로우계 회로를 포함하는 회로 블록외에 컬럼 제어 회로(30)를 제어하여 컬럼계회로(29)를 활성화 시킨다. 이와동시에 상기 논리회로(31)의 검출 출력에 의하여 어드레스 스위치 회로(26)를 온상태로 제어한다. 이것에 의하여 DRAM은 독출 동작 모드에 설정되고, 리프레시 카운터(12)의 출력은 로우 어드레스 버퍼(13)에 입력하는 동시에 어드레스 스위치 회로(26)를 거쳐 컬럼 어드레스 버퍼(17)에 입력한다. 이것에 의하여 워드선이 선택되고, 이 선택 워드선에 접속되어 있는 메모리셀이 선택되고, 이 선택셀로부터의 독출 전위가 센스 앰프(16)에 의하여 검지되고, 이 센스 앰프(16)의 출력은 선택된 컬럼 선택선에서 독출된다.
이후, CBR 모드 지정 신호 입력의 레벨이 "H" 레벨로 복귀한 것을 논리 회로(31)가 검출하면, 그 검출 출력에 의하여 DRAM 을 대기상태로 되돌린다. 이에 따라, 리프레시 카운터(12)에서 출력하는 리프레시 어드레스가 하나 끌어 올려진다.
이후, 재차 독출 동작 모드에 설정하는 동작을 리프레시 카운터(12)에서 출력하는 리프레시 어드레스가 한바퀴 돌때까지 반복한다. 이것에 의하여 전 워드선, 전 컬럼이 빠짐없이 1회씩 액세스된다.
또 스크리닝 테스트 모드에 의한 독출 동작 모드에 설정되어 있는 상태에서 제어신호 입력(BI)이 통상 동작시에는 사용하지 않는 전압 범위의 값을 갖는 레벨로 된 때를 고전압 검출회로(32)가 검출하면, 이 검출 출력이 논리합 회로(33)를 거쳐서 기록 동작 모드 설정 신호 WEa를 출력한다. 이것에 의하여 데이타 입력 버퍼(21)가 인에이블 상태로 설정 제어되고, DRAM은 기록 동작 모드에 설정된다.
이와같이 스크리닝 테스트 모드에 있어서 리프레시 카운터(12)의 출력을 로우어드레스 버퍼(13) 및 컬럼 어드레스 버퍼(17)에 공통으로 입력시킴으로써, 로우계 회로 및 컬럼계 회로에 균등하게 스트레스를 걸 수 있도록 하고 있다.
즉 제 1 도의 DRAM에 의하면, DRAM이 웨이퍼 상태인때, 혹은 웨이퍼에서 개개의 칩으로 분리되어 패키지로 조립된 상태인 때에 스크리닝 테스트 모드 제어신호 입력 및 CBR 모드 지정 신호를 칩외부에서 부여하는 것만으로 스크리닝 테스트 모드를 설정할 수 있다.
이것에 의하여 칩외에서 리프레시 어드레스를 입력하는 일 없이 메모리셀어레이(15)의 워드선 및 비트선을 차례로 액세스하고, 전체 워드선 및 전체 컬럼에 빠짐없이 스트레스를 걸어서 스크리닝을 행할 수 있다.
이 스크리닝에 있어서 필요로 하는 DRAM 칩상의 입력 단자수(혹은 신호수)는 적어도 되고, 스크리닝 장치축에 어드레스 신호 발생기를 준비할 필요가 없게 된다.
또 상기 DRAM이 웨이퍼 상태인 때에 불량한 스크리닝을 행할 경우에는 웨이퍼상의 1칩당에 필요한 프로우브 단자수가 적어지고, 프로우브 카드를 만들기가 용이하고, 프로버를 사용한 스크리닝을 행하기 용이하며, 프로버측에 어드레스 신호 발생기를 준비할 필요가 없어진다.
또 제 1 도의 DRAM에 의하면, 스크리닝 테스트 설정에 있어서 2개의 전용단자(24), (25)를 사용하고 있고, 이 2개의 전용단자는 어셈블리에는 사용되지 않으므로 칩상의 배치에 대한 제약이 적다.
그래서 상기 2개의 전용단자의 위치로서, 웨이퍼 상태에서의 스크리닝에 있어서 프로버의 프로우브 카드의 촉침(觸針)을 접촉시키기 용이하고, 또 동시에 많은 칩의 테스트를 행하기 위하여 필요한 칩의 다수개를 취하는데 적합한 위치(예컨대 칩상의 단변측 주연부)로 모으는 것이 가능하게 되고, 스크리닝 테스트의 효율을 향상시킬 수 있다.
또 상기 논리 회로(31)는 RAS 단자(3), CAS 단자(4)에서 독립하여 설치되어 있으므로 RAS 단자(3), CAS 단자(4)에 더이상의 기생용량이 부가되지 않게 된다. 또 제 1 도의 DRAM에 의하면, 스크리닝 테스트 설정에 있어서 어드레스 스위치 회로(26)를 온상태로 제어함으로써 로우 어드레스 버퍼(13)의 출력신호가 어드레스 단자를 통하여 컬럼 어드레스 버퍼(17)에 입력하도록 구성하고 있다. 이것에 의하여 회로구성이 간단해지고, 배선 패턴의 둘러치기(引回)가 쉬워지고, 칩 면적의 증대를 억제할 수 있게 된다.
제 7 도는 제 4 도의 스크리닝 테스트 모드 설정회로의 다른 예를 도시하고 있다.
이 회로는 제 4 도중에 제시한 바와같이 논리회로(31)와, 제어신호 입력(BI)이 스크리닝 테스트 모드를 지정하고 있는 상태에서 CBR 모드 지정 신호가 입력한 때를 래치하는 래치회로(41)와, 이 래치 회로의 출력을 반전시켜서 스크리닝 테스트 모드 설정신호 (BIa)를 출력하는 인버터 회로(42)와, 제어신호 입력(BI)과 /WE 신호와의 논리합을 취하는 논리합 회로(43)를 갖는다.
제 8 도는 제 7 도의 회로에 의한 기록 동작 모드 설정 동작의 일예를 도시하고 있다.
제어신호 입력(BI)이 스크리닝 테스트 모드를 지정하고 있는 상태에서 CBR 모드 지정 신호가 입력한 때에 래치회로(41)가 래치 동작하고, 이 래치회로(41)의 출력이 반전되어서 스크리닝 테스트 모드 제어용 내부신호(BIa)로서 사용된다. 이 후 CBR 모드 지정 신호 입력의 레벨이 "L" 레벨로 반전한 것을 논리회로(31)가 검출하면, 그 검출 출력에 의하여 스크리닝 테스트 모드에 의한 독출 동작 모드에 설정 제어된다. 이후 제어 신호 입력(BI)의 레벨이 "L"레벨으로 변화한 때에 논리합 회로(43)에서 데이타 입력 버퍼(21)를 인에이블 상태로 설정 제어하기 위한 기록 동작 모드 설정 신호(WEa)가 출력한다.
또 제 1 도의 DRAM에 있어서, 스크리닝 테스트 모드에 의한 기록 동작 모드에 있어서의 기록 데이타는 칩 외부에서 데이타 입력단자(6)를 통하여 부여해도 좋으나 칩상에 입력 데이타 발생회로를 설치함으로써 스크리닝을 위한 외부 단자수가 적어도 되게끔 하는 것이 바람직하다.
제 9 도는 제 1 도의 DRAM에 설치된 입력 데이타 발생회로의 일예를 도시하고 있다.
이 회로는 데이타 단자(6)와 데이타 입력 버퍼(21)의 입력노드와의 사이에 제 1 의 스위치 소자(51)를 삽입하는 동시에 리프레시 카운터(12)의 최상위 비트 신호 출력 노드와 데이타 입력 버퍼(21)의 입력노드와의 사이에 제 2 의 스위치 소자(52)를 삽입하고 있다. 그리고 제어신호 BI에 의하여 제 2 의 스위치 소자(52)를 제어하고, 제어신호 BI를 인버터 회로(53)에 의하여 반전시킨 신호 /BI에 의하여 제 1 의 스위치 소자(51)를 제어하고 있다.
이것에 의하여 통상 동작 모드시에는 제 1 의 스위치 소자(51) 및 제 2 의 스위치 소자(52)가 대응하여 온/오프 상태로 제어되고, 스크리닝 테스트 모드시에는 제 1 의 스위치 소자(51) 및 제 2 의 스위치 소자(52)가 대응하여 오프/온 상태로 제어된다.
이와같은 구성에 의하면, 스크리닝 테스트 모드시에는 리프레시 카운터(12)의 최상위 어드레스 신호 출력을 기록 데이타로서 데이타 입력 버퍼(6)에 취입하도록 제어할 수 있다. 즉 리프레시 카운터(12)를 리프레시 어드레스가 한바퀴 돌 때마다 데이타가 반전하는 입력 데이타 발생 회로로서 겸용할 수 있다.
제10도는 제 1 도의 DRAM 에 설치된 입력 데이타 발생 회로의 다른 예를 도시하고 있다.
이 회로는 데이타 입력 단자(6)와 데이타 입력 버퍼(21)의 입력 노드와의 사이에 제 1 의 스위치 소자(51)를 삽입하는 동시에 데이타 출력 버퍼(20)의 입력 노드와 데이타 입력 버퍼(21)의 입력 노드와의 사이에 인버터 회로(54) 및 제 2 의 스위치 소자(52)를 직렬로 삽입하고 있다. 그리고, 제어신호 BI를 인버터 회로(53) 에 의하여 반전시킨 신호 /BI에 의하여 제 1 의 스위치 소자(51)를 제어하도록 하고 있다.
이것에 의하여 통상 동작 모드시에는 제 1 의 스위치 소자(51) 및 제 2 의 스위치 소자(52)가 대응하여 온/온프 상태로 제어되고, 스크리닝 테스트 모드시에는 제 1 의 스위치 소자(51) 및 제 2 의 스위치 소자(52)가 대응하여 오프/온 상태로 제어된다.
이와같은 구성에 의하면 스크리닝 테스트 모드시에는 입/출력 게이트(19)에서 독출된 데이타를 인버터 회로(54)에 의하여 반전시킨 데이타를 기록 데이타로서 데이타 입력 버퍼(21)에 취입하게끔 제어할 수 있어, 입력 데이타 발생회로의 구성을 간략화 할 수 있다.
또, 제 1 도의 DRAM에 있어서, 스크리닝 테스트 모드 설정회로는 스크리닝 테스트 모드의 설정시에 전원 강압 회로(22)에 의한 강압을 정지하도록 제어해도 된다. 이와같은 제어에 의하여 내부 전원 전압 Vint을 통상 동작 모드시 보다도 높게 하고, 스크리닝 효율을 높일 수 있게 된다.
제11도 내지 제13도는 제 1 도중의 전원 강압 회로(22) 및 이 회로에 의한 강압을 정지하기 위한 제어회로의 몇가지 예를 제시하고 있다.
제11도에 있어서, 전원 강압 회로는 기준 전위 발생회로(61)와, 이 기준전위 발생회로의 출력노드가 한쪽의 입력노드에 접속된 차동 회로(62)와, 이 차동 회로의 출력노드에 게이트가 접속되고, Vcc 노드에 소스가 접속된 PMOS 트랜지스터(63)와, 이 PMOS 트랜지스터의 드레인(내부 전원 출력 노드)과 Vss 노드와의 사이에 직렬로 접속된 저항(64) 및 (65)를 구비하고, 상기 2개의 저항의 직렬 접속 노드가 차동 회로(62)의 다른쪽의 입력노드에 접속되어 있다. 제어회로는 Vcc노드에 소스ㆍ기판이 접속되고, 기준전위 발생회로(61)의 출력 노드에 드레인이 접속된 PMOS 트랜지스터(66)와, 스크리닝 테스트 모드 제어신호 BI가 입력하고, 이것을 반전시켜서 상기 PMOS 트랜지스터(66)의 게이트에 입력하는 인버터 회로(67)를 구비한다.
제11도의 회로에 의하면, 통상 동작 모드시에는 PMOS 트랜지스터(66)는 오프 상태이고, 내부 전원 출력 노드에 나타나는 강압된 내부 전원 전압 Vint이 일정하게 되도록 PMOS 트랜지스터(63)가 차동회로(62)의 출력에 의하여 스위치 제어된다.
이에 대하여 스크리닝 테스트 모드시에는 PMOS 트랜지스터(66)가 온상태로 제어되고, 차동 회로(62)의 한쪽의 입력노드가 Vcc 전위에 고정된다. 이것에 의하여 PMOS 트랜지스터(63)가 온상태로 제어되고, 내부 전원 출력 노드가 Vcc 전위에 고정된다.
제12도에 있어서, 전원 강압 회로는 제11도에서와 동일하다. 제어회로는 차동회로(62)의 출력노드와 Vss 노드와의 사이에 드레인ㆍ소스 사이가 접속되고, 게이트에 스크리닝 테스트 모드 제어 신호 BI가 입력하는 NMOS 트랜지스터 (68)를 구비한다.
제12도의 회로에 의하면 통상 동작 모드시에는 NMOS 트랜지스터(68)는 오프상태이고, 내부 전원 출력 노드에 나타나는 강압된 내부전원 전압 Vint가 일정하게 되도록 PMOS 트랜지스터(63)가 차동 회로(62)의 출력에 의하여 스위치 제어된다.
이에 대하여 스크리닝 테스트 모드시에는 NMOS 트랜지스터(68)가 온상태로 제어되고, 차동회로(62)의 출력노드가 Vss 전위에 고정된다. 이것에 의하여 PMOS 트랜지스터(63)가 온상태로 제어되고, 내부 전원 출력 노드가 Vcc 전위에 고정된다.
제13도에 있어서 전원 강압 회로는 제11도에서와 동일하다. 제어회로는 Vcc 노드에 소스ㆍ기판이 접속되고, 상기 PMOS 트랜지스터(63)의 드레인(내부 전원 출력 노드)에 드레인이 접속된 PMOS 트랜지스터(69)와, 스크리닝 테스트 모드 제어 신호 BI가 입력하고, 이것을 반전시켜서 상기 PMOS 트랜지스터(69)의 게이트에 입력하는 인버터 회로(70)를 구비한다.
제13도의 회로에 의하면 통상 동작 모드시에는 PMOS 트랜지스터(69)는 오프상태이고, 내부 전원 출력 노드에 나타나는 강압된 내부 전원 전압 Vint이 일정하게 되도록 PMOS 트랜지스터 (63)가 차동 회로(62)의 출력에 의하여 스위치 제어된다.
이에 대하여 스크리닝 테스트 모드시에는 PMOS 트랜지스터(69)가 온상태로 제어되고, 내부 전원 출력 노드가 Vcc 전위로 고정된다.
제14도는 제13도의 전원 강압 회로가 강압을 행할 경우에 있어서의 동작 특성의 일예를 도시하고 있다.
즉, 외부 전원 전압(Vext) 입력의 예컨대 3V 이하, 6V 이상의 범위에서는 Vext 입력의 변화에 대하여 Vint 출력은 선형으로 변화하고, Vext 입력의 3V-6V 이상의 범위에서는 Vint가 일정하게 유지될 수 있다.
제15도는 제13도의 전원 강압 회로의 강압을 정지시킨 경우에 있어서 동작 특성의 일예를 도시하고 있다. 즉 Vext 입력의 변화에 대하여 Vint 출력은 선형으로 변화한다.
그런데, 상기 DRAM에 있어서는 메모리셀의 기억 노드에 내부 전원 전압 Vint까지의 레벨을 기록할 수 있도록 통상 동작시의 워드선 선택시에 메모리셀의 트랜스퍼 게이트에 접속되어 있는 워드선에 그 이외의 회로보다도 높은 승압 전압을 인가하기 위한 워드선 승압 회로(23)가 사용되고 있다. 이 경우 메모리셀의 트랜스퍼 게이트의 MOS 트랜지스터와 그 이외의 주변회로의 MOS 트랜지스터는 동일한 막두께의 게이트 절연막이 사용되고 있으면 워드선에 그 이외의 회로의 거의 대부분에 인가되는 전위보다도 높은 전위가 인가되면, 메모리셀의 트랜스퍼 게이트만 다른 MOS 트랜지스터 보다도 엄한 전계가 걸린다. 이때문에 DRAM의 스크리닝에 있어서, 인가 전압의 상한이 승압되어 있는 워드선 전압 WLDRV가 가해지는 트랜스퍼 게이트의 파괴나 승압 전압이 가해지는 확산층의 정크선 브레이크다운(jumctiom breakdown)으로 결정되고, 승압되어 있지 않은 통상의 회로에 대하여는 전계의 가속이 불충분하게 되고, 통상의 회로의 불량이 좀처럼 수속(收束)되지 않으며, 이것을 수속시키기 위하여 장시간의 스크리닝이 필요하게 된다는 문제가 있다. 즉 스크리닝에 있어서, 인가 전압의 상한이 있는 회로 블록의 파괴로 결정되어 버리고 그 이외의 회로에 관하여는 불량의 수속에 시간이 걸린다는 문제가 있다. 이 문제를 해결하기 위해서는 스크린이 테스트 모드의 설정시에 워드선 승압회로(23)에 의한 승압을 정지하도록 스크리닝 테스트 모드 설정 회로가 제어하도록 하면 된다. 이와같은 제어에 의하여 스크리닝에 있어서 워드선(메모리셀의 트랜스퍼게이트)에 그 이외의 회로보다도 높은 전압이 인가되는 일이 없도록 워드선 구동 전압 WLDRV을 내부 전원 전압 Vint에 고정하고, 상기 트랜스퍼게이트 이외의 회로를 높은 전압으로 스크리닝 할 수 있게 된다. 이로 인하여 스크리닝시의 전압의 상한이 메모리셀의 트랜스퍼게이트의 파괴나 승압되어 있는 노드의 정크선 브레이크다운 등으로 결정할 수 없게 되고, 상기 트랜스퍼게이트 이외의 회로에 높은 전압이 인가되어서 그 회로의 파괴나 그 회로의 노드의 정크션 브레이크다운으로 결정되게 되므로 트랜스퍼게이트 이외의 회로의 불량의 수속 시간을 단축하고, 스크리닝 시간을 크게 단축하는 일이 가능하게 된다.
제16도는 제 1 도중의 워드선 승압 회로(23) 및 이 회로에 의한 승압을 정지하기 위한 제어회로의 일예를 도시하고 있다.
제16도에 있어서, 워드선 승압회로(23)는 부트스트랩용의 캐패시터(71)와, 이 캐패시터의 일단에 입력노드가 접속된 인버터 회로(72)와, 상기 캐패시터의 다른단(워드선 구동용 전원노드)과 Vss 노드와의 사이에 접속되고, 상기 인버터 회로(72)의 출력이 입력하는 CMOS 인버터 회로(73)와, 이 CMOS 인버터 회로의 출력 노드에 게이트가 접속되고, Vcc 노드와 상기 캐패시터(71)의 다른단과의 사이에 소스ㆍ드레인 사이가 접속된 PMOS트랜지스(74)를 구비한다.
제어회로는 RAS 신호 및 스크리닝 테스트 모드 제어 신호 BI가 입력하고, 출력을 상기 캐패시터(71)의 일단에 입력하는 부(負) 논리형의 2입력의 낸드 회로(75)를 구비한다.
또 제 1 도의 DRAM에 있어서 메모리셀어레이(15)는 통상은 어드레스 신호에 의하여 선택되는 복수개의 셀어레이 블록으로 분할된다. 그래서 상기 스크리닝 테스트 모드 설정회로에 의하여 스크리닝 테스트 모드의 설정시에 셀어레이 블록 선택용의 어드레스 신호를 제어하여 통상 동작 모드때 보다도 많은 셀어레이 블록을 동시에 동작시키도록 제어해도 된다. 이와같은 제어에 의하여 스크리닝 효율이 한층 향상한다.
제17도는 제 1 도의 DRAM에 설치된 셀어레이 블록 선택 제어 회로의 일예를 도시하고 있다.
제17도에 있어서, 로우 어드레스 버퍼(13)에서 출력하는 로우 어드레스 신호중의 셀 어레이 블록 선택용 신호 AiR, /AiR는 각각 대응하여 2개의 2입력 오아게이트(81), (82)의 각 한쪽의 입력으로서 입력하고, 이 2개의 2입력 오아게이트(81), (82)의 각 다른쪽의 입력으로서 상기 제어 신호 입력 BI가 입력한다. 그리고 이 2개의 2입력 오아게이트(81), (82)의 각 출력 AiRa, /AiRa가 셀어레이 블록 선택 신호로서 사용된다.
또 상기 실시예에서는 2개의 스크리닝 테스트 전용 단자를 사용하였으나 본 발명은 상기 실시예에 한하지 않고 각종의 변형 실시가 가능하다.
즉, 제 2 의 전용단자(25)를 생략하고 스크리닝 테스트 모드 설정 회로는 제 1 의 전용단자(24)의 제어신호 입력 BI가 스트리닝 테스트 모드를 지정하고 있는 상태를 검출하여 DRAM을 스크리닝 테스트 모드에 설정하고, 다시 CAS 단자(4) 및 RAS 단자(3)로부터의 /CAS 신호 입력 및 /RAS 신호 입력에 의하여 CBR 모드가 지정된 때를 검출하여 독출하고 동작 모드에 설정하도록 구성해도 된다.
이와같은 구성의 DRAM도 스크리닝 테스트 모드를 설정할 때에 CAS 단자(4) 및 RAS 단자(3)를 사용할 필요가 있는 점을 제외하고, 상기 실시예의 DRAM가 거의 같은 효과가 얻어진다.
그리고, 본원 청구범위의 각 구성요건에 병기한 도면 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것이며, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정 할 의도로 병기한 것은 아니다.
상술한 바와같이 본 발명에 의하면 DRAM의 웨이퍼 상태 혹은 패키지 상태에서의 스크리닝의 효율을 한층 향상시킬 수 있다.
Claims (10)
- 다이나믹 형 메모리셀이 메트릭스 모양으로 배열된 메모리셀어레이, 상기 메모리셀어레이에 대한 로우계의 액세스 제어에 관련된 로우계 회로, 상기 메모리셀어레이에 대한 컬럼계의 액세스 제어에 관련된 컬럼계 회로 및 리프레시용 어드레스 신호를 발생하기 위한 리프레시 카운터를 가지며, 캐스ㆍ비포어ㆍ라스(CBR) 모드의 지정에 의하여 상기 리프레시 카운터의 출력을 사용하여 상기 다이나믹 형 메모리셀의 리프레시 동작을 행하는 다이나믹 메모리 회로와 ; 상기 다이나믹 메모리 회로의 통상 동작 모드와 스크리닝 테스트 모드를 전환하기 위한 스크리닝 테스트 모드 제어 신호를 외부에서 입력하기 위한 제 1 의 스크리닝 테스트 전용단자(24)와 ; 캐스ㆍ비포어ㆍ라스(CBR) 모드 지정 신호를 외부에서 입력하기 위한 제 2 의 스크리닝 테스트 전용 단자(25)와 ; 상기 스크리닝 테스트 모드 제어 신호 입력 및 CBR 모드 지정 신호 입력이 소정의 상태로 되어 있는 때를 검출하고, 이 검출 출력에 의하여 상기 다이나믹 메모리 회로의 로우계 회로, 컬럼계 회로 및 리프레시 카운터를 활성화시키고, 리프레시 카운터 출력을 상기 로우계 회로 및 컬럼계 회로로 공급하도록 제어함으로써 상기 다이나믹 메모리 회로를 스크리닝 테스트 모드로 설정 제어하는 스크리닝 테스트 모드 설정회로(31~33 ; 31, 41~43)를 구비하는 것을 특징으로 하는 다이나믹 메모리 장치.
- 제 1 항에 있어서, 상기 다이나믹 메모리 회로는 고전위측의 전원단자(1)와, 저전위측의 전원단자(2)와, 외부에서 어드레스 신호가 입력하는 복수개의 어드레스 단자(800~811)와, 외부에서 컬럼 어드레스 스트로브(CAS) 신호가 입력하는 CAS 단자(4)와, 외부에서 로우 어드레스 스트로브(RAS) 신호가 입력하는 RAS 단자(3)와, 외부에서 기록 인에이블 신호 (WE)가 입력하는 WE 단자(5)와, 내부에서의 독출 데이타를 외부로 출력하는 데이타 출력단자(7)와, 외부에서 기록 데이타를 입력하기 위한 데이타 입력 단자(6)와, 다이나믹 메모리셀이 매트릭스 모양으로 배열된 메모리셀어레이(15)와, 상기 메모리셀어레이의 로우 선택을 행하는 로우 디코더(14)와, 리프레시용 어드레스 신호를 발생하기 위한 리프레시 카운터(12)와, 상기 어드레스 단자에서 입력하는 로우 어드레스 신호 또는 상기 리프레시 카운터의 출력이 선택적으로 주어지는 로우 어드레스 버퍼(13)와, 상기 메모리셀어레이에서의 독출 전위를 검지하는 센스 앰프(16)와, 상기 어드레스 단자에서 입력하는 컬럼 어드레스 신호가 주어지는 컬럼 어드레스 버퍼(17)와, 상기 컬럼 어드레스 버퍼에서 주어지는 컬럼 어드레스 신호를 디코드하여 상기 메모리셀어레이의 컬럼 선택을 행하는 컬럼 디코더(18)와, 상기 컬럼 디코더의 출력에 의하여 선택 제어되는 컬럼과의 사이에서 데이타의 입/출력을 행하는 입/출력 게이트(19)와, 상기 입/출력 게이트에서 독출된 버퍼 증폭하여 상기 데이타 출력단자에 출력하는 데이타 출력 버퍼(20)와, 상기 데이타 입력단자로부터의 입력 데이타를 버퍼 증폭하여, 상기 입/출력 게이트에 공급하는 데이타 입력 버퍼(21)를 구비하고, 상기 스크리닝 테스트 모드 설정 회로는 상기 스크리닝 테스트 모드 제어 신호 입력 및 상기 CBR 모드 지정 신호 입력이 소정의 상태로 되어 있는 때를 검출한 출력에 의하여 적어도 상기 로우 어드레스 버퍼, 로우 디코더, 메모리셀어레이, 센스 앰프, 컬럼 디코더, 컬럼 어드레스 버퍼, 입/출력 게이트 및 리프레시 카운터를 활성화시키고, 리프레시 카운터 출력을 상기 로우 어드레스 버퍼 및 컬럼 어드레스 버퍼에 공급하도록 제어함으로써 스크리닝 테스트 모드에 설정 제어하는 것을 특징으로 하는 다이나믹 메모리 장치.
- 제 2 항에 있어서, 다시 상기 로우 어드레스 버퍼의 출력측과 상기 복수개의 어드레스 단자와의 사이에 설치된 어드레스 스위치 회로(26)를 가지며, 상기 스크리닝 테스트 모드 설정회로는 스크리닝 테스트 모드의 설정에 있어서, 상기 어드레스 스위치 회로를 온 상태로 제어하는 것을 특징으로 하는 다이나믹 메모리 장치.
- 다이나믹 형 메모리셀이 매트릭스 모양으로 배열된 메모리셀어레이(15), 상기 메모리셀어레이에 대한 로우계의 액세스 제어에 관련하는 로우계 회로(14), 상기 메모리셀어레이에 대한 컬럼계의 액세스 제어에 관련하는 컬럼계 회로(18), 리프레시용 어드레스 신호를 발생하기 위한 리프레시 카운터(12), 외부에서 어드레스 신호가 입력하는 복수개의 어드레스 단자(800~811), 이 어드레스 단자에서 입력하는 로우 어드레스 신호 또는 상기 리프레시 카운터의 출력이 선택적으로 주어지는 로우 어드레스 버퍼(13) 및 상기 어드레스 단자에서 입력하는 컬럼 어드레스 신호가 주어지는 컬럼 어드레스 버퍼(17)를 가지며, 캐스ㆍ비포어ㆍ라스(CBR) 모드의 지정에 의하여 상기 리프레시 카운터의 출력을 사용하여 상기 다이나믹 형 메모리셀의 리프레시 동작을 행하는 다이나믹 메모리 회로와 ; 상기 다이나믹 메모리 회로에 있어서의 상기 로우 어드레스 버퍼의 출력측과 상기 복수개의 어드레스 단자와의 사이에 설치된 어드레스 스위치 회로(26)와 ; 상기 다이나믹 메모리회로의 통상 동작 모드와 스크리닝 테스트 모드를 전환하기 위한 스크리닝 테스트 모드 제어신호를 외부에서 입력하기 위한 스크리닝 테스트 전용단자(24)와, 상기 스크리닝 테스트 모드 제어신호 입력이 스크리닝 테스트 모드를 지정하고 있는 상태에서 컬럼 어드레스 스트로브(CAS) 신호 입력 및 로우 어드레스 스트로브(RAS) 신호 입력에 의하여 CBR 모드가 지정된 때를 검출하고, 이 검출 출력에 의하여 상기 다이나믹 메모리 회로의 로우계 회로, 컬럼계 회로 및 리프레시 카운터를 활성화시키고, 리프레시 카운터 출력을 상기 로우 어드레스 버퍼에 공급하도록 제어하는 동시에 상기 어드레스 스위치 회로를 온 상태로 제어하여 리프레시 카운터 출력을 상기 컬럼 어드레스 버퍼에 공급하도록 제어함으로써 상기 다이나믹 메모리 회로를 스크리닝 테스트 모드에 설정 제어하는 스크리닝 테스트 모드 설정회로(31~33, 31, 41~43)를 구비하는 것을 특징으로 하는 다이나믹 메모리 장치.
- 제 1 항에 있어서, 상기 스크리닝 테스트 모드 설정 회로는 스크리닝 테스트 모드 설정 후에 상기 스크리닝 테스트 모드 제어 신호 입력이 통상 동작시에는 사용하지 않는 전압 범위의 값을 갖는 레벨이 된때를 검출하고, 이 검출 출력에 의하여 상기 다이나믹 메모리 회로를 기록 동작 모드에 설정 제어하는것을 특징으로 하는 다이나믹 메모리 장치.
- 제 1 항에 있어서, 상기 스크리닝 테스트 모드 설정 회로는 스크리닝 테스트 모드 설정 후에 상기 스크리닝 테스트 모드 제어 신호 입력의 레벨이 변화한 때를 검출하고, 이 검출 출력에 의하여 상기 다이나믹 메모리 회로를 기록 동작 모드에 설정 제어하는 것을 특징으로 하는 다이나믹 메모리 장치.
- 제 1 항에 있어서, 상기 스크리닝 테스트 모드 설정 회로는 상기 기록 동작 모드에 설정 제어하고 있는 상태에서 리프레시 카운터의 최상위 비트 신호 출력을 상기 다이나믹 메모리 회로의 기록 데이타로서 취입하도록 제어하는 것을 특징으로 하는 다이나믹 메모리 장치.
- 제 1 항에 있어서, 상기 스크리닝 테스트 모드 설정회로는 상기 기록 동작 모드에 설정 제어하고 있는 상태에서 상기 입/출력 게이트에서 독출된 데이타를 반전시켜서 상기 다이나믹 메모리 회로의 기록 데이타로서 취입하도록 제어하는 것을 특징으로 하는 다이나믹 메모리 장치.
- 제 1 항에 있어서, 상기 다이나믹 메모리 회로는 상기 고전위측의 전원단자에서 입력하는 전원 전압을 강압하여 내부 전원 전압을 생성하는 전원 강압 회로(22)를 가지며, 상기 스크리닝 테스트 모드 설정회로는 스크리닝 테스트 모드 설정시에 상기 전원 강압 회로에 의한 강압을 정지하도록 제어하는 것을 특징으로 하는 다이나믹 메모리 장치.
- 제 9 항에 있어서, 상기 다이나믹 메모리 회로는 내부 전원 전압을 승압하여 상기 로우 디코더의 워드선 구동용 전원 전압으로서 공급하는 승압회로(23)를 가지며, 상기 스크리닝 테스트 모드 설정 회로는 스크리닝 테스트 모드 설정시에 상기 승압 회로에 의한 승압을 정지하도록 제어하고, 워드선 구동용 전원 전압을 내부전원 전압 레벨로 고정하는 것을 특징으로 하는 다이나믹 메모리 장치.
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